JP3580719B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、特にトレンチキャパシタを用いたＤＲＡＭセルアレイのレイアウト構造に関する。
【０００２】
【従来の技術】
従来のトレンチキャパシタを用いたＤＲＡＭセルアレイのレイアウト例を図２８に示す。半導体基板には細長い島状の能動領域１が配列形成され、各能動領域１の両端部にトレンチキャパシタ２が形成される。各能動領域１には、両端のトレンチキャパシタ２と共にメモリセルを構成するトランジスタ３が形成される。トランジスタ３のゲート電極は、ワード線ＷＬとして列方向に連続的に配設される。行方向に並ぶトランジスタ３のソース、ドレイン拡散層の一方は、ビット線ＢＬに接続され、他方はそれぞれ対応するトレンチキャパシタ２に接続される。
【０００３】
図２８の例は、最小加工寸法をＦとしたとき、能動領域１が行方向には６Ｆの幅と２Ｆのスペースをもって、また列方向には１Ｆの幅とスペースをもって配列形成される。ワード線ＷＬ、ビット線ＢＬは共に、ライン／スペース＝１Ｆ／１Ｆで形成されている。従って、一点鎖線で示した単位メモリセルが、４Ｆ×２Ｆ＝８Ｆ２ の占有面積をもつ。以下、このレイアウトのメモリセルを“８Ｆ２セル”という。
【０００４】
この種のＤＲＡＭセルアレイにおいて、トランジスタ３の拡散層をトレンチキャパシタ２に接続する方式には、２通りある。一つは、図２９に示すように、トレンチキャパシタ２のキャパシタノード層４の不純物の能動領域１への横方向拡散層５を利用する。この横方向拡散層５により、トランジスタ３の拡散層は、基板内部でキャパシタノード層４に接続される。これを以下、埋め込みストラップ（Ｂｕｒｉｅｄ Ｓｔｒａｐ）方式という。もう一つは、図３０に示すように、トレンチキャパシタ２のキャパシタノード層４とトランジスタ３の拡散層の間を、基板表面に形成した接続導体６によって接続する方式である。これを以下、表面ストラップ（Ｓｕｒｆａｃｅ Ｓｔｒａｐ）方式という。
【０００５】
図２８の８Ｆ２セルに対して、図３１は更に微細化したＤＲＡＭセルアレイのレイアウトである。このレイアウトでは、細長い島状の能動領域１は、行方向に４Ｆの幅と１Ｆのスペースで配列されて、図２８に比べて小さく区画されている。単位メモリセルの大きさは、一点鎖線で示すように、３Ｆ×２Ｆ＝６Ｆ２である。従ってこのレイアウトのメモリセルを以下、“６Ｆ２セル”という。この６Ｆ２セルのレイアウトでは、センスアンプ方式を折返しビット線方式とするためには、ビット線ＢＬを行方向に対して斜行させて配設する。もし、図２８と同じようにワード線ＷＬと直交する方向にビット線を配設した場合、一つのワード線により駆動される二つのメモリセルが隣接ビット線に接続される形になるため、通常折返しビット線構造を採用することができなくなる。
【０００６】
【発明が解決しようとする課題】
図３１に示す６Ｆ２セルは、図２８に示す８Ｆ２セルに比べて微細化されているとはいえ、微細化に伴って以下に挙げるような不都合が生じる。
（１）トレンチキャパシタ２の占有面積は、およそ１．５Ｆ×１Ｆ程度となり、８Ｆ２セルに比べて小さいものとなる。これ以上のキャパシタ面積を確保することは、隣接する能動領域との間の絶縁不良を生じたり、トランジスタとの接続が難しくなるため、できない。従って、十分なキャパシタ容量を確保することが難しい。
（２）トレンチキャパシタ２とトランジスタ３の間の間隔が小さい。このため、Ｂｕｒｉｅｄ Ｓｔｒａｐ方式、Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式のいずれを用いるにしても、トレンチキャパシタ２とトランジスタ３の拡散層との間の確実な接続をとることが難しい。例えば、Ｂｕｒｉｅｄ Ｓｔｒａｐ方式を用いた場合には、キャパシタノード層からの不純物の横方向拡散層が、トランジスタのチャネル領域まで延びてしまうといった不都合も生じる。これはトランジスタの正常動作を損なう。またＳｕｒｆａｃｅ Ｓｔｒａｐ方式を用いた場合には、キャパシタ２とトランジスタ３を接続する接続導体のコンタクト面積を十分に確保することができない。Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式を用いた場合、更に一般的には、接続導体をパターン形成する場合に、リソグラフィ工程でワード線、トレンチキャパシタ等との精密な位置合わせを必要とする。合わせズレがあると、トレンチキャパシタとトランジスタ拡散層との間の確実な接続がとれなくなる。
（３）折返しビット線方式を採用するには、図３１に示すようにビット線ＢＬを斜行させることが必要になるが、その場合図から明らかなように、ビット線ＢＬのライン／スペースのピッチは２Ｆ以下になる。従って、ビット線ＢＬの２層化が必要となる。
【０００７】
この発明は、上記事情を考慮してなされたもので、トレンチキャパシタの容量を確保しながら単位メモリセルの占有面積を従来と同等若しくはそれより小さくし、且つトランジスタとトレンチキャパシタの接続が確実に行われるようにしたＤＲＡＭセルアレイのレイアウトを持つ半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、半導体基板と、この半導体基板に、行方向に略一定のピッチで、且つ隣接する行の間で順次所定ピッチずつずれた状態でマトリクス配列された複数のトレンチキャパシタと、行方向に隣接する二つのトレンチキャパシタ毎に隣接する能動領域を前記二つのトレンチキャパシタの一部領域を含んで取り囲むように形成された素子分離絶縁膜と、前記各能動領域に形成されて、ソース、ドレイン拡散層の一方が前記半導体基板表面に形成された接続導体を介して対応するトレンチキャパシタのキャパシタノード層に接続され、他方が行方向に隣接する二つのトランジスタで共有されるビット線コンタクト層となる複数のトランジスタと、行方向と交差する方向に並ぶトランジスタのゲート電極を共通接続するように、行方向の各ビット線コンタクト層の間に３本ずつ配置された複数のワード線と、これらのワード線と交差する方向に前記ビット線コンタクト層を共通接続する複数のビット線とを有することを特徴とする。
【０００９】
この発明において具体的には、（ａ）トレンチキャパシタは、行方向に一定のピッチ（例えば、一定の幅とこれより小さいスペース）をもって、隣接する行の間で順次１／２ピッチずつずれた状態でマトリクス配列される。或いは（ｂ）トレンチキャパシタは、行方向に一定のピッチ（例えば、一定の幅とこれより小さいスペース）をもって、隣接する行の間で順次１／３ピッチずつずれた状態でマトリクス配列される。
（ａ），（ｂ）いずれの場合も、トレンチキャパシタの列方向配列のデザインを緩くすることにより、ビット線は１層の導体層をパターニングして形成することができる。そして、同じ行のビット線コンタクト層を共通接続するように配設することにより、オープンビット線方式でセンスアンプに接続される。
また（ｂ）の場合には、ビット線は、異なる行のビット線コンタクト層を共通接続するように、行方向に対して斜行させて配設することにより、折返しビット線方式でセンスアンプに接続することができる。
【００１０】
この発明において、より具体的には、最小加工寸法をＦとして、トレンチキャパシタの行方向配列の幅とスペースはそれぞれ２ＦとＦに設定され、ワード線のライン／スペースは１Ｆ／１Ｆに設定される。またトレンチキャパシタの列方向の配列ピッチは好ましくは、２．５Ｆ〜３Ｆの範囲に設定される。
従ってこの発明によるレイアウトを採用すると、単位メモリセルを８Ｆ２セルと同等若しくはそれよりも小さい占有面積とし、トレンチキャパシタの面積は６Ｆ２セルより大きく確保することができる。また、Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式でトレンチキャパシタとトランジスタを確実に接続することができる。
【００１１】
なおこの発明において、トレンチキャパシタの行方向配列のスペースについては、全て同じ寸法ではなく、ビット線コンタクトの余裕のために、ビット線コンタクトに隣接する部分のスペースをその他のスペースより僅かに大きく設計することが許容される。即ちこの発明は、トレンチキャパシタの行方向配列が完全な一定ピッチから僅かに外れる場合を含む。
またこの発明は、素子分離絶縁膜が完全な閉路を構成せず、トレンチキャパシタの側壁絶縁膜の一部が素子分離のために用いられている場合も含む。
更にこの発明において、トランジスタとキャパシタを接続する接続導体は、例えばワード線に自己整合されて隣接するワード線の間に埋め込まれる。
【００１２】
また、上述した（ａ），（ｂ）のレイアウト以外にも、（ｃ）トレンチキャパシタを、行方向に一定のピッチ（例えば、一定の幅とこれより小さいスペース）をもって、隣接する行の間で順次１／５ピッチずつずれた状態でマトリクス配列することもできる。この場合、ビット線は異なる行のビット線コンタクト層を共通接続するように行方向に対して斜行させ、ワード線もトレンチキャパシタ配列に対して斜行させてビット線と直交した状態に配設できる。そして、ビット線とワード線のライン／スペースを共に１Ｆ／１Ｆとして、大きなキャパシタ面積を得ることができる。
【００１３】
この発明に係る半導体記憶装置の製造方法は、半導体基板に、行方向に略一定のピッチで、且つ隣接する行の間で順次所定ピッチずつずれた状態でマトリクス配列されるトレンチキャパシタを形成する工程と、行方向に隣接する二つのトレンチキャパシタ毎に隣接する能動領域を前記二つのトレンチキャパシタの一部領域を含んで取り囲むように素子分離絶縁膜を形成する工程と、前記能動領域に、ソース、ドレイン拡散層の一方がビット線コンタクト層として共有され、且つ列方向にワード線として連続するゲート電極が行方向に隣接する二つのビット線コンタクト層の間に３本ずつ配設されるようにトランジスタを形成する工程と、前記トランジスタのソース、ドレイン拡散層の他方を対応するトレンチキャパシタのキャパシタノード層に接続する接続導体を形成する工程と、前記ワード線と交差する方向に前記各トランジスタのビット線コンタクト層を共通接続するビット線を形成する工程とを有することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態１によるＤＲＡＭセルアレイのレイアウトであり、図２Ａ、図２Ｂ、図２Ｃはそれぞれ、図１のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′位置の断面図である。
【００１５】
このＤＲＡＭセルアレイの構成を、具体的に製造工程順に従って説明すると、次のようになる。図３及び図４は、シリコン基板１０にトレンチキャパシタＴＣをマトリクス状に配列形成した状態のレイアウトとそのＡ−Ａ′断面を示している。トレンチキャパシタＴＣは、基板１０にトレンチ１１を形成し、その側壁にキャパシタ絶縁膜１２を形成した後、不純物ドープの多結晶シリコンからなるキャパシタノード層１３を埋め込むことにより作られる。トレンチ１１の上部には側壁絶縁膜（カラー絶縁膜）１４が形成されている。
【００１６】
この実施の形態の場合、トレンチキャパシタＴＣの大きさは、図３に示したように、行方向の幅が２Ｆ、列方向の幅が１．５２Ｆであり、行方向のスペースがＦ、列方向のスペースもＦである。但し、Ｆは最小加工寸法であり、以下の実施の形態でも同様である。トレンチキャパシタＴＣの行方向配列ピッチは３Ｆであり、隣接する行の間で順次１．５Ｆ（即ち、１／２ピッチ）だけずれた状態となるように、マトリクス配列されている。
このとき、単位メモリセルの大きさは、図３に一点鎖線で示す範囲となり、その占有面積は、３Ｆ×２．５２Ｆ＝７．５６Ｆ２となる。
【００１７】
トレンチキャパシタＴＣが配列形成された基板１０に、図５及び図６Ａ〜図６Ｃに示すように素子分離絶縁膜１５がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により埋め込み形成される。図５はそのレイアウトであり、図６Ａ〜図６Ｃはそれぞれ図５のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′断面図である。素子分離絶縁膜１５は図示のように、行方向に隣接する二つのトレンチキャパシタＴＣ毎にこれに隣接する能動領域１６を取り囲むように形成される。
【００１８】
より具体的に、素子分離絶縁膜１５により区画される領域は、列方向に能動領域１６とトレンチキャパシタＴＣの領域とに２分され、能動領域１６は二つのトレンチキャパシタＴＣに接する略矩形の領域として区画される。言い換えれば、素子分離絶縁膜１５は、能動領域１６とこれに接するトレンチキャパシタＴＣの一部領域を取り囲むように形成される。更に別の言い方をすれば、素子分離絶縁膜１５の列方向に対向するエッジ１５ａ，１５ｂは、その一方のエッジ１５ａがトレンチキャパシタＴＣの中央付近を横切り、他方のエッジ１５ｂが列方向に隣接するトレンチキャパシタのエッジに重なる状態とされる。これにより、能動領域１６は凸型パターンとなる。この様な素子分離構造は、後に形成されるトランジスタをトレンチキャパシタＴＣに接続するための領域を確保し、またビット線コンタクトを確保する必要のために採用されている。能動領域１６の中央部即ち二つのトレンチキャパシタＴＣのスペースに隣接する部分がビット線コンタクト部となる。
【００１９】
この後、図７及び図８Ａ，図８Ｂに示すように、各能動領域１６に二つのトレンチキャパシタＴＣと共にそれぞれメモリセルを構成する二つのトランジスタＱが形成される。図７はそのレイアウトであり、図８Ａおよび図８Ｂは図７のＡ−Ａ′及びＢ−Ｂ′断面図である。トランジスタＱはゲート絶縁膜２１と、この上にパターン形成されたゲート電極２２と、このゲート電極２２に自己整合的に形成されたソース、ドレイン拡散層２３、２４とを有する。ゲート電極２２は、列方向に並ぶトランジスタＱについて連続的にパターン形成されて、これがワード線ＷＬとなる。トレンチキャパシタＴＣの配列を１／２ピッチずつずらした関係で、図７に示したようにゲート電極２２即ちワード線ＷＬは蛇行パターンで形成されるが、そのライン／スペースは、１Ｆ／１Ｆである。
【００２０】
トランジスタＱのソース、ドレイン拡散層２３、２４のうち、一方の拡散層２３は、隣接する二つのメモリセルで共有されるビット線コンタクト層となり、他方の拡散層２４は、この後形成される接続導体３３によりそれぞれ対応するトレンチキャパシタＴＣのキャパシタノード層１３に接続されることになる。
ゲート電極２２の側壁及び上部は絶縁膜２５で覆われている。
【００２１】
図９は、各トレンチキャパシタＴＣのキャパシタノード（ストレージノード）層１３と対応するトランジスタＱの拡散層２４の間を基板表面で接続する接続導体３３を形成した状態のレイアウトである。図１０Ａ、図１０Ｂ及び図１０Ｃはそれぞれ、図９のＡ−Ａ′、Ｂ−Ｂ′及びＣ−Ｃ′断面である。トランジスタＱが形成された基板表面は層間絶縁膜３１で覆われ、これにコンタクト孔３６を開口して、接続導体３３が埋め込み形成される。図１０Ｃに示すように、接続導体３３は、拡散層２４にコンタクトすると同時に、トレンチキャパシタＴＣの側壁絶縁膜１４上を横切って、キャパシタノード層１３にコンタクトする。
【００２２】
この後、図１及び図２Ａ〜図２Ｃに示すように、層間絶縁膜３２を介してビット線（ＢＬ）３４が配設される。ビット線３４は、１層の導体層をパターニングして形成され、行方向に並ぶ拡散層２３を共通接続するようにワード線ＷＬと交差して連続的に配設される。拡散層２３上のビット線コンタクト３５は、隣接するゲート電極２２の間にゲート電極２２に自己整合されて形成される。このビット線の自己整合コンタクトは、よく知られているように、層間絶縁膜３１，３３をシリコン酸化膜とし、ゲート電極２２の側壁及び上部を覆う絶縁膜２５をシリコン窒化膜として、これらのエッチング選択性を利用することにより、可能となる。
【００２３】
以上のようにこの実施の形態１によるＤＲＡＭセルアレイでは、行方向に隣接するビット線コンタクト３５の間には、３本のゲート電極２２（即ち、ワード線ＷＬ）が配置された形になる。これは、図３１に示す６Ｆ２セルと同じであり、図２８に示す８Ｆ２セルに比べて、行方向ピッチが小さくなっている。図３１に示す６Ｆ２セルと異なるのは、列方向についてメモリセル領域を拡大している点である。前述のようにこの実施の形態１の場合、列方向のトレンチキャパシタＴＣの配列ピッチは、２．５２Ｆとしているが、これは例えば２．５Ｆ〜３Ｆの範囲で適当に設定される。
【００２４】
この実施の形態１での単位メモリセルの占有面積は、７．５６Ｆ２であり、８Ｆ２セルに比べて小さく、またトレンチキャパシタＴＣのサイズは、２Ｆ×１．５２Ｆであり、８Ｆ２セルと同程度或いはそれ以上の大きさとなっている。従って、小さいセル面積で大きなキャパシタ容量が得られる。
またこの実施の形態では、列方向のデザインが緩和されていて、前述のように行方向に素子分離絶縁膜１５により区画される領域が能動領域１６とキャパシタ領域に二分されている。そして、Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式により拡散層２４とキャパシタノード層１３を接続する接続導体３３は、拡散層２４とキャパシタノード層１３に対してそれぞれ、約０．７６Ｆ２の面積でコンタクトさせることができる。従って、トランジスタＱとトレンチキャパシタＴＣの接続は確実に且つ低抵抗で行われる。
【００２５】
更にこの実施の形態１では、ワード線方向（列方向）のデザイン緩和により、ビット線（ＢＬ）３４のライン／スペースのピッチも約２．５Ｆと大きい。即ち、図３１に示す６Ｆ２セルと比べて、ビット線ＢＬのピッチを大きくすることができ、従ってビット線を１層の導体配線層（但し、コンタクト埋め込み層は配線層数には入れない）のパターニングにより形成することができる。
なおこの実施の形態１の場合、図１に示すように、隣接するメモリセルアレイＭＡ１，ＭＡ２の間にセンスアンプＳ／Ａが配置され、両メモリセルアレイＭＡ１，ＭＡ２の対となるビット線ＢＬがセンスアンプＳ／Ａに接続されるオープンビット線方式とされる。
【００２６】
［実施の形態２］
図１１及び図１２Ａ〜図１２Ｃは、この発明の実施の形態２による素子分離構造を、それぞれ図５及び図６Ａ〜図６Ｃに対応させて示している。この素子分離構造以外は、トレンチキャパシタＴＣの構造とレイアウト、これに対するワード線ＷＬ、ビット線ＢＬ等のレイアウト、及びそれらの寸法を含めて、先の実施の形態１と同じである。
【００２７】
先の実施の形態１では、素子分離絶縁膜１５は完全な閉路を構成して能動領域１６とこれに隣接するキャパシタ領域の一部を取り囲んでいる。これに対してこの実施の形態２では、メモリセルを構成するトランジスタＱとトレンチキャパシタＴＣの接続をより確実にするため、素子分離絶縁膜１５は完全な閉路を構成せず、一部切開された状態としている。即ち素子分離絶縁膜１５は、Ｔ字パターンの絶縁膜１５１と、矩形パターンの絶縁膜１５２の二種パターンを配置して構成されている。Ｔ字パターンの絶縁膜１５１は、行方向及び列方向に隣接する能動領域１６を確実に分離するためのものである。矩形の絶縁膜１５２は、列方向に隣接する能動領域１６の間を分離するためのもので、より具体的には能動領域１６の中央部の拡散層（即ちビット線コンタクト層）と、これに列方向に隣接する能動領域１６の拡散層（即ち、キャパシタとの接続に利用される拡散層）との間を分離するためのものである。
【００２８】
従ってこの実施の形態２の場合、図１１のＣ−Ｃ′断面である図１２Ｃと、先の実施の形態１の対応する断面図である図６Ｃを比較して明らかなように、一つの能動領域１６に接する二つのトレンチキャパシタＴＣのうち一方の、列方向に隣接する能動領域１６のビット線コンタクト部に接する部分については、トレンチキャパシタＴＣの側壁絶縁膜１４がそのまま素子分離絶縁膜として利用されている。言い換えれば、一つのメモリセルのトレンチキャパシタＴＣと列方向に隣接するメモリセルの能動領域１６との間が、一部トレンチキャパシタＴＣの側壁絶縁膜によって分離されている。この様に、トレンチキャパシタＴＣ上を行方向に横切る素子分離絶縁膜１５の一部をキャパシタＴＣの側壁絶縁膜１４で肩代わりさせることにより、接続導体３３の、キャパシタノード層１３とのコンタクト面積を先の実施の形態１に比べて大きく確保することができる。即ち、Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式によるトランジスタＱとキャパシタＴＣの間の接続をより確実に、低抵抗で行うことが可能になる。
【００２９】
［実施の形態３］
図１３は、実施の形態３によるＤＲＡＭセルアレイＭＡのレイアウトであり、図１４Ａ及び図１４Ｂはそれぞれ図１３のＡ−Ａ′、Ｂ−Ｂ′断面図である。基本的な構造と製造工程は実施の形態１と同じであり、実施の形態１と対応する部分には同一符号を付して、詳細な説明は省く。
【００３０】
この実施の形態３ではまず、トレンチキャパシタＴＣのレイアウトが実施の形態１と異なる。図１５がそのトレンチキャパシタＴＣのレイアウトを、図３に対応させて示している。トレンチキャパシタＴＣの大きさと行列方向の配列ピッチ及びスペースは実施の形態１と同じであるが、列方向の配列ピッチは、２．８３Ｆとしている。また、キャパシタ配列の隣接する行の間のズレは１Ｆ、即ち１／３ピッチずつずれている。このとき単位メモリセルの占有面積は、８．５Ｆ２となる。
【００３１】
素子分離絶縁膜１５のレイアウトは、図１６に示すように、隣接する二つのトレンチキャパシタＴＣに接する能動領域１６を取り囲んで形成される。能動領域１６に接するトレンチキャパシタＴＣの境界が素子分離絶縁膜１５の間のスペースを二分する状態、即ちトレンチキャパシタＴＣの一部が素子分離絶縁膜１５により覆われないようにすることは、対応する図５と比較して明らかなように、実施の形態１と同様である。
【００３２】
以上のようなキャパシタレイアウトを採用することによって、ＭＯＳトランジスタＱのゲート電極２２、即ちワード線ＷＬは、図１７に示すように、直線パターンで列方向に配設される。ワード線ＷＬのライン／スペースは、先の実施の形態と同様、１Ｆ／１Ｆである。このワード線ＷＬに自己整合されて、トランジスタＱのソース、ドレイン拡散層２３，２４が形成される。
【００３３】
次いで、層間絶縁膜３１が形成され、これにコンタクト開口が開けられて、図１８に示すようにＭＯＳトランジスタＱの拡散層２４とトレンチキャパシタＴＣのキャパシタノード層１３の間を接続する接続導体３３が形成される。更に、図１３及び図１４Ａ，図１４Ｂに示すように、１層の導体膜をパターニングしてなるビット線（ＢＬ）３４が配設される。ビット線ＢＬはこの実施の形態の場合、異なる行のビット線コンタクト層である拡散層２３を順次共通接続するように、行方向に対して斜行させている。具体的に、一つのビット線ＢＬに着目したとき、そのビット線コンタクト３５は、ワード線ＷＬのピッチの４倍のピッチで配置されることになる。但し、トレンチキャパシタＴＣの行方向配列に沿ったビット線コンタクト３５に着目すると、隣接するビット線コンタクト３５の間に３本のワード線ＷＬが配置されることは、先の実施の形態と同様である。
【００３４】
この実施の形態の場合、上述のような斜行するビット線ＢＬとすることによって、図１３に示すように、一つおきのビット線ＢＬを対としてセンスアンプＳ／Ａに接続する折返しビット線方式とすることができる。また、実施の形態１と同様にワード線ＷＬ方向のデザインは緩和されている。このため、ビット線ＢＬを斜行させているにも拘わらず、図３１に示す従来の６Ｆ２セルの場合と異なり、１層の導体膜のパターニングによってライン／スペース＝１Ｆ／１Ｆとして、２Ｆピッチで配設することができる。
【００３５】
［実施の形態４］
図１９は、実施の形態３を基本として、図１６に示す素子分離絶縁膜１５の構造を変更した例である。これは、先の実施の形態１と実施の形態２の関係と同じである。即ちこの実施の形態４では、トランジスタＱとトレンチキャパシタＴＣの接続をより確実にするため、素子分離絶縁膜１５は完全な閉路を構成せず、Ｔ字パターンの絶縁膜１５１と、矩形パターンの絶縁膜１５２の二種パターンを配置して構成されている。絶縁膜１５１は、行方向に隣接する能動領域１６を確実に分離するためのものである。絶縁膜１５２は、列方向に隣接する能動領域１６の間を分離するためのもの、より具体的には能動領域１６の中央部即ちビット線コンタクト部と、これに列方向に隣接する能動領域１６のキャパシタとの接続部との間を分離するためのものである。
【００３６】
従ってこの実施の形態４によれば、トレンチキャパシタＴＣ上を行方向に横切る素子分離絶縁膜１５の一部をキャパシタＴＣの側壁絶縁膜１４で肩代わりさせることにより、接続導体３３の、キャパシタノード層１３とのコンタクト面積を先の実施の形態３に比べて大きく確保することができる。即ち、ＳｕｒｆａｃｅＳｔｒａｐ方式によるトランジスタＱとキャパシタＴＣの間の接続を確実に、低抵抗で行うことが可能になる。
【００３７】
［実施の形態５］
この発明においては、上記各実施の形態で説明したように、行方向に配列されるビット線コンタクトの間に３本のワード線ＷＬが配置される。そしてその３本のワード線ＷＬの各スペースに、トランジスタＱとトレンチキャパシタＴＣを接続する接続導体３３が形成される。この接続導体３３について、ビット線コンタクトと同様の自己整合コンタクト技術を利用すると、一つのワード線ＷＬを挟んで両側に形成される二つの接続導体３３の埋め込みのために、ワード線をまたいで開口するリソグラフィパターンを用いることができる。
【００３８】
具体的に、図１３以下で説明した実施の形態３のレイアウト構造に対して、接続導体３３を自己整合コンタクト技術により形成する例を、図２０Ａ〜図２０Ｄを用いて説明する。図２０Ａ及び図２０Ｂは、接続導体３３のコンタクト開口形成のためのレジストパターン４１を形成した状態のレイアウトとそのＡ−Ａ′断面図である。図示のように、１本のワード線ＷＬの両側の接続導体３３の埋め込み箇所に対して、そのワード線ＷＬをまたいで開口４２を持つレジストパターン４１が形成される。
【００３９】
そしてこのレジストパターン４１を用いて、層間絶縁膜３１のエッチングが行われる。このとき、ゲート電極２２を覆う絶縁膜２５をシリコン窒化膜とし、層間絶縁膜３１をシリコン酸化膜とすることにより、ゲート電極２２を露出させることなく、接続導体埋め込み用の開口をゲート電極２２に自己整合された状態でゲート電極２２の間に形成することができる。
【００４０】
図２０Ｃはその後、接続導体３３用の導体膜３３０を堆積した状態の断面図である。この導体膜３３０をエッチバックすることにより、図２０Ｄに示すように、ゲート電極２２の間に接続導体３３を埋め込むことができる。
この実施の形態によると、リソグラフィによる加工性が向上し、Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式によるトランジスタＱとトレンチキャパシタＴＣの接続の信頼性が向上する。
他の実施の形態１，２，４に対しても、接続導体３３について同様の自己整合コンタクト技術の適用が可能である。
【００４１】
［実施の形態６］
図１３〜図１９で説明した実施の形態３及び４では、ビット線（ＢＬ）３４を斜行させることにより、折返しビット線方式を適用した。これに対し、実施の形態３及び４におけるトレンチキャパシタＴＣやワード線ＷＬのレイアウトをそのまま用いて、ビット線レイアウトのみを変更し、センスアンプ方式をオープンビット線方式とすることができる。その様な実施の形態６のレイアウトを、図１３に対応させて、図２１に示す。
【００４２】
図２１に示すように、ビット線（ＢＬ）３４は行方向に並ぶビット線コンタクト層を共通接続するように、ワード線ＷＬと直交して配設される。そして隣接するセルアレイＭＡ１，ＭＡ２の間で対応する一対のビット線ＢＬをセンスアンプＳ／Ａに接続して、オープンビット線方式とされる。
この実施の形態の場合、隣接ビット線間のスペースがビット線を斜行させる実施の形態３，４に比べて大きく確保できるため、ビット線加工が容易になる。
【００４３】
［実施の形態７］
図１３〜図１９で説明した実施の形態３及び４では、ビット線（ＢＬ）３４を斜行させることにより、一つおきのビット線ＢＬを対として折返しビット線方式を適用したが、この場合折返しビット線方式とオープンビット線方式の組み合わせ方式とすることもできる。図２２はその様な組み合わせ方式の実施の形態７の等価回路を示している。
【００４４】
即ち、図２２では、二つのメモリセルアレイＭＡ１，ＭＡ２の両側に配置されたセンスアンプ列５１，５２については、それぞれメモリセルアレイＭＡ１，ＭＡ２の中のビット線対を用いた折返しビット線方式としている。メモリセルアレイＭＡ１，ＭＡ２の間に配置したセンスアンプ列５３については、メモリセルアレイＭＡ１，ＭＡ２の対応するビット線を対としてオープンビット線方式としている。
この様な組み合わせセンスアンプ方式を用いることにより、低ノイズのデータ読み出し動作が可能になる。
【００４５】
［実施の形態８］
図２３は、実施の形態８のＤＲＡＭセルレイアウトである。ビット線（ＢＬ）３４を、トレンチキャパシタ配列の異なる行のビット線コンタクト層３５を共通接続するように、トレンチキャパシタＴＣの配列方向に対して斜行させる点で、図１３の実施の形態３と同様である。また、トレンチキャパシタＴＣの行方向の配列が一定幅と一定スペースではあるが、先の実施の形態と異なり、隣接する行の間で順次１／５ピッチずつずれた状態としている。これにより、ワード線（ＷＬ）２２についてもトレンチキャパシタＴＣの配列と斜行させ、且つビット線ＢＬとワード線ＷＬとが互いに直交する状態とすることができる。ビット線ＢＬとワード線ＷＬは、ラインスペースが共に１Ｆ／１Ｆである。
このとき、トレンチキャパシタＴＣの配列は、行方向に３．２Ｆピッチ、列方向に２．５Ｆピッチであり、単位メモリセルの占有面積は８Ｆ２となる。
素子分離絶縁膜については、図１６或いは図１９と同様のレイアウトとする。
【００４６】
一つのビット線ＢＬに着目すると、隣接するビット線コンタクト３５の間に４本のワード線ＷＬが配置されているが、トレンチキャパシタＴＣの行方向配列に沿ってみると、隣接するビット線コンタクト３５の間に３本のワード線ＷＬが配置されている。この点は、先の各実施の形態と同様である。
またこの実施の形態の場合、センスアンプＳ／Ａの接続は、図示のように、実施の形態３と同様、一本おきのビット線ＢＬを対としてセンスアンプＳ／Ａの二つのノードに接続する折り返しビット線方式としている。これにより、低ノイズセンス動作が可能になる。但し、二つのメモリセルアレイの間でオープンビット線方式のセンスアンプ接続を行うことも可能である。
【００４７】
［実施の形態９］
ここまでの実施の形態では、トレンチキャパシタＴＣの行方向配列を、一定幅と一定スペースとした。しかし、実際のＤＲＡＭ製造においては、設計上の幅やスペースが加工条件により変動することは避けられない。例えば図２４は、実施の形態１に対応するトレンチキャパシタＴＣの設計上の配列を破線で示し、実際のウェハ上での形状を実線で示した。この場合、設計上のトレンチキャパシタＴＣの幅２ＦとスペースＦに対し、実際には幅が２Ｆ＋２Δ、スペースがＦ−２Δとなっている。この様にスペースが小さくなると、特にビット線コンタクトの領域が狭くなり、ビット線コンタクトの加工が困難になる可能性がある。
【００４８】
この点を考慮した実施の形態９では、トレンチキャパシタＴＣの行方向配列のスペースのうち、ビット線コンタクトに隣接する部分のスペースを、その他のスペースより大きく設定する。図２５は、その実施の形態９でのＤＲＡＭセルレイアウトを示している。基本的なレイアウトは、図１の実施の形態１と同じであるが、図示のようにビット線コンタクト３５に隣接するスペースをｄ１、その他のスペースをｄ２とし、ｄ１＞ｄ２に設定している。
【００４９】
図２５は、実際のウェハ上でのトレンチキャパシタＴＣの形状を示しているが、設計上のトレンチキャパシタＴＣについては、図２６のようになる。即ち、トレンチキャパシタＴＣの行方向の幅は２Ｆとし、スペースについてはビット線コンタクトに隣接する箇所では、Ｄ１とし、それ以外のスペースはＤ２として、Ｄ１＞Ｄ２とする。具体的に実施の形態１と同じ行方向配列ピッチ３Ｆを保つためには、Ｄ１＝Ｆ−ΔＦ、Ｄ２＝Ｆ＋ΔＦとすればよい。
この様な設計を行うことにより、ビット線コンタクトの領域を確実に確保することができる。実施の形態２〜８に対しても同様の設計変更が許容される。
【００５０】
［実施の形態１０］
この発明においては、各実施の形態で説明したように、素子分離絶縁膜１５は一つの能動領域１６とこれに隣接するトレンチキャパシタＴＣの一部領域を取り囲むように形成される。但し、ここまでの実施の形態においては、例えば図１６に示すように、素子分離絶縁膜１５は、そのエッジをトレンチキャパシタＴＣのエッジと一致するようにレイアウトしている。
これに対して、図２７は、図１６のレイアウトを変形した実施の形態１０での素子分離絶縁膜１５のレイアウトを示す。
【００５１】
図１６のレイアウトに対して、この実施の形態では、素子分離絶縁膜１５のエッジＥ１がトレンチキャパシタＴＣのエッジＥ２よりトレンチキャパシタＴＣの内側にシフトした状態にレイアウトされている。即ち、素子分離絶縁膜１５は、トレンチキャパシタＴＣの略中央部を横切るように配設されている。
この場合、図１６と比較すると、レイアウト上では、キャパシタノードとトランジスタ拡散層を接続するＳｕｒｆａｃｅ Ｓｔｒａｐの面積が減少する。しかしこれは、ＳＴＩ技術による素子分離絶縁溝加工の際にトレンチキャパシタＴＣ上では溝が形成されないような加工条件を選択することにより、問題は解消される。即ち、設計上では図２７に示すように素子分離絶縁膜１５がレイアウトされるが、実際にはトレンチキャパシタＴＣの領域には溝が形成されず、従って素子分離絶縁膜１５も形成されないようにすることができる。これにより、トレンチキャパシタＴＣ上にＳｕｒｆａｃｅ Ｓｔｒａｐの面積を確保することが可能になる。
【００５２】
この実施の形態のレイアウトを採用すると、後に能動領域１６に形成されるＭＯＳトランジスタＱのチャネル幅は、図２７に示すように、列方向に隣接するトレンチキャパシタＴＣのエッジ間の距離ｄにより決定される。即ち、素子分離絶縁膜１５とトレンチキャパシタＴＣの間に合わせズレが多少あったとしても、ＭＯＳトランジスタＱのチャネル幅の変動をなくすことができる。
なお、図２７は、図１６のレイアウトの変形例として示したが、同様の変形は他の実施の形態、例えば図５、図１１に示すトレンチキャパシタＴＣと素子分離絶縁膜１５のレイアウトについても可能である。
【００５３】
【発明の効果】
以上述べたようにこの発明によれば、トレンチキャパシタ方式のＤＲＡＭセルアレイにおいて、キャパシタの容量を確保しながら、単位メモリセルの占有面積を小さくできるレイアウトを実現でき、またＳｕｒｆａｃｅ Ｓｔｒａｐ方式でのトランジスタとトレンチキャパシタの接続を確実にすることが可能になる。
【図面の簡単な説明】
【図１】実施の形態１のＤＲＡＭセルアレイのレイアウトを示す図である。
【図２Ａ】図１のＡ−Ａ′断面図である。
【図２Ｂ】図１のＢ−Ｂ′断面図である。
【図２Ｃ】図１のＣ−Ｃ′断面図である。
【図３】同実施の形態１のトレンチキャパシタ形成工程のレイアウトを示す図である。
【図４】図３のＡ−Ａ′断面図である。
【図５】同実施の形態１の素子分離絶縁膜形成工程のレイアウトを示す図である。
【図６Ａ】図５のＡ−Ａ′断面図である。
【図６Ｂ】図５のＢ−Ｂ′断面図である。
【図６Ｃ】図５のＣ−Ｃ′断面図である。
【図７】同実施の形態１のワード線形成工程のレイアウトを示す図である。
【図８Ａ】図７のＡ−Ａ′断面図である。
【図８Ｂ】図７のＢ−Ｂ′断面図である。
【図９】同実施の形態１の接続導体形成工程のレイアウトを示す図である。
【図１０Ａ】図９のＡ−Ａ′断面図である。
【図１０Ｂ】図９のＢ−Ｂ′断面図である。
【図１０Ｃ】図９のＣ−Ｃ′断面図である。
【図１１】実施の形態２のＤＲＡＭセルアレイにおける素子分離絶縁膜形成工程のレイアウトを示す図である。
【図１２Ａ】図１１のＡ−Ａ′断面図である。
【図１２Ｂ】図１１のＢ−Ｂ′断面図である。
【図１２Ｃ】図１１のＣ−Ｃ′断面図である。
【図１３】実施の形態３のＤＲＡＭセルアレイのレイアウトを示す図である。
【図１４Ａ】図１３のＡ−Ａ′断面図である。
【図１４Ｂ】図１３のＢ−Ｂ′断面図である。
【図１５】同実施の形態３のトレンチキャパシタ形成工程のレイアウトを示す図である。
【図１６】同実施の形態３の素子分離絶縁膜形成工程のレイアウトを示す図である。
【図１７】同実施の形態３のワード線形成工程のレイアウトを示す図である。
【図１８】同実施の形態３の接続導体形成工程のレイアウトを示す図である。
【図１９】実施の形態４のＤＲＡＭセルアレイの素子分離絶縁膜形成工程のレイアウトを示す図である。
【図２０Ａ】実施の形態５の接続導体形成用レジストパターンを示す図である。
【図２０Ｂ】図２０ＡのＡ−Ａ′断面図である。
【図２０Ｃ】同実施の形態５の接続導体用導体膜形成工程を示す断面図である。
【図２０Ｄ】同実施の形態５の接続導体埋め込み工程を示す断面図である。
【図２１】実施の形態６のＤＲＡＭセルアレイのレイアウトを示す図である。
【図２２】実施の形態７のＤＲＡＭのセンスアンプ方式を示す等価回路図である。
【図２３】実施の形態８のＤＲＡＭセルアレイのレイアウトを示す図である。
【図２４】実施の形態１によるトレンチキャパシタの設計上のレイアウトと実際のレイアウトを示す図である。
【図２５】実施の形態９のＤＲＡＭセルアレイのレイアウトを示す図である。
【図２６】図２５のレイアウトを得るための設計上のレイアウトを示す図である。
【図２７】実施の形態９によるトレンチキャパシタと素子分離絶縁膜のレイアウトを示す図である。
【図２８】従来のＤＲＡＭセルアレイのレイアウトを示す図である。
【図２９】従来のＢｕｒｉｅｄ Ｓｔｒａｐ方式によるトランジスタとキャパシタの接続状態を示す断面図である。
【図３０】従来のＳｕｒｆａｃｅ Ｓｔｒａｐ方式によるトランジスタとキャパシタの接続状態を示す断面図である。
【図３１】従来のＤＲＡＭセルアレイのレイアウトを示す図である。
【符号の説明】
１０…シリコン基板、１１…トレンチ、１２…キャパシタ絶縁膜、１３…キャパシタノード層、１４…側壁絶縁膜、１５…素子分離絶縁膜、２１…ゲート絶縁膜、２２…ゲート電極（ワード線ＷＬ）、２３…拡散層（ビット線コンタクト層）、２４…拡散層、３１，３２…層間絶縁膜、３３…接続導体、３４…ビット線（ＢＬ）、３５…ビット線コンタクト、ＴＣ…トレンチキャパシタ、Ｑ…トランジスタ。
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、特にトレンチキャパシタを用いたＤＲＡＭセルアレイのレイアウト構造に関する。
【０００２】
【従来の技術】
従来のトレンチキャパシタを用いたＤＲＡＭセルアレイのレイアウト例を図２８に示す。半導体基板には細長い島状の能動領域１が配列形成され、各能動領域１の両端部にトレンチキャパシタ２が形成される。各能動領域１には、両端のトレンチキャパシタ２と共にメモリセルを構成するトランジスタ３が形成される。トランジスタ３のゲート電極は、ワード線ＷＬとして列方向に連続的に配設される。行方向に並ぶトランジスタ３のソース、ドレイン拡散層の一方は、ビット線ＢＬに接続され、他方はそれぞれ対応するトレンチキャパシタ２に接続される。
【０００３】
図２８の例は、最小加工寸法をＦとしたとき、能動領域１が行方向には６Ｆの幅と２Ｆのスペースをもって、また列方向には１Ｆの幅とスペースをもって配列形成される。ワード線ＷＬ、ビット線ＢＬは共に、ライン／スペース＝１Ｆ／１Ｆで形成されている。従って、一点鎖線で示した単位メモリセルが、４Ｆ×２Ｆ＝８Ｆ２ の占有面積をもつ。以下、このレイアウトのメモリセルを“８Ｆ２セル”という。
【０００４】
この種のＤＲＡＭセルアレイにおいて、トランジスタ３の拡散層をトレンチキャパシタ２に接続する方式には、２通りある。一つは、図２９に示すように、トレンチキャパシタ２のキャパシタノード層４の不純物の能動領域１への横方向拡散層５を利用する。この横方向拡散層５により、トランジスタ３の拡散層は、基板内部でキャパシタノード層４に接続される。これを以下、埋め込みストラップ（Ｂｕｒｉｅｄ Ｓｔｒａｐ）方式という。もう一つは、図３０に示すように、トレンチキャパシタ２のキャパシタノード層４とトランジスタ３の拡散層の間を、基板表面に形成した接続導体６によって接続する方式である。これを以下、表面ストラップ（Ｓｕｒｆａｃｅ Ｓｔｒａｐ）方式という。
【０００５】
図２８の８Ｆ２セルに対して、図３１は更に微細化したＤＲＡＭセルアレイのレイアウトである。このレイアウトでは、細長い島状の能動領域１は、行方向に４Ｆの幅と１Ｆのスペースで配列されて、図２８に比べて小さく区画されている。単位メモリセルの大きさは、一点鎖線で示すように、３Ｆ×２Ｆ＝６Ｆ２である。従ってこのレイアウトのメモリセルを以下、“６Ｆ２セル”という。この６Ｆ２セルのレイアウトでは、センスアンプ方式を折返しビット線方式とするためには、ビット線ＢＬを行方向に対して斜行させて配設する。もし、図２８と同じようにワード線ＷＬと直交する方向にビット線を配設した場合、一つのワード線により駆動される二つのメモリセルが隣接ビット線に接続される形になるため、通常折返しビット線構造を採用することができなくなる。
【０００６】
【発明が解決しようとする課題】
図３１に示す６Ｆ２セルは、図２８に示す８Ｆ２セルに比べて微細化されているとはいえ、微細化に伴って以下に挙げるような不都合が生じる。
（１）トレンチキャパシタ２の占有面積は、およそ１．５Ｆ×１Ｆ程度となり、８Ｆ２セルに比べて小さいものとなる。これ以上のキャパシタ面積を確保することは、隣接する能動領域との間の絶縁不良を生じたり、トランジスタとの接続が難しくなるため、できない。従って、十分なキャパシタ容量を確保することが難しい。
（２）トレンチキャパシタ２とトランジスタ３の間の間隔が小さい。このため、Ｂｕｒｉｅｄ Ｓｔｒａｐ方式、Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式のいずれを用いるにしても、トレンチキャパシタ２とトランジスタ３の拡散層との間の確実な接続をとることが難しい。例えば、Ｂｕｒｉｅｄ Ｓｔｒａｐ方式を用いた場合には、キャパシタノード層からの不純物の横方向拡散層が、トランジスタのチャネル領域まで延びてしまうといった不都合も生じる。これはトランジスタの正常動作を損なう。またＳｕｒｆａｃｅ Ｓｔｒａｐ方式を用いた場合には、キャパシタ２とトランジスタ３を接続する接続導体のコンタクト面積を十分に確保することができない。Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式を用いた場合、更に一般的には、接続導体をパターン形成する場合に、リソグラフィ工程でワード線、トレンチキャパシタ等との精密な位置合わせを必要とする。合わせズレがあると、トレンチキャパシタとトランジスタ拡散層との間の確実な接続がとれなくなる。
（３）折返しビット線方式を採用するには、図３１に示すようにビット線ＢＬを斜行させることが必要になるが、その場合図から明らかなように、ビット線ＢＬのライン／スペースのピッチは２Ｆ以下になる。従って、ビット線ＢＬの２層化が必要となる。
【０００７】
この発明は、上記事情を考慮してなされたもので、トレンチキャパシタの容量を確保しながら単位メモリセルの占有面積を従来と同等若しくはそれより小さくし、且つトランジスタとトレンチキャパシタの接続が確実に行われるようにしたＤＲＡＭセルアレイのレイアウトを持つ半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、半導体基板と、この半導体基板に、行方向に略一定のピッチで、且つ隣接する行の間で順次所定ピッチずつずれた状態でマトリクス配列された複数のトレンチキャパシタと、行方向に隣接する二つのトレンチキャパシタ毎に隣接する能動領域を前記二つのトレンチキャパシタの一部領域を含んで取り囲むように形成された素子分離絶縁膜と、前記各能動領域に形成されて、ソース、ドレイン拡散層の一方が前記半導体基板表面に形成された接続導体を介して対応するトレンチキャパシタのキャパシタノード層に接続され、他方が行方向に隣接する二つのトランジスタで共有されるビット線コンタクト層となる複数のトランジスタと、行方向と交差する方向に並ぶトランジスタのゲート電極を共通接続するように、行方向の各ビット線コンタクト層の間に３本ずつ配置された複数のワード線と、これらのワード線と交差する方向に前記ビット線コンタクト層を共通接続する複数のビット線とを有することを特徴とする。
【０００９】
この発明において具体的には、（ａ）トレンチキャパシタは、行方向に一定のピッチ（例えば、一定の幅とこれより小さいスペース）をもって、隣接する行の間で順次１／２ピッチずつずれた状態でマトリクス配列される。或いは（ｂ）トレンチキャパシタは、行方向に一定のピッチ（例えば、一定の幅とこれより小さいスペース）をもって、隣接する行の間で順次１／３ピッチずつずれた状態でマトリクス配列される。
（ａ），（ｂ）いずれの場合も、トレンチキャパシタの列方向配列のデザインを緩くすることにより、ビット線は１層の導体層をパターニングして形成することができる。そして、同じ行のビット線コンタクト層を共通接続するように配設することにより、オープンビット線方式でセンスアンプに接続される。
また（ｂ）の場合には、ビット線は、異なる行のビット線コンタクト層を共通接続するように、行方向に対して斜行させて配設することにより、折返しビット線方式でセンスアンプに接続することができる。
【００１０】
この発明において、より具体的には、最小加工寸法をＦとして、トレンチキャパシタの行方向配列の幅とスペースはそれぞれ２ＦとＦに設定され、ワード線のライン／スペースは１Ｆ／１Ｆに設定される。またトレンチキャパシタの列方向の配列ピッチは好ましくは、２．５Ｆ〜３Ｆの範囲に設定される。
従ってこの発明によるレイアウトを採用すると、単位メモリセルを８Ｆ２セルと同等若しくはそれよりも小さい占有面積とし、トレンチキャパシタの面積は６Ｆ２セルより大きく確保することができる。また、Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式でトレンチキャパシタとトランジスタを確実に接続することができる。
【００１１】
なおこの発明において、トレンチキャパシタの行方向配列のスペースについては、全て同じ寸法ではなく、ビット線コンタクトの余裕のために、ビット線コンタクトに隣接する部分のスペースをその他のスペースより僅かに大きく設計することが許容される。即ちこの発明は、トレンチキャパシタの行方向配列が完全な一定ピッチから僅かに外れる場合を含む。
またこの発明は、素子分離絶縁膜が完全な閉路を構成せず、トレンチキャパシタの側壁絶縁膜の一部が素子分離のために用いられている場合も含む。
更にこの発明において、トランジスタとキャパシタを接続する接続導体は、例えばワード線に自己整合されて隣接するワード線の間に埋め込まれる。
【００１２】
また、上述した（ａ），（ｂ）のレイアウト以外にも、（ｃ）トレンチキャパシタを、行方向に一定のピッチ（例えば、一定の幅とこれより小さいスペース）をもって、隣接する行の間で順次１／５ピッチずつずれた状態でマトリクス配列することもできる。この場合、ビット線は異なる行のビット線コンタクト層を共通接続するように行方向に対して斜行させ、ワード線もトレンチキャパシタ配列に対して斜行させてビット線と直交した状態に配設できる。そして、ビット線とワード線のライン／スペースを共に１Ｆ／１Ｆとして、大きなキャパシタ面積を得ることができる。
【００１３】
この発明に係る半導体記憶装置の製造方法は、半導体基板に、行方向に略一定のピッチで、且つ隣接する行の間で順次所定ピッチずつずれた状態でマトリクス配列されるトレンチキャパシタを形成する工程と、行方向に隣接する二つのトレンチキャパシタ毎に隣接する能動領域を前記二つのトレンチキャパシタの一部領域を含んで取り囲むように素子分離絶縁膜を形成する工程と、前記能動領域に、ソース、ドレイン拡散層の一方がビット線コンタクト層として共有され、且つ列方向にワード線として連続するゲート電極が行方向に隣接する二つのビット線コンタクト層の間に３本ずつ配設されるようにトランジスタを形成する工程と、前記トランジスタのソース、ドレイン拡散層の他方を対応するトレンチキャパシタのキャパシタノード層に接続する接続導体を形成する工程と、前記ワード線と交差する方向に前記各トランジスタのビット線コンタクト層を共通接続するビット線を形成する工程とを有することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態１によるＤＲＡＭセルアレイのレイアウトであり、図２Ａ、図２Ｂ、図２Ｃはそれぞれ、図１のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′位置の断面図である。
【００１５】
このＤＲＡＭセルアレイの構成を、具体的に製造工程順に従って説明すると、次のようになる。図３及び図４は、シリコン基板１０にトレンチキャパシタＴＣをマトリクス状に配列形成した状態のレイアウトとそのＡ−Ａ′断面を示している。トレンチキャパシタＴＣは、基板１０にトレンチ１１を形成し、その側壁にキャパシタ絶縁膜１２を形成した後、不純物ドープの多結晶シリコンからなるキャパシタノード層１３を埋め込むことにより作られる。トレンチ１１の上部には側壁絶縁膜（カラー絶縁膜）１４が形成されている。
【００１６】
この実施の形態の場合、トレンチキャパシタＴＣの大きさは、図３に示したように、行方向の幅が２Ｆ、列方向の幅が１．５２Ｆであり、行方向のスペースがＦ、列方向のスペースもＦである。但し、Ｆは最小加工寸法であり、以下の実施の形態でも同様である。トレンチキャパシタＴＣの行方向配列ピッチは３Ｆであり、隣接する行の間で順次１．５Ｆ（即ち、１／２ピッチ）だけずれた状態となるように、マトリクス配列されている。
このとき、単位メモリセルの大きさは、図３に一点鎖線で示す範囲となり、その占有面積は、３Ｆ×２．５２Ｆ＝７．５６Ｆ２となる。
【００１７】
トレンチキャパシタＴＣが配列形成された基板１０に、図５及び図６Ａ〜図６Ｃに示すように素子分離絶縁膜１５がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により埋め込み形成される。図５はそのレイアウトであり、図６Ａ〜図６Ｃはそれぞれ図５のＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′断面図である。素子分離絶縁膜１５は図示のように、行方向に隣接する二つのトレンチキャパシタＴＣ毎にこれに隣接する能動領域１６を取り囲むように形成される。
【００１８】
より具体的に、素子分離絶縁膜１５により区画される領域は、列方向に能動領域１６とトレンチキャパシタＴＣの領域とに２分され、能動領域１６は二つのトレンチキャパシタＴＣに接する略矩形の領域として区画される。言い換えれば、素子分離絶縁膜１５は、能動領域１６とこれに接するトレンチキャパシタＴＣの一部領域を取り囲むように形成される。更に別の言い方をすれば、素子分離絶縁膜１５の列方向に対向するエッジ１５ａ，１５ｂは、その一方のエッジ１５ａがトレンチキャパシタＴＣの中央付近を横切り、他方のエッジ１５ｂが列方向に隣接するトレンチキャパシタのエッジに重なる状態とされる。これにより、能動領域１６は凸型パターンとなる。この様な素子分離構造は、後に形成されるトランジスタをトレンチキャパシタＴＣに接続するための領域を確保し、またビット線コンタクトを確保する必要のために採用されている。能動領域１６の中央部即ち二つのトレンチキャパシタＴＣのスペースに隣接する部分がビット線コンタクト部となる。
【００１９】
この後、図７及び図８Ａ，図８Ｂに示すように、各能動領域１６に二つのトレンチキャパシタＴＣと共にそれぞれメモリセルを構成する二つのトランジスタＱが形成される。図７はそのレイアウトであり、図８Ａおよび図８Ｂは図７のＡ−Ａ′及びＢ−Ｂ′断面図である。トランジスタＱはゲート絶縁膜２１と、この上にパターン形成されたゲート電極２２と、このゲート電極２２に自己整合的に形成されたソース、ドレイン拡散層２３、２４とを有する。ゲート電極２２は、列方向に並ぶトランジスタＱについて連続的にパターン形成されて、これがワード線ＷＬとなる。トレンチキャパシタＴＣの配列を１／２ピッチずつずらした関係で、図７に示したようにゲート電極２２即ちワード線ＷＬは蛇行パターンで形成されるが、そのライン／スペースは、１Ｆ／１Ｆである。
【００２０】
トランジスタＱのソース、ドレイン拡散層２３、２４のうち、一方の拡散層２３は、隣接する二つのメモリセルで共有されるビット線コンタクト層となり、他方の拡散層２４は、この後形成される接続導体３３によりそれぞれ対応するトレンチキャパシタＴＣのキャパシタノード層１３に接続されることになる。
ゲート電極２２の側壁及び上部は絶縁膜２５で覆われている。
【００２１】
図９は、各トレンチキャパシタＴＣのキャパシタノード（ストレージノード）層１３と対応するトランジスタＱの拡散層２４の間を基板表面で接続する接続導体３３を形成した状態のレイアウトである。図１０Ａ、図１０Ｂ及び図１０Ｃはそれぞれ、図９のＡ−Ａ′、Ｂ−Ｂ′及びＣ−Ｃ′断面である。トランジスタＱが形成された基板表面は層間絶縁膜３１で覆われ、これにコンタクト孔３６を開口して、接続導体３３が埋め込み形成される。図１０Ｃに示すように、接続導体３３は、拡散層２４にコンタクトすると同時に、トレンチキャパシタＴＣの側壁絶縁膜１４上を横切って、キャパシタノード層１３にコンタクトする。
【００２２】
この後、図１及び図２Ａ〜図２Ｃに示すように、層間絶縁膜３２を介してビット線（ＢＬ）３４が配設される。ビット線３４は、１層の導体層をパターニングして形成され、行方向に並ぶ拡散層２３を共通接続するようにワード線ＷＬと交差して連続的に配設される。拡散層２３上のビット線コンタクト３５は、隣接するゲート電極２２の間にゲート電極２２に自己整合されて形成される。このビット線の自己整合コンタクトは、よく知られているように、層間絶縁膜３１，３３をシリコン酸化膜とし、ゲート電極２２の側壁及び上部を覆う絶縁膜２５をシリコン窒化膜として、これらのエッチング選択性を利用することにより、可能となる。
【００２３】
以上のようにこの実施の形態１によるＤＲＡＭセルアレイでは、行方向に隣接するビット線コンタクト３５の間には、３本のゲート電極２２（即ち、ワード線ＷＬ）が配置された形になる。これは、図３１に示す６Ｆ２セルと同じであり、図２８に示す８Ｆ２セルに比べて、行方向ピッチが小さくなっている。図３１に示す６Ｆ２セルと異なるのは、列方向についてメモリセル領域を拡大している点である。前述のようにこの実施の形態１の場合、列方向のトレンチキャパシタＴＣの配列ピッチは、２．５２Ｆとしているが、これは例えば２．５Ｆ〜３Ｆの範囲で適当に設定される。
【００２４】
この実施の形態１での単位メモリセルの占有面積は、７．５６Ｆ２であり、８Ｆ２セルに比べて小さく、またトレンチキャパシタＴＣのサイズは、２Ｆ×１．５２Ｆであり、８Ｆ２セルと同程度或いはそれ以上の大きさとなっている。従って、小さいセル面積で大きなキャパシタ容量が得られる。
またこの実施の形態では、列方向のデザインが緩和されていて、前述のように行方向に素子分離絶縁膜１５により区画される領域が能動領域１６とキャパシタ領域に二分されている。そして、Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式により拡散層２４とキャパシタノード層１３を接続する接続導体３３は、拡散層２４とキャパシタノード層１３に対してそれぞれ、約０．７６Ｆ２の面積でコンタクトさせることができる。従って、トランジスタＱとトレンチキャパシタＴＣの接続は確実に且つ低抵抗で行われる。
【００２５】
更にこの実施の形態１では、ワード線方向（列方向）のデザイン緩和により、ビット線（ＢＬ）３４のライン／スペースのピッチも約２．５Ｆと大きい。即ち、図３１に示す６Ｆ２セルと比べて、ビット線ＢＬのピッチを大きくすることができ、従ってビット線を１層の導体配線層（但し、コンタクト埋め込み層は配線層数には入れない）のパターニングにより形成することができる。
なおこの実施の形態１の場合、図１に示すように、隣接するメモリセルアレイＭＡ１，ＭＡ２の間にセンスアンプＳ／Ａが配置され、両メモリセルアレイＭＡ１，ＭＡ２の対となるビット線ＢＬがセンスアンプＳ／Ａに接続されるオープンビット線方式とされる。
【００２６】
［実施の形態２］
図１１及び図１２Ａ〜図１２Ｃは、この発明の実施の形態２による素子分離構造を、それぞれ図５及び図６Ａ〜図６Ｃに対応させて示している。この素子分離構造以外は、トレンチキャパシタＴＣの構造とレイアウト、これに対するワード線ＷＬ、ビット線ＢＬ等のレイアウト、及びそれらの寸法を含めて、先の実施の形態１と同じである。
【００２７】
先の実施の形態１では、素子分離絶縁膜１５は完全な閉路を構成して能動領域１６とこれに隣接するキャパシタ領域の一部を取り囲んでいる。これに対してこの実施の形態２では、メモリセルを構成するトランジスタＱとトレンチキャパシタＴＣの接続をより確実にするため、素子分離絶縁膜１５は完全な閉路を構成せず、一部切開された状態としている。即ち素子分離絶縁膜１５は、Ｔ字パターンの絶縁膜１５１と、矩形パターンの絶縁膜１５２の二種パターンを配置して構成されている。Ｔ字パターンの絶縁膜１５１は、行方向及び列方向に隣接する能動領域１６を確実に分離するためのものである。矩形の絶縁膜１５２は、列方向に隣接する能動領域１６の間を分離するためのもので、より具体的には能動領域１６の中央部の拡散層（即ちビット線コンタクト層）と、これに列方向に隣接する能動領域１６の拡散層（即ち、キャパシタとの接続に利用される拡散層）との間を分離するためのものである。
【００２８】
従ってこの実施の形態２の場合、図１１のＣ−Ｃ′断面である図１２Ｃと、先の実施の形態１の対応する断面図である図６Ｃを比較して明らかなように、一つの能動領域１６に接する二つのトレンチキャパシタＴＣのうち一方の、列方向に隣接する能動領域１６のビット線コンタクト部に接する部分については、トレンチキャパシタＴＣの側壁絶縁膜１４がそのまま素子分離絶縁膜として利用されている。言い換えれば、一つのメモリセルのトレンチキャパシタＴＣと列方向に隣接するメモリセルの能動領域１６との間が、一部トレンチキャパシタＴＣの側壁絶縁膜によって分離されている。この様に、トレンチキャパシタＴＣ上を行方向に横切る素子分離絶縁膜１５の一部をキャパシタＴＣの側壁絶縁膜１４で肩代わりさせることにより、接続導体３３の、キャパシタノード層１３とのコンタクト面積を先の実施の形態１に比べて大きく確保することができる。即ち、Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式によるトランジスタＱとキャパシタＴＣの間の接続をより確実に、低抵抗で行うことが可能になる。
【００２９】
［実施の形態３］
図１３は、実施の形態３によるＤＲＡＭセルアレイＭＡのレイアウトであり、図１４Ａ及び図１４Ｂはそれぞれ図１３のＡ−Ａ′、Ｂ−Ｂ′断面図である。基本的な構造と製造工程は実施の形態１と同じであり、実施の形態１と対応する部分には同一符号を付して、詳細な説明は省く。
【００３０】
この実施の形態３ではまず、トレンチキャパシタＴＣのレイアウトが実施の形態１と異なる。図１５がそのトレンチキャパシタＴＣのレイアウトを、図３に対応させて示している。トレンチキャパシタＴＣの大きさと行列方向の配列ピッチ及びスペースは実施の形態１と同じであるが、列方向の配列ピッチは、２．８３Ｆとしている。また、キャパシタ配列の隣接する行の間のズレは１Ｆ、即ち１／３ピッチずつずれている。このとき単位メモリセルの占有面積は、８．５Ｆ２となる。
【００３１】
素子分離絶縁膜１５のレイアウトは、図１６に示すように、隣接する二つのトレンチキャパシタＴＣに接する能動領域１６を取り囲んで形成される。能動領域１６に接するトレンチキャパシタＴＣの境界が素子分離絶縁膜１５の間のスペースを二分する状態、即ちトレンチキャパシタＴＣの一部が素子分離絶縁膜１５により覆われないようにすることは、対応する図５と比較して明らかなように、実施の形態１と同様である。
【００３２】
以上のようなキャパシタレイアウトを採用することによって、ＭＯＳトランジスタＱのゲート電極２２、即ちワード線ＷＬは、図１７に示すように、直線パターンで列方向に配設される。ワード線ＷＬのライン／スペースは、先の実施の形態と同様、１Ｆ／１Ｆである。このワード線ＷＬに自己整合されて、トランジスタＱのソース、ドレイン拡散層２３，２４が形成される。
【００３３】
次いで、層間絶縁膜３１が形成され、これにコンタクト開口が開けられて、図１８に示すようにＭＯＳトランジスタＱの拡散層２４とトレンチキャパシタＴＣのキャパシタノード層１３の間を接続する接続導体３３が形成される。更に、図１３及び図１４Ａ，図１４Ｂに示すように、１層の導体膜をパターニングしてなるビット線（ＢＬ）３４が配設される。ビット線ＢＬはこの実施の形態の場合、異なる行のビット線コンタクト層である拡散層２３を順次共通接続するように、行方向に対して斜行させている。具体的に、一つのビット線ＢＬに着目したとき、そのビット線コンタクト３５は、ワード線ＷＬのピッチの４倍のピッチで配置されることになる。但し、トレンチキャパシタＴＣの行方向配列に沿ったビット線コンタクト３５に着目すると、隣接するビット線コンタクト３５の間に３本のワード線ＷＬが配置されることは、先の実施の形態と同様である。
【００３４】
この実施の形態の場合、上述のような斜行するビット線ＢＬとすることによって、図１３に示すように、一つおきのビット線ＢＬを対としてセンスアンプＳ／Ａに接続する折返しビット線方式とすることができる。また、実施の形態１と同様にワード線ＷＬ方向のデザインは緩和されている。このため、ビット線ＢＬを斜行させているにも拘わらず、図３１に示す従来の６Ｆ２セルの場合と異なり、１層の導体膜のパターニングによってライン／スペース＝１Ｆ／１Ｆとして、２Ｆピッチで配設することができる。
【００３５】
［実施の形態４］
図１９は、実施の形態３を基本として、図１６に示す素子分離絶縁膜１５の構造を変更した例である。これは、先の実施の形態１と実施の形態２の関係と同じである。即ちこの実施の形態４では、トランジスタＱとトレンチキャパシタＴＣの接続をより確実にするため、素子分離絶縁膜１５は完全な閉路を構成せず、Ｔ字パターンの絶縁膜１５１と、矩形パターンの絶縁膜１５２の二種パターンを配置して構成されている。絶縁膜１５１は、行方向に隣接する能動領域１６を確実に分離するためのものである。絶縁膜１５２は、列方向に隣接する能動領域１６の間を分離するためのもの、より具体的には能動領域１６の中央部即ちビット線コンタクト部と、これに列方向に隣接する能動領域１６のキャパシタとの接続部との間を分離するためのものである。
【００３６】
従ってこの実施の形態４によれば、トレンチキャパシタＴＣ上を行方向に横切る素子分離絶縁膜１５の一部をキャパシタＴＣの側壁絶縁膜１４で肩代わりさせることにより、接続導体３３の、キャパシタノード層１３とのコンタクト面積を先の実施の形態３に比べて大きく確保することができる。即ち、ＳｕｒｆａｃｅＳｔｒａｐ方式によるトランジスタＱとキャパシタＴＣの間の接続を確実に、低抵抗で行うことが可能になる。
【００３７】
［実施の形態５］
この発明においては、上記各実施の形態で説明したように、行方向に配列されるビット線コンタクトの間に３本のワード線ＷＬが配置される。そしてその３本のワード線ＷＬの各スペースに、トランジスタＱとトレンチキャパシタＴＣを接続する接続導体３３が形成される。この接続導体３３について、ビット線コンタクトと同様の自己整合コンタクト技術を利用すると、一つのワード線ＷＬを挟んで両側に形成される二つの接続導体３３の埋め込みのために、ワード線をまたいで開口するリソグラフィパターンを用いることができる。
【００３８】
具体的に、図１３以下で説明した実施の形態３のレイアウト構造に対して、接続導体３３を自己整合コンタクト技術により形成する例を、図２０Ａ〜図２０Ｄを用いて説明する。図２０Ａ及び図２０Ｂは、接続導体３３のコンタクト開口形成のためのレジストパターン４１を形成した状態のレイアウトとそのＡ−Ａ′断面図である。図示のように、１本のワード線ＷＬの両側の接続導体３３の埋め込み箇所に対して、そのワード線ＷＬをまたいで開口４２を持つレジストパターン４１が形成される。
【００３９】
そしてこのレジストパターン４１を用いて、層間絶縁膜３１のエッチングが行われる。このとき、ゲート電極２２を覆う絶縁膜２５をシリコン窒化膜とし、層間絶縁膜３１をシリコン酸化膜とすることにより、ゲート電極２２を露出させることなく、接続導体埋め込み用の開口をゲート電極２２に自己整合された状態でゲート電極２２の間に形成することができる。
【００４０】
図２０Ｃはその後、接続導体３３用の導体膜３３０を堆積した状態の断面図である。この導体膜３３０をエッチバックすることにより、図２０Ｄに示すように、ゲート電極２２の間に接続導体３３を埋め込むことができる。
この実施の形態によると、リソグラフィによる加工性が向上し、Ｓｕｒｆａｃｅ Ｓｔｒａｐ方式によるトランジスタＱとトレンチキャパシタＴＣの接続の信頼性が向上する。
他の実施の形態１，２，４に対しても、接続導体３３について同様の自己整合コンタクト技術の適用が可能である。
【００４１】
［実施の形態６］
図１３〜図１９で説明した実施の形態３及び４では、ビット線（ＢＬ）３４を斜行させることにより、折返しビット線方式を適用した。これに対し、実施の形態３及び４におけるトレンチキャパシタＴＣやワード線ＷＬのレイアウトをそのまま用いて、ビット線レイアウトのみを変更し、センスアンプ方式をオープンビット線方式とすることができる。その様な実施の形態６のレイアウトを、図１３に対応させて、図２１に示す。
【００４２】
図２１に示すように、ビット線（ＢＬ）３４は行方向に並ぶビット線コンタクト層を共通接続するように、ワード線ＷＬと直交して配設される。そして隣接するセルアレイＭＡ１，ＭＡ２の間で対応する一対のビット線ＢＬをセンスアンプＳ／Ａに接続して、オープンビット線方式とされる。
この実施の形態の場合、隣接ビット線間のスペースがビット線を斜行させる実施の形態３，４に比べて大きく確保できるため、ビット線加工が容易になる。
【００４３】
［実施の形態７］
図１３〜図１９で説明した実施の形態３及び４では、ビット線（ＢＬ）３４を斜行させることにより、一つおきのビット線ＢＬを対として折返しビット線方式を適用したが、この場合折返しビット線方式とオープンビット線方式の組み合わせ方式とすることもできる。図２２はその様な組み合わせ方式の実施の形態７の等価回路を示している。
【００４４】
即ち、図２２では、二つのメモリセルアレイＭＡ１，ＭＡ２の両側に配置されたセンスアンプ列５１，５２については、それぞれメモリセルアレイＭＡ１，ＭＡ２の中のビット線対を用いた折返しビット線方式としている。メモリセルアレイＭＡ１，ＭＡ２の間に配置したセンスアンプ列５３については、メモリセルアレイＭＡ１，ＭＡ２の対応するビット線を対としてオープンビット線方式としている。
この様な組み合わせセンスアンプ方式を用いることにより、低ノイズのデータ読み出し動作が可能になる。
【００４５】
［実施の形態８］
図２３は、実施の形態８のＤＲＡＭセルレイアウトである。ビット線（ＢＬ）３４を、トレンチキャパシタ配列の異なる行のビット線コンタクト層３５を共通接続するように、トレンチキャパシタＴＣの配列方向に対して斜行させる点で、図１３の実施の形態３と同様である。また、トレンチキャパシタＴＣの行方向の配列が一定幅と一定スペースではあるが、先の実施の形態と異なり、隣接する行の間で順次１／５ピッチずつずれた状態としている。これにより、ワード線（ＷＬ）２２についてもトレンチキャパシタＴＣの配列と斜行させ、且つビット線ＢＬとワード線ＷＬとが互いに直交する状態とすることができる。ビット線ＢＬとワード線ＷＬは、ラインスペースが共に１Ｆ／１Ｆである。
このとき、トレンチキャパシタＴＣの配列は、行方向に３．２Ｆピッチ、列方向に２．５Ｆピッチであり、単位メモリセルの占有面積は８Ｆ２となる。
素子分離絶縁膜については、図１６或いは図１９と同様のレイアウトとする。
【００４６】
一つのビット線ＢＬに着目すると、隣接するビット線コンタクト３５の間に４本のワード線ＷＬが配置されているが、トレンチキャパシタＴＣの行方向配列に沿ってみると、隣接するビット線コンタクト３５の間に３本のワード線ＷＬが配置されている。この点は、先の各実施の形態と同様である。
またこの実施の形態の場合、センスアンプＳ／Ａの接続は、図示のように、実施の形態３と同様、一本おきのビット線ＢＬを対としてセンスアンプＳ／Ａの二つのノードに接続する折り返しビット線方式としている。これにより、低ノイズセンス動作が可能になる。但し、二つのメモリセルアレイの間でオープンビット線方式のセンスアンプ接続を行うことも可能である。
【００４７】
［実施の形態９］
ここまでの実施の形態では、トレンチキャパシタＴＣの行方向配列を、一定幅と一定スペースとした。しかし、実際のＤＲＡＭ製造においては、設計上の幅やスペースが加工条件により変動することは避けられない。例えば図２４は、実施の形態１に対応するトレンチキャパシタＴＣの設計上の配列を破線で示し、実際のウェハ上での形状を実線で示した。この場合、設計上のトレンチキャパシタＴＣの幅２ＦとスペースＦに対し、実際には幅が２Ｆ＋２Δ、スペースがＦ−２Δとなっている。この様にスペースが小さくなると、特にビット線コンタクトの領域が狭くなり、ビット線コンタクトの加工が困難になる可能性がある。
【００４８】
この点を考慮した実施の形態９では、トレンチキャパシタＴＣの行方向配列のスペースのうち、ビット線コンタクトに隣接する部分のスペースを、その他のスペースより大きく設定する。図２５は、その実施の形態９でのＤＲＡＭセルレイアウトを示している。基本的なレイアウトは、図１の実施の形態１と同じであるが、図示のようにビット線コンタクト３５に隣接するスペースをｄ１、その他のスペースをｄ２とし、ｄ１＞ｄ２に設定している。
【００４９】
図２５は、実際のウェハ上でのトレンチキャパシタＴＣの形状を示しているが、設計上のトレンチキャパシタＴＣについては、図２６のようになる。即ち、トレンチキャパシタＴＣの行方向の幅は２Ｆとし、スペースについてはビット線コンタクトに隣接する箇所では、Ｄ１とし、それ以外のスペースはＤ２として、Ｄ１＞Ｄ２とする。具体的に実施の形態１と同じ行方向配列ピッチ３Ｆを保つためには、Ｄ１＝Ｆ−ΔＦ、Ｄ２＝Ｆ＋ΔＦとすればよい。
この様な設計を行うことにより、ビット線コンタクトの領域を確実に確保することができる。実施の形態２〜８に対しても同様の設計変更が許容される。
【００５０】
［実施の形態１０］
この発明においては、各実施の形態で説明したように、素子分離絶縁膜１５は一つの能動領域１６とこれに隣接するトレンチキャパシタＴＣの一部領域を取り囲むように形成される。但し、ここまでの実施の形態においては、例えば図１６に示すように、素子分離絶縁膜１５は、そのエッジをトレンチキャパシタＴＣのエッジと一致するようにレイアウトしている。
これに対して、図２７は、図１６のレイアウトを変形した実施の形態１０での素子分離絶縁膜１５のレイアウトを示す。
【００５１】
図１６のレイアウトに対して、この実施の形態では、素子分離絶縁膜１５のエッジＥ１がトレンチキャパシタＴＣのエッジＥ２よりトレンチキャパシタＴＣの内側にシフトした状態にレイアウトされている。即ち、素子分離絶縁膜１５は、トレンチキャパシタＴＣの略中央部を横切るように配設されている。
この場合、図１６と比較すると、レイアウト上では、キャパシタノードとトランジスタ拡散層を接続するＳｕｒｆａｃｅ Ｓｔｒａｐの面積が減少する。しかしこれは、ＳＴＩ技術による素子分離絶縁溝加工の際にトレンチキャパシタＴＣ上では溝が形成されないような加工条件を選択することにより、問題は解消される。即ち、設計上では図２７に示すように素子分離絶縁膜１５がレイアウトされるが、実際にはトレンチキャパシタＴＣの領域には溝が形成されず、従って素子分離絶縁膜１５も形成されないようにすることができる。これにより、トレンチキャパシタＴＣ上にＳｕｒｆａｃｅ Ｓｔｒａｐの面積を確保することが可能になる。
【００５２】
この実施の形態のレイアウトを採用すると、後に能動領域１６に形成されるＭＯＳトランジスタＱのチャネル幅は、図２７に示すように、列方向に隣接するトレンチキャパシタＴＣのエッジ間の距離ｄにより決定される。即ち、素子分離絶縁膜１５とトレンチキャパシタＴＣの間に合わせズレが多少あったとしても、ＭＯＳトランジスタＱのチャネル幅の変動をなくすことができる。
なお、図２７は、図１６のレイアウトの変形例として示したが、同様の変形は他の実施の形態、例えば図５、図１１に示すトレンチキャパシタＴＣと素子分離絶縁膜１５のレイアウトについても可能である。
【００５３】
【発明の効果】
以上述べたようにこの発明によれば、トレンチキャパシタ方式のＤＲＡＭセルアレイにおいて、キャパシタの容量を確保しながら、単位メモリセルの占有面積を小さくできるレイアウトを実現でき、またＳｕｒｆａｃｅ Ｓｔｒａｐ方式でのトランジスタとトレンチキャパシタの接続を確実にすることが可能になる。
【図面の簡単な説明】
【図１】実施の形態１のＤＲＡＭセルアレイのレイアウトを示す図である。
【図２Ａ】図１のＡ−Ａ′断面図である。
【図２Ｂ】図１のＢ−Ｂ′断面図である。
【図２Ｃ】図１のＣ−Ｃ′断面図である。
【図３】同実施の形態１のトレンチキャパシタ形成工程のレイアウトを示す図である。
【図４】図３のＡ−Ａ′断面図である。
【図５】同実施の形態１の素子分離絶縁膜形成工程のレイアウトを示す図である。
【図６Ａ】図５のＡ−Ａ′断面図である。
【図６Ｂ】図５のＢ−Ｂ′断面図である。
【図６Ｃ】図５のＣ−Ｃ′断面図である。
【図７】同実施の形態１のワード線形成工程のレイアウトを示す図である。
【図８Ａ】図７のＡ−Ａ′断面図である。
【図８Ｂ】図７のＢ−Ｂ′断面図である。
【図９】同実施の形態１の接続導体形成工程のレイアウトを示す図である。
【図１０Ａ】図９のＡ−Ａ′断面図である。
【図１０Ｂ】図９のＢ−Ｂ′断面図である。
【図１０Ｃ】図９のＣ−Ｃ′断面図である。
【図１１】実施の形態２のＤＲＡＭセルアレイにおける素子分離絶縁膜形成工程のレイアウトを示す図である。
【図１２Ａ】図１１のＡ−Ａ′断面図である。
【図１２Ｂ】図１１のＢ−Ｂ′断面図である。
【図１２Ｃ】図１１のＣ−Ｃ′断面図である。
【図１３】実施の形態３のＤＲＡＭセルアレイのレイアウトを示す図である。
【図１４Ａ】図１３のＡ−Ａ′断面図である。
【図１４Ｂ】図１３のＢ−Ｂ′断面図である。
【図１５】同実施の形態３のトレンチキャパシタ形成工程のレイアウトを示す図である。
【図１６】同実施の形態３の素子分離絶縁膜形成工程のレイアウトを示す図である。
【図１７】同実施の形態３のワード線形成工程のレイアウトを示す図である。
【図１８】同実施の形態３の接続導体形成工程のレイアウトを示す図である。
【図１９】実施の形態４のＤＲＡＭセルアレイの素子分離絶縁膜形成工程のレイアウトを示す図である。
【図２０Ａ】実施の形態５の接続導体形成用レジストパターンを示す図である。
【図２０Ｂ】図２０ＡのＡ−Ａ′断面図である。
【図２０Ｃ】同実施の形態５の接続導体用導体膜形成工程を示す断面図である。
【図２０Ｄ】同実施の形態５の接続導体埋め込み工程を示す断面図である。
【図２１】実施の形態６のＤＲＡＭセルアレイのレイアウトを示す図である。
【図２２】実施の形態７のＤＲＡＭのセンスアンプ方式を示す等価回路図である。
【図２３】実施の形態８のＤＲＡＭセルアレイのレイアウトを示す図である。
【図２４】実施の形態１によるトレンチキャパシタの設計上のレイアウトと実際のレイアウトを示す図である。
【図２５】実施の形態９のＤＲＡＭセルアレイのレイアウトを示す図である。
【図２６】図２５のレイアウトを得るための設計上のレイアウトを示す図である。
【図２７】実施の形態９によるトレンチキャパシタと素子分離絶縁膜のレイアウトを示す図である。
【図２８】従来のＤＲＡＭセルアレイのレイアウトを示す図である。
【図２９】従来のＢｕｒｉｅｄ Ｓｔｒａｐ方式によるトランジスタとキャパシタの接続状態を示す断面図である。
【図３０】従来のＳｕｒｆａｃｅ Ｓｔｒａｐ方式によるトランジスタとキャパシタの接続状態を示す断面図である。
【図３１】従来のＤＲＡＭセルアレイのレイアウトを示す図である。
【符号の説明】
１０…シリコン基板、１１…トレンチ、１２…キャパシタ絶縁膜、１３…キャパシタノード層、１４…側壁絶縁膜、１５…素子分離絶縁膜、２１…ゲート絶縁膜、２２…ゲート電極（ワード線ＷＬ）、２３…拡散層（ビット線コンタクト層）、２４…拡散層、３１，３２…層間絶縁膜、３３…接続導体、３４…ビット線（ＢＬ）、３５…ビット線コンタクト、ＴＣ…トレンチキャパシタ、Ｑ…トランジスタ。
Claims (12)
- 半導体基板と、
この半導体基板に、行方向に略一定のピッチで、且つ隣接する行の間で順次所定ピッチずつずれた状態でマトリクス配列された複数のトレンチキャパシタと、
行方向に隣接する二つのトレンチキャパシタ毎に隣接する能動領域を前記二つのトレンチキャパシタの一部領域を含んで取り囲むように形成された素子分離絶縁膜と、
前記各能動領域に形成されて、ソース、ドレイン拡散層の一方が前記半導体基板表面に形成された接続導体を介して対応するトレンチキャパシタのキャパシタノード層に接続され、他方が行方向に隣接する二つのトランジスタで共有されるビット線コンタクト層となる複数のトランジスタと、
行方向と交差する方向に並ぶトランジスタのゲート電極を共通接続するように、行方向の各ビット線コンタクト層の間に３本ずつ配置された複数のワード線と、
これらのワード線と交差する方向に前記ビット線コンタクト層を共通接続する複数のビット線と
を有することを特徴とする半導体記憶装置。 - 前記トレンチキャパシタは、行方向に一定のピッチで、且つ隣接する行の間で順次１／２ピッチずつずれた状態でマトリクス配列されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記トレンチキャパシタは、行方向に一定のピッチで、且つ隣接する行の間で順次１／３ピッチずつずれた状態でマトリクス配列されていることを特徴とする請求項１記載の半導体記憶装置。
- 最小加工寸法をＦとして、前記トレンチキャパシタの行方向配列の幅とスペースはそれぞれ２ＦとＦに設定され、前記ワード線のライン／スペースは１Ｆ／１Ｆに設定されている
ことを特徴とする請求項２又は３に記載の半導体記憶装置。 - 前記トレンチキャパシタの列方向の配列ピッチは、２．５Ｆ〜３Ｆの範囲に設定されている
ことを特徴とする請求項４記載の半導体記憶装置。 - 前記ビット線は、導体層をパターニングして、同じ行のビット線コンタクト層を共通接続するように配設されて、オープンビット線方式でセンスアンプに接続される
ことを特徴とする請求項２又は３に記載の半導体記憶装置。 - 前記ビット線は、異なる行のビット線コンタクト層を共通接続するように、行方向に対して斜行させて配設され、折返しビット線方式でセンスアンプに接続される
ことを特徴とする請求項３記載の半導体記憶装置。 - 前記トレンチキャパシタは、行方向に一定のピッチで、且つ隣接する行の間で順次１／５ピッチずつずれた状態でマトリクス配列され、
前記ビット線は異なる行のビット線コンタクト層を共通接続するように行方向に対して斜行して配設され、且つ
前記ワード線は前記ビット線と直交させて配設されている
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記トレンチキャパシタの行方向配列のスペースのうち、ビット線コンタクト層に隣接する部分のスペースがその他のスペースより大きく設定されている
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記能動領域を取り囲む素子分離絶縁膜は完全な閉路を構成せず、一つのメモリセルのトレンチキャパシタと列方向に隣接するメモリセルの能動領域との間が一部トレンチキャパシタの側壁絶縁膜によって分離されている
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記接続導体は、前記ワード線に自己整合されて隣接するワード線の間に埋め込まれている
ことを特徴とする請求項１記載の半導体記憶装置。 - 半導体基板に、行方向に略一定のピッチで、且つ隣接する行の間で順次所定ピッチずつずれた状態でマトリクス配列されるトレンチキャパシタを形成する工程と、
行方向に隣接する二つのトレンチキャパシタ毎に隣接する能動領域を前記二つのトレンチキャパシタの一部領域を含んで取り囲むように素子分離絶縁膜を形成する工程と、
前記能動領域に、ソース、ドレイン拡散層の一方がビット線コンタクト層として共有され、且つ列方向にワード線として連続するゲート電極が行方向に隣接する二つのビット線コンタクト層の間に３本ずつ配設されるようにトランジスタを形成する工程と、
前記トランジスタのソース、ドレイン拡散層の他方を対応するトレンチキャパシタのキャパシタノード層に接続する接続導体を形成する工程と、
前記ワード線と交差する方向に前記各トランジスタのビット線コンタクト層を共通接続するビット線を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
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