CN1941413A - 绝缘栅型场效应晶体管及其制造方法 - Google Patents

绝缘栅型场效应晶体管及其制造方法 Download PDF

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Abstract

本发明涉及一种绝缘栅型场效应晶体管，在平面结构的MOSFET中，当降低漏极－源极间电压VDS时，耗尽层宽度变窄，在栅极电极的中央下方的栅极－漏极间电容Cgd(回授电容Crss)迅速增大。由于回授电容Crss影响开关特性，故存在高频开关特性不能提高的问题。在栅极电极的中央设置分离孔。可抑制在降低漏极－源极间电压VDS，且耗尽层宽度变窄的情况下的回授电容Crss的迅速增大。由此，高频开关特性提高。另外，从分离孔注入n型杂质，在沟道区域间形成n型杂质区域。由于可使栅极电极下方为低电阻，故可降低导通电阻。n型杂质区域可自对准形成。

Description

绝缘栅型场效应晶体管及其制造方法
技术领域
本发明涉及绝缘栅型场效应晶体管及其制造方法，特别是涉及实现回授电容降低的绝缘栅型场效应晶体管及其制造方法。
背景技术
参照图16，以n沟道型MOSFET为例说明现有的绝缘栅型场效应晶体管。
如图16，在n+型硅半导体衬底21上层叠n-型半导体层，设置漏极区域22。在漏极区域22表面设置多个p型沟道区域24。在相邻的沟道区域24间的n-型半导体层22表面经由栅极绝缘膜31设置栅极电极33。栅集电极33的其周围由层间绝缘膜36覆盖。另外，在沟道区域24表面设置n+型源极区域35，在源极区域35间的沟道区域24表面，设置p+型体区37，它们与源极电极38接触(例如参照专利文献1)。
图中MOSFET是在衬底表面设有栅极电极的所谓的平面结构的纵型MOSFET。
专利文献1：特开平5-121747号公报
图17及图18是表示MOSFET开关时的状态的图。图17(A)是表示栅极-源极间电压VGS和栅极的总电荷量Qg的关系的图，图17(B)是漏极-源极间电压VDS和回授电容Crss(栅极-漏极间电容Cgd)的关系的图，图18是MOSFET开关时的剖面图。
参照图17(A)，当在施加某种稳定的漏极-源极间电压VDS(未图示)的状态下，施加栅极-源极间电压VGS时，随着栅极-源极间电压VGS的增加，栅极-源极间电荷量Qgs(总电荷量Qg)增加。然后，当栅极-源极间电压VGS接近栅极的夹断电压Vp时，MOSFET构成导通状态，漏极-源极间电压VDS降低。其间，栅极-源极间电压VGS不增加，栅极-漏极间电荷量Qgd(总电荷量Qg)蓄积。然后，随着栅极-源极间电压VGS的增加，总电荷量Qg再次增加。
另外，如图17(B)，随着漏极-源极间电压VDS降低，回授电容Crss增加。即，MOSFET构成导通状态，当低于某一电压(图中例如为10V程度)时，回授电容Crss迅速增加。
图18是表示该状态的剖面图。
随着漏极-源极间电压VDS的降低，如箭头所示，从沟道区域24扩散的耗尽层50的宽度变窄。在耗尽层50加宽的区域产生耗尽电容C1，在栅极电极33和栅极氧化膜31及衬底表面之间产生栅极氧化膜电容C2。
在此，影响高频开关特性的回授电容Crss(栅极-漏极间电容Cgd)是耗尽电容C1和栅极氧化膜电容C2之和。要提高高频开关特性，回授电容Crss最好尽可能地降低。
耗尽电容C1由于在栅极-源极方向距离d1大，面积S小，故其电容值小。另一方面，在耗尽层50清除了的区域(栅极电极33的中央附近)，只有栅极氧化膜电容C2，由于其厚度(距离d2)薄，故构成非常大的电容。即，在平面结构的MOSFET中，随着漏极-源极间电压VDS的降低，特别是在栅极电极33中央附近的回授电容Crss迅速增大，构成图17(B)所示的特性。
而且，在回授电容Crss迅速增大后，漏极-源极间电压VDS达到导通电压之前的回授电容Crss的总量，即阴影线表示的区域x的积分值为图17(A)所示的栅极-漏极间电荷量Qgd。
栅极-漏极间电荷量Qgd是在MOSFET为导通状态(漏极-源极间电压VDS压降时)下蓄积在栅极-漏极间的电荷量。而且，在进行开关时，由于将这些电荷量释放后为截止状态，故在栅极-漏极间电荷量Qgd多的情况下，开关速度减缓。即，要改善高频开关特性，区域x的积分值小是理想的。
但是，区域x的积分值如图17(B)由于由施加在导通状态的MOSFET上的漏极-源极间电压VDS决定，故改善高频开关特性有限。
发明内容
本发明是鉴于这样的课题而构成的，本发明第一方面提供绝缘栅型场效应晶体管，其具有：一导电型半导体衬底；设于所述衬底上的一导电型半导体层；在所述半导体层表面设有多个的反向导电型沟道区域；在相邻的所述沟道区域间的所述半导体层表面设置的栅极电极；将所述栅极等分割的分离孔；覆盖所述分离孔及所述栅极电极的绝缘膜；设于所述沟道区域表面的一导电型源极区域；在所述源极区域间的所述沟道区域表面设置的反向导电型体区。
本发明第二方面提供绝缘栅型场效应晶体管的制造方法，其包括：在一导电型半导体衬底上层叠一导电型半导体层，并在该一导电型半导体层表面形成绝缘膜的工序；在所述绝缘膜上形成由分离孔等分割了的栅极电极的工序；在与所述栅极电极相邻的所述半导体层表面形成多个反向导电型沟道区域的工序；在所述沟道区域表面形成一导电型源极区域及反向导电型体区的工序；形成将所述分离孔及所述栅极电极覆盖的其它绝缘膜的工序。
本发明第三方面提供绝缘栅型场效应晶体管的制造方法，其包括：在一导电型半导体衬底上层叠一导电型半导体层，并在该一导电型半导体层表面形成第一绝缘膜的工序；在所述第一绝缘膜上形成由分离孔等分割了的栅极电极的工序；将所述分离孔由含有一导电型杂质的第二绝缘膜覆盖，在与所述栅极电极相邻的所述半导体层表面形成多个反向导电型沟道区域，在所述栅极电极下方形成杂质浓度比所述半导体层高的一导电型杂质区域的工序；在所述沟道区域表面形成一导电型源极区域及反向导电型体区的工序；形成将所述分离孔及所述栅极电极覆盖的第三绝缘膜的工序。
根据本发明，第一，将一个栅极电极由分离孔等分割。从沟道区域延伸的耗尽层在栅极电极的中央下方夹断。在本实施方式中，由于夹断区域上方的栅极电极被除去，故可大幅降低耗尽层开始后退的导通状态(漏极-源极间电压VDS压降时)的栅极-漏极电容Cgd(回授电容Crss)。由此，可提高高频特性。
另外，在现有结构中，即使对本实施方式的绝缘栅型场效应晶体管施加降低至耗尽层开始后退的程度的漏极-栅极间电压VDS，回授电容Crss也不会增加。即，可将回授电容Crss急速增大的界限的漏极-源极间电压VDS移动至低的电压。不能避免回授电容Crss随着漏极-源极间电压VDS的降低而增大，但根据本实施方式，由于可减小区域x的积分值，故可提高高频特性。
第二，在分离孔下方设置浓度比n-型外延层高的高浓度n型杂质区域。利用n型杂质区域可降低构成电流经路的栅极电极下方的电阻，谋求导通电阻的降低。
第三，n型杂质区域可通过来自分离孔的杂质注入及扩散而自调节形成。即，可提供不追加用于n型杂质区域形成的掩模，即可降低导通电阻的绝缘栅型场效应晶体管的制造方法。
第四，通过从分离孔进行离子注入来形成n型杂质区域，从而可个别选择沟道区域和n型杂质区域的杂质浓度。因此，在将沟道区域的杂质浓度维持所希望的值的同时，可形成高浓度的n型杂质区域。
第五，由高浓度PSG膜覆盖分离孔，将杂质从高浓度PSG膜扩散。另外，在对整个面离子注入构成源极区域及体区的杂质后，形成槽，由此来分割源极区域。由此，可降低掩模片数。
附图说明
图1(A)是本发明的绝缘栅型场效应晶体管的剖面图，(B)是立体图；
图2是本发明的绝缘栅型场效应晶体管的(A)剖面图，(B)特性图；
图3是本发明的绝缘栅型场效应晶体管的剖面图；
图4是本发明的绝缘栅型场效应晶体管的(A)剖面图，(B)特性图；
图5是本发明的绝缘栅型场效应晶体管的剖面图；
图6是本发明的绝缘栅型场效应晶体管的制造方法的剖面图；
图7(A)、(B)是本发明的绝缘栅型场效应晶体管的制造方法的剖面图；
图8(A)～(C)是本发明绝缘栅型场效应晶体管的制造方法的剖面图；
图9(A)、(B)是本发明的绝缘栅型场效应晶体管的制造方法的剖面图；
图10(A)～(C)是本发明绝缘栅型场效应晶体管制造方法的剖面图；
图11是说明本发明的绝缘栅型场效应晶体管的制造方法的剖面图；
图12(A)、(B)是本发明的绝缘栅型场效应晶体管的制造方法的剖面图；
图13是本发明的绝缘栅型场效应晶体管的制造方法的剖面图；
图14(A)～(C)是本发明的绝缘栅型场效应晶体管的制造方法的剖面图；
图15是本发明的绝缘栅型场效应晶体管的制造方法的剖面图；
图16是现有的绝缘栅型场效应晶体管的剖面图；
图17(A)、(B)是现有的绝缘栅型场效应晶体管的特性图；
图18是现有的绝缘栅型场效应晶体管的剖面图。
附图标记
1   n+型半导体衬底
2   n-型半导体层
4   沟道区域
11  栅极氧化膜
13  栅极电极
14  n型杂质区域
14’n型区域
15  源极区域
15’n+型杂质区域
16  层间绝缘膜
16a 固相扩散源
16b 绝缘膜
17  体区
18  源极电极
20  槽
21  n+型半导体衬底
22  n-型外延层(漏极区域)
24  沟道区域
31  源极氧化膜
33  栅极电极
35  源极区域
36  层间绝缘膜
37  体区
38  源极电极
50  耗尽层
具体实施方式
参照图1～图15，以n沟道型MOSFET为例说明本发明的实施方式。
图1是表示第一实施方式的本实施方式的MOSFET的结构的图。图1(A)是剖面图，图1(B)是立体图。
MOSFET具有半导体衬底1、半导体层2、沟道区域4、栅极电极13、分离孔12、栅极绝缘膜11、层间绝缘膜16、源极区域15、体区17。
在n+型硅半导体衬底1上层叠例如n-型外延层2等，设置漏极区域。在n-型外延层2表面设置p型沟道区域4。沟道区域4通过离子注入及扩散在外延层2表面设置多个。另外，也有在半导体衬底2上通过杂质扩散形成低电阻层的情况。
在n-型外延层2表面设置栅极氧化膜11，并在栅极氧化膜11上配置栅极电极13(栅极长度Lg)。在栅极电极13上设置层间绝缘膜16，且栅极电极13的其周围由栅极氧化膜11及层间绝缘膜16覆盖。
构成一个单元的栅极电极13，如图，其一部分由分离宽度LKT的分离孔12分割。即，栅极电极13为具有在中央设有分离孔12的缝隙(在两端连接)的带状或环状、或分离孔12到达了一端的凹型。或，图中未图示，也可以是栅极电极13由分离孔12完全分离，分离孔12到达了两端的带状。另外，栅极电极13至少在配置有多个上述单元的MOSFET元件区域外被聚成一束。分离宽度LKT例如为0.6μm。被分割成两个的栅极电极13a、13b的栅极宽度Lgd均等。另外，被分割了的两个栅极电极13a、13b与分离孔12一起被一个层间绝缘膜16覆盖。栅极电极13例如在平面图案上被配置成具有缝隙(在两端连接)的条状、或凹型、或条状。沟道区域4在任何情况下都在栅极电极13的两侧条状配置。
源极区域15是设于沟道区域4的高浓度的n型杂质区域，被配置在栅极电极13的下方局部和外侧。在源极区域15间的沟道区域4表面设置高浓度的p型体区17。源极区域15及体区17经由层间绝缘膜16间的接触孔CH与源极电极18接触。
图2是表示漏极-源极间电压VDS低的状态的上述MOSFET的图。图2(A)是剖面图，图2(B)是表示回授电容Crss和漏极-源极间电压VDS的关系的特性图。
当施加漏极-源极间电压VDS时，耗尽层50从沟道区域4扩散，在栅极电极13的中央下方夹断。而且，如图2(A)，当漏极-源极间电压VDS降低时，从沟道区域4延伸的耗尽层50的宽度变窄。
在本实施方式中，在栅极电极13的中央形成有分离孔12。即，即使在耗尽层50的宽度缩窄的情况下，在被分割了的栅极电极13a、13b之间也不会产生栅极-漏极电容Cgd(回授电容Crss)。
图2(B)中，实线表示本实施方式的特性，虚线表示图17(B)的特性。
栅极氧化膜是非常薄的绝缘膜。即，如现有结构(图18)，在栅极电极下方不会产生耗尽层50的电容，而仅在栅极氧化膜33的电容C2的情况构成大的回授电容Crss。这也通过图2的虚线所示的特性图明了。即，在漏极-源极间电压VDS达到规定的值(例如10V)以下时，回授电容Crss(栅极-漏极电容Cgd)迅速增加。
另一方面，在本实施方式中，栅极电极13中央附近的栅极氧化膜电容C2是受两侧被分割了的栅极电极13a、13b的影响而产生的微小的电容。即，可降低回授电容Crss增大的界限的漏极-源极间电压VDS。因此，如实线所示，可将现有的特性移动向漏极-源极间电压VDS低的一侧。
因此，可减小区域x的积分值。区域x的积分值是在MOSFET导通的状态(漏极-源极间电压VDS为低电压时)下蓄积在栅极-漏极间的电荷量Qgd(参照图17)。在进行开关时，由于在将这些电荷量释放后，构成截止状态，故栅极-漏极间的电荷量Qgd，即区域x的积分值越小，高频开关特性越好。
根据本实施方式，虽然回授电容Crss随着漏极-源极间电压VDS的降低而增大的情况不能被避免，但与现有结构相比，可减小区域x的积分值。因此，大大有利于高频开关。
图3表示第二实施方式。在第二实施方式中，在栅极电极13下方的n-型外延层2表面设置n型杂质区域14。
n型杂质区域14设于相邻的沟道区域2间。其深度与沟道区域4的深度相同或低于该深度。另外，n型杂质区域14的杂质浓度为1×1017cm-3程度。
被分割了的栅极电极13a、13b相对n型杂质区域14的中心线被对称配置。即，分离孔12设于n型杂质区域14的上方，分离孔12的中心线和n型杂质区域14的中心线如点划线所示，大致一致。除此以外，与第一实施方式相同，因此省略说明。
这样，通过在栅极电极13中央下方的n-型外延层2表面设置浓度比n-型外延层2高的n型杂质浓度14，可降低构成电流经路的栅极电极13下方的电阻值。因此，对导通电阻Ron的降低有利。
后面叙述，n型杂质区域14可通过进行来自分离孔12的离子注入而仅在所希望的区域(栅极电极13的中央下方)形成。因此，可将沟道区域4和n型杂质区域14分别独立设计。即，不会影响到夹断电压Vp，而可降低导通电阻Ron。
另外，图中n型杂质区域14和沟道区域4相接触，但它们也可以不接触。
图4表示本发明第三实施方式。图4(A)是第三实施方式的剖面图，图4(B)是其特性图。
如图，在第三实施方式中，使n型杂质区域14和沟道区域4的底部为大致相同的深度，并将它们的接合面垂直形成。要设定这样的结构，适宜选择分离孔12的离开距离、n-型外延层2的杂质浓度、栅极电极13的栅极宽度Lg、n型杂质区域14及沟道区域4的杂质浓度。
另外，与第二实施方式相同，可从将栅极电极13等分割的分离孔12进行离子注入。因此，可通过自对准在栅极电极13的中央形成n型杂质区域14。另外，由于可在栅极电极13中央下方准确地形成n型杂质区域14，故可抑制耗尽层扩散的误差。
进而，用于通过来自分离孔12的离子注入而形成n型杂质区域14，故可分别选择沟道区域4和n型杂质区域14的杂质浓度。因此，在将沟道区域4的杂质浓度维持所希望的值的同时，可形成浓度比n-型外延层2高的高浓度的n型杂质区域14。
图4(B)是表示上述结构(实线)和图17所示的现有结构(虚线)的，回授电容Crss与漏极-源极间电压VDS的关系的特性图。
这样，即使降低漏极-源极间电压VDS，也可以维持低的回授电容Crss。因此，对高频开关特性更有利。
另外，由于在耗尽层50未产生曲率，而沿衬底垂直方向均匀地扩散(参照图4(A))，故也可以提高截止时的漏极-源极间电压VDS(耐压)。
图5表示本发明第四实施方式。
第四实施方式中，具有覆盖分离孔12的固相扩散源16a和设于源极区域15间的槽20。有关制造方法后述，固相扩散源16a是高浓度的PSG(Phosphorus Silicate Glass)膜，将n型杂质区域14的杂质进行固相扩散。固相扩散源16a与覆盖栅极电极13周围的PSG膜16b一体构成层间绝缘膜16。
槽20在一个沟道区域4设于相邻的源极区域15间，其深度比源极区域15深，比体区17浅。在槽20的侧面局部露出的源极区域15及在底面露出的体区17与源极电极18接触。除此以外的构成要素与第二实施方式相同，故省略说明。根据第四实施方式，在后述的制造方法中可降低掩模数量。
参照图6～图15说明本实施方式的绝缘栅型场效应晶体管的制造方法。首先，参照图6～图11，以图3(第二实施方式)的MOSFET为例进行说明。
第一工序(参照图6)：在一导电型半导体衬底上层叠一导电型半导体层，在一导电型半导体层表面形成绝缘膜的工序。
在n+型硅半导体衬底1上层叠n-型外延层2等，形成漏极区域。将整个面进行热氧化(1000℃程度)，形成对应阈值的膜厚的栅极氧化膜11。
第二工序(参照图7、图8)：在绝缘膜上形成至少一部分由分离孔分割了的栅极电极的工序。
在整个面上堆积非掺杂的多晶硅层13’，例如将磷(P)高浓度注入、扩散，谋求高导电率化。形成抗蚀膜PR，形成栅极电极形成区域及分离孔形成区域露出的图案掩模(图7(A))。
以抗蚀膜PR为掩模，进行干式蚀刻，形成栅极长度Lg的栅极电极13。同时，在至少一部分栅极电极13的中央部形成分离孔12。即，通过设在栅极电极13的至少一部分分离孔12，形成具有相同的栅极宽度Lgd的两个被分割了的栅极电极13a、13b。MOSFET的一个单元由两个被分割了的栅极电极13a、13b构成(图7(B))。
分离孔12的宽度(分离宽度LKT)例如为0.6μm。另外，在整个面上堆积掺杂了杂质的多晶硅层13’后，进行构图，也可以形成栅极电极13。
通过在栅极电极13的中央形成分离孔12，即使在漏极-源极间电压VDS降低，耗尽层50的宽度变窄的情况，也可以避免回授电容Crss的增大。
其次，在栅极电极的下方形成浓度比n-型外延层2高的高浓度的一导电型杂质区域。
在整个面上形成抗蚀膜PR，进行构图，至少使分离孔12露出。然后，将从分离孔12露出的栅极氧化膜11控制膜厚进行蚀刻。蚀刻后的分离孔12的栅极氧化膜11的膜厚例如为250(图8(A))。
然后，以抗蚀膜PR为掩模，离子注入n型杂质(例如磷：P)。离子注入条件是加速能量：120KeV，剂量：2×1013cm-2。n型杂质从分离孔12向n-型外延层2表面注入(图8(B))。
然后，进行热处理(1150℃，180分钟)，使杂质扩散，形成杂质浓度1×1017cm-3程度的n型杂质区域14(图8(C))。
即，尽管是对分离孔12表面进行的离子注入，但用于形成抗蚀膜PR的微细的掩模对位精度没有要求，而可以以被分割了的栅极电极13a、13b为掩模，注入n型杂质。即，掩模对位精度提高，可在一个栅极电极13的中央自对准形成n杂质区域14。
n型杂质区域14也考虑在形成栅极电极13之前对整个面进行离子注入及扩散而形成。但是，当在整个面上注入高浓度的n型杂质时，作为p型杂质区域的沟道区域4的杂质浓度降低。另一方面，当考虑n型杂质的浓度，而提高沟道区域4的杂质浓度时，夹断电压Vp难以控制。另外，也存在沟道区域4的横扩散使沟道区域4的间隔变窄，构成短沟道的问题。
但是，根据本实施方式，n型杂质区域14可通过自对准而形成，另外，可与之后形成的沟道区域以不同的工序形成。
因此，可准确地形成沟道区域。由此，可使夹断电压Vp、漏极-源极间电压VDS、饱和漏极电流IDSS的特性稳定。
另外，n型杂质区域14及沟道区域可分别选择所希望的杂质浓度。即，不会影响沟道区域，而可形成栅极电极13下方的电阻值充分降低的n型杂质区域14。另外，在第一实施方式的情况中，在本工序中只要不形成图8所示的n型杂质区域14即可。
第三工序(参照图9)：在与栅极电极相邻的所述一导电型半导体层表面形成多个反向导电型沟道区域的工序。
再次形成抗蚀膜PR，残留至少覆盖分离孔12上的抗蚀膜PR。在相邻的栅极电极13间的n-型外延层2表面离子注入p型杂质(例如硼：B)。离子注入条件为加速能量：80KeV，剂量：2×1013cm-2(图9(A))。
然后，将抗蚀膜除去，进行热处理(1150℃，180分钟)，将p型杂质扩散，形成多个沟道区域4(图9(B))。由此，沟道区域4设于n型杂质区域14的两侧。另外，图中n型杂质区域14和沟道区域4相接触，但它们也可以不接触。
这样，由于通过从分离孔12进行离子注入来形成n型杂质区域14，故可分别选择沟道区域4和n型杂质区域14的杂质浓度。因此，可在将沟道区域4的杂质浓度维持所希望的值的同时，形成高浓度的n型杂质区域14。
第四工序(参照图10)：在沟道区域表面形成一导电型源极区域及反向导电型体区的工序。
利用新的抗蚀膜PR形成将沟道区域4的一部分露出的掩模，并将n型杂质(例如砷：As)离子注入。注入能量为140KeV程度，剂量为5×1015cm-2程度(图10(A))。另外，形成露出沟道区域4的其它部分的掩模，将p型杂质(例如硼：B)离子注入。注入能量为80KeV程度，剂量为2×1015cm-2程度(图10(B))。
然后，在整个面上利用CVD法堆积构成层间绝缘膜的PSG等绝缘膜16’。通过该成膜时的热处理(1000℃以下，60分钟程度)扩散n型杂质，在沟道区域4表面形成经由栅极氧化膜11与栅极电极13相邻的源极区域15。同时，扩散p型杂质，在源极区域15间的沟道区域4表面形成体区17(图10(C))。另外，源极区域15及体区17也可以将杂质注入的顺序进行交换。
第五工序(参照图11)，形成覆盖分离孔及栅极电极的其它绝缘膜的工序。
以新的抗蚀膜(未图示)为掩模，蚀刻绝缘膜16’，并残留层间绝缘膜16，同时形成接触孔CH。层间绝缘膜16将分离孔12、n型杂质区域14上的两个被分割了的栅极电极13a、13b一体覆盖。
然后，在整个面上形成势垒金属层(未图示)，喷溅铝合金到20000～50000程度的膜厚。进行合金化处理，形成构图为所希望形状的源极电极18，得到图3所示的最终结构。
另外，在第二工序和第三工序中，将n型杂质区域14的杂质注入和沟道区域4的杂质注入连续进行，使其由一次的热处理工序同时扩散，也可以形成n型杂质区域14及沟道区域4。
第三实施方式的制造方法是，在第二实施方式的制造方法的第二工序及第三工序中，将分离孔12的离开距离、栅极电极13的栅极宽度Lg、n型杂质区域14及沟道区域4的杂质浓度适宜选择。另外，n-型外延层2的杂质浓度也考虑这些而适宜选择。由此，可使n型杂质区域14和沟道区域4的底部为大致同等的深度，且可将它们的接合面垂直形成。
其次，对第四实施方式的制造方法进行说明。另外，与第二实施方式相同的工序省略说明。
第一工序及第二工序(参照图6、图7)：在一导电型半导体衬底上层叠一导电型半导体层，并在一导电型半导体层表面形成第一绝缘膜的工序、及在第一绝缘膜上形成由分离孔等分割了的栅极电极的工序。
与第二实施方式的制造方法相同，在n+型硅半导体衬底1上层叠n-型外延层2等，形成沟道区域，并在表面形成栅极氧化膜11。然后，在堆积多晶硅层13’之后，在栅极氧化膜11上形成被分离孔12分割了的栅极电极13a、13b(栅极电极13)。
第三工序(参照图12、图13)：将分离孔用含有一导电型杂质的第二绝缘膜覆盖，在与栅极电极相邻的半导体层表面形成多个反向导电型沟道区域，在栅极电极下方形成杂质浓度比半导体层高的一导电型杂质区域的工序。
首先，以栅极电极13为掩模，将栅极氧化膜11除去。其次，在整个面上形成含有高浓度的磷(P)的PSG膜16a’。由于PSG膜16a’构成固相扩散源，故具有扩散时达到1×1017cm-3程度的杂质浓度，膜厚为5000程度。分离孔12由PSG膜16a’覆盖(图12(A))。
然后，设置抗蚀膜PR得到的掩模，对PSG膜16a’进行构图，形成至少覆盖分离孔12，在被分割了的栅极电极13a、13b上残留的固相扩散源16a。保持抗蚀膜PR，在整个面上离子注入p型杂质(例如硼：B)。离子注入条件是，加速能量：80KeV，剂量：2×1013cm-2(图12(B))。
其次，如图13，将抗蚀膜PR除去，进行热处理(1150℃，180分钟)，从固相扩散源16a向n-型外延层2表面扩散n型杂质，形成n型杂质区域14(杂质浓度为1×1017cm-3程度)。由此，在一个栅极电极13的中央，可自对准地扩散n型杂质。
同时，将p型杂质扩散，形成多个沟道区域4。沟道区域4位于n型杂质区域14的两侧。另外，图中n型杂质区域14和沟道区域4相接触，但它们也可以不接触。
第四工序(参照图14)：在沟道区域表面形成一导电型源极区域及反向导电型体区的工序。
在整个面上离子注入n型杂质(例如砷：As)。注入能量为140KeV程度，剂量为5×1015cm-2程度(图14(A))。
然后，在整个面上离子注入p型杂质(例如硼：B)。此时，进行离子注入，使得p型杂质的峰值浓度的深度比n型杂质的峰值浓度的深度深(图14(B))。另外，这些注入顺序也可以进行交换。
然后，在整个面上利用CVD法堆积PSG等绝缘膜16b’。通过进行该成膜时的热处理(1000℃以下，60分钟程度)扩散n型杂质及p型杂质。由此，在栅极电极13间的沟道区域4表面形成n+型杂质区域15’。同时，在n+型杂质区域15’的下方形成体区17(图14(C))。
第五工序(参照图15)：形成覆盖分离孔及栅极电极的第三绝缘膜的工序。
以新的抗蚀膜(未图示)为掩模，蚀刻绝缘膜16b’，将n-型半导体层2的表面也进行蚀刻，在相邻的栅极电极13间形成槽20。槽20比n+型杂质区域15’深，形成到未达至漏极区域2的深度。由此，将n+型杂质区域15’分割，形成与栅极电极13相邻的源极区域15。另外，在槽20的侧面，源极区域15露出，在槽20的底面，体区17露出。
绝缘膜16b与固相扩散源16a一起构成将n型杂质区域14上的两个被分割了的栅极电极13a、13b和分离孔12一体覆盖的层间绝缘膜16。
然后，在整个面上形成势垒金属层(未图示)，喷溅铝合金到20000～50000程度的膜厚。进行合金化热处理，形成构图为所希望形状的源极电极18。源极电极18与在槽20内露出的源极区域15及体区17接触，得到图5所示的最终结构。
以上在本实施方式中，以n沟道型MOSFET为例进行了说明，但对于使导电型相反的p沟道型MOSFET来说，也可以同样实施。进一步说，对于在一导电型半导体衬底1下方配置有反向导电型半导体层的IGBT来说，也可以同样实施。

Claims (12)

1、一种绝缘栅型场效应晶体管，其特征在于，具有：一导电型半导体衬底；设于所述衬底上的一导电型半导体层；在所述半导体层表面设有多个的反向导电型沟道区域；在相邻的所述沟道区域间的所述半导体层表间设置的栅极电极；将至少一部分的所述栅极等分割的分离孔；覆盖所述分离孔及所述栅极电极的绝缘膜；设于所述沟道区域表面的一导电型源极区域；在所述源极区域间的所述沟道区域表面设置的反向导电型体区。
2、如权利要求1所述的绝缘栅型场效应晶体管，其特征在于，在所述分离孔下方的所述半导体层表面设置杂质浓度比该半导体层高的一导电型杂质区域。
3、如权利要求1所述的绝缘栅型场效应晶体管，其特征在于，所述分离孔及所述一导电型杂质区域的中心大致一致。
4、如权利要求1所述的绝缘栅型场效应晶体管，其特征在于，由其它绝缘膜将所述分离孔覆盖。
5、如权利要求4所述的绝缘栅型场效应晶体管，其特征在于，所述其它绝缘膜含有所述一导电型杂质区域的固相扩散源。
6、如权利要求1所述的绝缘栅型场效应晶体管，其特征在于，在一个所述沟道区域的相邻所述源极区域间设置比该源极区域深的槽，在该槽的侧面露出所述源极区域，在所述槽的底面露出所述体区。
7、一种绝缘栅型场效应晶体管的制造方法，其特征在于，包括：在一导电型半导体衬底上层叠一导电型半导体层，并在该一导电型半导体层表面形成绝缘膜的工序；在所述绝缘膜上形成至少一部分由分离孔等分割了的栅极电极的工序；在与所述栅极电极相邻的所述半导体层表面形成多个反向导电型沟道区域的工序；在所述沟道区域表面形成一导电型源极区域及反向导电型体区的工序；形成将所述分离孔及所述栅极电极覆盖的其它绝缘膜的工序。
8、如权利要求7所述的绝缘栅型场效应晶体管的制造方法，其特征在于，以所述栅极电极为掩模，对所述分离孔离子注入一导电型杂质，在所述栅极电极下方的所述半导体层表面自对准形成杂质浓度比所述半导体层高的一导电型杂质区域。
9、一种绝缘栅型场效应晶体管的制造方法，其特征在于，包括：在一导电型半导体衬底上层叠一导电型半导体层，并在该一导电型半导体层表面形成第一绝缘膜的工序；在所述第一绝缘膜上形成至少一部分由分离孔等分割了的栅极电极的工序；将所述分离孔由含有一导电型杂质的第二绝缘膜覆盖，在与所述栅极电极相邻的所述半导体层表面形成多个反向导电型沟道区域，在所述栅极电极下方形成杂质浓度比所述半导体层高的一导电型杂质区域的工序；在所述沟道区域表面形成一导电型源极区域及反向导电型体区的工序；形成将所述分离孔及所述栅极电极覆盖的第三绝缘膜的工序。
10、如权利要求9所述的绝缘栅型场效应晶体管的制造方法，其特征在于，在所述栅极电极间露出的所述衬底表面形成高浓度的一导电型杂质区域，将该高浓度的一导电型杂质区域由槽分割，形成所述源极区域。
11、如权利要求7所述的绝缘栅型场效应晶体管的制造方法，其特征在于，对在所述分离孔露出的所述绝缘膜进行膜厚控制蚀刻。
12、如权利要求7或9所述的绝缘栅型场效应晶体管的制造方法，其特征在于，选择所述一导电型杂质区域及所述沟道区域的杂质浓度分别为所希望的值。
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