WO2014156791A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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film
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metal film
gate
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齋藤　隆
荻野　正明
英司 望月
高橋　良和
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富士電機株式会社
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    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • SiC-MOSFET an insulated gate field effect transistor
  • SiC-MOSFET a semiconductor device using a silicon carbide (SiC) semiconductor.
  • the front surface element structure of the SiC-MOSFET is a MOS gate (insulated gate made of metal-oxide film-semiconductor) in which a silicon dioxide (SiO 2 ) film is formed as a gate insulating film on the front surface side of the SiC substrate.
  • MOS gate insulated gate made of metal-oxide film-semiconductor
  • SiO 2 silicon dioxide
  • a structure including a structure, a PSG (Phospho Silicate Glass) that is an interlayer insulating film, and an aluminum (Al) electrode that is a front surface electrode is representative.
  • FIG. 16 is a cross-sectional view showing a configuration of a conventional SiC-MOSFET.
  • the conventional SiC-MOSFET has a p base region 103, n on the front surface side of an epitaxial substrate formed by depositing an n ⁇ epitaxial layer 102 on the front surface of the SiC substrate 101.
  • a MOS gate structure including a ++ source region 105, a p + contact region 106, a gate oxide film 108 and a gate electrode 109, an interlayer insulating film 110, and an aluminum-silicon (Al—Si) electrode 113 are provided.
  • Interlayer insulating film 110 has a source contact hole that selectively exposes n ++ source region 105 and p + contact region 106.
  • the Al—Si electrode 113 is provided so as to cover the front surface of the substrate in the active region, and is electrically connected to the n ++ source region 105 and the p + contact region 106 exposed in the source contact hole of the interlayer insulating film 110. Connected.
  • the Al—Si electrode 113 is electrically insulated from the gate electrode 109 by the interlayer insulating film 110.
  • Reference numeral 104 denotes a p epitaxial layer, and reference numeral 107 denotes an n return region.
  • Reference numeral 111 denotes a titanium nitride (TiN) film, and reference numeral 112 denotes a nickel (Ni) film.
  • a contact metal film 114 and a back electrode 115 are sequentially laminated on the back surface of the epitaxial substrate, that is, the back surface of the SiC substrate 101.
  • Such a SiC-MOSFET is mounted on a package, and a bonding wire (not shown) made of aluminum is electrically connected to an external connection terminal by ultrasonic vibration on an Al-Si electrode 113 which is a front surface electrode.
  • a bonding wire made of aluminum is electrically connected to an external connection terminal by ultrasonic vibration on an Al-Si electrode 113 which is a front surface electrode.
  • a step of bringing the material to be plated into contact with an electroless gold plating solution from which gold ions have been removed and an electroless gold plating solution containing gold ions are brought into contact As a method of forming a metal film on the surface of the front electrode, a step of bringing the material to be plated into contact with an electroless gold plating solution from which gold ions have been removed and an electroless gold plating solution containing gold ions are brought into contact.
  • the method of performing a process continuously is proposed (for example, refer the following patent document 1).
  • the conductive portion formed on the surface of the substrate body is plated, and a Ni film mainly composed of Ni and an Au film mainly composed of gold (Au) are sequentially formed.
  • a method of performing post-treatment to remove the Ni compound adhering to the surface of the Au coating see, for example, Patent Document 2 below).
  • a first metal film made of Ni—P (phosphorus) is formed by plating on the metal film, and then a second metal film mainly composed of Au is formed on the first metal film.
  • the first Ni plating solution is prepared such that the P content in the first metal coating is 3 wt% or more and 6 wt% or less, and the P content in the first metal coating is A second Ni plating solution having a rate exceeding 6% by weight and not more than 9% by weight is prepared, and the first metal film of the first layer is formed on the surface of the metal film using the first Ni plating solution.
  • a method of forming the first metal film of the second layer using the second plating solution is proposed (for example, see Patent Document 3 below).
  • the conventional SiC-MOSFET has a problem that when a negative voltage is applied to the gate electrode, the gate threshold voltage Vth greatly decreases from a desired set value.
  • the case where a negative voltage is applied to the gate electrode is, for example, a case where the gate potential is made negative with respect to the source potential in order to reliably turn off.
  • a bias temperature stress test (bias temperature (hereinafter referred to as BT temperature) is set to 200 ° C., a voltage applied to the gate electrode is set to ⁇ 20 V, and a processing time is set to 10 minutes ( (Hereinafter referred to as BT test), it has been confirmed that the gate threshold voltage Vth is about 8 V lower than before the negative voltage application (before the BT test).
  • the gate threshold voltage Vth decreases, the MOSFET does not operate as a normal MOSFET, for example, when the positive voltage is not applied to the gate electrode, the source and drain become conductive (hereinafter referred to as normally-on). For this reason, there is a problem that the reliability required for a normal semiconductor device using a silicon (Si) semiconductor cannot be obtained.
  • the present invention provides a semiconductor device and a semiconductor device manufacturing method capable of suppressing a decrease in gate threshold voltage in a semiconductor device using a silicon carbide semiconductor in order to solve the above-described problems caused by the prior art. For the purpose.
  • a semiconductor device manufacturing method has the following characteristics. First, the 1st process of forming the insulated gate structure which consists of a gate insulating film and a gate electrode on the front surface of a silicon carbide substrate is performed. Next, a second step of forming a front surface electrode made of aluminum or an aluminum alloy, which is insulated from the gate electrode by an interlayer insulating film, is performed on the front surface of the silicon carbide substrate. Next, two or more layers of metal films made of nickel, nickel alloy, copper, palladium, titanium, platinum, gold or silver, or metal films made of these metals are laminated on the surface of the front electrode. A third step of forming a metal laminated film is performed. After the third step, a fourth step of annealing in a nitrogen gas atmosphere, a mixed gas atmosphere containing nitrogen, a vacuum atmosphere, or an argon gas atmosphere is performed.
  • a nitrogen gas atmosphere, a mixed gas atmosphere containing nitrogen, a vacuum atmosphere, or an argon gas atmosphere is annealed.
  • the method further includes a fifth step of performing the steps.
  • the annealing temperature in the fifth step is higher than the annealing temperature in the fourth step.
  • the semiconductor device manufacturing method according to the present invention is characterized in that, in the above-described invention, the annealing temperature in the fifth step is 350 ° C. or higher.
  • the annealing temperature in the fourth step is 150 ° C. or higher and 450 ° C. or lower.
  • the annealing temperature in the fourth step is 300 ° C. or higher and 420 ° C. or lower.
  • a semiconductor device has the following characteristics.
  • An insulating gate structure including a gate insulating film and a gate electrode is provided on the front surface of the silicon carbide substrate.
  • a front surface electrode insulated from the gate electrode by an interlayer insulating film is provided on the front surface of the silicon carbide substrate.
  • the front surface electrode is made of aluminum or an aluminum alloy.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, a range of 90% or less of the surface of the front surface electrode is covered with the metal film or the metal laminated film.
  • a metal film is formed on the surface of the front surface electrode, and the gate electrode is gated by applying a negative voltage to the gate electrode by annealing in a nitrogen atmosphere or the like. There exists an effect that it can control that threshold voltage falls.
  • FIG. 1 is a cross-sectional view showing a structure of a semiconductor device according to a first embodiment
  • 2 is a flowchart showing an outline of a method for manufacturing a semiconductor device according to a first embodiment
  • FIG. 6 is a characteristic diagram showing a gate threshold voltage of the semiconductor device according to Example 1
  • FIG. 10 is a characteristic diagram illustrating a relationship between the thickness of the first metal film of the semiconductor device according to Example 2 and the gate threshold voltage decrease amount.
  • 10 is a chart showing electroless NiP plating treatment conditions of Example 3.
  • FIG. 10 is a characteristic diagram illustrating a relationship between a pre-plating process and a gate threshold voltage drop amount in a first metal film of a semiconductor device according to Example 3
  • 6 is a chart showing electroless Cu plating conditions of Example 4.
  • FIG. 10 is a characteristic diagram showing the relationship between the constituent material of the first metal film of the semiconductor device according to Example 4 and the gate threshold voltage.
  • FIG. 12 is a characteristic diagram showing the relationship between the area ratio of the first metal film of the semiconductor devices according to Examples 5 and 9 and the gate threshold voltage drop amount.
  • FIG. 10 is a plan view illustrating an arrangement of a first metal film of a semiconductor device according to Example 5;
  • FIG. 10 is a characteristic diagram showing the relationship between the annealing atmosphere of the semiconductor device according to Example 6 and the gate threshold voltage drop amount;
  • FIG. 10 is a characteristic diagram showing the relationship between the annealing temperature and annealing time of the semiconductor device according to Example 7-1 and the gate threshold voltage drop amount.
  • FIG. 12 is a characteristic diagram showing the relationship between the annealing temperature and annealing time of the semiconductor device according to Example 7-2 and the gate threshold voltage drop amount.
  • 6 is a flowchart showing an outline of a method for manufacturing a semiconductor device according to a second embodiment
  • FIG. 10 is a characteristic diagram showing the gate threshold voltage drop amount of the semiconductor device according to Example 8; It is sectional drawing which shows the structure of the conventional SiC-MOSFET.
  • FIG. 1 is a cross-sectional view illustrating the structure of the semiconductor device according to the first embodiment.
  • the semiconductor device according to the first embodiment is an epitaxial substrate formed by depositing an n ⁇ epitaxial layer 2 serving as an n ⁇ drift layer on the front surface of an SiC substrate 1 serving as an n drain region.
  • SiC-MOSFET fabricated (manufactured) using A p base region 3 is selectively provided in a surface layer on the front surface side (n ⁇ epitaxial layer 2 side) of the epitaxial substrate.
  • a p epitaxial layer 4 is deposited from the portion of n ⁇ epitaxial layer 2 sandwiched between adjacent p base regions 3 to p base region 3.
  • an n ++ source region 5, a p + contact region 6 and an n return region 7 are selectively provided inside the p epitaxial layer 4, an n ++ source region 5, a p + contact region 6 and an n return region 7 are selectively provided.
  • the n ++ source region 5 and the p + contact region 6 are arranged in a portion of the p epitaxial layer 4 facing the p base region 3, penetrates the p epitaxial layer 4 in the depth direction, and reaches the p base region 3.
  • the n-back region 7 is arranged in a portion of the p epitaxial layer 4 not facing the p base region 3, penetrates the p epitaxial layer 4 in the depth direction, and n in a portion sandwiched between adjacent p base regions 3. - reach the epitaxial layer 2.
  • n Uchikaeshi region 7, on the opposite side with respect to the p + contact region 6 side of the n ++ source regions 5 are arranged apart from the n ++ source regions 5.
  • a gate electrode 9 is provided via a gate insulating film 8 from the surface of the portion of the p epitaxial layer 4 sandwiched between the n ++ source region 5 and the n return region 7 to the surface of the n return region 7. .
  • the gate insulating film 8 is made of, for example, silicon dioxide (SiO 2 ) or nitrous oxide (N 2 O).
  • the gate electrode 9 is made of, for example, polysilicon (poly-Si).
  • the gate electrode 9 is covered with an interlayer insulating film 10 such as PSG. Interlayer insulating film 10 has a source contact hole that selectively exposes n ++ source region 5 and p + contact region 6.
  • a titanium nitride (TiN) film 11 is provided on the surface of the interlayer insulating film 10. An end portion of the TiN film 11 extends on the surface of the n ++ source region 5 exposed in the source contact hole of the interlayer insulating film 10.
  • a nickel (Ni) film 12 is provided on the surfaces of the n ++ source region 5 and the p + contact region 6 exposed in the source contact hole of the interlayer insulating film 10. The end of the Ni film 12 extends on the surface of the portion of the TiN film 11 that covers the interlayer insulating film 10.
  • a front surface electrode 13 as a source electrode is provided so as to cover the entire front surface of the epitaxial substrate in the active region.
  • An active region is a region through which current flows when in an on state.
  • the front surface electrode 13 is provided so as to be embedded in the source contact hole of the interlayer insulating film 10, and is electrically connected to the n ++ source region 5 and the p + contact region 6 through the Ni film 12. Is done.
  • a gate pad (not shown) is selectively provided on the front surface of the epitaxial substrate in the active region, and the front surface electrode 13 is separated from the gate pad and on the epitaxial substrate in the active region.
  • the front surface is arranged so as to almost cover the portion other than the gate pad.
  • the front electrode 13 is made of, for example, aluminum (Al), aluminum containing 1% of silicon (Al-1% Si), or aluminum containing 0.5% of copper (Cu) (Al-0. It is made of an Al alloy such as 5% Cu).
  • the first metal film 21 is provided in a region of 10% or more of the surface of the front electrode 13. That is, the first metal film 21 covers a region of 10% or more of the surface area (hereinafter simply referred to as the surface area) S1 on the surface of the front electrode 13 opposite to the SiC substrate side. Thereby, it is possible to suppress the gate threshold voltage Vth from being lowered and to maintain a state where the source and the drain are not conducted when the positive voltage is not applied to the gate electrode 9 (hereinafter, normally off). .
  • the ratio of the surface area of the first metal film 21 to the surface area S1 of the front electrode 13 (that is, the contact area with the front electrode 13) S2 ( S2 / S1, hereinafter, the area ratio of the first metal film 21) Is larger, the effect of suppressing the reduction of the gate threshold voltage Vth is increased, which is preferable.
  • the area ratio of the first metal film 21 is preferably in the range of 60% to 90%, for example.
  • the area ratio of the first metal film 21 is preferably in the range of 60% to 90%, for example.
  • the first metal film 21 may be a metal plating film formed by an electrolytic plating process or an electroless plating process, or may be a metal film formed by a sputtering method or a vapor deposition method.
  • the first metal film 21 is, for example, a Ni film, a Ni alloy (such as nickel-phosphorus (NiP) or nickel-boron (NiB)) film, a Cu film, a palladium (Pd) film, or titanium (Ti).
  • a film, a platinum (Pt) film, a gold (Au) film, or a silver (Ag) film may be used, or a metal laminated film formed by laminating two or more of these metal films.
  • the first metal film 21 may be a Ni film, a Ni alloy film, a Cu film, a Ti film, or a metal laminated film formed by laminating two or more of these metal films.
  • the reason is as follows, for example.
  • a lead frame (not shown) using copper as a base material is soldered to the first metal film 21.
  • the first metal film 21 is melted into the melted solder (solder erosion), whereby the thickness of the first metal film 21 is reduced, or the solder and the front electrode 13 are in contact with each other.
  • the adhesion force with a lead frame using copper as a base material may be reduced.
  • the thickness of the first metal film 21 it is preferable to increase the thickness of the first metal film 21 to, for example, about 2 ⁇ m or more in consideration of the occurrence of solder erosion. This is because the first metal film 21 can be formed in a short time or at low cost when forming the thick first metal film 21 in this way.
  • a second metal film 22 such as a gold (Au) film may be provided on the surface of the first metal film 21.
  • the region between them and the breakdown voltage structure are protected by a passivation film such as a polyimide film.
  • the breakdown voltage structure is a region that is disposed so as to surround the active region, and that holds the breakdown voltage by relaxing the electric field of the active region.
  • a contact metal film 14 in which a Ni film and a Ti film are sequentially laminated is provided, and an ohmic contact with the SiC substrate 1 serving as an n drain region is formed. Yes.
  • a back electrode 15 formed by sequentially laminating a Ti film, a Ni film, and an Au film is provided.
  • FIG. 2 is a flowchart illustrating an outline of the method for manufacturing the semiconductor device according to the first embodiment.
  • the front surface electrode 13 and the gate pad are formed by patterning the Al layer into a predetermined shape by photolithography.
  • a passivation film (not shown) such as polyimide is deposited (formed) on the front surface of the epitaxial substrate (step S14), and a source pad contact hole for selectively exposing the surface of the front surface electrode 13 and Then, a gate pad contact hole exposing the surface of the gate pad is formed.
  • the front electrode 13 is exposed by the corresponding surface area S1.
  • heat treatment (curing) for improving the strength of the passivation film is performed at a temperature of 350 ° C. for 1 hour, for example (step S15).
  • the back electrode 15 is formed on the surface of the contact metal film 14 by sequentially laminating a Ti film, a Ni film, and an Au film by, for example, a sputtering method or a vapor deposition method (step S16).
  • a Ni plating film for example, is formed as the first metal film 21 on the surface of the front electrode 13 exposed in the source pad contact hole of the passivation film by electroless plating (step S17).
  • a pre-plating process is performed by a general method, and the front electrode 13 and the first metal film are formed. Adhesion with 21 may be improved.
  • the first metal film 21 is not limited to electroless plating, and may be formed by electrolytic plating, sputtering, or vapor deposition.
  • the source pad contact hole of the passivation film only needs to be formed before the process of step S17.
  • annealing is performed in, for example, a nitrogen (N 2 ) gas atmosphere, a mixed gas atmosphere containing N 2 (eg, N 2 gas + argon (Ar) gas), a vacuum atmosphere, or an Ar gas atmosphere (step S18).
  • N 2 nitrogen
  • Ar argon
  • the annealing temperature in step S18 is preferably low enough that the structure of the first metal film 21 does not change, and may be, for example, 150 ° C. or higher and 450 ° C. or lower.
  • the annealing temperature in step S18 is not less than 300 ° C. and not more than 420 ° C., although it depends on the BT test conditions.
  • the annealing time in step S18 may be, for example, 0.5 hours or more and 6 hours or less. Preferably, the annealing time in step S18 is not less than 1 hour and not more than 3 hours depending on the BT test conditions. By setting the annealing temperature and the annealing time within such a range, the effect of suppressing the decrease in the gate threshold voltage Vth can be enhanced. Through the above steps, the SiC-MOSFET shown in FIG. 1 is completed.
  • the steps S17 and S18 may be performed on a general SiC chip having a configuration formed by the steps S13 to S16.
  • the exposed area of the front electrode 13 exposed in the source pad contact hole of the passivation film is about 46% with respect to the surface area S1 of the front electrode 13.
  • the opening width of the source pad contact hole is adjusted before the step S17, so that the exposed area of the front electrode 13 is increased. Increase or decrease. Specifically, the exposed area of the front electrode 13 is reduced by selectively covering the front electrode 13 with an insulating film, or the opening width of the source pad contact hole is increased by patterning the passivation film. Therefore, the exposed area of the front electrode 13 may be increased.
  • FIG. 3 is a characteristic diagram illustrating the gate threshold voltage of the semiconductor device according to the first embodiment.
  • an SiC-MOSFET was manufactured (hereinafter referred to as Example 1).
  • a NiP plating film is formed as the first metal film 21 by the electroless NiP plating process in the process of step S17, and the N 2 atmosphere is annealed in the process of step S18 (with plating and with annealing).
  • Comparative Example 1 an SiC-MOSFET that was not annealed after forming the first metal film was fabricated.
  • steps S13 to S17 of the semiconductor device manufacturing method according to the first embodiment are performed in the same manner as in Example 1, and step S18 is not performed (with plating and without annealing).
  • a SiC-MOSFET having no first metal film was fabricated (hereinafter referred to as Comparative Example 2).
  • steps S13 to S16 of the method for manufacturing a semiconductor device according to the first embodiment are performed in the same manner as in Example 1, and steps S17 and S18 are not performed (no plating or annealing).
  • Example 1 and Comparative Examples 1 and 2 after applying a negative voltage to the gate electrode by a bias temperature stress test (BT test), the gate threshold voltage Vth was measured.
  • the result is shown in FIG.
  • the BT test conditions were a bias temperature (hereinafter referred to as BT temperature) of 200 ° C., a voltage applied to the gate electrode of ⁇ 20 V, and a processing time of 10 minutes.
  • the measurement conditions for the gate threshold voltage Vth were a drain current Id and a drain-source voltage Vds of 25 mA and 10 V, respectively, at room temperature.
  • BT temperature bias temperature
  • Vds drain-source voltage
  • FIG. 4 is a characteristic diagram showing the relationship between the thickness of the first metal film of the semiconductor device according to Example 2 and the gate threshold voltage drop.
  • Example 2 a plurality of SiC-MOSFETs having different thicknesses of the first metal film 21 were produced (hereinafter referred to as Example 2).
  • Example 2 three samples were prepared in which the thickness of the first metal film 21 was 1 ⁇ m, 4.5 ⁇ m, and 10 ⁇ m, respectively.
  • the configuration other than the film thickness of the first metal film 21 of Example 2 is the same as that of Example 1.
  • Example 2 the gate threshold voltage Vth before the BT test (before applying a negative voltage to the gate electrode) and the gate threshold voltage Vth after the BT test (after applying the negative voltage to the gate electrode) A difference (hereinafter referred to as a gate threshold voltage drop amount) ⁇ Vth was calculated. The result is shown in FIG.
  • the BT test conditions and the gate threshold voltage Vth measurement conditions are the same as in Example 1.
  • FIG. 4 shows the gate threshold voltage drop amount ⁇ Vth of Comparative Example 2 (no plating / annealing) as a comparison.
  • the gate threshold voltage drop amount ⁇ Vth in Example 2 is substantially equal regardless of the thickness of the first metal film 21 and is smaller than the gate threshold voltage drop amount ⁇ Vth in Comparative Example 2. It was confirmed to be small. Therefore, it was confirmed that the variation (decrease) in the gate threshold voltage Vth of the semiconductor device according to the present invention does not depend on the thickness of the first metal film 21.
  • FIG. 5 is a table showing electroless NiP plating conditions for Example 3.
  • FIG. 6 is a characteristic diagram illustrating the relationship between the pre-plating process and the gate threshold voltage decrease in the first metal film of the semiconductor device according to the third example.
  • Example 3 a plurality of SiC-MOSFETs in which a part of the plating pretreatment process was omitted were manufactured (hereinafter referred to as Example 3).
  • Example 3 three samples were prepared in which Step S18 was performed without performing Step S17 after finishing the plating pretreatment at different timings.
  • steps S13 to S16 were performed as in Example 1.
  • degreasing treatment was performed at a temperature of 50 ° C. for 5 minutes to remove oily dirt and foreign matter adhering to the surface of the front electrode 13 and clean the surface.
  • etching was performed for 2.5 minutes at room temperature (RT: 20 ° C.) using an acid solution, and the natural oxide film on the surface of the front electrode 13 was removed.
  • RT room temperature
  • the pre-plating process is completed at this stage (indicated by arrow A in FIG. 5 and indicated as (A) in FIG. 6 after etching), and then all the processes are performed by annealing in step S18. finished.
  • step S18 acid cleaning (desmut treatment) was performed at room temperature for 40 seconds using a nitric acid (HNO 3 ) solution to remove deposits (smut) generated by the etching treatment.
  • HNO 3 nitric acid
  • the pre-plating process is completed at this stage (indicated by arrow B in FIG. 5 and after acid cleaning (B) in FIG. 6), and then all the processes are performed by annealing in step S18.
  • a zincate is performed at room temperature for 40 seconds to replace Al on the surface of the front electrode 13 with zinc (Zn), and a Zn film having a desired crystal grain size on the surface of the front electrode 13 Was generated.
  • the third sample is subjected to all the pre-plating processes up to this stage (indicated by an arrow C in FIG. 5 and indicated as (C) in FIG. 6), and then annealed in step S18. Ended.
  • Step S17 an electroless NiP plating process is performed at a temperature of 80 ° C. for 27 minutes (Step S17), the Zn film is replaced with Ni, and Ni is continuously deposited on the surface of the front electrode 13, A NiP plating film was formed as the first metal film 21.
  • a second metal film 22 was formed on the surface of the first metal film 21 by substitution Au plating treatment.
  • the fourth sample was subjected to all the processes up to this stage (indicated by arrow D in FIG. 5 and indicated as (D) after plating in FIG. 6), and then annealed in step S18 to finish the process.
  • the gate threshold voltage drop amount ⁇ Vth was calculated for these four samples. The result is shown in FIG.
  • step S18 The process conditions in step S18, the BT test conditions, and the gate threshold voltage Vth measurement conditions are the same as in the first embodiment.
  • FIG. 6 shows the gate threshold voltage drop amount ⁇ Vth of Comparative Example 2 (no plating / no annealing).
  • the sample after plating (D) has the effect of suppressing the decrease in the gate threshold voltage Vth as in Example 1.
  • the gate threshold voltage drop ⁇ Vth of the sample after etching (A), after acid cleaning (B), and after zincate (C) is as large as the gate threshold voltage drop ⁇ Vth of Comparative Example 2. It was confirmed that the same effect as the sample after plating (D) was not obtained. Thereby, it was confirmed that the variation of the gate threshold voltage Vth of the semiconductor device according to the present invention does not depend on the pretreatment for plating.
  • Example 4 Next, the relationship between the constituent material of the first metal film 21 and the gate threshold voltage drop amount ⁇ Vth will be described.
  • FIG. 7 is a chart showing electroless Cu plating conditions of Example 4.
  • FIG. 8 is a characteristic diagram showing the relationship between the constituent material of the first metal film of the semiconductor device according to Example 4 and the gate threshold voltage.
  • a SiC-MOSFET having a Cu plating film as the first metal film 21 was produced (hereinafter referred to as Example 4).
  • steps S13 to S16 were performed in the same manner as in Example 1.
  • cleaning, etching, acid cleaning, and zincate (hereinafter referred to as first zincate) were performed as plating pretreatments.
  • the etching conditions at this time were 50 ° C. for 50 seconds, and the acid cleaning conditions were 21 ° C. for 30 seconds.
  • acid cleaning was performed again using a nitric acid solution at a temperature of 21 ° C. for 60 seconds, and the Zn film formed on the surface of the front electrode 13 was removed.
  • a second zincate was performed at a temperature of 21 ° C. for 45 seconds, and a Zn film was formed on the surface of the front electrode 13 again.
  • Step S17 an electroless Cu plating process is performed at a temperature of 60 ° C. for 60 minutes (Step S17), the Zn film is replaced with Cu, and Cu is continuously deposited on the surface of the front electrode 13; A Cu plating film was formed as the first metal film 21.
  • Example 4 was produced by performing annealing of Step S18.
  • the gate threshold voltage Vth before and after the BT test was measured. The result is shown in FIG.
  • the process conditions in step S18, the BT test conditions, and the gate threshold voltage Vth measurement conditions are the same as in the first embodiment.
  • Example 8 shows, for comparison, the gate threshold voltage Vth before and after the BT test of Example 3 after plating (D) in which a NiP plating film was formed as the first metal film 21, and the above Comparative Example 2 (no plating / And the gate threshold voltage Vth before and after the BT test.
  • Example 4 has a smaller gate threshold voltage drop amount ⁇ Vth than Comparative Example 2, and the effect of suppressing the reduction of the gate threshold voltage Vth is obtained as in Example 3. Was confirmed. Thereby, it was confirmed that the variation of the gate threshold voltage Vth of the semiconductor device according to the present invention does not depend on the constituent material of the first metal film 21.
  • FIG. 9 is a characteristic diagram showing the relationship between the area ratio of the first metal film of the semiconductor devices according to Examples 5 and 9 and the gate threshold voltage drop amount.
  • FIG. 10 is a plan view illustrating the arrangement of the first metal film of the semiconductor device according to the fifth embodiment.
  • a plurality of SiC-MOSFETs having an area ratio of the first metal film 21 of 10% or more were manufactured (hereinafter referred to as Example 5).
  • samples were prepared in which the area ratio of the first metal film 21 was 10%, 20%, 30%, 46%, 74%, and 90%.
  • a plurality of SiC chips having a configuration formed by the steps S13 to S16 were prepared. As shown in FIG. 10B, in this SiC chip, the exposed area of the front surface electrode 13 exposed to the source pad contact hole 23a of the passivation film 23 is 46 relative to the surface area S1 of the front surface electrode 13. %.
  • Reference numeral 24 denotes a gate pad
  • reference numeral 31 denotes an active region
  • reference numeral 32 denotes a breakdown voltage structure. Therefore, in each SiC chip, the opening width of the source pad contact hole 23a is changed in order to obtain the above-described area ratio of the first metal film 21.
  • the gate threshold voltage drop amount ⁇ Vth was calculated. The result is shown in FIG. 10A.
  • FIG. 9 shows the gate threshold voltage drop amount ⁇ Vth of Comparative Example 2 (no plating and no annealing) as the area ratio of the first metal film 21 being 0%.
  • the gate threshold voltage drop amount ⁇ Vth of Example 5 is smaller than the gate threshold voltage drop amount ⁇ Vth of Comparative Example 2 and the area ratio of the first metal film 21 is increased. It was confirmed that the gate threshold voltage drop amount ⁇ Vth can be reduced.
  • the relationship between the area ratio of the first metal film 21 and the gate threshold voltage decrease amount ⁇ Vth is set such that the area ratio of the first metal film 21 is x and the gate threshold voltage decrease amount ⁇ Vth is When y, it is expressed by the following (1) (curve indicated by reference numeral 41 in FIG. 9).
  • FIG. 11 is a characteristic diagram illustrating the relationship between the annealing atmosphere of the semiconductor device according to Example 6 and the gate threshold voltage drop amount.
  • Example 6 a plurality of SiC-MOSFETs were manufactured by changing the annealing atmosphere in step S18 in various ways (hereinafter referred to as Example 6). Specifically, as Example 6, three samples were prepared that were annealed in step S18 in an N 2 gas atmosphere, a vacuum atmosphere, and an Ar atmosphere.
  • the configuration of the sample annealed in the N 2 gas atmosphere is the same as that of the first embodiment.
  • the configuration of the sample annealed in a vacuum atmosphere or an Ar atmosphere other than the atmosphere in the annealing in step S18 is the same as that in the first embodiment.
  • gate threshold voltage fall amount (DELTA) Vth was computed, respectively.
  • FIG. 11 shows, for comparison, a gate threshold voltage drop amount ⁇ Vth of a sample (hereinafter referred to as Comparative Example 3) in which the annealing atmosphere in Step S18 is a hydrogen (H 2 ) atmosphere, and Comparative Example 1 (plating).
  • the gate threshold voltage drop amount ⁇ Vth with and without annealing is shown.
  • the sample annealed in the N 2 gas atmosphere had the smallest gate threshold voltage drop amount ⁇ Vth. Therefore, it is preferable to perform the annealing in step S18 in an N 2 gas atmosphere or a mixed gas atmosphere containing N 2 .
  • the sample annealed in the vacuum atmosphere or Ar gas atmosphere has a larger gate threshold voltage drop ⁇ Vth than the sample annealed in the N 2 gas atmosphere. Since the productivity can be improved as compared with annealing in an Ar gas atmosphere, the annealing in step S18 may be performed in a vacuum atmosphere or an Ar gas atmosphere.
  • FIG. 12 is a characteristic diagram showing the relationship between the annealing temperature and annealing time of the semiconductor device according to Example 7-1 and the gate threshold voltage drop amount.
  • FIG. 13 is a characteristic diagram showing the relationship between the annealing temperature and annealing time of the semiconductor device according to Example 7-2 and the gate threshold voltage drop amount.
  • a plurality of SiC-MOSFETs were manufactured by changing the annealing temperature and annealing time in step S18 variously (hereinafter referred to as Example 7).
  • Example 7-1 a plurality of samples were prepared in which the annealing temperature in step S18 was in the range of 280 ° C. to 450 ° C. and the annealing time was 0.5 hours to 6 hours, and the gate The threshold voltage drop amount ⁇ Vth was calculated.
  • the BT test conditions of Example 7-1 are the same as those of Example 1. The result is shown in FIG.
  • Example 7-2 a plurality of samples were prepared in which the annealing temperature in step S18 was in the range of 280 ° C. to 330 ° C., and the annealing time was in the range of 0.5 hours to 6 hours, The threshold voltage drop amount ⁇ Vth was calculated.
  • the BT temperature was 150 ° C.
  • the voltage applied to the gate electrode was ⁇ 10 V
  • the treatment time was 10 minutes. The result is shown in FIG.
  • the gate threshold voltage comparable to the other combinations based on the gate threshold voltage drop amount ⁇ Vth in the other combinations of annealing temperature and annealing time in the figure. Since it is clear that the decrease amount ⁇ Vth can be obtained, the gate threshold voltage decrease amount ⁇ Vth is not calculated.
  • the configuration other than the annealing temperature and annealing time in step S18 of Examples 7-1 and 7-2 is the same as that of Example 1.
  • the gate threshold voltage Vth is lowered more than before by setting the annealing temperature within the range of 150 ° C. or more and 450 ° C. or less and the annealing time being 0.5 hour or more and 6 hours or less. It was confirmed that it can be suppressed.
  • the gate threshold voltage drop amount ⁇ Vth is smaller than ⁇ 4 V, which is a voltage value at which normally-on, for example.
  • the gate threshold voltage drop amount ⁇ Vth is preferably smaller than ⁇ 0.03V, for example. That is, it is preferable that the annealing temperature is in the range of 300 ° C. or higher and 420 ° C. or lower and the annealing time is in the range of 1 hour or longer and 3 hours or shorter, as shown in FIGS. Thereby, the gate threshold voltage drop amount ⁇ Vth can be suppressed to such an extent that normally-off can be maintained.
  • the first metal film is formed on the surface of the front surface electrode, and further annealed in an N 2 atmosphere or the like.
  • the first metal film is formed on the surface of the front electrode, thereby suppressing the decrease in the gate threshold voltage. Therefore, for example, even when an SiC chip (SiC substrate) having a MOSFET element structure is obtained, the effect of suppressing the decrease in the gate threshold voltage can be obtained by applying the present invention.
  • the exposed area of the front electrode is increased or decreased by increasing the opening width of the source pad contact hole or covering the surface of the front electrode with the insulating film.
  • the area ratio of the metal film can be adjusted. For this reason, for example, even when an SiC chip having a MOSFET element structure is obtained, the first metal film can be easily made to have a desired area ratio.
  • FIG. 14 is a flowchart illustrating an outline of a method of manufacturing a semiconductor device according to the second embodiment.
  • the manufacturing method of the semiconductor device according to the second embodiment is different from the manufacturing method of the semiconductor device according to the first embodiment in that after forming the front electrode 13 (step S13), a passivation film is formed (step S13).
  • the first annealing (step S19) is performed before S14).
  • the annealing temperature of the first annealing is higher than the annealing temperature of annealing in step S18 (hereinafter referred to as second annealing), and may be, for example, 350 ° C. or higher. Conditions other than the annealing temperature of the first annealing may be the same as those of the second annealing.
  • FIG. 15 is a characteristic diagram illustrating the gate threshold voltage drop amount of the semiconductor device according to Working Example 8.
  • a SiC-MOSFET was manufactured according to the method for manufacturing a semiconductor device according to the second embodiment (hereinafter referred to as Example 8).
  • Example 8 is the same as Example 1 except that the first annealing of Step S19 is performed. That is, in Example 8, the first annealing is performed after the formation of the front electrode 13, and the second annealing is performed after the formation of the first metal film 21.
  • Example 8 the gate threshold voltage drop amount ⁇ Vth was calculated.
  • the result is shown in FIG. FIG. 15 also shows the gate threshold voltage drop amount ⁇ Vth of Example 1 in which only the second annealing was performed. From the results shown in FIG. 15, it was confirmed that by performing both the first annealing and the second annealing, the gate threshold voltage decrease amount ⁇ Vth after applying a negative voltage to the gate electrode can be further reduced. .
  • Example 9 Next, the relationship between the area ratio of the first metal film 21 and the gate threshold voltage drop amount ⁇ Vth will be described.
  • a plurality of Examples 9-1 and 9-2 in which the area ratio of the first metal film 21 was 46% or more were manufactured.
  • samples in which the area ratio of the first metal film 21 was 46%, 74%, and 90% were prepared.
  • the first annealing was performed at a temperature of 350 ° C. for 1 hour.
  • the second annealing was performed at a temperature of 300 ° C. for 3 hours.
  • the method for adjusting the area ratio of the first metal film 21 is the same as in the fifth embodiment.
  • the gate threshold voltage drop amount ⁇ Vth was calculated for Examples 9-1 and 9-2. The result is shown in FIG.
  • the BT test conditions of Example 9-1 were such that the BT temperature was 200 ° C. and the voltage applied to the gate electrode was ⁇ 20V.
  • the BT test conditions of Example 9-2 were a BT temperature of 175 ° C. and a voltage applied to the gate electrode of ⁇ 10V.
  • the measurement conditions for the gate threshold voltage Vth are the same as in the first embodiment.
  • Example 9 the gate threshold voltage drop amount ⁇ Vth is reduced as the area ratio of the first metal film 21 is increased. It was confirmed that for example, in Example 9-1, the relationship between the area ratio of the first metal film 21 and the gate threshold voltage decrease amount ⁇ Vth is represented by x as the area ratio of the first metal film 21. When ⁇ Vth is y, it is expressed by the following (2) (curve indicated by reference numeral 42 in FIG. 9).
  • Example 9-2 the relationship between the area ratio of the first metal film 21 and the gate threshold voltage decrease amount ⁇ Vth is set such that the area ratio of the first metal film 21 is x, and the gate threshold voltage decrease amount is When ⁇ Vth is y, it is expressed by the following (3) (curve indicated by reference numeral 43 in FIG. 9).
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
  • the MOSFET is configured using the SiC substrate serving as the n drain region, but the MOSFET may be configured using the SiC substrate serving as the n ⁇ drift layer.
  • the SiC-MOSFET has been described as an example.
  • the present invention is not limited to the above-described embodiment, and can be applied to, for example, a MOS semiconductor device having a MOS gate structure such as an IGBT.
  • the semiconductor device and the method for manufacturing the semiconductor device according to the present invention are useful for a MOS type semiconductor device using an SiC semiconductor.

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Abstract

　ＳｉＣ基板（１）のおもて面上にｎ-エピタキシャル層（２）を堆積してなるエピタキシャル基板のおもて面側に、ｐベース領域（３）、ｐエピタキシャル層（４）、ｎ++ソース領域（５）、ｐ+コンタクト領域（６）、ｎ打ち返し領域（７）、ゲート絶縁膜（８）およびゲート電極（９）からなるＭＯＳゲート構造と、おもて面電極（１３）とが設けられている。おもて面電極（１３）の表面上には、おもて面電極（１３）の表面の１０％以上の領域、好ましくは６０％以上９０％以下の領域に、第１金属膜（２１）が設けられている。このようなＳｉＣ－ＭＯＳＦＥＴは、裏面電極（１５）の形成後、おもて面電極（１３）の表面に第１金属膜（２１）を形成し、Ｎ2雰囲気のアニールを行うことで作製される。このようにすることで、ＳｉＣ半導体を用いた半導体装置において、ゲートしきい値電圧の低下を抑制することができる。

Description

半導体装置および半導体装置の製造方法
　この発明は、半導体装置および半導体装置の製造方法に関する。
　従来、炭化珪素（ＳｉＣ）半導体を用いた半導体装置として、絶縁ゲート型電界効果トランジスタ（以下、ＳｉＣ－ＭＯＳＦＥＴとする）が公知である。ＳｉＣ－ＭＯＳＦＥＴのおもて面素子構造は、ＳｉＣ基板のおもて面側に、ゲート絶縁膜として二酸化珪素（ＳｉＯ2）膜を形成したＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造と、層間絶縁膜であるＰＳＧ（Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）と、おもて面電極であるアルミニウム（Ａｌ）電極とを備えた構造が代表的である。
　従来のＳｉＣ－ＭＯＳＦＥＴの構成について、図１６を参照しながら説明する。図１６は、従来のＳｉＣ－ＭＯＳＦＥＴの構成を示す断面図である。図１６に示すように、従来のＳｉＣ－ＭＯＳＦＥＴは、ＳｉＣ基板１０１のおもて面上にｎ-エピタキシャル層１０２を堆積してなるエピタキシャル基板のおもて面側に、ｐベース領域１０３、ｎ++ソース領域１０５、ｐ+コンタクト領域１０６、ゲート酸化膜１０８およびゲート電極１０９からなるＭＯＳゲート構造と、層間絶縁膜１１０と、アルミニウム－シリコン（Ａｌ－Ｓｉ）電極１１３と、を備える。
　層間絶縁膜１１０は、ｎ++ソース領域１０５およびｐ+コンタクト領域１０６を選択的に露出するソースコンタクトホールを有する。Ａｌ－Ｓｉ電極１１３は、活性領域における基板おもて面を覆うように設けられ、層間絶縁膜１１０のソースコンタクトホールに露出されたｎ++ソース領域１０５およびｐ+コンタクト領域１０６に電気的に接続される。また、Ａｌ－Ｓｉ電極１１３は、層間絶縁膜１１０によってゲート電極１０９と電気的に絶縁されている。符号１０４はｐエピタキシャル層であり、符号１０７はｎ打ち返し領域である。また、符号１１１は窒化チタン（ＴｉＮ）膜であり、符号１１２はニッケル（Ｎｉ）膜である。
　エピタキシャル基板の裏面、すなわちＳｉＣ基板１０１の裏面には、コンタクト金属膜１１４および裏面電極１１５が順に積層されている。このようなＳｉＣ－ＭＯＳＦＥＴは、パッケージに実装され、おもて面電極であるＡｌ－Ｓｉ電極１１３にアルミニウムからなるボンディングワイヤ（不図示）が超音波振動によって外部接続用端子に電気的に接続される。Ａｌ－Ｓｉ電極１１３のボンディングワイヤが接合される部分の表面上に金属膜を成膜することで、Ａｌ－Ｓｉ電極１１３に代えて銅（Ｃｕ）を母材としたリードフレーム等とはんだとを密着させる技術が公知である。
　おもて面電極の表面に金属膜を成膜する方法として、被めっき材を、金イオンを除去した無電解金めっき液に接触させる工程と、金イオンを含む無電解金めっき液に接触させる工程とを連続して行う方法が提案されている（例えば、下記特許文献１参照。）。また、別の方法として、基板素体の表面に形成された導電部にめっき処理を施し、Ｎｉを主成分とするＮｉ被膜および金（Ａｕ）を主成分とするＡｕ被膜を順次形成し、その後、Ａｕ被膜の表面に付着しているＮｉ化合物を除去する後処理を行なう方法が提案されている（例えば、下記特許文献２参照。）。
　また、別の方法として、金属膜上にＮｉ－Ｐ（リン）からなる第１の金属被膜をめっき形成し、その後、第１の金属被膜上にＡｕを主成分とする第２の金属被膜をめっき形成するめっき方法において、第１の金属被膜中のＰ含有率が３重量％以上６重量％以下となるような第１のＮｉめっき液を作製するとともに、第１の金属被膜中のＰ含有率が６重量％を超え９重量％以下となるような第２のＮｉめっき液を作製し、第１のＮｉめっき液を使用して金属膜の表面に第１層の第１の金属被膜を形成し、次いで第２のめっき液を使用して第２層の第１の金属被膜を形成する方法が提案されている（例えば、下記特許文献３参照。）。
特開２０００－２２３４４２号公報 特開２００４－１０７７３４号公報 特開２００６－１３１９４９号公報
　しかしながら、従来のＳｉＣ－ＭＯＳＦＥＴでは、ゲート電極にマイナス電圧が印加された場合に、ゲートしきい値電圧Ｖｔｈが所望の設定値から大きく低下するという問題がある。ゲート電極にマイナス電圧が印加された場合とは、例えば、確実にオフするためにゲート電位をソース電位に対してマイナスにする場合などである。発明者らの鋭意研究により、例えばバイアス温度（Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ、以下、ＢＴ温度とする）を２００℃とし、ゲート電極への印加電圧を－２０Ｖとし、処理時間を１０分間としたバイアス温度ストレス試験（以下、ＢＴ試験とする）により、ゲートしきい値電圧Ｖｔｈがマイナス電圧印加前（ＢＴ試験前）よりも８Ｖ程度低くなることが確認されている。ゲートしきい値電圧Ｖｔｈが低下した場合、ゲート電極にプラス電圧が印加されていないときにソース・ドレイン間が導通状態（以下、ノーマリオンとする）になるなど、通常のＭＯＳＦＥＴとして動作しなくなる。このため、シリコン（Ｓｉ）半導体を用いた通常の半導体装置等で要求される信頼性が得られないという問題がある。
　この発明は、上述した従来技術による問題点を解消するため、炭化珪素半導体を用いた半導体装置において、ゲートしきい値電圧の低下を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基板のおもて面にゲート絶縁膜およびゲート電極からなる絶縁ゲート構造を形成する第１工程を行う。次に、前記炭化珪素基板のおもて面に、層間絶縁膜によって前記ゲート電極と絶縁された、アルミニウムまたはアルミニウム合金からなるおもて面電極を形成する第２工程を行う。次に、前記おもて面電極の表面に、ニッケル、ニッケル合金、銅、パラジウム、チタン、白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を２層以上積層してなる金属積層膜を形成する第３工程を行う。前記第３工程後、窒素ガス雰囲気、窒素を含む混合ガス雰囲気、真空雰囲気またはアルゴンガス雰囲気のアニールを行う第４工程を行う。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程後、前記第３工程前に、窒素ガス雰囲気、窒素を含む混合ガス雰囲気、真空雰囲気またはアルゴンガス雰囲気のアニールを行う第５工程をさらに含むことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程のアニール温度は、前記第４工程のアニール温度よりも高いことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程のアニール温度は、３５０℃以上であることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程のアニール温度は、１５０℃以上４５０℃以下であることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程のアニール温度は、３００℃以上４２０℃以下であることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、前記おもて面電極の表面の６０％以上９０％以下の範囲を覆う前記金属膜または前記金属積層膜を形成することを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。炭化珪素基板のおもて面に、ゲート絶縁膜およびゲート電極からなる絶縁ゲート構造が設けられている。前記炭化珪素基板のおもて面に、層間絶縁膜によって前記ゲート電極と絶縁されたおもて面電極が設けられている。前記おもて面電極は、アルミニウムまたはアルミニウム合金からなる。前記おもて面電極の表面には、前記おもて面電極の表面の６０％以上の範囲を覆うように、ニッケル、ニッケル合金、銅、パラジウム、チタン、白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を２層以上積層してなる金属積層膜が設けられている。
　また、この発明にかかる半導体装置は、上述した発明において、前記おもて面電極の表面の９０％以下の範囲は、前記金属膜または前記金属積層膜によって覆われていることを特徴とする。
　本発明にかかる半導体装置および半導体装置の製造方法によれば、おもて面電極の表面に金属膜を形成し、窒素雰囲気などのアニールを行うことにより、ゲート電極へのマイナス電圧印加によってゲートしきい値電圧が低下することを抑制することができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施例１にかかる半導体装置のゲートしきい値電圧について示す特性図である。 実施例２にかかる半導体装置の第１金属膜の膜厚とゲートしきい値電圧低下量との関係を示す特性図である。 実施例３の無電解ＮｉＰめっき処理条件を示す図表である。 実施例３にかかる半導体装置の第１金属膜におけるめっき前処理とゲートしきい値電圧低下量との関係を示す特性図である。 実施例４の無電解Ｃｕめっき処理条件を示す図表である。 実施例４にかかる半導体装置の第１金属膜の構成材料とゲートしきい値電圧との関係を示す特性図である。 実施例５，９にかかる半導体装置の第１金属膜の面積比率とゲートしきい値電圧低下量との関係を示す特性図である。 実施例５にかかる半導体装置の第１金属膜の配置を示す平面図である。 実施例６にかかる半導体装置のアニールの雰囲気とゲートしきい値電圧低下量との関係を示す特性図である。 実施例７－１にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。 実施例７－２にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。 実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施例８にかかる半導体装置のゲートしきい値電圧低下量について示す特性図である。 従来のＳｉＣ－ＭＯＳＦＥＴの構成を示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示すように、実施の形態１にかかる半導体装置は、ｎドレイン領域となるＳｉＣ基板１のおもて面上にｎ-ドリフト層となるｎ-エピタキシャル層２を堆積してなるエピタキシャル基板を用いて作製（製造）されたＳｉＣ－ＭＯＳＦＥＴである。エピタキシャル基板のおもて面側（ｎ-エピタキシャル層２側）の表面層には、ｐベース領域３が選択的に設けられている。また、エピタキシャル基板のおもて面上には、ｎ-エピタキシャル層２の、隣り合うｐベース領域３に挟まれた部分からｐベース領域３にわたってｐエピタキシャル層４が堆積されている。
　ｐエピタキシャル層４の内部には、ｎ++ソース領域５、ｐ+コンタクト領域６およびｎ打ち返し領域７がそれぞれ選択的に設けられている。ｎ++ソース領域５およびｐ+コンタクト領域６は、ｐエピタキシャル層４のｐベース領域３に対向する部分に配置され、深さ方向にｐエピタキシャル層４を貫通し、ｐベース領域３に達する。ｎ打ち返し領域７は、ｐエピタキシャル層４のｐベース領域３に対向していない部分に配置され、深さ方向にｐエピタキシャル層４を貫通し、隣り合うｐベース領域３に挟まれた部分におけるｎ-エピタキシャル層２に達する。また、ｎ打ち返し領域７は、ｎ++ソース領域５のｐ+コンタクト領域６側に対して反対側に、ｎ++ソース領域５と離れて配置されている。
　ｐエピタキシャル層４の、ｎ++ソース領域５とｎ打ち返し領域７とに挟まれた部分の表面からｎ打ち返し領域７の表面上にわたって、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲート絶縁膜８は、例えば二酸化珪素（ＳｉＯ2）や亜酸化窒素（Ｎ2Ｏ）からなる。ゲート電極９は、例えばポリシリコン（ｐｏｌｙ－Ｓｉ）からなる。このようにエピタキシャル基板のおもて面側には、ｐベース領域３、ｐエピタキシャル層４、ｎ++ソース領域５、ｐ+コンタクト領域６、ｎ打ち返し領域７、ゲート絶縁膜８およびゲート電極９からなるＭＯＳゲート構造が設けられている。ゲート電極９は、ＰＳＧなどの層間絶縁膜１０で覆われている。層間絶縁膜１０は、ｎ++ソース領域５およびｐ+コンタクト領域６を選択的に露出するソースコンタクトホールを有する。
　層間絶縁膜１０の表面上には、窒化チタン（ＴｉＮ）膜１１が設けられている。ＴｉＮ膜１１の端部は、層間絶縁膜１０のソースコンタクトホールに露出されたｎ++ソース領域５の表面上に延在する。層間絶縁膜１０のソースコンタクトホールに露出されたｎ++ソース領域５およびｐ+コンタクト領域６の表面上には、ニッケル（Ｎｉ）膜１２が設けられている。Ｎｉ膜１２の端部は、ＴｉＮ膜１１の、層間絶縁膜１０を覆っている部分の表面上に延在する。ＴｉＮ膜１１およびＮｉ膜１２の表面上には、活性領域においてエピタキシャル基板のおもて面全面を覆うようにソース電極であるおもて面電極１３が設けられている。活性領域とは、オン状態のときに電流が流れる領域である。
　おもて面電極１３は、層間絶縁膜１０のソースコンタクトホール内に埋め込まれるように設けられており、Ｎｉ膜１２を介してｎ++ソース領域５およびｐ+コンタクト領域６に電気的に接続される。活性領域においてエピタキシャル基板のおもて面には、ゲートパッド（不図示）が選択的に設けられており、おもて面電極１３は、ゲートパッドと離れて、かつ活性領域におけるエピタキシャル基板のおもて面のゲートパッド以外の部分をほぼ覆うように配置される。おもて面電極１３は、例えば、アルミニウム（Ａｌ）、または、シリコンを１％含有するアルミニウム（Ａｌ－１％Ｓｉ）や、銅（Ｃｕ）を０．５％含有するアルミニウム（Ａｌ－０．５％Ｃｕ）などのＡｌ合金からなる。
　おもて面電極１３の表面の１０％以上の領域に、第１金属膜２１が設けられている。すなわち、第１金属膜２１は、おもて面電極１３のＳｉＣ基板側に対して反対側の表面における表面積（以下、単に表面積とする）Ｓ１の１０％以上の領域を覆う。これにより、ゲートしきい値電圧Ｖｔｈが低下することを抑制するとともに、ゲート電極９にプラス電圧が印加されていないときにソース・ドレイン間が導通されない状態（以下、ノーマリオフ）を維持することができる。おもて面電極１３の表面積Ｓ１に対する第１金属膜２１の表面積（すなわちおもて面電極１３との接触面積）Ｓ２の割合（＝Ｓ２／Ｓ１、以下、第１金属膜２１の面積比率とする）が大きいほど、ゲートしきい値電圧Ｖｔｈの低減を抑制する効果が高くなるため、好ましい。
　具体的には、第１金属膜２１の面積比率は、例えば６０％以上９０％以下の範囲内であるのがよい。第１金属膜２１の面積比率を６０％以上とすることで、製品として機能上さしつかえない程度に動作しうる許容範囲内の性能を備えた半導体装置とすることができる。また、第１金属膜２１の面積比率を９０％より大きくした場合、第１金属膜２１がゲートパッドに接触する虞があるが、第１金属膜２１の面積比率を９０％以下とすることで第１金属膜２１がゲートパッドに接触しない。このため、第１金属膜２１を介してゲートパッドとおもて面電極１３とが短絡することを防止することができる。
　また、第１金属膜２１は、電解めっき処理や無電解めっき処理により形成された金属めっき膜であってもよいし、スパッタリング法や蒸着法により形成された金属膜であってもよい。具体的には、第１金属膜２１は、例えば、Ｎｉ膜、Ｎｉ合金（ニッケル－リン（ＮｉＰ）やニッケル－ボロン（ＮｉＢ）など）膜、Ｃｕ膜、パラジウム（Ｐｄ）膜、チタン（Ｔｉ）膜、白金（Ｐｔ）膜、金（Ａｕ）膜または銀（Ａｇ）膜であってもよく、これらの金属膜を２層以上積層してなる金属積層膜であってもよい。
　好ましくは、第１金属膜２１は、Ｎｉ膜、Ｎｉ合金膜、Ｃｕ膜、またはＴｉ膜、もしくはこれらの金属膜を２層以上積層してなる金属積層膜であるのがよい。その理由は、例えば次のとおりである。パッケージへの実装時、第１金属膜２１には例えば銅を母材としたリードフレーム（不図示）などがはんだ付けされる。このとき、溶融したはんだ内に第１金属膜２１が溶け出すこと（はんだ食われ）によって、第１金属膜２１の厚さが薄くなる、または、はんだとおもて面電極１３とが接触し、銅を母材としたリードフレームとの密着力が低下する虞がある。このため、はんだ食われが生じることを考慮して、第１金属膜２１の厚さを例えば２μｍ程度以上と厚くするのが好ましい。このように厚い第１金属膜２１を形成するにあたって、短時間または低コストで第１金属膜２１を形成することができるからである。第１金属膜２１の表面上に、例えば金（Ａｕ）膜などの第２金属膜２２が設けられていてもよい。
　エピタキシャル基板のおもて面のゲートパッドおよび第１金属膜２１（第２金属膜２２を設けた場合は第２金属膜２２）以外の部分、具体的にはゲートパッドと第１金属膜２１との間の領域や耐圧構造部（不図示）は、ポリイミド膜などのパッシベーション膜で保護されている。耐圧構造部は、活性領域を囲むように配置され、活性領域の電界を緩和して耐圧を保持する領域である。エピタキシャル基板の裏面、すなわちＳｉＣ基板１の裏面には、例えばＮｉ膜およびＴｉ膜が順に積層されてなるコンタクト金属膜１４が設けられ、ｎドレイン領域となるＳｉＣ基板１とのオーミックコンタクトが形成されている。コンタクト金属膜１４の表面上には、例えばＴｉ膜、Ｎｉ膜およびＡｕ膜が順に積層されてなる裏面電極１５が設けられている。
　次に、実施の形態１にかかる半導体装置の製造方法について、めっき処理により第１金属膜２１を形成する場合を例に説明する。図２は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。
　まず、ＭＯＳゲート構造や層間絶縁膜１０からコンタクト金属膜１４まで形成されたＳｉＣ－ＭＯＳＦＥＴについて、フォトリソグラフィによりＡｌ層を所定の形状にパターニングすることにより、おもて面電極１３およびゲートパッドを形成する（ステップＳ１３）。次に、エピタキシャル基板のおもて面にポリイミドなどのパッシベーション膜（不図示）を堆積（形成）し（ステップＳ１４）、おもて面電極１３の表面を選択的に露出させるソースパッドコンタクトホールと、ゲートパッドの表面を露出させるゲートパッドコンタクトホールとを形成する。ソースパッドコンタクトホールは、例えば、後の工程で形成される第１金属膜２１の面積比率（おもて面電極１３の表面積Ｓ１に対する第１金属膜２１の表面積Ｓ２の割合＝Ｓ２／Ｓ１）に対応する表面積Ｓ１だけおもて面電極１３を露出させる。次に、パッシベーション膜の強度を向上させるための熱処理（キュア）を例えば３５０℃の温度で１時間行う（ステップＳ１５）。
　次に、コンタクト金属膜１４の表面に、例えば、スパッタリング法や蒸着法によりＴｉ膜、Ｎｉ膜およびＡｕ膜が順に積層されてなる裏面電極１５を形成する（ステップＳ１６）。次に、パッシベーション膜のソースパッドコンタクトホールに露出するおもて面電極１３の表面に、無電解めっき処理により第１金属膜２１として例えばＮｉめっき膜を形成する（ステップＳ１７）。無電解めっき処理によって第１金属膜２１を形成する場合、ステップＳ１６の工程後、ステップＳ１７の工程前に、一般的な方法によりめっき前処理を行い、おもて面電極１３と第１金属膜２１との密着性を向上させてもよい。第１金属膜２１は、無電解めっき処理に限らず、電解めっき処理やスパッタリング法、蒸着法により形成してもよい。パッシベーション膜のソースパッドコンタクトホールは、ステップＳ１７の工程前までに形成されていればよい。
　次に、例えば窒素（Ｎ2）ガス雰囲気、Ｎ2を含む混合ガス雰囲気（例えばＮ2ガス＋アルゴン（Ａｒ）ガスなど）、真空雰囲気またはＡｒガス雰囲気のアニールを行う（ステップＳ１８）。これにより、ゲート電極９にマイナス電圧が印加されたときのゲートしきい値電圧Ｖｔｈの低下を抑制することができる。ステップＳ１８のアニール温度は、第１金属膜２１の組織が変化しない程度に低温であるのがよく、例えば１５０℃以上４５０℃以下であってもよい。好ましくは、ステップＳ１８のアニール温度は、ＢＴ試験条件にもよるが３００℃以上４２０℃以下であるのがよい。ステップＳ１８のアニール時間は、例えば０．５時間以上６時間以下であってもよい。好ましくは、ステップＳ１８のアニール時間は、ＢＴ試験条件にもよるが１時間以上３時間以下であるのがよい。このような範囲内でアニール温度およびアニール時間をそれぞれ設定することにより、ゲートしきい値電圧Ｖｔｈの低下を抑制する効果を高くすることができる。以上の工程によって、図１に示すＳｉＣ－ＭＯＳＦＥＴが完成する。
　また、上記ステップＳ１３～Ｓ１６の工程により形成される構成を備えた一般的なＳｉＣチップに対して、ステップＳ１７，Ｓ１８の工程を行ってもよい。一般的なＳｉＣチップでは、パッシベーション膜のソースパッドコンタクトホールに露出されているおもて面電極１３の露出面積はおもて面電極１３の表面積Ｓ１に対して４６％程度である。このため、第１金属膜２１の所望の面積比率を達成するために、ステップＳ１７の工程よりも前に、ソースパッドコンタクトホールの開口幅を調整して、おもて面電極１３の露出面積を増減させる。具体的には、おもて面電極１３を絶縁膜によって選択的に覆うことによりおもて面電極１３の露出面積を減らしたり、パッシベーション膜をパターニングしてソースパッドコンタクトホールの開口幅を広げることによりおもて面電極１３の露出面積を増やしてもよい。
（実施例１）
　次に、実施例１にかかる半導体装置のゲートしきい値電圧Ｖｔｈについて説明する。図３は、実施例１にかかる半導体装置のゲートしきい値電圧について示す特性図である。実施の形態１にかかる半導体装置の製造方法にしたがい、ＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例１とする）。実施例１は、ステップＳ１７の工程において無電解ＮｉＰめっき処理により第１金属膜２１としてＮｉＰめっき膜を形成し、ステップＳ１８の工程においてＮ2雰囲気のアニールを行っている（めっきあり・アニールあり）。第１金属膜２１の面積比率（＝Ｓ２／Ｓ１）を４６％とした。
　比較として、第１金属膜を形成した後にアニールを行っていないＳｉＣ－ＭＯＳＦＥＴを作製した（以下、比較例１とする）。比較例１では、実施の形態１にかかる半導体装置の製造方法のステップＳ１３～Ｓ１７の工程を実施例１と同様に行い、ステップＳ１８の工程を行っていない（めっきあり・アニールなし）。また、第１金属膜を備えないＳｉＣ－ＭＯＳＦＥＴを作製した（以下、比較例２とする）。比較例２では、実施の形態１にかかる半導体装置の製造方法のステップＳ１３～Ｓ１６の工程を実施例１と同様に行い、ステップＳ１７，Ｓ１８の工程を行っていない（めっきなし・アニールなし）。
　これら実施例１および比較例１，２について、バイアス温度ストレス試験（ＢＴ試験）によりゲート電極にマイナス電圧を印加した後、ゲートしきい値電圧Ｖｔｈを測定した。その結果を図３に示す。ＢＴ試験条件は、バイアス温度（以下、ＢＴ温度とする）を２００℃とし、ゲート電極への印加電圧を－２０Ｖとし、処理時間を１０分間とした。ゲートしきい値電圧Ｖｔｈの測定条件は、室温にてドレイン電流Ｉｄおよびドレイン－ソース間電圧Ｖｄｓをそれぞれ２５ｍＡおよび１０Ｖとした。図３には、実施例１および比較例１の第１金属膜形成前（すなわち比較例２の状態、以下、初期とする）と、実施例１および比較例１の第１金属膜形成後（以下、めっき後とする）と、実施例１のアニール後と、実施例１および比較例１，２のゲート電極へのマイナス電圧印加後（ＢＴ試験後）と、における各ゲートしきい値電圧Ｖｔｈを示す。
　図３に示す結果より、比較例１，２では、ゲート電極へのマイナス電圧印加後にゲートしきい値電圧Ｖｔｈが大きく低下して－４Ｖ以下となり、ノーマリオンとなってしまうことが確認された。一方、実施例１においては、比較例１，２よりもゲート電極へのマイナス電圧印加後におけるゲートしきい値電圧Ｖｔｈの低下が小さく、ノーマリオフの状態が維持されることが確認された。これにより、実施例１のようにステップＳ１７，Ｓ１８の工程を行うことにより、マイナス電圧印加後におけるゲートしきい値電圧Ｖｔｈの低下を抑制することができることが確認された。また、図示省略するが、発明者らによって、従来のＳｉＣ－ＭＯＳＦＥＴに対してステップＳ１７，Ｓ１８の工程を行った場合にも同様の効果が得られることも確認されている。
（実施例２）
　次に、第１金属膜２１の膜厚とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図４は、実施例２にかかる半導体装置の第１金属膜の膜厚とゲートしきい値電圧低下量との関係を示す特性図である。上述した実施の形態１にかかる半導体装置の製造方法にしたがい、第１金属膜２１の膜厚の異なる複数のＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例２とする）。具体的には、実施例２として、第１金属膜２１の膜厚がそれぞれ１μｍ、４．５μｍおよび１０μｍの３つの試料を用意した。実施例２の第１金属膜２１の膜厚以外の構成は、実施例１と同様である。
　これらの実施例２について、ＢＴ試験前（ゲート電極へのマイナス電圧印加前）のゲートしきい値電圧ＶｔｈとＢＴ試験後（ゲート電極へのマイナス電圧印加後）のゲートしきい値電圧Ｖｔｈとの差分（以下、ゲートしきい値電圧低下量とする）ΔＶｔｈを算出した。その結果を図４に示す。ＢＴ試験条件およびゲートしきい値電圧Ｖｔｈ測定条件は実施例１と同様である。図４には、比較として上記比較例２（めっきなし・アニールなし）のゲートしきい値電圧低下量ΔＶｔｈを示す。
　図４に示す結果より、実施例２のゲートしきい値電圧低下量ΔＶｔｈは、第１金属膜２１の膜厚によらずほぼ等しく、かつ比較例２のゲートしきい値電圧低下量ΔＶｔｈよりも小さいことが確認された。したがって、本発明にかかる半導体装置のゲートしきい値電圧Ｖｔｈの変動（低下）は、第１金属膜２１の膜厚に依存しないことが確認された。
（実施例３）
　次に、めっき前処理とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図５は、実施例３の無電解ＮｉＰめっき処理条件を示す図表である。図６は、実施例３にかかる半導体装置の第１金属膜におけるめっき前処理とゲートしきい値電圧低下量との関係を示す特性図である。実施の形態１にかかる半導体装置の製造方法にしたがい、めっき前処理工程の一部の工程を省略した複数のＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例３とする）。具体的には、実施例３として、めっき前処理を異なるタイミングで終了した後、ステップＳ１７の工程を行わずにステップＳ１８を行った３つの試料を用意した。　　　
　めっき前処理を終了するタイミングについて、めっき前処理を含む無電解ＮｉＰめっき処理工程を説明しながら具体的に説明する。まず、実施例１と同様にステップＳ１３～Ｓ１６までの工程を行った。次に、５０℃の温度で５分間の脱脂処理を行い、おもて面電極１３の表面に付着している油脂性の汚れや異物を除去して清浄した。次に、酸溶液を用いて室温（ＲＴ：例えば２０℃）にて２．５分間のエッチング処理を行い、おもて面電極１３の表面の自然酸化膜を除去した。１つ目の試料は、この段階（図５に矢印Ａで示し、図６にエッチング後（Ａ）と示す）でめっき前処理を終了し、その後ステップＳ１８のアニールを行うことによりすべての処理を終了した。
　次に、硝酸（ＨＮＯ3）溶液を用いて室温にて４０秒間の酸洗浄（デスマット処理）を行い、エッチング処理によって生じた付着物（スマット）を除去した。２つ目の試料は、この段階（図５に矢印Ｂで示し、図６に酸洗浄後（Ｂ）と示す）でめっき前処理を終了し、その後ステップＳ１８のアニールを行うことによりすべての処理を終了した。次に、室温にて４０秒間のジンケートを行い、おもて面電極１３の表面のＡｌを亜鉛（Ｚｎ）に置換し、おもて面電極１３の表面に所望の結晶粒径を有するＺｎ膜を生成した。３つ目の試料は、この段階（図５に矢印Ｃで示し、図６にジンケート後（Ｃ）と示す）までのめっき前処理をすべて行い、その後ステップＳ１８のアニールを行うことによりすべての処理を終了した。
　次に、８０℃の温度で２７分間の無電解ＮｉＰめっき処理を行い（ステップＳ１７）、Ｚｎ膜をＮｉに置換し、おもて面電極１３の表面にＮｉを継続的に析出させることにより、第１金属膜２１としてＮｉＰめっき膜を形成した。次に、置換Ａｕめっき処理により、第１金属膜２１の表面に第２金属膜２２を形成した。比較として、この段階（図５に矢印Ｄで示し、図６にめっき後（Ｄ）と示す）までのすべての処理を行い、その後ステップＳ１８のアニールを行って処理を終了した４つ目の試料を作製した。そして、これら４つの試料について、ゲートしきい値電圧低下量ΔＶｔｈを算出した。その結果を図６に示す。ステップＳ１８の工程の条件、ＢＴ試験条件およびゲートしきい値電圧Ｖｔｈ測定条件は実施例１と同様である。図６には、上記比較例２（めっきなし・アニールなし）のゲートしきい値電圧低下量ΔＶｔｈを示す。
　図６に示す結果より、めっき後（Ｄ）の試料は、実施例１と同程度に、ゲートしきい値電圧Ｖｔｈの低下を抑制する効果が得られることが確認された。一方、エッチング後（Ａ）、酸洗浄後（Ｂ）およびジンケート後（Ｃ）の試料のゲートしきい値電圧低下量ΔＶｔｈは、比較例２のゲートしきい値電圧低下量ΔＶｔｈと同程度に大きく、めっき後（Ｄ）の試料と同程度の効果が得られないことが確認された。これにより、本発明にかかる半導体装置のゲートしきい値電圧Ｖｔｈの変動は、めっき前処理に依存しないことが確認された。
（実施例４）
　次に、第１金属膜２１の構成材料とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図７は、実施例４の無電解Ｃｕめっき処理条件を示す図表である。図８は、実施例４にかかる半導体装置の第１金属膜の構成材料とゲートしきい値電圧との関係を示す特性図である。実施の形態１にかかる半導体装置の製造方法にしたがい、第１金属膜２１としてＣｕめっき膜を形成したＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例４とする）。
　具体的には、まず、実施例１と同様にステップＳ１３～Ｓ１６までの工程を行った。次に、実施例３と同様に、めっき前処理として清浄、エッチング、酸洗浄およびジンケート（以下、第１ジンケートとする）を行った。このときのエッチング条件を５０℃の温度で５０秒間とし、酸洗浄条件を２１℃の温度で３０秒間とした。さらに、再度、硝酸溶液を用いて２１℃の温度で６０秒間の酸洗浄を行い、おもて面電極１３の表面に形成されたＺｎ膜を除去した。次に、２１℃の温度で４５秒間の第２ジンケートを行い、再度おもて面電極１３の表面にＺｎ膜を生成した。
　次に、６０℃の温度で６０分間の無電解Ｃｕめっき処理を行い（ステップＳ１７）、Ｚｎ膜をＣｕに置換し、おもて面電極１３の表面にＣｕを継続的に析出させることにより、第１金属膜２１としてＣｕめっき膜を形成した。その後、ステップＳ１８のアニールを行うことにより実施例４を作製した。そして、この実施例４について、ＢＴ試験前後（ゲート電極へのマイナス電圧印加前後）のゲートしきい値電圧Ｖｔｈを測定した。その結果を図８に示す。ステップＳ１８の工程の条件、ＢＴ試験条件およびゲートしきい値電圧Ｖｔｈ測定条件は実施例１と同様である。図８には、比較として、第１金属膜２１としてＮｉＰめっき膜を形成しためっき後（Ｄ）の実施例３のＢＴ試験前後のゲートしきい値電圧Ｖｔｈと、上記比較例２（めっきなし・アニールなし）のＢＴ試験前後のゲートしきい値電圧Ｖｔｈとを示す。
　図８に示す結果より、実施例４は、比較例２よりもゲートしきい値電圧低下量ΔＶｔｈが小さく、実施例３と同様にゲートしきい値電圧Ｖｔｈの低下を抑制する効果が得られることが確認された。これにより、本発明にかかる半導体装置のゲートしきい値電圧Ｖｔｈの変動は、第１金属膜２１の構成材料に依存しないことが確認された。
（実施例５）
　次に、第１金属膜２１の面積比率とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図９は、実施例５，９にかかる半導体装置の第１金属膜の面積比率とゲートしきい値電圧低下量との関係を示す特性図である。図１０は、実施例５にかかる半導体装置の第１金属膜の配置を示す平面図である。実施の形態１にかかる半導体装置の製造方法にしたがい、第１金属膜２１の面積比率を１０％以上とした複数のＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例５とする）。具体的には、実施例５として、第１金属膜２１の面積比率を１０％、２０％、３０％、４６％、７４％および９０％とした各試料を用意した。
　これらの試料の作製方法について具体的に説明する。上記ステップＳ１３～Ｓ１６の工程により形成される構成を備えた複数のＳｉＣチップを用意した。図１０（ｂ）に示すように、このＳｉＣチップにおいて、パッシベーション膜２３のソースパッドコンタクトホール２３ａに露出されるおもて面電極１３の露出面積はおもて面電極１３の表面積Ｓ１に対して４６％である。符号２４はゲートパッド、符号３１は活性領域であり、符号３２は耐圧構造部である。このため、各ＳｉＣチップにおいて、第１金属膜２１の上記の面積比率を得るためにソースパッドコンタクトホール２３ａの開口幅をそれぞれ変更した。
　具体的には、例えば、図１０（ａ）に示すように、第１金属膜２１の面積比率が４６％未満、例えば２０％である場合、ソースパッドコンタクトホール２３ａに露出されたおもて面電極１３を絶縁膜２５で選択的に覆うことにより、おもて面電極１３の露出面積を狭くした。また、図１０（ｃ），１０（ｄ）に示すように、第１金属膜２１の面積比率が４６％より大きく、例えば７４％や９０％である場合、パッシベーション膜２３をパターニングしてソースパッドコンタクトホール２３ａの開口幅を広げた。このように作製した実施例５について、ゲートしきい値電圧低下量ΔＶｔｈを算出した。その結果を図９に示す。ステップＳ１７，Ｓ１８の工程の条件、ＢＴ試験条件およびゲートしきい値電圧Ｖｔｈ測定条件は実施例１と同様である。図９には、比較として、上記比較例２（めっきなし・アニールなし）のゲートしきい値電圧低下量ΔＶｔｈを第１金属膜２１の面積比率０％として示す。
　図９に示す結果より、実施例５のゲートしきい値電圧低下量ΔＶｔｈは、比較例２のゲートしきい値電圧低下量ΔＶｔｈよりも小さく、かつ第１金属膜２１の面積比率を大きくするほどゲートしきい値電圧低下量ΔＶｔｈを小さくすることができることが確認された。例えば、実施例５において、第１金属膜２１の面積比率とゲートしきい値電圧低下量ΔＶｔｈとの関係は、第１金属膜２１の面積比率をｘとし、ゲートしきい値電圧低下量ΔＶｔｈをｙとしたときに、下記（１）であらわされる（図９において符号４１で示す曲線）。
　ｙ＝１．２５・ｌｎ（ｘ）－０．１０７　・・・（１）
（実施例６）
　次に、ステップＳ１８のアニールの雰囲気とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図１１は、実施例６にかかる半導体装置のアニールの雰囲気とゲートしきい値電圧低下量との関係を示す特性図である。実施の形態１にかかる半導体装置の製造方法にしたがって、ステップＳ１８のアニールの雰囲気を種々変更して複数のＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例６とする）。具体的には、実施例６として、Ｎ2ガス雰囲気、真空雰囲気およびＡｒ雰囲気においてステップＳ１８のアニールを行った３つの試料を用意した。
　Ｎ2ガス雰囲気においてアニールを行った試料の構成は実施例１と同様である。真空雰囲気またはＡｒ雰囲気においてアニールを行った試料の、ステップＳ１８のアニールにおける雰囲気以外の構成は、実施例１と同様である。そして、これらの試料について、それぞれゲートしきい値電圧低下量ΔＶｔｈを算出した。その結果を図１１に示す。図１１には、比較として、ステップＳ１８のアニールの雰囲気を水素（Ｈ2）雰囲気とした試料（以下、比較例３とする）のゲートしきい値電圧低下量ΔＶｔｈと、上記比較例１（めっきあり・アニールなし）のゲートしきい値電圧低下量ΔＶｔｈとを示す。
　図１１に示す結果より、比較例３のゲートしきい値電圧低下量ΔＶｔｈは、比較例１のゲートしきい値電圧低下量ΔＶｔｈと同程度に大きいことが確認された。これにより、Ｈ2雰囲気ではゲートしきい値電圧Ｖｔｈの低下を抑制する効果を得られないことが確認された。それに対して、実施例６のゲートしきい値電圧低下量ΔＶｔｈは、比較例１のゲートしきい値電圧低下量ΔＶｔｈよりも小さいことが確認された。これにより、Ｎ2ガス雰囲気、真空雰囲気およびＡｒ雰囲気においては、ゲートしきい値電圧Ｖｔｈの低下を抑制させる効果を得られることが確認された。
　また、Ｎ2ガス雰囲気においてアニールを行った試料は、ゲートしきい値電圧低下量ΔＶｔｈが最も小さいことがわかった。したがって、Ｎ2ガス雰囲気や、Ｎ2を含む混合ガス雰囲気においてステップＳ１８のアニールを行うのが好ましい。また、真空雰囲気またはＡｒガス雰囲気においてアニールを行った試料は、Ｎ2ガス雰囲気においてアニールを行った試料よりもゲートしきい値電圧低下量ΔＶｔｈが大きいが、真空雰囲気を用いることにより炉内の不純物を低減させることができ、Ａｒガス雰囲気においてアニールを行うより生産性を向上させることができるため、真空雰囲気やＡｒガス雰囲気においてステップＳ１８のアニールを行ってもよい。
（実施例７）
　次に、ステップＳ１８のアニール温度およびアニール時間とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図１２は、実施例７－１にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。図１３は、実施例７－２にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。実施の形態１にかかる半導体装置の製造方法にしたがって、ステップＳ１８のアニール温度およびアニール時間を種々変更して複数のＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例７とする）。
　具体的には、実施例７－１として、ステップＳ１８のアニール温度を２８０℃以上４５０℃以下の範囲内とし、アニール時間を０．５時間以上６時間以内とした複数の試料を用意し、ゲートしきい値電圧低下量ΔＶｔｈを算出した。実施例７－１のＢＴ試験条件は実施例１と同様である。その結果を図１２に示す。また、実施例７－２として、ステップＳ１８のアニール温度を２８０℃以上３３０℃以下の範囲内とし、アニール時間を０．５時間以上６時間以下の範囲内とした複数の試料を用意し、ゲートしきい値電圧低下量ΔＶｔｈを算出した。実施例７－２のＢＴ試験条件はＢＴ温度を１５０℃とし、ゲート電極への印加電圧を－１０Ｖとし、処理時間を１０分間とした。その結果を図１３に示す。
　図１２，１３の空欄部分においては、同図内の他のアニール温度とアニール時間との組み合わせにおけるゲートしきい値電圧低下量ΔＶｔｈに基づいて、当該他の組み合わせと同程度のゲートしきい値電圧低下量ΔＶｔｈが得られることが明らかであるため、ゲートしきい値電圧低下量ΔＶｔｈを算出していない。実施例７－１，７－２のステップＳ１８のアニール温度およびアニール時間以外の構成は実施例１と同様である。
　図１２，１３に示す結果より、アニール温度を１５０℃以上４５０℃以下の範囲内とし、アニール時間を０．５時間以上６時間以下とすることにより、従来よりもゲートしきい値電圧Ｖｔｈの低下を抑制することができることが確認された。好ましくは、図１２に示す結果において、ゲートしきい値電圧低下量ΔＶｔｈが例えばノーマリオンとなる電圧値である－４Ｖより小さいのがよい。また、図１３に示す結果において、ゲートしきい値電圧低下量ΔＶｔｈが例えば－０．０３Ｖより小さいのがよい。すなわち、図１２，１３に太枠で囲むように、アニール温度を３００℃以上４２０℃以下の範囲内とし、アニール時間を１時間以上３時間以下の範囲内とするのが好ましい。これにより、ノーマリオフを維持可能な程度にゲートしきい値電圧低下量ΔＶｔｈを抑えることができる。
　以上、説明したように、実施の形態１によれば、ＳｉＣ基板にＭＯＳＦＥＴの素子構造を形成した後、おもて面電極の表面に第１金属膜を形成し、さらにＮ2雰囲気などのアニールを行うことにより、ゲート電極へのマイナス電圧印加によってゲートしきい値電圧が低下することを抑制することができる。これにより、ゲートしきい値電圧を所望の設定値に近い状態で維持することができるため、半導体装置の信頼性を向上させることができる。また、実施の形態１によれば、第１金属膜の面積比率を大きくするほど、ゲートしきい値電圧の低下を抑制する効果を高くすることができる。
　また、実施の形態１によれば、ＳｉＣ基板にＭＯＳＦＥＴの素子構造を形成した後に、おもて面電極の表面に第１金属膜を形成することによりゲートしきい値電圧の低下を抑制することができるため、例えばＭＯＳＦＥＴの素子構造が形成されたＳｉＣチップ（ＳｉＣ基板）を入手した場合においても、本発明を適用することによりゲートしきい値電圧の低下を抑制する効果が得られる。
　また、実施の形態１によれば、ソースパッドコンタクトホールの開口幅を広げたり、おもて面電極の表面を絶縁膜で覆うことによっておもて面電極の露出面積を増減させて、第１金属膜の面積比率を調整することができる。このため、例えばＭＯＳＦＥＴの素子構造が形成されたＳｉＣチップを入手した場合においても、第１金属膜を容易に所望の面積比率にすることができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１４は、実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、おもて面電極１３を形成した（ステップＳ１３）後、パッシベーション膜を形成する（ステップＳ１４）前に、第１アニール（ステップＳ１９）を行う点である。第１アニールのアニール温度は、ステップＳ１８のアニール（以下、第２アニールとする）のアニール温度よりも高く、例えば３５０℃以上であってもよい。第１アニールのアニール温度以外の条件は、第２アニールと同様であってもよい。
（実施例８）
　次に、実施例８にかかる半導体装置のゲートしきい値電圧低下量ΔＶｔｈについて説明する。図１５は、実施例８にかかる半導体装置のゲートしきい値電圧低下量について示す特性図である。実施の形態２にかかる半導体装置の製造方法にしたがい、ＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例８とする）。実施例８は、ステップＳ１９の第１アニールを行う以外は実施例１と同様である。すなわち、実施例８においては、おもて面電極１３の形成後に第１アニールを行い、かつ第１金属膜２１の形成後に第２アニールを行っている。
　この実施例８について、ゲートしきい値電圧低下量ΔＶｔｈを算出した。その結果を図１５に示す。図１５には、第２アニールのみを行った実施例１のゲートしきい値電圧低下量ΔＶｔｈも示す。図１５に示す結果より、第１アニールと第２アニールとを両方行うことで、さらにゲート電極へのマイナス電圧印加後におけるゲートしきい値電圧低下量ΔＶｔｈをさらに小さくすることができることが確認された。
（実施例９）
　次に、第１金属膜２１の面積比率とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。実施の形態２にかかる半導体装置の製造方法にしたがい、第１金属膜２１の面積比率を４６％以上とした複数の実施例９－１，９－２を作製した。具体的には、実施例９－１，９－２として、第１金属膜２１の面積比率を４６％、７４％および９０％とした各試料を用意した。第１アニールは、３５０℃の温度で１時間とした。第２アニールは、３００℃の温度で３時間とした。第１金属膜２１の面積比率の調整方法は実施例５と同様である。
　そして、この実施例９－１，９－２について、ゲートしきい値電圧低下量ΔＶｔｈを算出した。その結果を図９に示す。実施例９－１のＢＴ試験条件は、ＢＴ温度を２００℃とし、ゲート電極への印加電圧を－２０Ｖとした。実施例９－２のＢＴ試験条件は、ＢＴ温度を１７５℃とし、ゲート電極への印加電圧を－１０Ｖとした。ゲートしきい値電圧Ｖｔｈの測定条件は実施例１と同様である。
　図９に示す結果より、実施例９－１，９－２においても、実施例５と同様に、第１金属膜２１の面積比率を大きくするほどゲートしきい値電圧低下量ΔＶｔｈを小さくすることができることが確認された。例えば、実施例９－１において、第１金属膜２１の面積比率とゲートしきい値電圧低下量ΔＶｔｈとの関係は、第１金属膜２１の面積比率をｘとし、ゲートしきい値電圧低下量ΔＶｔｈをｙとしたときに、下記（２）であらわされる（図９において符号４２で示す曲線）。
　ｙ＝１．９５６・ｌｎ（ｘ）＋０．０９７３　・・・（２）
　また、実施例９－２において、第１金属膜２１の面積比率とゲートしきい値電圧低下量ΔＶｔｈとの関係は、第１金属膜２１の面積比率をｘとし、ゲートしきい値電圧低下量ΔＶｔｈをｙとしたときに、下記（３）であらわされる（図９において符号４３で示す曲線）。
　ｙ＝０．８００７・ｌｎ（ｘ）＋０．０６３４　・・・（３）
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ｎドレイン領域となるＳｉＣ基板を用いてＭＯＳＦＥＴが構成されているが、ｎ-ドリフト層となるＳｉＣ基板を用いてＭＯＳＦＥＴが構成されていてもよい。また、上述した実施の形態では、ＳｉＣ－ＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、例えばＩＧＢＴなどのＭＯＳゲート構造を有するＭＯＳ型半導体装置に適用可能である。
　以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、ＳｉＣ半導体を用いたＭＯＳ型半導体装置に有用である。
　１　ＳｉＣ基板
　２　ｎ-エピタキシャル層
　３　ｐベース領域
　４　ｐエピタキシャル層
　５　ｎ++ソース領域
　６　ｐ+コンタクト領域
　７　ｎ打ち返し領域
　８　ゲート絶縁膜
　９　ゲート電極
　１０　層間絶縁膜
　１１　ＴｉＮ膜
　１２　Ｎｉ膜
　１３　おもて面電極
　１４　コンタクト金属膜
　１５　裏面電極
　２１　第１金属膜
　２２　第２金属膜
　２３　パッシベーション膜
　２３ａ　ソースパッドコンタクトホール
　２５　絶縁膜
　Ｓ１　おもて面電極の表面積
　Ｓ２　第１金属膜の表面積

Claims (9)

  1. 　炭化珪素基板のおもて面にゲート絶縁膜およびゲート電極からなる絶縁ゲート構造を形成する第１工程と、
    　前記炭化珪素基板のおもて面に、層間絶縁膜によって前記ゲート電極と絶縁された、アルミニウムまたはアルミニウム合金からなるおもて面電極を形成する第２工程と、
    　前記おもて面電極の表面に、ニッケル、ニッケル合金、銅、パラジウム、チタン、白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を２層以上積層してなる金属積層膜を形成する第３工程と、
    　前記第３工程後、窒素ガス雰囲気、窒素を含む混合ガス雰囲気、真空雰囲気またはアルゴンガス雰囲気のアニールを行う第４工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  2. 　前記第２工程後、前記第３工程前に、窒素ガス雰囲気、窒素を含む混合ガス雰囲気、真空雰囲気またはアルゴンガス雰囲気のアニールを行う第５工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第５工程のアニール温度は、前記第４工程のアニール温度よりも高いことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記第５工程のアニール温度は、３５０℃以上であることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 　前記第４工程のアニール温度は、１５０℃以上４５０℃以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 　前記第４工程のアニール温度は、３００℃以上４２０℃以下であることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　前記第３工程では、前記おもて面電極の表面の６０％以上９０％以下の範囲を覆う前記金属膜または前記金属積層膜を形成することを特徴とする請求項１～６のいずれか一つに記載の半導体装置の製造方法。
  8. 　炭化珪素基板のおもて面に設けられたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、
    　前記炭化珪素基板のおもて面に設けられ、層間絶縁膜によって前記ゲート電極と絶縁された、アルミニウムまたはアルミニウム合金からなるおもて面電極と、
    　前記おもて面電極の表面に、前記おもて面電極の表面の６０％以上の範囲を覆うように設けられた、ニッケル、ニッケル合金、銅、パラジウム、チタン、白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を２層以上積層してなる金属積層膜と、
    　を備えることを特徴とする半導体装置。
  9. 　前記おもて面電極の表面の９０％以下の範囲は、前記金属膜または前記金属積層膜によって覆われていることを特徴とする請求項８に記載の半導体装置。
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