JP2010182807A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体基板の一方の面側にめっき処理をおこなう際に、めっき液の汚染を防ぎ、他方の面側に不均一なめっき層が析出するのを防ぎながら、一方の面側に低いコストで安定しためっき層を形成する。
【解決手段】半導体基板に上の一方の面に電極を形成し、他方の面に電極を形成し、他方の面の電極上に硬化型樹脂を塗布し、硬化型樹脂上にフィルムを貼り付けて硬化型樹脂を硬化させる。そのあと一方の面の電極上にめっき処理行い、めっき処理後、フィルムを硬化型樹脂とともに剥離する。
【選択図】図１

Description

この発明は、半導体装置の製造方法に関し、特に、半導体装置としてのパワー半導体素子のおもて面側と裏面側とに電極を有し、おもて面側の電極の表面にめっき層が設けられた半導体装置の製造方法に関する。
一般に、電力変換装置などに用いられるパワー半導体装置としては、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのスイッチング動作をおこなう素子と、これらの素子と組み合わせて使用されるＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）などがある。
ＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを有するパワー半導体素子である。
ＩＧＢＴの構造について説明する。以下において、ｎまたはｐを冠した半導体（領域）は、それぞれ電子，正孔が多数キャリアであることを指すものとする。また，ｎ＋やｎ−などのように、ｎやｐに付した「＋」または「−」の記号は，それぞれそれらが付されていない半導体（領域）の不純物濃度よりも不純物濃度が高いまたは低いことを示すものとする。
ＩＧＢＴには、パンチスルー（Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ 以下ＰＴ）型，ノンパンチスルー（Ｎｏｎ ＰｕｎｃｈＴｈｒｏｕｇｈ 以下ＮＰＴ）型，フィールドストップ（Ｆｉｅｌｄ Ｓｔｏｐ 以下ＦＳ）型などの構造がある。
ＰＴ型ＩＧＢＴは、ｐ＋半導体基板の表面に、ｎ＋バッファ層とｎ−活性層をエピタキシャル成長させたエピタキシャル基板を用いたものである。たとえば、耐圧が６００Ｖクラスのパワー半導体素子（ＩＧＢＴ）の場合、活性層の厚さは１００μｍ程度であり、ｐ＋半導体基板を含む総厚さは２００〜３００μｍ程度になる。
このような、ＰＴ型ＩＧＢＴは、エピタキシャル基板を用いて作製されるためコストが高い。
このほかに、ＮＰＴ型ＩＧＢＴやＦＳ型ＩＧＢＴを、フローティングゾーン基板（以下、ＦＺ基板という）を用いて作製する方法が知られている。ＦＺ基板は、フローティングゾーン法により作製された半導体インゴットから切り出されたものである。これらのＩＧＢＴにおいては、基板の裏面側に低ドーズ量で、浅いｐ＋コレクタ層が形成される。
次に、ＮＰＴ型ＩＧＢＴの構造について説明する。図５は、ＮＰＴ型ＩＧＢＴの構造を示す断面図であり、ＦＺ基板を用いて作製されている。
図５において、１はｎ型のＦＺ基板であって、ｎ−ドリフト層である。ｎ−ドリフト層は、活性層としての機能を果たす。２はｐ＋ベース領域、３はｎ＋エミッタ領域、４はゲート酸化膜、５はゲート電極、６はエミッタ電極、７は層間絶縁膜である。
ｐ＋ベース領域２は、ｎ−ドリフト層（ＦＺ基板）１の表面に選択的に設けられており、ｐ＋ベース領域２の表面には，選択的にｎ＋エミッタ領域３が設けられている。
ＦＺ基板１のｎ＋エミッタ領域が設けられた側をＦＺ基板１のおもて面とし、基板１のおもて面側の表面には、ゲート酸化膜４を介してゲート電極５が設けられている。ゲート電極５の上には、層間絶縁膜７が設けられている。エミッタ電極６は、ｐ＋ベース領域２およびｎ＋エミッタ領域３に接するように設けられており、層間絶縁膜７によってゲート電極５から絶縁されている。
また、ＦＺ基板１の前記おもて面とは反対側の面を裏面とし、ＦＺ基板１の裏面側にはｐ＋コレクタ層８およびコレクタ電極９が設けられている。
次に、ＦＳ型ＩＧＢＴの構造について説明する。図６は、ＦＳ型ＩＧＢＴの構造を示す断面図であり、図５と同様にＦＺ基板を用いて作成されている。
図６において、１はｎ型のＦＺ基板であって、ｎ−ドリフト層である。ｎ−ドリフト層は、活性層としての機能を果たす。２はｐ＋ベース領域、３はｎ＋エミッタ領域、４はゲート酸化膜、５はゲート電極、６はエミッタ電極、７は層間絶縁膜である。それぞれの位置関係は図５と同じであるので説明は省略する。
図６の図５との違いは、ＦＺ基板１の裏面側において、ｎ−ドリフト層（ＦＺ基板）１とｐ＋コレクタ層８の間に，ｎバッファ層１０が設けられている点である。
このようにＮＰＴ型ＩＧＢＴおよびＦＳ型ＩＧＢＴは、ＦＺ基板１を用いて作製されるため、ＰＴ型ＩＧＢＴより基板の総厚さが大幅に薄くなる。具体的には、ＦＳ型ＩＧＢＴの場合、基板の総厚さが８０〜２００μｍとなる。
たとえば、耐圧が６００Ｖクラスのパワー半導体素子の場合、ＦＺ基板１の総厚さが１００μｍ程度である。また、正孔の注入率を制御することができるため、ライフタイム制御をおこなわなくても高速スイッチングをおこなうことができる。また、ＦＺ基板はエピタキシャル基板よりも安価なため、ＦＺ基板を用いたパワー半導体素子は、エピタキシャル基板を用いたパワー半導体素子よりコストが低くなる。
次に、ＦＳ型ＩＧＢＴの製造方法について説明する。図７は、ＦＳ型ＩＧＢＴの製造方法の工程の一例を示すフローチャートである。
まず，ＦＺ基板１のおもて面側に図６に示したｐ＋ベース領域２、ｎ＋エミッタ領域３、ゲート酸化膜４、ゲート電極５、エミッタ電極６、層間絶縁膜７などを形成する（ステップＳ３０１）。以下これらの構成を表面構造と総称する。
ついでＦＺ基板１の裏面側を研削（バックグラインド）し、ＦＺ基板１の厚さを薄くする（ステップＳ３０２）。一例を挙げると、６００μｍのＦＺ基板１を１２０μｍ程度まで研削する。そして、研削によって生じたひずみなど基板表面のダメージを除去するため、ＦＺ基板１の裏面側をエッチングにより除去する。エッチングによってたとえば２０μｍ除去する。エッチングは、湿式エッチング，ドライエッチングのどちらでもよいが、ここでは湿式エッチングを行う（ステップＳ３０３）。
ついで、エッチングが完了し清浄なＦＺ基板１の裏面側に２種類のイオンを順次注入する（ステップＳ３０４）。イオン注入後、活性化のための熱処理をおこなうことで、ｎバッファ層１０とｐ＋コレクタ層８とを形成する（ステップＳ３０５）。
ついで，ｐ＋コレクタ層８の表面に金属を蒸着またはスパッタにて積層してコレクタ電極９を形成する（ステップＳ３０７）。ｐ＋コレクタ層の表面に積層される金属層は、たとえば、アルミニウム，チタン，ニッケル，金を順に積層したものである。この金属層の積層に先立って、ｐ＋コレクタ層８の表面層に形成された自然酸化膜を希フッ酸で除去するとよい（ステップＳ３０６）。
金属層のうち、アルミニウム層は、シリコンを０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下の含有率で含有するアルミニウムシリコン層であるとよい。
これは、アルミニウムスパイクを防止するためである。アルミニウムスパイクは、アルミニウム層の形成時やアルミニウム層形成後の熱処理時に、下地の半導体基板（シリコン）にアルミニウム層からアルミニウムが侵入して形成される。このアルミスパイクが、ＦＳ型ＩＧＢＴの裏面側のｎバッファ層１０とｐ＋コレクタ層８のｐｎ接合を突き破ると、ＦＳ型ＩＧＢＴの漏れ電流を増大させるなど電気的特性に不具合が発生する。
アルミニウム層を、シリコンを含有したアルミニウムシリコン層とすることで、下地の半導体基板に伸びるアルミスパイクを防止することができる。また、チタン層は、その上層であるニッケルがアルミニウム層（アルミニウムシリコン層）へ拡散するのを防止する。そして、ニッケル層は、図６には図示していない外部端子をはんだ接合するために設けられ、その上層である金層は、ニッケル層の酸化を防止する。
パワー半導体装置（チップ）を実装する際は、絶縁基板上の回路パターンや板状の導体（以下、外部端子と総称する）などに接続される。たとえば、パワー半導体素子の裏面側のコレクタ電極をはんだ接合によって外部端子と接続し、おもて面側のエミッタ電極にアルミワイヤを用いたワイヤボンディングによって外部端子と接続していた。
モジュールパッケージの高密度実装化，電流密度の向上，スイッチング速度の高速化のための配線容量低減，半導体素子の冷却効率の向上などのため、おもて面側の電極をはんだ接合によって外部端子と接合する方法が提案されている。
パワー半導体素子と外部端子との接続にワイヤボンディングではなく、はんだ接合を用いることよって、ワイヤボンディングにおいてワイヤの取り回しに必要とした空間を削除することができ、モジュールパッケージの容積を極小化することができる。また、パワー半導体素子と外部端子との接続部の配線容量を極小化することができる。
また、ワイヤボンディングでは、ボンディングワイヤが抵抗を有することから、ボンディングワイヤに流す電流が制限されていたが、はんだ接合では電流密度を向上させることができる。
さらに、パワー半導体素子に接合された外部端子（たとえば銅板）を冷却水などで直接冷却することも可能となり、半導体素子の冷却効率を大幅に改善することができる。
このように、パワー半導体素子のおもて面側の電極と外部端子とをはんだで接合するためには，おもて面側の電極の表面にはんだ濡れ性のよい金属層（たとえばニッケル）を設ける必要がある。はんだ濡れ性のよい金属層をめっきで形成することが知られている（特許文献１）。
パワー半導体素子の製造工程において、半導体基板のおもて面側にめっきによる金属層を形成する際、無電解めっき法を用いることができる。無電解めっきをおこなう場合、半導体基板を切断してパワー半導体素子に個片化するためのダイシングラインにおいて半導体基板の表面が露出していると、基板のおもて面側と同電位のダイシングライン表面にもめっき層が成長する。さらに、パワー半導体素子が生成されない半導体基板（ウェハ）の外周にもめっき層が成長する。また、半導体基板の裏側にまでめっき層が成長する可能性がある。このように、半導体基板の外周部や裏面にもめっき層が形成されると、半導体基板のおもて面側に形成されるめっき層にばらつきが生じるという問題がある。
このようなばらつきを抑制するために、半導体基板のダイシングラインや側面を、絶縁膜や樹脂で覆う方法が提案されている（特許文献２，特許文献３）。
半導体基板のおもて面側のダイシングラインや側面を絶縁膜や樹脂で覆っても、たとえば、無電解ニッケルめっきの前処理でおこなうダブルジンケート処理における鉛置換処理後の洗浄が不十分なために残る亜鉛の残査や、無電解めっき液中の浮遊物などが核になって、無電解めっき液に対して活性化されていない半導体基板の裏面側にめっきが施される可能性がある。
そして、このように本来意図しない箇所に異常析出されためっき層（たとえばニッケル）が、無電解めっき液中における半導体基板の揺動によって、基板の裏面側の電極から剥離して無電解めっき液中に落下することがある。この落下したニッケルが核になって、めっき槽内でニッケルの連続的な析出が始まってしまう。これによって、めっき液中のニッケル濃度が低下してしまう。
無電解めっきにおいては、事前に測定した析出レートに基づいて、所望のめっき層の厚さを得るためのめっき処理時間を決定している。しかしながら、めっき液中の濃度が変わってしまうと、めっき層の析出レートが変わってしまい、あらかじめ決定しためっき処理時間では、所望のめっき層の厚さが得られなくなる。したがって、めっき液中にニッケルが落下した場合、めっき槽を洗浄し、めっき液を入れ替えなければならない。
このため、半導体素子のおもて面側のみにめっきを施す方法として、めっき液が基板の裏面側に回り込まないような構造の専用治具によって、半導体基板を固定してめっきをおこなう方法が提案されている。また、別の方法として、半導体基板の裏面や側面など、めっきを形成しない部分にレジストを塗布することで保護膜を形成して、その後に無電解めっきをおこなう方法が提案されている。
あるいは、半導体基板の被処理面とは反対側の面に接着剤液を塗布し、この接着剤液を予備乾燥させて流動性を低減させ、接着層としての形状維持を可能とした後、サポートプレートを貼り付ける方法が提案されている（特許文献４，特許文献５）。
あるいは、半導体ウェハの被処理面とは反対側の面を保護するテープであって、テープの基材の片面に粘着材層が形成されているものであり、この粘着材層は光を受けることにより気体を発生する気体発生剤を含有するテープを用いて支持基板を貼り付けて半導体ウェハの保護に使用する方法が提案されている（特許文献６）。
あるいは、半導体ウェハの被処理面とは反対側の面に接着層を形成し、ついで光吸収剤と熱分解性樹脂を含む光熱変換層が予め形成されたガラス等の光透過性支持体を接着層で半導体ウェハに貼り付ける方法が提案されている（特許文献７）。
特開２００５−１９７９８号公報 特開２００６−１５６７７２号公報 特許第３８３１８４６号公報 特開２００５−１９１５５０号公報 特開２００７−３１７９６４号公報 特願２００３−１７３９９３号公報 特開２００４−６４０４０号公報
しかしながら、半導体基板の厚さが、たとえば８０〜２００μｍ程度と薄いと、それまでの工程で半導体基板に反りが生じている。めっき液が半導体基板の裏面側に回り込まないような構造の専用治具に挟み込んで半導体基板を固定する場合、薄い半導体基板に反りが生じていると、専用治具に挟み込んで取り付ける際に、半導体基板が割れたり欠けたりする可能性がある。このため、挟み込む作業は自動化が難しく、作業員による手作業となる。このため、時間と手間がかかり、大量生産することができないといった問題がある。
また、保護膜としてレジストを塗布する方法においては、半導体基板の裏面側に先に形成された電極としての金属層とレジストとの密着性が低い。このため、８０℃前後の温度でめっきをおこなう無電解ニッケルめっき処理において、レジストが半導体基板から剥離してしまう。さらに、レジスト中の有機溶剤などの成分がめっき液中に溶解し、めっき液を汚染することがある。めっき液が有機溶剤などで汚染されると、めっき層とその下地の層との密着不良や、めっき層のふくれ、めっき層の不析出、析出速度の遅延、めっき表面の光沢ムラや白濁、めっきの異常析出などの問題があるため、汚染されためっき液の交換とめっき槽の洗浄が必要となる。また、レジストは高価であるためパワー半導体素子の製造コストが高くなるという問題がある。さらに、半導体基板が２００μｍ以下と薄い場合、レジストを用いて保護膜を形成すると、レジストを硬化させたときに発生する応力によって半導体基板が反ってしまい半導体基板の自動搬送が困難であるといった問題がある。
これらの課題は、無電解ニッケルめっきに限らず、金めっきなど、他の金属についても同様にいえる。
また、半導体基板の被処理面とは反対側の面に接着剤液を塗布し、この接着剤液を予備乾燥させて流動性を低減させ、接着層としての形状維持を可能とした後、サポートプレートを貼り付ける方法では、次の問題がある。すなわち、サポートプレートを半導体基板から剥離させる工程で接着層をアルコールで溶解させる必要があるため、サポートプレートには非接着面から接着面に通じる小さな孔が全面に形成されている。この構成を無電解めっきに適用すると、無電解めっき工程では、強酸である硝酸や，強アルカリである水酸化ナトリウム溶液を用いるため、前記孔を通じて薬液が接着層に達してしまう。このような薬液に触れた接着層は溶解して接着力を失い、サポートプレートが剥離してしまい、また、めっき液を汚染してしまう。
また、半導体基板の被処理面とは反対側の面にテープを貼って半導体基板の裏面に支持基板を貼り付けて半導体基板の裏面を保護する方法には、次の問題がある。すなわち、テープは、基材の両面に粘着材層が形成されており、この粘着材層のうち、半導体基板に貼り付ける側の粘着材層は光を受けることにより気体を発生する気体発生剤を含有するテープである。このように、気体発生剤を含有するテープを用いて支持基板を貼り付けて使用するため、無電解ニッケルめっきや無電解金めっきを行うためにめっき槽に浸漬すると、めっき液の温度が７０〜９０℃であるため、気体発生材が温度に反応してめっき処理中に気体が発生し、前記支持基板が剥離してしまう。
また、半導体基板の被処理面とは反対側の面に接着層を形成し、接着層を介して半導体基板に光透過性の支持体を貼り付けて、半導体基板の裏面を保護する方法には、次の問題がある。すなわち、接着層から光透過性支持体を剥離するために、光透過性支持体の接着面には、予め光吸収剤と熱分解性樹脂を含む光熱変換層が形成されている。また、光透過性支持体にはガラスが用いられる。この方法では、光透過性支持体の価格が高いこと，光熱変換層をガラスに形成するコストが高いこと，光透過性支持体をリサイクルする場合にも分解した光熱変換層をクリーニングするコストが高いこと、などから、総じて製造コストの上昇を招く。また、半導体基板に残る接着層は、光透過性支持体を剥離した後にピールテープ等で別途剥離する必要がある。
この発明は，上述した従来のめっき方法における問題点を解決して，基板の一方の面側にめっき処理をおこなう際に、めっき液の汚染を防ぎ、また、基板の他方の面側に不均一なめっき層が析出するのを防ぎながら、基板の一方の面側に低いコストで安定しためっき層を形成することができる半導体装置の製造方法を提供することを目的とする。
前記の課題を解決するため、この発明は、半導体基板に半導体素子を形成する素子形成工程と、前記第１の主面にアルミニウムを主成分とする第１の電極を形成する工程と、前記第２の主面に第２の電極を形成する工程と、前記第２の電極上に硬化型樹脂を塗布する工程と、前記硬化型樹脂上にフィルムを貼り付ける工程と、前記フィルムを貼り付けた後、前記硬化型樹脂を硬化させる工程と、前記第１の電極上にめっき処理を施す工程と、前記めっき処理後、前記フィルムを前記硬化型樹脂とともに前記第２の電極から剥離する工程を含むことを特徴とするものである。
また、硬化後の硬化型樹脂と前記第２の電極との間の密着力より、硬化後の硬化型樹脂と前記フィルムとの間の密着力が大きい方がよく、その場合、前記フィルムを前記硬化型樹脂に貼り合せる前に、前記フィルムの前記硬化型樹脂に貼り合せる面に、あらかじめ、前記硬化型樹脂との密着性を高める処理を行うとよい。この密着性を高める処理を行う工程は、前記フィルムの前記硬化型樹脂に貼り合せる面にコロナ放電を行えばよい。
また、前記フィルムは、前記半導体基板の反り形状に追従して変形可能な剛性のものを用いるとよい。
この発明は、基板の一方の面側にめっき処理をおこなう際に、めっき液が汚染されるのを防ぐことができる。また、基板の他方の面側に不均一なめっきが析出するのを防ぎながら、基板の一方の面側に，低いコストで，安定しためっき層を形成することができる。
以下にこの発明を、図に示す実施例に基づいて説明する。
図１は、本発明による半導体装置の製造方法の工程を示すフローチャートである。この製造方法では、たとえば、図２に示すＦＳ型ＩＧＢＴを製造する。
まず、図２において、図６と同様の構成には同一の符号を付して重複する説明を省略する。図２において、１はｎ型のＦＺ基板であって、ｎ−ドリフト層である。ｎ−ドリフト層は、活性層としての機能を果たす。２はｐ＋ベース領域、３はｎ＋エミッタ領域、４はゲート酸化膜、５はゲート電極、６はエミッタ電極、７は層間絶縁膜である。これらは、基板１のおもて面側に形成された表面構造である。
エミッタ電極６は、この実施例ではアルミニウムを主成分とする金属膜で形成される。アルミニウム合金としては、たとえばアルミニウムシリコン（ＡｌＳｉ）を用いる。アルミニウムシリコンはシリコン（Ｓｉ）を０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下の含有率で含んでいる。アルミニウムスパイクは、アルミニウム層の形成時やアルミニウム層形成後の熱処理時に、下地の半導体基板（シリコン）にアルミニウム層からアルミニウムが侵入して形成される。このアルミスパイクが、ＦＳ型ＩＧＢＴのｐ＋ベース領域２とｎ＋エミッタ領域３に達すると、ＦＳ型ＩＧＢＴの電気的特性に不具合が発生する。
エミッタ電極としてシリコンを含有したアルミニウムシリコン層を用いることで、エミッタ電極としてのアルミニウムシリコン層とＦＺ基板との密着性が向上し、下地の半導体基板に伸びるアルミスパイクを防止することができる。
この、アルミニウムシリコンからなるエミッタ電極６は、蒸着法またはスパッタ法で形成される。また、エミッタ電極６の表面には、ニッケルめっき層１１と，金めっき層１２とが設けられている。ＦＳ型ＩＧＢＴとしては、ニッケルめっき層１１と金めっき層１２まで含めてエミッタ電極であるが、説明の都合上、エミッタ電極６（アルミニウムシリコン層）とニッケルめっき層１１、金めっき層１２とを区別して説明する。また、ニッケルめっき層１１、金めっき層１２の形成方法については、この後詳しく説明する。
一方、ＦＺ基板１の裏面側には、ｐ＋コレクタ層８、ｎ−ドリフト層（ＦＺ基板）１とｐ＋コレクタ層８との間のｎバッファ層１０、コレクタ電極９が設けられている。
コレクタ電極９の層構成については、図示を省略するが、ｐ＋コレクタ層８の表面に、たとえば、アルミニウム，チタン，ニッケル，金を順に積層したものである。この金属層の積層に先立って、ｐ＋コレクタ層８の表面層に形成された自然酸化膜を希フッ酸で除去するとよい。
金属層のうち、アルミニウム層は、シリコンを０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下の含有率で含有するアルミニウムシリコン層であるとよい。
これは、アルミニウムスパイクを防止するためである。アルミニウムスパイクは、アルミニウム層の形成時やアルミニウム層形成後の熱処理時に、下地の半導体基板（シリコン）にアルミニウム層からアルミニウムが侵入して形成される。このアルミスパイクが、ＦＳ型ＩＧＢＴの裏面側のｎバッファ層１０とｐ＋コレクタ層８のｐｎ接合を突き破ると、ＦＳ型ＩＧＢＴの漏れ電流を増大させるなど電気的特性に不具合が発生する。
アルミニウム層を、シリコンを含有したアルミニウムシリコン層とすることで、下地の半導体基板に伸びるアルミスパイクを防止することができる。
また、蒸着法またはスパッタ法で形成されるコレクタ電極の金属層のうちニッケル層は膜応力が強いいため、この応力を抑制すべく比較的薄く形成される（たとえば０．７μｍ程度）。このニッケル層は、その上層の金層とともに、実装時のはんだ付け工程で、はんだに溶融してしまう。はんだとアルミニウム層（アルミニウムシリコン層）とは密着性が乏しいため、アルミニウム層とニッケル層との間にチタン層を設けている。そして、ニッケル層は、図６には図示していない外部端子をはんだ接合するために設けられ、その上層である金層は、ニッケル層の酸化を防止する。
なお、アルミニウム層は省略されることもある。
コレクタ電極９としての金属層は、蒸着法で形成される。スパッタ法で形成してもよい。コレクタ電極９は、ＦＺ基板１の裏面一面に形成すればよいため、パターニングが不要である。したがって、複数の金属膜を連続して形成することができるため、蒸着法あるいはスパッタ法を適用することで、生産性を向上させることができる。
つぎに、図１を用いて半導体装置の製造方法について説明する。図１は、本発明の半導体装置の製造方法の工程を示すフローチャートである。図３は、図１のフローチャートにおけるステップに対応した工程を順に示す断面図である。
図１において、ＦＺ基板１のおもて面側に図２に示したｐ＋ベース領域２、ｎ＋エミッタ領域３、ゲート酸化膜４、ゲート電極５、エミッタ電極（第１の電極）６、層間絶縁膜７などの表面構造を形成する（ステップＳ１０１）。
ついでＦＺ基板１の裏面側を研削（バックグラインド）し、ＦＺ基板１の厚さを薄くする（ステップＳ１０２）。一例を挙げると、６００μｍのＦＺ基板１を１２０μｍ程度まで研削する。
そして、研削によって生じたひずみなど基板表面のダメージを除去するため、ＦＺ基板１の裏面側をエッチングにより除去する。エッチングによってたとえば２０μｍ除去する。エッチングは、湿式エッチング，ドライエッチングのどちらでもよいが、ここでは湿式エッチングを行う（ステップＳ１０３）。
ステップＳ１０３においては、スピンエッチャーを用い、基板１のおもて面側がエッチングのダメージを避けている。エッチャントには、硝酸と硝酸とを主成分とする混酸を使用する。
ここまでの工程が完了した断面図が図３のステップS101〜S103である。図３において、ｐ＋ベース領域２、ｎ＋エミッタ領域３、ゲート酸化膜４、ゲート電極５は図示を省略している。
ついで、エッチングが完了し清浄なＦＺ基板１の裏面側に２種類のイオンを順次注入する（ステップＳ１０４）。イオン注入後、活性化のための熱処理をおこなうことで、半導体基板１の裏面側にｎバッファ層１０とｐ＋コレクタ層８とを形成する（ステップＳ１０５）。
そして，ｐ＋コレクタ層８の表面に形成された自然酸化膜を希フッ酸で除去する（ステップＳ１０６）。
つぎに、ｐ＋コレクタ層８の表面に金属を蒸着またはスパッタにて積層してコレクタ電極（第２の電極）９を形成する（ステップＳ１０７）。ｐ＋コレクタ層の表面に積層される金属層は、たとえば、アルミニウム，チタン，ニッケル，金を順に積層したものである。
金属層のうち、アルミニウム層は、シリコンを０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下の含有率で含有するアルミニウムシリコン層であるとよい。シリコンを含有することで、下地の半導体基板に伸びるアルミスパイクを防止することができる。また、チタン層は、その上層であるニッケルがアルミニウム層（アルミニウムシリコン層）へ拡散するのを防止する。そして、ニッケル層は、図３には図示していない外部端子をはんだ接合するために設けられ、その上層である金層は、ニッケル層の酸化を防止する。
ここまでの工程が完了した断面図が図３のステップS104〜S107である。図３において、ｐ＋コレクタ層８、ｎバッファ層１０、ならびに、コレクタ電極９の詳細な層構成は図示を省略している。
次に、コレクタ電極９の表面に、硬化型樹脂１４を塗布する。硬化型樹脂は、ここでは紫外線硬化型の樹脂を用いた。以下、硬化型樹脂１４を紫外線硬化型樹脂１４Ａとして説明する。まず、紫外線硬化型樹脂１４Ａをスピンコート法により、厚さが、たとえば３５μｍとなるように塗布する（ステップＳ１０８）。ここで、紫外線硬化型樹脂１４Ａとしては、たとえば、ＮＯＲＬＡＮＤ社製ＵＶ硬化型接着剤，ＥＭＩ社製ＵＶ硬化型接着剤，Ｅｌｅｃｔｒｏ-Ｌｉｔｅ社製ＵＶ硬化型接着剤などがある。
次に、未硬化の紫外線硬化型樹脂１４Ａの表面に裏面保護フィルム１５を貼り合せる（ステップ１０９）。裏面保護フィルム１５として、厚さが１０μｍ〜５０μｍの紫外線透過性のフィルムである。たとえば、芳香族ポリアミドフィルムやポリフェニレンサルファイド（ＰＰＳ）フィルム、ポリイミドフィルム、ポリエチレンテレフタレート（ＰＥＴ）フィルムである。これらのフィルムには、めっき液に対する耐薬品性や、めっき液の温度への耐熱性が必要である。
芳香族ポリアミドフィルム、ポリフェニレンサルファイドフィルム、ポリイミドフィルムは、耐熱性、耐薬品性があるため、本発明を適用するのに適している。特にポリイミドフィルムは、耐熱性・耐薬品性に優れており、本発明を適用するのに好適である。
ポリエチレンテレフタレートフィルムは、上記の他のフィルムに比べると安価であるが、耐熱性・耐薬品性が若干劣る。めっき液への浸漬時間が短く、フィルム内部へ薬液が浸透しても硬化性樹脂に達しない範囲では適用可能である。たとえば、めっき層が薄く、めっき液への浸漬が短時間の場合には、安価なポリエチレンテレフタレートフィルムを適用することができる。ここで、ポリエチレンテレフタレートフィルムの厚さを厚くすれば、薬液が浸透して硬化性樹脂に達するまでの時間を長くすることはできるが、後述するように、フィルムの剛性が高くなってしまい、半導体基板との貼り合わせが難しくなる。
次に、裏面保護フィルム１５の硬化型樹脂１４と貼り合せた面とは反対側から紫外線照射して、紫外線硬化型樹脂１４Ａを硬化させる（ステップＳ１１０）。紫外線硬化型樹脂１４Ａが硬化することによって、コレクタ電極９と裏面保護フィルム１５とが紫外線硬化型樹脂１４Ａを介して密着する。
ここで、紫外線硬化型樹脂について説明する。紫外線硬化型の樹脂は、ウレタン系オリゴマーやアクリル系オリゴマーを主成分とする。ウレタン系モノマーやアクリル系モノマーを添加して硬化前の樹脂の粘度を調整している。そして、紫外線の照射によって硬化を行うために、光重合開始剤が添加されている。
紫外線硬化型樹脂１４Ａは，非常に短時間でオリゴマーとモノマーとの架橋反応を完了させることができる。上記のように３５μｍ程度の膜厚であれば、２００ｍＷ／ｃｍ2の紫外線強度で，１０秒程度の照射をおこなえばよい。
そして、半導体基板１のおもて面側のエミッタ電極６の表面に、無電解めっき法によりめっき処理をおこない、ニッケルめっき層１１と，金めっき層１２とを積層する（ステップＳ１１１）。ステップＳ１１１において、無電解めっきを行うことにより、ニッケルめっき層１１と金めっき層１２が、半導体基板１のおもて面側のエミッタ電極上に順次析出する。ニッケルめっき層１１はたとえば５μｍ、金めっき層１２はたとえば０．０３μｍである。
ニッケルめっき層は、実装時のはんだ付け工程で、はんだに溶融するが、コレクタ電極を形成する金属層のニッケル層に比べて厚く、実装工程におけるはんだ付け後に、ニッケルめっき層がたとえば２μｍ程度残るように工程が設計される。この工程の設計は、たとえば、ニッケルめっき層の析出速度などから、所望のニッケルめっき層の厚さを得るための処理時間などである。このため、はんだ付け工程でニッケルめっき層がはんだに溶融しても、ニッケルめっき層のすべてが溶融することはなく、はんだが密着性の低いアルミニウム層に達することはない。
ここまでの工程が完了した断面図が図３のステップS108〜S111である。
なお、上記の例ではステップＳ１１１において、無電解めっき法によりめっき処理を起こっているが、これに限るものではない。たとえば、電解めっき法によりめっき処理をおこなってもよい。電解めっきは、めっき液との間で電流を流すための電極が接触している部分にめっき層が形成される。コレクタ電極６の形成後に、おもて面側に電解めっきのための電極として、半導体基板のおもて面側にスパッタ法などでＵＢＭ（Ｕｎｄｅｒ Ｂａｒｒｉｅｒ Ｍｅｔａｌ）層を形成する。ＵＢＭ層としては、チタン，ニッケル，クロム，銅等である。次いで、レジストを塗布し、おもて面側のめっき層を形成したくない部分にパターニングでレジストを残す。ここで、コレクタ電極側に硬化型樹脂を塗布し、裏面保護フィルムを密着させ、硬化型樹脂を硬化させる。次いで、ＵＢＭ層を電極として電解めっきを行い、所望の厚さのめっき層（電解ニッケルめっき層，電解金めっき層など）を形成する。ついで、おもて面のレジスト剥離し、めっき層以外のＵＢＭ層をエッチングで除去する。
ここで、ＵＢＭ層は蒸着法やスパッタ法で形成されるため、半導体基板の側面にもＵＢＭ層が形成され、コレクタ電極と導通する場合がある。このまま、コレクタ電極の保護をせずに電解めっきの工程に進むと、コレクタ電極上に意図しない電解めっき層が形成されてしまう。
しかしながら、電解メッキ工程に進む前に、コレクタ電極側を硬化型樹脂層ならびに裏面保護フィルムで覆っているため、コレクタ電極はめっき液に触れることがない。このため、コレクタ電極６上に意図しないめっき層の析出を防ぐことができる。
なお、硬化型樹脂層の形成ならびに裏面保護フィルムを貼り合わせる工程、硬化型樹脂の硬化工程は、電解めっき工程の前であればよい。たとえば、ＵＢＭ層の形成前や、おもて面へのレジスト塗布の前などでもよい。ただし、おもて面側の工程の連続性などを勘案すると、電解めっき工程の前に行うのが効率的である。
紫外線硬化型樹脂１４Ａの硬化時、半導体基板を大きく反らせるような内部応力が生じる場合がある。この場合、紫外線硬化型樹脂１４Ａに裏面保護フィルム１５を貼り付けて紫外線を照射して紫外線硬化型樹脂１４Ａを硬化させたあと、アニール（熱処理）を行って、応力緩和を行う。アニールは、たとえば３５０℃以下で行う。表面構造の保護膜として使用しているポリイミド膜のキュア温度（３５０℃）より高い温度でアニールすると、ポリイミドの内部応力が変わり，半導体基板に反りが生じるためである。
次に、裏面保護フィルム１５にピールテープを貼り、ピールテープを剥がすことで、接着層である紫外線硬化型樹脂１４Ａと裏面保護フィルム１５とを基板１の裏面側から同時に剥離する（ステップＳ１１２）。
ここまでのステップで、第１の電極であるエミッタ電極８の表面にニッケルめっき層１１と、金めっき層１２とを形成する工程が終了する。
ステップ１１２において、コレクタ電極９と紫外線硬化型樹脂１４との密着性よりも、紫外線硬化型樹脂１４Ａと裏面保護フィルム１５との密着性が高くしておく。そうすることで、紫外線硬化型樹脂１４Ａと裏面保護フィルム１５とを基板１の裏面側から同時に剥離することができる。
コレクタ電極９と紫外線硬化型樹脂１４Ａとの密着性よりも、紫外線硬化型樹脂１４Ａと裏面保護フィルム１５との密着性が高くするためには、紫外線硬化型樹脂１４Ａと裏面保護フィルムの材料を選定することで行ってもよいし、裏面保護フィルム１５の紫外線硬化型樹脂１４との密着面側を、密着性が向上するような処理を行ってもよい。
紫外線硬化型樹脂１４Ａと裏面保護フィルム１５との密着性が高くなるように、紫外線硬化型樹脂を選定すると、コレクタ電極９と紫外線硬化型樹脂１４Ａとの密着性も高まってしまい、紫外線硬化型樹脂１４Ａと裏面保護フィルム１５とを同時にはがすのが難しくなる場合がある。コレクタ電極９と紫外線硬化型樹脂１４Ａとの密着力を、所望の強さに選定しておき、紫外線硬化型樹脂１４Ａと裏面保護フィルムとの密着力がこれを上回るように、裏面保護フィルムの密着面を加工・処理すれば、密着力の調整ができる。
なお、コレクタ電極９と紫外線硬化型樹脂１４Ａとの密着力の選定は、上記ステップＳ１１１におけるめっき工程で裏面保護フィルム１５と紫外線硬化型樹脂１４Ａの積層体が、コレクタ電極から剥がれない程度の密着力が必要である。
また、裏面保護フィルム１５の密着面の処理は、裏面保護フィルム１５の密着面側表面に、濡れ性を向上させるための処理を行えばよい。たとえば、密着面側にコロナ放電処理を行えばよい。
コロナ放電による表面処理は、フィルムなどの誘電体とこの誘電体とは絶縁された電極間に高周波・高電圧をかけてコロナを発生させ、誘電体と電極のあいだにコロナ放電を発生させるものである。発生したコロナにより空気中に存在する酸素が活性化され、この酸素が誘電体の分子鎖を切断して入り込み、極性基(C=O、COOH、C-OHなど)を生成し、また、強い電子エネルギーの衝突により誘電体の表面に凹凸が生成される。
このようにして、表面が改質される。
また、コロナ放電のエネルギーを物質に作用させると、その表面がエネルギーを受け、表面エネルギーが高くなり、活性化された状態（ラジカルな状態）となる。裏面保護フィルムでは、表面にカルボニル基等の極性基が生成され、濡れ性が向上する。
また、このように表面が活性化された状態で硬化性樹脂に密着させると、密着力は大幅に増加する。
上記のコロナ放電による表面処理を行った裏面保護フィルムを、長時間空気中に晒した状態で放置すると、その表面エネルギーは緩やかに低下し、空気中の分子と反応して、表面エネルギーの低い元の状態に戻ってしまう。
したがって、コロナ放電による表面処理を行った場合、表面エネルギーが低下する前に硬化型樹脂と密着させる工程を行うのが望ましい。
このように、密着度を調整することで、紫外線硬化型樹脂１４Ａと裏面保護フィルム１５とを基板１の裏面側から同時に剥離することができる。
なお、上記の実施例においては，硬化型樹脂として紫外線硬化型樹脂を用いた場合について説明した。この紫外線硬化型樹脂に替えて、熱硬化型樹脂１４Ｂを用いてもよい。図４は、本発明の半導体装置の製造方法の別の工程を示すフローチャートである。図１との相違点は、ステップＳ１０８にて塗布する硬化型樹脂１４が、熱硬化型樹脂１４Ｂであることと、ステップＳ１１０にて硬化型樹脂を硬化させる方法が、紫外線の照射ではなく、加熱である点である。
ここで、ステップ１０５において、イオン注入された不純物を活性化するための熱処理が行われている。また、表面構造の保護膜として使用されているポリイミド膜も加熱してキュア（硬化）している。いずれも、約３５０℃である。熱硬化型樹脂１４Ｂを硬化させるための加熱工程でこの温度を上回ると、その熱履歴により、半導体基板１の裏面側に形成されたｎバッファ層１０やｐ＋コレクタ層８の濃度分布が変化して、所望の素子特性が得られなくなってしまう。あるいは、保護膜としてのポリイミドのキュア温度（３５０℃）より高い温度で熱処理すると、ポリイミドの内部応力が変わり，半導体基板に反りが生じてしまう。
したがって、熱硬化型樹脂１４Ｂの硬化温度は、３５０℃以下で架橋反応が完了することが望ましい。
この例では、コレクタ電極９の表面に、硬化型樹脂１４として熱硬化型の樹脂を用いた。まず、熱硬化型樹脂１４Ｂをスピンコート法により、厚さが、たとえば３５μｍとなるように塗布する（ステップ１０８）。ここで、熱硬化型樹脂１４Ｂとしては、たとえば、ＥＭＩ社製熱硬化型接着剤などがある。
次に、未硬化の熱硬化型樹脂１４Ｂの表面に裏面保護フィルム１５を貼り合せる（ステップ１０９）。裏面保護フィルム１５として、厚さが１０μｍ〜５０μｍの耐熱性のフィルムである。たとえば、芳香族ポリアミドフィルムやポリフェニレンサルファイド（ＰＰＳ）フィルム、ポリエチレンテレフタレート（ＰＥＴ）フィルム、ポリイミドフィルムである。これらのフィルムには、めっき液に対する耐薬品性や、めっき液の温度への耐熱性，さらには、熱硬化型樹脂の硬化の際の熱処理に対する耐熱性が必要である。特にポリイミドフィルムは、耐熱性・耐薬品性に優れており、好適である。
次に、裏面保護フィルム１５の熱硬化型樹脂１４Ｂと貼り合せた面とは反対側をおよそ１５０℃のホットプレートの上に載置して、３分間放置し熱硬化型樹脂１４Ｂを硬化させる（ステップＳ１２０）。
あるいは、裏面保護フィルム１５の熱硬化型樹脂１４Ｂと貼り合せた状態で、約１５０℃の加熱炉に３０分投入して熱硬化型樹脂１４Ｂを硬化させてもよい。
熱硬化型樹脂１４Ｂが硬化することによって、コレクタ電極９と裏面保護フィルム１５とが熱硬化型樹脂１４Ｂを介して密着する。
ここで、熱硬化型樹脂について説明する。熱硬化型の樹脂は、ウレタン系オリゴマーやアクリル系オリゴマーを主成分とする。ウレタン系モノマーやアクリル系モノマーを添加して硬化前の樹脂の粘度を調整している。そして、加熱によって硬化を行うために熱重合開始剤が添加されている。
なお、コレクタ電極９と熱硬化型樹脂と裏面保護フィルムの相互の密着力の関係や、その調整は、紫外線硬化型樹脂の場合と同様である。
次に、図１，図３のステップＳ１０７に至るまでの間に、半導体基板に反りが生じている場合について検討する。ステップＳ１０２の裏面研削工程，ステップＳ１０３の裏面エッチング工程により半導体基板は薄くなり、ステップＳ１０７の裏面電極成膜工程までの間に、半導体基板に反りが生じる。たとえば、半導体基板が２００μｍ以下（１００μｍ程度）に薄くなると反りが生じやすくなる。たとえば６インチの半導体基板においておよそ５ｍｍ程度表面構造側が凸に反っている。この状態で、コレクタ電極９側に硬化型樹脂をスピンコートして裏面保護フィルムを貼り合せるのであるが、裏面保護フィルムの剛性が大きいと、裏面保護フィルムが半導体基板の反りに追従して変形しない。半導体基板は、未硬化の硬化型樹脂との密着力にて一旦変形して裏面保護フィルムと貼り合わされる。しかしながら、半導体基板が元々反っているため、裏面保護フィルムの剛性が大きいと、硬化型樹脂が硬化するまでの間に、半導体基板の復元力（反った状態に戻ろうとする力）が半導体基板と硬化型樹脂（未硬化）の密着力に勝って、半導体基板が裏面保護フィルムからはがれてしまう。
したがって、裏面保護フィルムは、反った半導体基板に硬化型樹脂（未硬化）を介して貼り合せた際、半導体基板の反り形状に追従して変形しうる程度の剛性が望ましい。硬化型樹脂が硬化するまでの間、半導体基板の復元力（反った状態に戻ろうとする力）が作用しても、半導体基板と硬化型樹脂との密着力ならびに硬化型樹脂と裏面保護フィルムとの密着力によって、フィルムが変形していられる程度の剛性がよい。
裏面保護フィルムの剛性はフィルムの材質によって異なるが、たとえば、芳香族ポリアミドフィルムやポリフェニレンサルファイド（ＰＰＳ）フィルムでは１０μｍ〜５０μｍある。
なお、硬化型樹脂の厚さを厚くすると、スピンコート時に不要な箇所へ垂れて付着したり、硬化させるのに時間がかかったりする。当然、塗布量の増加に伴ってコストも上昇する。
したがって、硬化型樹脂は所望の密着性を得るため最低限の厚さがあればよく、たとえば１０μｍ〜４０μｍ程度がよい。
紫外線硬化型樹脂あるいは熱硬化型樹脂は、一般的な接着剤のような有機溶剤を含有していない。また，硬化型樹脂の粘度調整用に用いられているモノマーが、樹脂の硬化時に蒸発せずにオリゴマーと架橋反応をして硬化した樹脂の一成分となる。
このため、これらの硬化型樹脂をめっき液中に浸漬した場合でも、有機溶剤によってめっき液が汚染されることを防ぐことができる。
また、硬化型樹脂の大部分を、裏面保護フィルムで覆っているため、めっき工程において、硬化型樹脂がめっき液の薬液にほとんど晒されない。このため、薬液に対してフィルムが十分な耐薬品性を有していれば、フィルムよりも耐薬品性が劣るが安価な硬化型樹脂を適用することができる。
なお、上記の例では、ＦＳ型ＩＧＢＴに適用した場合について説明したが，これに限るものではない。たとえば、他の型のＩＧＢＴやパワーＭＯＳＦＥＴやＦＷＤに適用してもよい。
また、上記の例では、ＦＳ型ＩＧＢＴのエミッタ電極表面に、ニッケルめっき層，金めっき層を積層する場合について説明したが、めっきによって形成する金属層はこれに限るものではない。たとえば、無電解ニッケル−リン合金めっき、置換金めっき、無電解金めっき，無電解ニッケル−パラジウム−リン合金めっき，無電解ニッケル−ホウ素合金めっき，無電解ニッケル−リン−ＰＴＦＥ（フッ素樹脂）複合めっき，無電解ニッケル−ホウ素−黒鉛複合めっき，無電解銅めっき，無電解銀めっき，無電解パラジウムめっき，無電解白金めっき，無電解ロジウムめっき，無電解ルテニウムめっき，無電解コバルトめっき，無電解コバルト−ニッケル合金めっき，無電解コバルト−ニッケル−リン合金めっき，無電解コバルト−タングステン−リン合金めっき，無電解コバルト−スズ−リン合金めっき，無電解コバルト−亜鉛−リン合金めっき，無電解コバルト−マンガン−リン合金めっき，無電解スズめっき，無電解はんだめっきにも適用可能である。
また、上記の例では、ＦＳ型ＩＧＢＴのエミッタ電極表面にめっき層を形成する場合について説明したが、めっき層を形成するのはエミッタ電極に限るものではない。たとえばＩＧＢＴのゲート電極についても、エミッタ電極と同様にあるいは同時にめっき層を形成してもよい。あるいは、表面構造側に、硬化型樹脂を介して保護フィルムを貼り合せて、ＩＧＢＴのコレクタ電極の表面にめっき層を形成してもよい。あるいは、ダイオード（ＦＷＤ）のアノード電極，カソード電極の表面にめっき層を形成してもよい。
また、めっき層の下地となる金属として、アルミニウムシリコンを例に説明したが、これに限らない。たとえば、アルミニウムシリコン層の上に、蒸着法やスパッタ法によってニッケル（Ｎｉ）層を形成し、その表面にめっき層を形成してもよい。
本発明の半導体装置の製造方法の工程を示すフローチャートである。 フィールドストップ（ＦＳ）型ＩＧＢＴの構造を示す断面図である。 図１のフローチャートにおけるステップに対応した工程を順に示す断面図である。 本発明の半導体装置の製造方法の別の工程を示すフローチャートである。 ノンパンチスルー（ＰＴ）型ＩＧＢＴの構造を示す断面図である。 フィールドストップ（ＦＳ）型ＩＧＢＴの構造を示す断面図である。 フィールドストップ（ＦＳ）型ＩＧＢＴの製造方法の工程を示すフローチャートである。
１ 半導体基板（ＦＺ基板，ｎ−ドリフト層）、２ ｐ＋ベース領域、３ ｎ＋エミッタ領域、４ ゲート酸化膜、５ ゲート電極、６ エミッタ電極、７ 層間絶縁膜、８ ｐ＋コレクタ層、９ コレクタ電極、１０ ｎバッファ層、１１ ニッケルめっき層、１２ 金めっき層、１４ 硬化型樹脂。

Claims (12)

  1. 半導体基板に半導体素子を形成する素子形成工程と、
    第１の主面に第１の電極を形成する工程と、
    第２の主面に第２の電極を形成する工程と、
    前記第２の電極上に硬化型樹脂を塗布する工程と、
    前記硬化型樹脂上にフィルムを貼り付ける工程と、
    前記フィルムを貼り付けた後、前記硬化型樹脂を硬化させる工程と、
    前記第１の電極上にめっき処理を施す工程と、
    前記めっき処理後、前記フィルムを前記硬化型樹脂とともに前記第２の電極から剥離する工程を含む半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    硬化後の硬化型樹脂と前記第２の電極との間の密着力より、硬化後の硬化型樹脂と前記フィルムとの間の密着力が大きいことを特徴とする半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記フィルムを前記硬化型樹脂に貼り合せる前に、前記フィルムの前記硬化型樹脂に貼り合せる面に、あらかじめ、前記硬化型樹脂との密着性を高める処理を行う工程をさらに含むことを特徴とする半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記密着性を高める処理を行う工程は、前記フィルムの前記硬化型樹脂に貼り合せる面にコロナ放電を行うことを特徴とする半導体装置の製造方法。
  5. 請求項１〜４のいずれか一項に記載の半導体装置の製造方法において、
    前記フィルムは、前記半導体基板の反り形状に追従して変形可能な剛性のものを用いることを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記半導体基板は200μｍ以下であることを特徴とする半導体装置の製造方法。
  7. 請求項１〜６のいずれか一項に記載の半導体装置の製造方法において、
    前記フィルムとして、ポリイミドフィルム，ポリフェニレンサルファイドフィルム，ポリエチレンテレフタレートフィルム，芳香族ポリアミドフィルムのいずれかを用いることを特徴とする半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記硬化型樹脂として、紫外線硬化型樹脂または熱硬化型樹脂を用いることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記硬化型樹脂を塗布する工程は、前記第２の電極の表面に，ウレタン系オリゴマーまたはアクリル系オリゴマーと，ウレタン系モノマーまたはアクリル系モノマーと，光重合開始剤または熱重合開始剤と，を含有した前記硬化型樹脂を用いることを特徴とする半導体装置の製造方法。
  10. 請求項１〜９のいずれか一項に記載の半導体装置の製造方法において、
    前記めっき処理を施す工程は、前記第１の電極上に、複数のめっき層を形成する工程であることを特徴とする半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記複数のめっき層を形成する工程は、無電解ニッケルめっき層を形成する工程もしくは電解ニッケルめっき層を形成する工程のいずれか一方を少なくとも含むことを特徴とする半導体装置の製造方法。
  12. 請求項１〜１１のいずれか一項に記載の半導体装置の製造方法において、
    前記第１の電極は、アルミニウムを主成分とすることを特徴とする半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184854A (zh) * 2011-04-14 2011-09-14 电子科技大学 一种功率器件背面热退火时对正面金属图形的保护方法
KR20120094425A (ko) * 2011-02-16 2012-08-24 에스피티에스 테크놀러지스 리미티드 알루미늄 층 증착 방법
JP2014086667A (ja) * 2012-10-26 2014-05-12 Fuji Electric Co Ltd 半導体装置の製造方法
KR20140064562A (ko) * 2012-11-20 2014-05-28 삼성디스플레이 주식회사 표시 장치의 제조 방법
WO2014156791A1 (ja) * 2013-03-29 2014-10-02 富士電機株式会社 半導体装置および半導体装置の製造方法
US9670574B2 (en) 2011-02-16 2017-06-06 Spts Technologies Limited Methods of depositing aluminium layers
JP6239203B1 (ja) * 2017-03-16 2017-11-29 三菱電機株式会社 半導体装置
JPWO2019150541A1 (ja) * 2018-02-02 2020-04-09 三菱電機株式会社 半導体装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5585379B2 (ja) * 2010-10-21 2014-09-10 富士電機株式会社 半導体装置の製造方法およびその製造装置
CN102543728A (zh) * 2012-01-05 2012-07-04 深圳市鹏微科技有限公司 功率三极管芯片薄片制造方法
CN103578980A (zh) * 2012-07-19 2014-02-12 无锡华润上华半导体有限公司 场终止绝缘栅双极型晶体管的制备方法
CN104347400A (zh) * 2013-07-26 2015-02-11 无锡华润上华半导体有限公司 非穿通型绝缘栅双极晶体管的制造方法
CN104517836B (zh) * 2013-09-26 2018-01-23 无锡华润上华科技有限公司 场截止型绝缘栅双极型晶体管的制备方法
US9818837B2 (en) * 2014-12-10 2017-11-14 Semiconductor Components Industries, Llc Process of forming an electronic device having an electronic component
JP2019169579A (ja) 2018-03-23 2019-10-03 株式会社東芝 半導体装置及びその製造方法
CN111540681A (zh) * 2020-05-29 2020-08-14 上海华虹宏力半导体制造有限公司 应用于igbt芯片的金属化方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5375760A (en) * 1976-12-16 1978-07-05 Nec Corp Manufacture for semiconductor device
JPH04268090A (ja) * 1991-02-20 1992-09-24 Fuji Plant Kogyo Kk 部分メッキ付リードフレームの製造方法
JP2005244165A (ja) * 2004-01-30 2005-09-08 Denso Corp 半導体チップの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG87814A1 (en) * 1999-06-29 2002-04-16 Univ Singapore Method for low temperature lamination of metals to polyimides
JP2003173993A (ja) 2001-12-04 2003-06-20 Sekisui Chem Co Ltd バックグラインドテープ及び半導体ウエハの研磨方法
US7534498B2 (en) * 2002-06-03 2009-05-19 3M Innovative Properties Company Laminate body, method, and apparatus for manufacturing ultrathin substrate using the laminate body
JP4565804B2 (ja) 2002-06-03 2010-10-20 スリーエム イノベイティブ プロパティズ カンパニー 被研削基材を含む積層体、その製造方法並びに積層体を用いた極薄基材の製造方法及びそのための装置
JP2004296839A (ja) * 2003-03-27 2004-10-21 Kansai Paint Co Ltd 半導体チップの製造方法
JP3831846B2 (ja) * 2003-06-09 2006-10-11 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
US7193326B2 (en) * 2003-06-23 2007-03-20 Denso Corporation Mold type semiconductor device
JP2005019798A (ja) 2003-06-27 2005-01-20 Denso Corp モールド型半導体装置及びその製造方法
JP2005191550A (ja) 2003-12-01 2005-07-14 Tokyo Ohka Kogyo Co Ltd 基板の貼り付け方法
JP4797368B2 (ja) 2004-11-30 2011-10-19 株式会社デンソー 半導体装置の製造方法
JP5217114B2 (ja) 2006-05-26 2013-06-19 富士電機株式会社 半導体素子の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5375760A (en) * 1976-12-16 1978-07-05 Nec Corp Manufacture for semiconductor device
JPH04268090A (ja) * 1991-02-20 1992-09-24 Fuji Plant Kogyo Kk 部分メッキ付リードフレームの製造方法
JP2005244165A (ja) * 2004-01-30 2005-09-08 Denso Corp 半導体チップの製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9670574B2 (en) 2011-02-16 2017-06-06 Spts Technologies Limited Methods of depositing aluminium layers
KR20120094425A (ko) * 2011-02-16 2012-08-24 에스피티에스 테크놀러지스 리미티드 알루미늄 층 증착 방법
JP2012167370A (ja) * 2011-02-16 2012-09-06 Spts Technologies Ltd アルミニウム膜被着方法
KR101948935B1 (ko) * 2011-02-16 2019-02-15 에스피티에스 테크놀러지스 리미티드 알루미늄 층 증착 방법
CN102184854A (zh) * 2011-04-14 2011-09-14 电子科技大学 一种功率器件背面热退火时对正面金属图形的保护方法
JP2014086667A (ja) * 2012-10-26 2014-05-12 Fuji Electric Co Ltd 半導体装置の製造方法
KR102002959B1 (ko) * 2012-11-20 2019-07-24 삼성디스플레이 주식회사 표시 장치의 제조 방법
KR20140064562A (ko) * 2012-11-20 2014-05-28 삼성디스플레이 주식회사 표시 장치의 제조 방법
JP2017157851A (ja) * 2013-03-29 2017-09-07 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2014156791A1 (ja) * 2013-03-29 2014-10-02 富士電機株式会社 半導体装置および半導体装置の製造方法
US10355089B2 (en) 2013-03-29 2019-07-16 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JP6239203B1 (ja) * 2017-03-16 2017-11-29 三菱電機株式会社 半導体装置
WO2018167925A1 (ja) * 2017-03-16 2018-09-20 三菱電機株式会社 半導体装置
KR20190116414A (ko) * 2017-03-16 2019-10-14 미쓰비시덴키 가부시키가이샤 반도체 장치
KR102184252B1 (ko) 2017-03-16 2020-11-30 미쓰비시덴키 가부시키가이샤 반도체 장치
US10998436B2 (en) 2017-03-16 2021-05-04 Mitsubishi Electric Corporation Semiconductor device
JPWO2019150541A1 (ja) * 2018-02-02 2020-04-09 三菱電機株式会社 半導体装置の製造方法
US11251046B2 (en) 2018-02-02 2022-02-15 Mitsubishi Electric Corporation Method of manufacturing semiconductor device
US11869773B2 (en) 2018-02-02 2024-01-09 Mitsubishi Electric Corporation Method of manufacturing semiconductor device

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