CN105009295A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

在将n-外延层(2)堆积在SiC基板(1)的正面上而成的外延基板的正面侧设置有由p基区(3)、p外延层(4)、n++源区(5)、p+接触区(6)、n反转区(7)、栅绝缘膜(8)以及栅极(9)构成的MOS栅结构和正面电极(13)。在正面电极(13)的表面上，在正面电极(13)的表面的10％以上的区域、优选在60％以上且90％以下的区域设置有第一金属膜(21)。这样的SiC-MOSFET通过在形成背面电极(15)后，在正面电极(13)的表面形成第一金属膜(21)，进行N2气氛下的退火而制成。通过上述工序，在使用了SiC半导体的半导体装置中，能够抑制栅阈值电压的下降。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
以往，作为使用了碳化硅(SiC)半导体的半导体装置，公知的有绝缘栅型场效应晶体管(以下，称为SiC-MOSFET)。在SiC-MOSFET的正面元件结构中，代表性的是在SiC基板的正面侧形成二氧化硅(SiO2)膜作为栅绝缘膜而成的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构和具备作为层间绝缘膜的PSG(Phospho Silicate Glass)和作为正面电极的铝(Al)电极的结构。
对于以往的SiC-MOSFET的构成，参照图16进行说明。图16是表示以往的SiC-MOSFET的构成的剖视图。如图16所示，以往的SiC-MOSFET在将n-外延层102堆积在SiC基板101的正面上而成的外延基板的正面侧具备由p基区103、n++源区105、p+接触区106、栅氧化膜108以及栅极109构成的MOS栅结构、层间绝缘膜110、铝-硅(Al-Si)电极113。
层间绝缘膜110具有选择性露出n++源区105和p+接触区106的源接触孔。Al-Si电极113设置成覆盖活性区域中的基板正面，并与从层间绝缘膜110的源接触孔露出的n++源区105和p+接触区106电连接。另外，Al-Si电极113通过层间绝缘膜110与栅极109电绝缘。符号104为p外延层，符号107为n反转区。另外，符号111为氮化钛(TiN)膜，符号112为镍(Ni)膜。
在外延基板的背面，即SiC基板101的背面依次层叠接触金属膜114和背面电极115。这样的SiC-MOSFET被安装在封装件中，由铝构成的键合线(未图示)通过超声波振动电连接到作为正面电极的Al-Si电极113和外部连接用端子。已知有如下的技术，通过在Al-Si电极113的键合线所接合的部分的表面上形成金属膜，从而使代替Al-Si电极113而将铜(Cu)作为母材的导线框架等与焊料密合。
作为在正面电极的表面形成金属膜的方法，提出了连续进行使被镀材料与除去了金离子的非电解镀金液接触的工序和与包含金离子的非电解镀金液接触的工序的方法(例如，参照下述专利文献1)。另外，作为其它的方法，提出了如下的方法，即对形成在基板基体的表面上的导电部实施镀覆处理，依次形成以Ni为主成分的Ni被覆膜和以金(Au)为主成分的Au被覆膜，其后，进行除去附着在Au被膜的表面上的Ni化合物的后处理的方法(例如，参照下述专利文献2)。
另外，作为其它的方法，提出了如下的方法，在金属膜上镀覆形成由Ni-P(磷)构成的第一金属被覆膜，其后，在第一金属被覆膜上镀覆形成以Au为主成分的第二金属被覆膜的镀覆方法中，制成第一金属被覆膜中的P含有率为3重量％以上且6重量％以下的第一Ni镀覆液，并且制成第一金属被覆膜中的P含有率超过6重量％且为9重量％以下的第二Ni镀覆液，使用第一Ni镀覆液而在金属膜的表面形成第一层的第一金属被覆膜，接着使用第二镀覆液而形成第二层的第一金属被覆膜(例如，参照下述专利文献3)。
现有技术文献
专利文献
专利文献1:日本特开2000-223442号公报
专利文献2:日本特开2004-107734号公报
专利文献3:日本特开2006-131949号公报
发明内容
技术问题
然而，在以往的SiC-MOSFET中，对栅极施加负电压的情况下，存在栅阈值电压Vth会从所希望的设定值大幅下降的问题。对栅极施加负电压的情况是指，例如，为了可靠地关断而使栅电位相对于源电位为负的情况等。通过本发明的发明人等的深入研究，通过例如使偏置温度(Bias Temperature，以下，称为BT温度)为200℃，使向栅极施加的电压为-20V，使处理时间为10分钟的偏置温度应力试验(以下，称为BT试验)，可确认栅阈值电压Vth比施加负电压前(BT试验前)低8V左右。在栅阈值电压Vth下降的情况下，没有对栅极施加正电压时，源极-漏极间处于导通状态(以下，称为正常导通)等，无法作为通常的MOSFET进行动作。因此，存在无法得到使用了硅(Si)半导体的通常的半导体装置等中所要求的可靠性的问题。
本发明为了解决上述现有技术的问题点，其目的在于提供在使用了碳化硅半导体的半导体装置中能够抑制栅阈值电压下降的半导体装置及半导体装置的制造方法。
技术方案
为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法具有以下的特征。首先，进行第一工序，在碳化硅基板的正面形成由栅绝缘膜和栅极构成的绝缘栅结构。接下来，进行第二工序，在上述碳化硅基板的正面形成通过层间绝缘膜而与上述栅极绝缘的由铝或者铝合金构成的正面电极。接下来，进行第三工序，在上述正面电极的表面形成由镍、镍合金、铜、钯、钛、铂、金或者银构成的金属膜，或者将由这些金属构成的金属膜层叠两层以上而构成的金属层叠膜。进行第四工序，在上述第三工序后进行氮气气氛、包含氮的混合气体气氛、真空气氛或者氩气气氛下的退火。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第二工序后、上述第三工序前，还包括进行氮气气氛、包含氮的混合气体气氛、真空气氛或者氩气气氛下的退火的第五工序。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，上述第五工序的退火温度比上述第四工序的退火温度高。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，上述第五工序的退火温度为350℃以上。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，上述第四工序的退火温度为150℃以上且450℃以下。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，上述第四工序的退火温度为300℃以上且420℃以下。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第三工序中，形成上述金属膜或者上述金属层叠膜，上述金属膜或者上述金属层叠膜覆盖上述正面电极的表面的60％以上且90％以下的范围。
另外，为了解决上述的课题，实现本发明的目的，本发明的半导体装置具有下述的特征。在碳化硅基板的正面设置有由栅绝缘膜和栅极构成的绝缘栅结构。在上述碳化硅基板的正面设置有通过层间绝缘膜与上述栅极绝缘的正面电极。上述正面电极由铝或者铝合金构成。在上述正面电极的表面，以覆盖上述正面电极的表面的60％以上的范围的方式形成金属膜或者金属层叠膜，该金属膜由镍、镍合金、铜、钯、钛、铂、金或者银构成，该金属层叠膜将由这些金属构成的金属膜层叠两层以上而构成。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述正面电极的表面的90％以下的范围被上述金属膜或者上述金属层叠膜覆盖。
技术效果
根据本发明的半导体装置及半导体装置的制造方法，通过在正面电极的表面形成金属膜，进行氮气气氛等的退火，能够起到抑制由于对栅极施加负电压而导致的栅阈值电压下降的效果。
附图说明
图1是表示实施方式1的半导体装置的结构的剖视图。
图2是表示实施方式1的半导体装置的制造方法的概要的流程图。
图3是针对实施例1的半导体装置的栅阈值电压而示出的特性图。
图4是表示实施例2的半导体装置的第一金属膜的膜厚与栅阈值电压下降量之间的关系的特性图。
图5是表示实施例3的非电解NiP镀覆处理条件的图表。
图6是表示实施例3的半导体装置的第一金属膜的镀覆前处理与栅阈值电压下降量之间的关系的特性图。
图7是表示实施例4的非电解Cu镀覆处理条件的图表。
图8是表示实施例4的半导体装置的第一金属膜的构成材料与栅阈值电压之间的关系的特性图。
图9是表示实施例5、9的半导体装置的第一金属膜的面积比率与栅阈值电压下降量之间的关系的特性图。
图10是表示实施例5的半导体装置的第一金属膜的配置的俯视图。
图11是表示实施例6的半导体装置的退火的气氛与栅阈值电压下降量之间的关系的特性图。
图12是表示实施例7-1的半导体装置的退火温度和退火时间与栅阈值电压下降量之间的关系的特性图。
图13是表示实施例7-2的半导体装置的退火温度和退火时间与栅阈值电压下降量之间的关系的特性图。
图14是表示实施方式2的半导体装置的制造方法的概要的流程图。
图15是针对实施例8的半导体装置的栅阈值电压下降量而示出的特性图。
图16是表示现有的SiC-MOSFET的构成的剖视图。
符号说明
1：SiC基板
2：n-外延层
3：p基区
4：p外延层
5：n++源区
6：p+接触区
7：n反转区
8：栅绝缘膜
9：栅极
10：层间绝缘膜
11：TiN膜
12：Ni膜
13：正面电极
14：接触金属膜
15：背面电极
21：第一金属膜
22：第二金属膜
23：钝化膜
23a：源极片接触孔
25：绝缘膜
S1：正面电极的表面积
S2：第一金属膜的表面积
具体实施方式
以下，参照附图详细说明本发明的半导体装置及半导体装置的制造方法的优选实施方式。在本说明书和附图中，在标记了n或者p的层或区域中，电子或者空穴均指多数载流子。另外，对n或p附加的+和-分别指与没有附加+和-的层或区域相比为高杂质浓度和低杂质浓度。应予说明，在以下的实施方式的说明和附图中，对同样的构成标记相同的符号，省略重复的说明。
(实施方式1)
对实施方式1的半导体装置的结构进行说明。图1是表示实施方式1的半导体装置的结构的剖视图。如图1所示，实施方式1的半导体装置是使用在作为n漏区的SiC基板1的正面上堆积作为n-漂移层的n-外延层2而成的外延基板而制作(制造)的SiC-MOSFET。在外延基板的正面侧(n-外延层2侧)的表面层选择性设置有p基区3。另外，在外延基板的正面上，从n-外延层2的被相邻的p基区3夹住的部分开始遍及p基区3而堆积有p外延层4。
在p外延层4的内部分别选择性设置有n++源区5、p+接触区6以及n反转区7。n++源区5和p+接触区6配置于p外延层4的与p基区3对置的部分，沿深度方向贯通p外延层4而到达p基区3。n反转区7配置于p外延层4的不与p基区3对置的部分，沿深度方向贯通p外延层4，到达被相邻的p基区3夹住的部分的n-外延层2。另外，n反转区7在相对于n++源区5的p+接触区6一侧相反的一侧，与n++源区5分离地配置。
从p外延层4的被n++源区5与n反转区7夹住的部分的表面，遍及n反转区7的表面上，隔着栅绝缘膜8设置有栅极9。栅绝缘膜8例如由二氧化硅(SiO2)和/或氧化亚氮(N2O)构成。栅极9例如由多晶硅(poly-Si)构成。这样，在外延基板的正面侧设置有由p基区3、p外延层4、n++源区5、p+接触区6、n反转区7、栅绝缘膜8以及栅极9构成的MOS栅结构。栅极9被PSG等的层间绝缘膜10覆盖。层间绝缘膜10具有选择性地露出n++源区5和p+接触区6的源接触孔。
在层间绝缘膜10的表面上设置有氮化钛(TiN)膜11。TiN膜11的端部在从层间绝缘膜10的源接触孔露出的n++源区5的表面上延伸。在从层间绝缘膜10的源接触孔露出的n++源区5和p+接触区6的表面上设置有镍(Ni)膜12。Ni膜12的端部在TiN膜11的覆盖层间绝缘膜10的部分的表面上延伸。在TiN膜11和Ni膜12的表面上，在活性区域中以覆盖外延基板的整个正面的方式设置有作为源极的正面电极13。活性区域是指在导通状态时有电流流通的区域。
正面电极13设置成埋入到层间绝缘膜10的源接触孔内，隔着Ni膜12而与n++源区5和p+接触区6电连接。在活性区域中，在外延基板的正面选择性地设置有栅衬垫(未图示)，正面电极13配置成与栅衬垫分离且几乎覆盖活性区域中的外延基板的正面的栅衬垫以外的部分。正面电极13例如由铝(Al)或者含有1％硅的铝(Al-1％Si)和/或含有0.5％铜(Cu)的铝(Al-0.5％Cu)等Al合金构成。
在正面电极13的表面的10％以上的区域设置有第一金属膜21。即，第一金属膜21覆盖正面电极13的与SiC基板侧相反的一侧的表面中的表面积(以下，简称为表面积)S1的10％以上的区域。由此，能够抑制栅阈值电压Vth下降，并且能够维持在没有对栅极9施加正电压时源极-漏极间不导通的状态(以下，为正常关断(normally-off))。第一金属膜21的表面积(即与正面电极13接触的面积)S2相对于正面电极13的表面积S1的比例(＝S2/S1，以下称为第一金属膜21的面积比率)越大，抑制栅阈值电压Vth的减少的效果越好，因此优选。
具体而言，第一金属膜21的面积比率例如可以在60％以上且90％以下的范围内。通过使第一金属膜21的面积比率为60％以上，能够制成具备以作为产品功能上没有问题的程度进行工作的允许范围内的性能的半导体装置作为产品。另外，使第一金属膜21的面积比率大于90％的情况下，有可能第一金属膜21与栅衬垫接触，但通过使第一金属膜21的面积比率为90％以下，从而第一金属膜21与栅衬垫不接触。因此，能够防止栅衬垫和正面电极13隔着第一金属膜21发生短路。
另外，第一金属膜21可以是通过电解镀覆处理和/或非电解镀覆处理而形成的金属镀膜，也可以是通过溅射法和/或蒸镀法而形成的金属膜。具体而言，第一金属膜21例如可以为Ni膜、Ni合金(镍-磷(NiP)和/或镍-硼(NiB)等)膜、Cu膜、钯(Pd)膜、钛(Ti)膜、铂(Pt)膜、金(Au)膜或者银(Ag)膜，也可以是层叠两层以上的上述金属膜而成的金属层叠膜。
优选地，第一金属膜21可以为层叠两层以上的Ni膜、Ni合金膜、Cu膜、或者Ti膜、或这些金属膜而成的金属层叠膜。其理由例如如下所述。向封装件安装时，在第一金属膜21焊接例如将铜作为母材的导线框架(未图示)等。此时，通过在熔融的焊料内熔出第一金属膜21(焊料浸出)，从而存在第一金属膜21的厚度变薄，或者焊料和正面电极13接触，与将铜作为母材的导线框架的密合力下降的情况。因此，考虑到焊料浸出的发生，优选将第一金属膜21的厚度增厚到例如2μm左右以上。这是因为在形成上述较厚的第一金属膜21时，能够以短时间或者低成本形成第一金属膜21。在第一金属膜21的表面上可以设置有例如金(Au)膜等第二金属膜22。
外延基板的正面的栅衬垫和第一金属膜21(设置有第二金属膜22的情况下为第二金属膜22)以外的部分，具体而言栅衬垫与第一金属膜21之间的区域或耐压结构部(未图示)被聚酰亚胺膜等钝化膜保护。耐压结构部是配置成包围活性区域、且缓和活性区域的电场而保持耐压的区域。在外延基板的背面、即SiC基板1的背面，例如设置有依次层叠Ni膜和Ti膜而成的接触金属膜14，形成与作为n漏区的SiC基板1之间的欧姆接触。在接触金属膜14的表面上设置有依次层叠例如Ti膜、Ni膜以及Au膜而成的背面电极15。
接下来，以通过镀覆处理形成第一金属膜21的情况为例对实施方式1的半导体装置的制造方法进行说明。图2是表示实施方式1的半导体装置的制造方法的概要的流程图。
首先，对于从MOS栅结构或层间绝缘膜10到接触金属膜14为止形成的SiC-MOSFET，通过光刻将Al层图案化成预定的形状，从而形成正面电极13和栅衬垫(步骤S13)。接下来，在外延基板的正面堆积(形成)聚酰亚胺等钝化膜(未图示)(步骤S14)，形成使正面电极13的表面选择性地露出的源衬垫接触孔和使栅衬垫的表面露出的栅衬垫接触孔。源衬垫接触孔例如以与后续工序中形成的第一金属膜21的面积比率(第一金属膜21的表面积S2相对于正面电极13的表面积S1的比例＝S2/S1)对应的表面积S1使正面电极13露出。接着，在例如350℃的温度下进行1小时的用于提高钝化膜的强度的热处理(固化)(步骤S15)。
接下来，在接触金属膜14的表面，例如通过溅射法和/或蒸镀法形成依次层叠Ti膜、Ni膜以及Au膜而成的背面电极15(步骤S16)。接着，在从钝化膜的源衬垫接触孔露出的正面电极13的表面，通过非电解镀覆处理例如形成Ni镀膜作为第一金属膜21(步骤S17)。在通过非电解镀覆处理形成第一金属膜21的情况下，在步骤S16的工序后、步骤S17的工序前，可以通过一般的方法进行镀覆前处理，提高正面电极13与第一金属膜21的密合性。第一金属膜21不限于通过非电解镀覆处理，可以通过电解镀覆处理和/或溅射法、蒸镀法而形成。钝化膜的源衬垫接触孔在步骤S17的工序之前形成即可。
接下来，进行例如氮(N2)气气氛、包含N2的混合气体气氛(例如N2气+氩(Ar)气等)、真空气氛或者Ar气气氛下的退火(步骤S18)。由此，能够抑制对栅极9施加负电压时的栅阈值电压Vth的下降。步骤S18的退火温度是第一金属膜21的组织不发生变化的程度的低温即可，例如可以为150℃以上且450℃以下。优选地，步骤S18的退火温度虽然由BT试验条件决定，但为300℃以上且420℃以下即可。步骤S18的退火时间例如可以为0.5小时以上且6小时以下。优选地，步骤S18的退火时间虽然由BT试验条件决定，但为1小时以上且3小时以下即可。通过在这样的范围内分别设定退火温度和退火时间，能够提高抑制栅阈值电压Vth下降的效果。通过以上的工序，完成图1所示的SiC-MOSFET。
另外，对于具备通过上述步骤S13～S16的工序而形成的构成的一般的SIC芯片，可以进行步骤S17、S18的工序。在一般的SIC芯片中，从钝化膜的源衬垫接触孔露出的正面电极13的露出面积相对于正面电极13的表面积S1为46％左右。因此，为了实现第一金属膜21的所希望的面积比率，在步骤S17的工序之前调整源衬垫接触孔的开口宽度，增减正面电极13的露出面积。具体而言，通过利用绝缘膜选择性地覆盖正面电极13，可以减少正面电极13的露出面积，或者通过将钝化膜图案化而扩宽源衬垫接触孔的开口宽度，可以增加正面电极13的露出面积。
(实施例1)
接下来，对实施例1的半导体装置的栅阈值电压Vth进行说明。图3是针对实施例1的半导体装置的栅阈值电压而示出的特性图。根据实施方式1的半导体装置的制造方法，制成SiC-MOSFET(以下，称为实施例1)。实施例1是在步骤S17的工序中通过非电解NiP镀覆处理形成第一金属膜21作为NiP镀膜，在步骤S18的工序中进行N2气氛下的退火(有镀覆、有退火)。将第一金属膜21的面积比率(＝S2/S1)设为46％。
作为比较，制成在形成第一金属膜后没有进行退火的SiC-MOSFET(以下，称为比较例1)。在比较例1中，与实施例1同样地进行实施方式1的半导体装置的制造方法的步骤S13～S17的工序，不进行步骤S18的工序(有镀覆、没有退火)。另外，制成没有具备第一金属膜的SiC-MOSFET(以下，称为比较例2)。在比较例2中，与实施例1同样地进行实施方式1的半导体装置的制造方法的步骤S13～S16的工序，不进行步骤S17、S18的工序(没有镀覆、没有退火)。
对于这些实施例1和比较例1、2，通过偏置温度应力试验(BT试验)对栅极施加负电压后，测定栅阈值电压Vth。将其结果示于图3。BT试验条件是将偏置温度(以下，称为BT温度)设为200℃，将向栅极施加的电压设为-20V，将处理时间设为10分钟。栅阈值电压Vth的测定条件是在室温下将漏电流Id和漏极-源极间电压Vds分别设为25mA和10V。图3中示出实施例1和比较例1的第一金属膜形成前(即比较例2的状态，在附图中称为初始状态、形成实施例1和比较例1的第一金属膜后(以下，称为镀覆后)、实施例1的退火后、实施例1和比较例1、2的向栅极施加负电压后(BT试验后)中的各栅阈值电压Vth。
根据图3所示的结果，在比较例1、2中，可确认向栅极施加负电压后，栅阈值电压Vth大幅下降而变成-4V以下，成为正常导通。另一方面，在实施例1中，可确认与比较例1、2相比，向栅极施加负电压后的栅阈值电压Vth的下降变小，维持正常关断的状态。由此，可确认像实施例1那样，通过进行步骤S17、S18的工序，能够抑制施加负电压后的栅阈值电压Vth的下降。另外，虽然省略了图示，但本发明的发明人等确认了对以往的SiC-MOSFET进行步骤S17、S18的工序的情况下也得到相同的效果。
(实施例2)
接下来，对第一金属膜21的膜厚与栅阈值电压下降量ΔVth之间的关系进行说明。图4是表示实施例2的半导体装置的第一金属膜的膜厚与栅阈值电压下降量之间的关系的特性图。根据上述的实施方式1的半导体装置的制造方法，制成第一金属膜21的膜厚不同的多个SiC-MOSFET(以下，称为实施例2)。具体而言，作为实施例2，准备第一金属膜21的膜厚分别为1μm、4.5μm以及10μm的三个试样。除了实施例2的第一金属膜21的膜厚以外的构成与实施例1相同。
对于这些实施例2，算出BT试验前(向栅极施加负电压前)的栅阈值电压Vth和BT试验后(向栅极施加负电压后)的栅阈值电压Vth的差值(以下，称为栅阈值电压下降量)ΔVth。将其结果示于图4。BT试验条件和栅阈值电压Vth测定条件与实施例1相同。在图4中，作为比较示出了上述比较例2(没有镀覆、没有退火)的栅阈值电压下降量ΔVth。
根据图4所示的结果，可确认实施例2的栅阈值电压下降量ΔVth与第一金属膜21的膜厚无关，并且几乎相等，且比比较例2的栅阈值电压下降量ΔVth小。因此，可确认本发明的半导体装置的栅阈值电压Vth的变动(下降)不依赖于第一金属膜21的膜厚。
(实施例3)
接下来，对镀覆前处理与栅阈值电压下降量ΔVth之间的关系进行说明。图5是表示实施例3的非电解NiP镀覆处理条件的图表。图6是表示实施例3的半导体装置的第一金属膜中的镀覆前处理与栅阈值电压下降量之间的关系的特性图。根据实施方式1的半导体装置的制造方法，制成省略了镀覆前处理工序中的一部分工序的多个SiC-MOSFET(以下，称为实施例3)。具体而言，作为实施例3，准备在不同的时刻结束镀覆前处理后，不进行步骤S17的工序而进行步骤S18的三个试样。
在说明包含镀覆前处理的非电解NiP镀覆处理工序的同时，对结束镀覆前处理的时机进行具体说明。首先，与实施例1同样地进行步骤S13～S16的工序。接下来，在50℃的温度下进行5分钟的脱脂处理，除去附着于正面电极13的表面的油脂性污染或异物而进行清洁。接着，使用酸溶液，在室温(RT：例如20℃)下进行2.5分钟的蚀刻处理，除去正面电极13表面的自然氧化膜。第一个试样通过在该阶段(图5中以箭头A表示，图6中示为蚀刻后(A))结束镀覆前处理，其后进行步骤S18的退火而结束全部处理。
接下来，使用硝酸(HNO3)溶液，在室温下进行40秒钟的酸洗(除垢处理)，通过蚀刻处理除去产生的附着物(污点)。第二个试样通过在该阶段(图5中以箭头B表示，图6中示为酸洗后(B))结束镀覆前处理，其后进行步骤S18的退火而结束全部处理。接下来，在室温下进行40秒钟的浸锌，将正面电极13的表面的Al置换为锌(Zn)，在正面电极13的表面生成具有所希望的结晶粒径的Zn膜。第三个试样通过进行全部的到该阶段(图5中以箭头C表示，图6中示为浸锌后(C))为止的镀覆前处理，其后进行步骤S18的退火而结束全部的处理。
接下来，在80℃的温度下进行27分钟的非电解NiP镀覆处理(步骤S17)，通过将Zn膜置换为Ni，使Ni在正面电极13的表面继续析出，从而形成NiP镀膜作为第一金属膜21。接着，通过进行置换Au镀覆处理，从而在第一金属膜21的表面形成第二金属膜22。作为比较，制成进行到该阶段(图5中以箭头D表示，图6中示为镀覆后(D))为止的全部处理，其后进行步骤S18的退火而结束处理的第四个试样。然后，对于这四个试样算出栅阈值电压下降量ΔVth。将其结果示于图6。步骤S18的工序的条件、BT试验条件以及栅阈值电压Vth测定条件与实施例1相同。图6中示出了上述比较例2(没有镀覆、没有退火)的栅阈值电压下降量ΔVth。
根据图6所示的结果，可确认镀覆后(D)的试样与实施例1同等程度地得到抑制栅阈值电压Vth下降的效果。另一方面，可确认蚀刻后(A)、酸洗后(B)以及浸锌后(C)的试样的栅阈值电压下降量ΔVth与比较例2的栅阈值电压下降量ΔVth同等程度地大，无法得到与镀覆后(D)的试样同等程度的效果。由此，可确认本发明的半导体装置的栅阈值电压Vth的变动不依赖于镀覆前处理。
(实施例4)
接下来，对第一金属膜21的构成材料与栅阈值电压下降量ΔVth之间的关系进行说明。图7是表示实施例4的非电解Cu镀覆处理条件的图表。图8是表示实施例4的半导体装置的第一金属膜的构成材料与栅阈值电压之间的关系的特性图。根据实施方式1的半导体装置的制造方法，制成形成了Cu镀膜作为第一金属膜21的SiC-MOSFET(以下，称为实施例4)。
具体而言，首先，与实施例1同样地进行到步骤S13～S16为止的工序。接下来，与实施例3同样地进行清洁、蚀刻、酸洗以及浸锌(以下，称为第一浸锌)作为镀覆前处理。将此时的蚀刻条件设为在50℃的温度下为50秒钟，将酸洗条件设为在21℃的温度下为30秒钟。进而，再次使用硝酸溶液，在21℃的温度下进行60秒钟的酸洗，除去形成于正面电极13的表面的Zn膜。接下来，在21℃的温度下进行45秒钟的第二浸锌，再次在正面电极13的表面生成Zn膜。
接下来，通过在60℃的温度下进行60分钟的非电解Cu镀覆处理(步骤S17)，将Zn膜置换为Cu，使Cu在正面电极13的表面继续析出，从而形成Cu镀膜作为第一金属膜21。其后，通过进行步骤S18的退火而制成实施例4。然后，对于该实施例4测定BT试验前后(向栅极施加负电压前后)的栅阈值电压Vth。将其结果示于图8。步骤S18的工序的条件、BT试验条件以及栅阈值电压Vth测定条件与实施例1相同。在图8中，作为比较示出了形成NiP镀膜作为第一金属膜21的镀覆后(D)的实施例3的BT试验前后的栅阈值电压Vth和上述比较例2(没有镀覆、没有退火)的BT试验前后的栅阈值电压Vth。
根据图8所示的结果，可确认实施例4与比较例2相比，栅阈值电压下降量ΔVth小，与实施例3同样地得到抑制栅阈值电压Vth下降的效果。由此，可确认本发明的半导体装置的栅阈值电压Vth的变动不依赖于第一金属膜21的构成材料。
(实施例5)
接下来，对第一金属膜21的面积比率与栅阈值电压下降量ΔVth之间的关系进行说明。图9是表示实施例5、9的半导体装置的第一金属膜的面积比率与栅阈值电压下降量之间的关系的特性图。图10是表示实施例5的半导体装置的第一金属膜的配置的俯视图。根据实施方式1的半导体装置的制造方法，制成将第一金属膜21的面积比率设为10％以上的多个SiC-MOSFET(以下，称为实施例5)。具体而言，作为实施例5，准备将第一金属膜21的面积比率设为10％、20％、30％、46％、74％以及90％的各试样。
对这些试样的制成方法进行具体说明。准备具备通过上述步骤S13～S16的工序而形成的构成的多个SIC芯片。如图10(b)所示，在该SIC芯片中，从钝化膜23的源衬垫接触孔23a露出的正面电极13的露出面积相对于正面电极13的表面积S 1为46％。符号24为栅衬垫，符号31为活性区域，符号32为耐压结构部。因此，在各SIC芯片中，为了得到第一金属膜21的上述的面积比率，对源衬垫接触孔23a的开口宽度进行各种变更。
具体而言，例如如图10(a)所示，在第一金属膜21的面积比率小于46％、例如为20％的情况下，通过用绝缘膜25选择性地覆盖从源衬垫接触孔23a露出的正面电极13，从而使正面电极13的露出面积变窄。另外，如图10(c)、10(d)所示，在第一金属膜21的面积比率比46％大、例如为74％或90％的情况下，将钝化膜23图案化而扩宽源衬垫接触孔23a的开口宽度。对于这样制成的实施例5，算出栅阈值电压下降量ΔVth。将其结果示于图9。步骤S17、S18的工序的条件、BT试验条件以及栅阈值电压Vth测定条件与实施例1相同。在图9中，作为比较示出将上述比较例2(没有镀覆、没有退火)的栅阈值电压下降量ΔVth设为第一金属膜21的面积比率0％的例子。
根据图9所示的结果，可确认实施例5的栅阈值电压下降量ΔVth比比较例2的栅阈值电压下降量ΔVth小，并且越增大第一金属膜21的面积比率，越能够减小栅阈值电压下降量ΔVth。例如，在实施例5中，第一金属膜21的面积比率与栅阈值电压下降量ΔVth之间的关系是，在将第一金属膜21的面积比率记为x、将栅阈值电压下降量ΔVth记为y时，由下述(1)表示(图9中由符号41表示的曲线)。
y＝1.25·ln(x)-0.107…(1)
(实施例6)
接下来，对步骤S18的退火的气氛与栅阈值电压下降量ΔVth之间的关系进行说明。图11是表示实施例6的半导体装置的退火的气氛与栅阈值电压下降量之间的关系的特性图。根据实施方式1的半导体装置的制造方法，对步骤S18的退火的气氛进行各种变更，制成多个SiC-MOSFET(以下，称为实施例6)。具体而言，作为实施例6，准备在N2气气氛、真空气氛以及Ar气氛中进行了步骤S18的退火的三个试样。
在N2气气氛中进行退火的试样的构成与实施例1相同。在真空气氛或者Ar气氛中进行退火的试样的在步骤S18的退火中的气氛以外的构成与实施例1相同。然后，对于这些试样，分别算出栅阈值电压下降量ΔVth。将其结果示于图11。在图11中，作为比较示出将步骤S18的退火的气氛设为氢(H2)气氛的试样(以下，称为比较例3)的栅阈值电压下降量ΔVth和上述比较例1(有镀覆、没有退火)的栅阈值电压下降量ΔVth。
根据图11所示的结果，可确认比较例3的栅阈值电压下降量ΔVth与比较例1的栅阈值电压下降量ΔVth同等程度地大。由此，可确认在H2气氛中无法得到抑制栅阈值电压Vth下降的效果。对此，可确认实施例6的栅阈值电压下降量ΔVth比比较例1的栅阈值电压下降量ΔVth小。由此，可确认在N2气气氛、真空气氛以及Ar气氛中得到抑制栅阈值电压Vth下降的效果。
另外，可知在N2气气氛中进行退火的试样的栅阈值电压下降量ΔVth最小。因此，优选在N2气气氛和/或包含N2的混合气体气氛中进行步骤S18的退火。另外，在真空气氛或者Ar气气氛中进行退火的试样与在N2气气氛中进行退火的试样相比，虽然栅阈值电压下降量ΔVth大，但通过使用真空气氛，能够减少炉内的杂质，与在Ar气气氛中进行退火相比，能够提高生产率，所以也可以在真空气氛和/或Ar气气氛中进行步骤S18的退火。
(实施例7)
接下来，对步骤S18的退火温度和退火时间与栅阈值电压下降量ΔVth之间的关系进行说明。图12是表示实施例7-1的半导体装置的退火温度和退火时间与栅阈值电压下降量之间的关系的特性图。图13是表示实施例7-2的半导体装置的退火温度和退火时间与栅阈值电压下降量之间的关系的特性图。根据实施方式1的半导体装置的制造方法，对步骤S18的退火温度和退火时间进行各种变更，制成多个SiC-MOSFET(以下，称为实施例7)。
具体而言，作为实施例7-1，准备将步骤S18的退火温度设为280℃以上且450℃以下的范围内、将退火时间设为0.5小时以上且6小时以内的多个试样，算出栅阈值电压下降量ΔVth。实施例7-1的BT试验条件与实施例1相同。将其结果示于图12。另外，作为实施例7-2，准备将步骤S18的退火温度设为280℃以上且330℃以下的范围内、将退火时间设为0.5小时以上且6小时以下的范围内的多个试样，算出栅阈值电压下降量ΔVth。实施例7-2的BT试验条件是将BT温度设为150℃，将向栅极的施加电压设为-10V，将处理时间设为10分钟。将其结果示于图13。
在图12、13的空栏部分中，清楚地可知基于上述图内的其它退火温度和退火时间的组合中的栅阈值电压下降量ΔVth，可得到与该其它组合同等程度的栅阈值电压下降量ΔVth，所以没有算出栅阈值电压下降量ΔVth。实施例7-1、7-2的步骤S18的退火温度和退火时间以外的构成与实施例1相同。
根据图12、13所示的结果，可确认通过将退火温度设为150℃以上且450℃以下的范围内、将退火时间设为0.5小时以上且6小时以下，从而与以往相比能够抑制栅阈值电压Vth的下降。优选地，在图12所示的结果中，栅阈值电压下降量ΔVth例如比作为正常导通的电压值-4V小即可。另外，在图13所示的结果中，栅阈值电压下降量ΔVth例如比-0.03V小即可。即，优选在图12、13中以粗框包围的数值那样，将退火温度设为300℃以上且420℃以下的范围内，将退火时间设为1小时以上且3小时以下的范围内。由此，能够抑制栅阈值电压下降量ΔVth以达到能够维持正常关断的程度。
以上，如上说明，根据实施方式1，通过在SiC基板形成MOSFET的元件结构后在正面电极的表面形成第一金属膜，进一步进行N2气氛等退火，能够通过向栅极施加负电压而使栅阈值电压下降。由此，能够以近似于所希望的设定值的状态维持栅阈值电压，所以能够提高半导体装置的可靠性。另外，根据实施方式1，越增大第一金属膜的面积比率，越能够提高抑制栅阈值电压下降的效果。
另外，根据实施方式1，通过在SiC基板形成MOSFET的元件结构后在正面电极的表面形成第一金属膜，能够抑制栅阈值电压的下降，所以即使在得到了例如形成有MOSFET的元件结构的SIC芯片(SiC基板)的情况下，通过应用本发明也可得到抑制栅阈值电压下降的效果。
另外，根据实施方式1，通过扩宽源衬垫接触孔的开口宽度，或用绝缘膜覆盖正面电极的表面，能够增减正面电极的露出面积，从而调整第一金属膜的面积比率。因此，即使在例如得到了形成有MOSFET的元件结构的SIC芯片的情况下，也能够将第一金属膜容易地设为所希望的面积比率。
(实施方式2)
接下来，对实施方式2的半导体装置的制造方法进行说明。图14是表示实施方式2的半导体装置的制造方法的概要的流程图。实施方式2的半导体装置的制造方法与实施方式1的半导体装置的制造方法的不同之处在于在形成了正面电极13(步骤S13)后、形成钝化膜(步骤S14)前进行第一退火(步骤S19)。第一退火的退火温度比步骤S18的退火(以下，称为第二退火)的退火温度高，例如也可以为350℃以上。第一退火的退火温度以外的条件也可以与第二退火相同。
(实施例8)
接着，对实施例8的半导体装置的栅阈值电压下降量ΔVth进行说明。图15是针对实施例8的半导体装置的栅阈值电压下降量而示出的特性图。根据实施方式2的半导体装置的制造方法，制成SiC-MOSFET(以下，称为实施例8)。除了进行步骤S19的第一退火之外，实施例8与实施例1相同。即，在实施例8中，在正面电极13的形成后进行第一退火，并且在形成第一金属膜21后进行第二退火。
对于该实施例8，算出栅阈值电压下降量ΔVth。将其结果示于图15。图15中也示出了仅进行了第二退火的实施例1的栅阈值电压下降量ΔVth。根据图15所示的结果，可确认通过进行第一退火和第二退火这两个退火，能够进一步减小进一步对栅极施加负电压后的栅阈值电压下降量ΔVth。
(实施例9)
接下来，对第一金属膜21的面积比率与栅阈值电压下降量ΔVth之间的关系进行说明。根据实施方式2的半导体装置的制造方法，制成将第一金属膜21的面积比率设为46％以上的多个实施例9-1、9-2。具体而言，作为实施例9-1、9-2，准备将第一金属膜21的面积比率设为46％、74％以及90％的各试样。第一退火是在350℃的温度下进行1小时。第二退火是在300℃的温度下进行3小时。第一金属膜21的面积比率的调整方法与实施例5相同。
然后，对于该实施例9-1、9-2算出栅阈值电压下降量ΔVth。将其结果示于图9。实施例9-1的BT试验条件是将BT温度设为200℃、将向栅极的施加电压设为-20V。实施例9-2的BT试验条件是将BT温度设为175℃、将向栅极的施加电压设为-10V。栅阈值电压Vth的测定条件与实施例1相同。
根据图9所示的结果，在实施例9-1，9-2中可确认，也与实施例5同样地、越增大第一金属膜21的面积比率，越能够减小栅阈值电压下降量ΔVth。例如，在实施例9-1中，第一金属膜21的面积比率与栅阈值电压下降量ΔVth之间的关系是在将第一金属膜21的面积比率记为x、将栅阈值电压下降量ΔVth记为y时，由下述(2)表示(在图9中由符号42表示的曲线)。
y＝1.956·ln(x)+0.0973…(2)
另外，在实施例9-2中，第一金属膜21的面积比率与栅阈值电压下降量ΔVth之间的关系是在将第一金属膜21的面积比率记为x，将栅阈值电压下降量ΔVth记为y时，由下述(3)表示(在图9中由符号43表示的曲线)。
y＝0.8007·ln(x)+0.0634…(3)
以上，如上说明，根据实施方式2，能够得到与实施方式1相同的效果。
以上，本发明并不限于上述的实施方式，在不脱离本发明的主旨的范围内能够进行各种变更。例如，在上述的实施方式中，虽然使用作为n漏区的SiC基板构成MOSFET，但是也可以使用作为n-漂移层的SiC基板构成MOSFET。另外，在上述的实施方式中，虽然以SiC-MOSFET为例进行了说明，但并不限于上述的实施方式，例如可以应用于具有IGBT等MOS栅结构的MOS型半导体装置。
产业上的可利用性
综上所述，本发明的半导体装置及半导体装置的制造方法对使用了SiC半导体的MOS型半导体装置有用。

Claims (9)

1.一种半导体装置的制造方法，其特征在于，包括如下工序：
第一工序，在碳化硅基板的正面形成由栅绝缘膜和栅极构成的绝缘栅结构；
第二工序，在所述碳化硅基板的正面形成由铝或者铝合金构成的正面电极，该正面电极通过层间绝缘膜与所述栅极绝缘；
第三工序，在所述正面电极的表面形成由镍、镍合金、铜、钯、钛、铂、金或者银构成的金属膜，或者将由这些金属构成的金属膜层叠两层以上而构成的金属层叠膜；以及
第四工序，在所述第三工序后进行氮气气氛、包含氮的混合气体气氛、真空气氛或者氩气气氛下的退火。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第二工序后、所述第三工序前，还包括进行氮气气氛、包含氮的混合气体气氛、真空气氛或者氩气气氛下的退火的第五工序。
3.根据权利要求2所述的半导体装置的制造方法，其特征在于，
所述第五工序的退火温度比所述第四工序的退火温度高。
4.根据权利要求2所述的半导体装置的制造方法，其特征在于，
所述第五工序的退火温度为350℃以上。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述第四工序的退火温度为150℃以上且450℃以下。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于，
所述第四工序的退火温度为300℃以上且420℃以下。
7.根据权利要求1～6中任一项所述的半导体装置的制造方法，其特征在于，
在所述第三工序中形成所述金属膜或者所述金属层叠膜，所述金属膜或者所述金属层叠膜覆盖所述正面电极的表面的60％以上且90％以下的范围。
8.一种半导体装置，其特征在于，具备：
绝缘栅结构，设置于碳化硅基板的正面并由栅绝缘膜和栅极构成；
正面电极，设置于所述碳化硅基板的正面，且由铝或者铝合金构成，其通过层间绝缘膜与所述栅极绝缘；以及
金属膜或者金属层叠膜，该金属膜由镍、镍合金、铜、钯、钛、铂、金或者银构成，该金属层叠膜将由这些金属构成的金属膜层叠两层以上而构成，在所述正面电极的表面，所述金属膜或者金属层叠膜以覆盖所述正面电极的表面的60％以上的范围的方式设置。
9.根据权利要求8所述的半导体装置，其特征在于，
所述正面电极的表面的90％以下的范围被所述金属膜或者所述金属层叠膜覆盖。
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