TWI686816B - 驅動訊號控制電路和驅動裝置 - Google Patents

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TWI686816B TW105102398A TW105102398A TWI686816B TW I686816 B TWI686816 B TW I686816B TW 105102398 A TW105102398 A TW 105102398A TW 105102398 A TW105102398 A TW 105102398A TW I686816 B TWI686816 B TW I686816B
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Abstract

一種驅動訊號控制電路包括放電電路、計數器電路和控制電路。放電電路被配置為將監控電壓與參考電壓進行比較，並且產生放電訊號。監控電壓與核心電壓成比例。計數器電路被配置為根據放電訊號來執行遞增/遞減計數操作，並且產生計數訊號。控制電路被配置為產生具有與計數訊號成比例的致能時段的驅動訊號。

Description

驅動訊號控制電路和驅動裝置
本發明主張的優先權為在2015年7月17日在韓國智慧財產權局提出的申請案，其韓國專利申請號為10-2015-0101612全部參考內容。
各種實施例總體關於一種驅動訊號控制電路和驅動裝置。
半導體裝置可以透過將電荷保持在記憶胞中來儲存資料。記憶胞通常電耦接在位元線和與位元線交叉的字元線之間。位元線被配置為位元線對，其中每個位元線對包括位元線和互補位元線。
儲存在記憶胞中的資料被感測為位元線上的微弱電荷，並且相對於互補位元線而增強。線路之間的微弱的電荷差被放大。為了記錄和讀取資料，重複利用預定電壓預充電位元線對的步驟和增強位元線對的步驟。
因此，所需要的是克服現有技術的缺陷的驅動訊號控制電路和驅動裝置。
本公開的各種實施例針對一種驅動訊號控制電路，所述驅動訊號控制電路被配置為在被啟動時感測根據驅動操作而變化的核心電壓(core voltage)的量值，以及根據核心電壓的量值來執行遞增/遞減計數操作(up/down count operation)。
另外，本公開的各種實施例針對一種驅動訊號控制電路和包括其的驅動裝置，該驅動訊號控制電路被配置為根據執行計數操作的結果來控制加速驅動時段(overdriving period)。
此外，本公開的各種實施例針對一種驅動訊號控制電路和包括其的驅動裝置，該驅動訊號控制電路被配置為透過感測核心電壓的量值來控制加速驅動時段以保持該核心電壓的量值，從而降低因核心電壓的上升而導致的電流消耗。
在一個實施例中，驅動訊號控制電路可以包括放電電路、計數器電路和控制電路。放電電路被配置為將監控電壓與參考電壓進行比較，並且產生放電訊號。監控電壓與核心電壓成比例。計數器電路被配置為根據放電訊號來執行遞增/遞減計數操作，並且產生計數訊號。控制電路被配置為產生具有與計數訊號成比例之致能時段的驅動訊號。
在一個實施例中，驅動裝置可以包括驅動訊號控制電路和驅動電路。驅動訊號控制電路被配置為：當響應於命令訊號而啟動操作被執行時，透過將監控電壓與參考電壓進行比較來產生旗標訊號。監控電壓與核心電壓成比例。驅動訊號控制電路還被配置為根據計數訊號來產生具有不同致能時段的第一驅動訊號，所述計數訊號透過基於旗標訊號執行的遞增/遞減計數操作而產生。驅動電路被配置為響應於第一驅動訊號而將比核心電壓大的電源電壓提供至感測放大器。
因此，根據各種實施例，驅動訊號控制電路和驅動裝置基於用於將核心電壓放電而產生的訊號來控制驅動訊號(其控制加速驅動)的致能時段。因此，可以在減小核心電壓本身的量值的同時，控制可能對核心電壓的增 大產生影響的加速驅動時段。
10‧‧‧驅動訊號控制電路
100‧‧‧放電電路
110‧‧‧庫致能電路
115‧‧‧延遲電路
120‧‧‧比較器
130‧‧‧放電訊號產生電路
140‧‧‧放電電路
150‧‧‧除法器電路
200、200a、200b‧‧‧計數器電路
210‧‧‧啟動訊號產生器
220‧‧‧計數器控制器
230‧‧‧旗標訊號產生器
232‧‧‧延遲元件
233‧‧‧失能電路
234‧‧‧致能電路
235‧‧‧鎖存器
240‧‧‧計數器
241_1、241_2、241_n‧‧‧計數電路
250‧‧‧穩壓器
251‧‧‧旗標訊號更新電路
253‧‧‧穩定狀態確定電路
300‧‧‧控制電路
310_1、310_2、310_3、310_q‧‧‧延遲電路
320‧‧‧選擇電路
400‧‧‧驅動電路
410‧‧‧第一感測線訊號產生電路
420‧‧‧均衡電路
430‧‧‧第二感測線訊號產生電路
450‧‧‧驅動器元件
500‧‧‧感測放大器
600‧‧‧記憶胞
700‧‧‧位元線均衡電路
2511_1‧‧‧第一更新器
2511_2‧‧‧第二更新器
2511_3‧‧‧第三更新器
2531‧‧‧脈衝產生器
A0‧‧‧比較器
ACT‧‧‧啟動命令
BAB<0>、BAB<1>、BAB<n>‧‧‧庫啟動訊號
BAEN‧‧‧庫致能訊號
Bish‧‧‧位元線選擇訊號
BL‧‧‧位元線
BLB‧‧‧互補位元線
BLEQ‧‧‧位元線均衡訊號
C1‧‧‧第一儲存元件
Cell TR1‧‧‧第一單元電晶體
Cell TR2‧‧‧第二單元電晶體
CLK‧‧‧時脈訊號
CLKB‧‧‧互補時脈訊號
CMD‧‧‧命令訊號
CNT‧‧‧計數訊號
CNT<0>、CNT<1>、CNT<n-1>‧‧‧計數位元
CNTO‧‧‧計數輸出訊號
CRO‧‧‧進位元輸出訊號
CROUT<0>、CROUT<1>、CROUT<n-1>‧‧‧進位元輸出位元
D(N-2)、D(N-1)、D(N)、D(N+P)‧‧‧延遲訊號
DBAEN‧‧‧庫致能訊號
DCLK‧‧‧延遲時脈訊號
DET、DET1、DET2、DET3‧‧‧確定訊號
DET2B‧‧‧互補第二確定訊號
EN‧‧‧致能訊號
EQTR‧‧‧均衡電晶體
FLAG‧‧‧旗標訊號
I0~I11‧‧‧反向器
L0~L7‧‧‧運算器
MD0‧‧‧放電電晶體
MN0~MN6‧‧‧NMOS電晶體
MP0~MP8‧‧‧PMOS電晶體
MR0、MR1‧‧‧電阻器電晶體
ND1~ND8‧‧‧節點
HOLD‧‧‧保持訊號
P1‧‧‧脈衝
PCG‧‧‧預充電命令
PTR1、PTR2‧‧‧預充電電晶體
RLP‧‧‧放電訊號
RTO‧‧‧第一感測線
SAP1(N+1)、SAP1(N+2)‧‧‧驅動訊號
SAP1(N-2)、SAP1(N-1)、SAP1(N)‧‧‧驅動訊號
SAP1、SAP2、SAN‧‧‧驅動訊號
SB‧‧‧第二感測線
STU‧‧‧啟動訊號
t1~t14‧‧‧時間
T10‧‧‧響應反相器
VBLP‧‧‧位元線預充電電壓
VCORE‧‧‧核心電壓
VDD‧‧‧電源電壓
VMON‧‧‧監控電壓
VSS‧‧‧接地電壓
VTH‧‧‧閾值電壓
WL1‧‧‧第一字元線
WL2‧‧‧第二字元線
〔圖1〕是圖示根據實施例的驅動訊號控制電路的示例的示意圖；〔圖2〕是圖示與根據實施例的驅動訊號控制電路電耦接的驅動元件的示例的示意圖；〔圖3〕是圖示根據實施例的計數器電路的示例的方塊圖；〔圖4〕是圖示根據實施例的旗標訊號產生器的示例的示意圖；〔圖5〕是圖示根據實施例的計數器控制器的示例的示意圖；〔圖6〕是圖示根據實施例的計數器的示例的方塊圖；〔圖7〕是圖示根據實施例的控制電路的示例的示意圖；〔圖8及圖9〕是輔助解釋計數操作和驅動訊號的致能期間的改變的示意圖的示例代表；〔圖10〕是輔助解釋根據實施例的驅動訊號控制電路的整體操作的時序圖的示例；〔圖11〕是圖示根據實施例的計數器電路的示例的方塊圖；〔圖12〕是圖示根據實施例的穩壓器的示例的方塊圖；〔圖13〕是圖示根據實施例的旗標訊號更新電路的示例的方塊圖；以及〔圖14〕是圖示根據實施例的穩定狀態確定電路的示例的示意圖。
在下文中，以下將透過實施例的各種示例參照附圖來描述驅動 訊號控制電路和驅動裝置。相同的元件符號將用來指代相同的組件，並且將省略對相同組件的重複描述。
對於本公開的各種實施例，特定的結構描述和功能描述僅是說明性的以用於解釋實施例的目的。可以以各種形式來提供各種實施例，而各種實施例不應當被解釋為侷限於所公開的內容。
在各種實施例中使用的諸如“第一”、“第二”、“所述第一”和“所述第二”的表達可以描述各種元件，而與其順序和/或重要性無關，並且不限制對應的組件。例如，在不脫離本公開的範圍的情況下，第一元件可以被命名為第二元件，而第二元件可以被命名為第一元件。
在本公開中使用的術語僅用於描述特定實施例，並非意圖限制其他實施例的範圍。除非在上下文中另外明確地定義，否則利用單數形式的表達方式亦包括複數形式。
在本文中使用的所有術語(包括技術術語或科學術語)具有與本公開所屬領域技術中具有通常知識者之通常理解的意思相同的意思。除非另外明確定義，否則術語(諸如，在字典中通常使用和定義的術語)應當被解釋為具有與在相關技術的環境中所使用的意思相同的意思，而不應當被解釋為具有理想化或過於形式化的意思。在一些實施例中，雖然在本公開中已經定義了術語，但是該術語不可以被解釋為排斥本公開的實施例。
圖1是圖示根據實施例的驅動訊號控制電路的示例的示意圖。觀察圖1，驅動訊號控制電路10可以包括放電電路100、計數器電路200和控制電路300。
放電電路100可以被配置為將監控電壓VMON與閾值電壓VTH進 行比較。監控電壓VMON可以是核心電壓(“VCORE”)或與核心電壓VCORE成比例的電壓。例如，閾值電壓可以被稱為參考電壓。
在實施例中，監控電壓VMON可以與核心電壓VCORE成正比，例如，監控電壓VMON可以等於或基本上等於VCORE/2。
放電電路100可以被配置為在監控電壓VMON大於閾值電壓VTH時將核心電壓VCORE放電。如果監控電壓VMON基本上是VCORE/2，則放電電路100確定核心電壓VCORE具有比閾值電壓VTH的兩倍大的電壓值的情況。
根據實施例，放電電路100可以被配置為：當監控電壓VMON(例如，VCORE/2)大於閾值電壓VTH時，在至少一個庫被致能時致能放電訊號RLP。
放電電路100可以包括庫致能電路110、比較器120、放電訊號產生電路130、放電電路140和除法器電路150。
庫致能電路110可以被配置為接收多個庫啟動訊號BAB<0>、BAB<1>、...和BAB<n>。庫致能電路110還可以被配置為在多個庫啟動訊號BAB<0>、BAB<1>、...和BAB<n>之中的至少一個庫啟動訊號被致能的情況下產生庫致能訊號BAEN。庫致能電路110還可以被配置為將產生的庫致能訊號BAEN提供至放電訊號產生電路130。
例如，庫致能電路110可以包括執行與非邏輯功能或與非運算的L0。這裡，庫致能電路110可以被配置為提供對多個庫啟動訊號BAB<0>、BAB<1>、...和BAB<n>的NAND運算，並產生庫致能訊號BAEN。第一運算器L0可以包括NAND運算器。
根據實施例，庫致能電路110還可以包括延遲電路115。延遲電路115可以包括多個反相器I0和I1。延遲電路115可以被配置為延遲從第一運 算器L0輸出的庫致能訊號BAEN。延遲電路115還可以被配置為將延遲的庫致能訊號DBAEN提供至放電訊號產生電路130。庫致能電路110可以包括延遲電路115以提供預定穩定時間用來在啟動命令被提供至庫之後感測核心電壓VCORE的量值。
比較器120可以被配置為將監控電壓VMON(例如，VCORE/2)與閾值電壓VTH進行比較。比較器120可以被配置為在監控電壓VMON大於閾值電壓VTH時輸出致能訊號EN。
例如，如果VMON
Figure 105102398-A0202-12-0006-16
VCORE/2，那麼比較器120可以在VMON>VTH時輸出致能訊號EN。
根據實施例，比較器120可以被配置為響應於庫致能訊號BAEN來輸出致能訊號EN。例如，比較器120可以根據庫致能訊號BAEN來驅動，透過將監控電壓VMON與閾值電壓VTH進行比較來產生致能訊號EN，以及將致能訊號EN提供至放電訊號產生電路130。
放電訊號產生電路130可以被配置為基於致能訊號EN和從庫致能電路110接收到的延遲的庫致能訊號DBAEN來產生放電訊號RLP。
根據實施例，放電訊號產生電路130可以被配置為在延遲的庫致能訊號DBAEN和致能訊號EN二者都被致能的情況下輸出放電訊號RLP。當延遲的庫致能訊號DBAEN被輸出時，其表示在啟動命令被提供至多個庫中的至少一個庫之後已經經過了預定時間。當致能訊號EN被輸出時，其表示核心電壓VCORE已經超過閾值電壓VTH。例如，在監控電壓VMON已經超過閾值電壓VTH時，輸出致能訊號EN。
因此，放電訊號產生電路130可以被配置為：當在啟動命令被 提供至多個庫中的至少一個庫之後已經經過了預定時間時，如果核心電壓VCORE的值超過所述預定值，則輸出放電訊號RLP使得核心電壓VCORE的值被減小。
例如，放電訊號產生電路130可以包括被配置為執行與運算或與邏輯功能的L1。
放電電路140可以被配置為響應於放電訊號RLP來將核心電壓VCORE放電至接地電壓VSS。該行為降低核心電壓VCORE的量值。例如，放電電路140可以包括放電電晶體MD0，所述放電電晶體MD0包括與接地電壓VSS電耦接的第一端子、接收放電訊號RLP的閘極端子以及與核心電壓VCORE電耦接的第二端子。
根據實施例，放電電晶體MD0的本體和第一端子可以電耦接，從而閾值電壓可以得到穩定。
除法器電路150可以被配置為將核心電壓VCORE除以特定量(例如，除以2)，並將結果訊號輸出至比較器120。結果訊號可以是監控電壓VMON(例如，VMON
Figure 105102398-A0202-12-0007-15
VCORE/2)。更一般來說，除法器電路150可以是任何合適的位準調節電路，所述位準調節電路被配置為輸出與核心電壓VCORE成比例(例如，成正比)的電壓。
在實施例中，除法器電路150可以包括第一電阻器電晶體MR0和第二電阻器電晶體MR1。例如，作為相同的電阻器元件的第一電阻器電晶體MR0和第二電阻器電晶體MR1可以將核心電壓VCORE分成兩半。
計數器電路200可以被配置為基於從放電電路100提供的放電訊號RLP和庫致能訊號BAEN來產生計數訊號CNT。
在放電訊號RLP被致能同時庫致能訊號BAEN被致能的情況下， 計數器電路200可以被配置為確定在特定庫被致能的時間期間核心電壓VCORE值增大，並且在當前狀態處對計數訊號CNT遞減計數。
相反地，在放電訊號RLP未被致能而庫致能訊號BAEN被致能的情況下，計數器電路200可以被配置為確定在特定庫被致能的時間期間核心電壓VCORE未超過參考值(例如，閾值電壓VTH的兩倍)，並且在當前狀態處對計數訊號CNT遞增計數。
這裡，已經為了解釋的方便起見而描述了遞增計數和遞減計數。計數器電路200可以被配置為以與以上描述中所提供的方式相反的方式來執行計數操作。
從計數器電路200提供的計數訊號CNT可以被配置為多個位或多個邏輯位準(“0”和“1”)。
控制電路300可以被配置為接收計數訊號CNT並且產生具有與該計數訊號CNT相對應的時段的驅動訊號SAP1。根據實施例，控制電路300可以被配置為根據計數訊號CNT的計數值來產生和提供驅動訊號SAP1，所述驅動訊號SAP1在不同的時段中被致能。
由於計數器電路200可以被配置為在對庫的啟動操作被執行時透過感測核心電壓VCORE的量值來產生計數訊號CNT，因此可以透過使用計數訊號CNT的值來檢查應當增大還是減小處於其當前狀態的核心電壓VCORE。
因此，控制電路300可以被配置為透過產生驅動訊號SAP1來執行驅動操作，所述驅動訊號SAP1在與計數訊號CNT的值相對應的時段中被致能。例如，驅動訊號SAP1可以對應於加速驅動訊號。
根據實施例，控制電路300可以包括其他驅動訊號SAP2和SAN。 以下將參照圖2詳細描述來自控制電路300的驅動訊號SAP1、SAP2和SAN。
如上所述，驅動訊號控制電路10可以被配置為響應於放電訊號RLP來對特定值計數。在庫被啟動的情況下，根據增大的核心電壓VCORE的量值來致能放電訊號RLP。驅動訊號控制電路10還可以被配置為根據計數值來控制在其間執行加速驅動的時段。因此，驅動訊號控制電路10可以被配置為基於被產生用來控制核心電壓VCORE的放電訊號RLP來控制加速驅動時段。
圖2是圖示與圖1的驅動訊號控制電路10電耦接的驅動器元件450的示例的示意圖。
在本公開的各種實施例中，圖2的驅動器元件450和圖1的驅動訊號控制電路10可以是根據實施例的驅動裝置的一部分。
驅動器元件450可以包括驅動電路400、感測放大器500、記憶胞600和位元線均衡(BLE,bit line equalization)電路700。
驅動器電路400可以包括第一感測線訊號產生(SLSG,sensing line signal generation)電路410、均衡電路420和第二感測線訊號產生(SLSG)電路430。
第一SLSG電路410可以被配置為響應於第一驅動訊號SAP1和第二驅動訊號SAP2而選擇性地將電源電壓VDD和核心電壓VCORE提供至第一感測線RTO。
第一SLSG電路410可以包括響應於第一驅動訊號SAP1而導通的第一PMOS電晶體MP0以及響應於第二驅動訊號SAP2而導通的第二PMOS電晶體MP1。
核心電壓VCORE可以小於電源電壓VDD。當從外部設備接收到啟 動命令時，可以將資料寫入記憶胞600中或者可以讀出儲存在記憶胞600中的資料。
為了讀取或寫入資料，第一SLSG電路410可以被配置為致能第一驅動訊號SAP1而將電源電壓VDD提供至第一感測線RTO。在施加啟動命令之後已經經過了預定時間時執行此動作，以快速升高第一感測線RTO的電壓位準。提供比核心電壓VCORE大的電源電壓VDD(通常用於更快速地升高第一感測線RTO的電壓)可以被稱為加速驅動操作。
在第一感測線RTO的電壓透過電源電壓VDD而(快速)被升高之後，由第二PMOS電晶體MP1提供核心電壓VCORE(通常第一感測線RTO透過其來驅動)。因此，在第一驅動訊號SAP1被失能的時候致能第二驅動訊號SAP2。可以在兩個PMOS電晶體MP0和MP1關斷和導通的時候將電源電壓VDD引入至核心電壓VCORE。
例如，第一驅動訊號SAP1被致能的時段透過計數訊號CNT來控制。核心電壓VCORE受電源電壓VDD影響的程度可以與第一驅動訊號SAP1被致能的時段成比例。因此，驅動訊號控制電路10可以被配置為透過感測核心電壓VCORE的位準來控制第一驅動訊號SAP1被致能的時段。
均衡電路420被配置為響應於位元線均衡訊號BLEQ來均衡第一感測線RTO與第二感測線SB，使得第一感測線RTO與第二感測線SB具有相同的電壓位準。當有必要使位元線BL與互補位元線BLB具有相同值時可以致能位元線均衡訊號BLEQ，如在預充電操作中。
例如，均衡電路420可以包括電晶體，諸如第一NMOS電晶體MN0。第一NMOS電晶體MN0可以包括電耦接至第二感測線SB的第一端子、 接收位元線均衡訊號BLEQ的閘極端子以及電耦接至第一感測線RTO的第二端子。第一NMOS電晶體MN0可以被配置為響應於位元線均衡訊號BLEQ來將第一感測線RTO與第二感測線SB電耦接。
第二SLSG電路430可以被配置為響應於第三驅動訊號SAN來將接地電壓VSS提供至第二感測線SB。根據實施例，第二感測線訊號產生電路430可以包括第二NMOS電晶體MN1。第二NMOS電晶體MN1可以包括與接地電壓VSS電耦接的第一端子、施加有第三驅動訊號SAN的閘極端子以及與第二感測線SB電耦接的第二端子。
感測放大器500可以被配置為透過第一感測線RTO和第二感測線SB來驅動。感測放大器500可以被配置為透過被施加至第一感測線RTO的電壓與被施加至第二感測線SB的電壓之差來形成位元線對BL和BLB的微弱的電壓差。因此，感測放大器500可以被配置為基於第一感測線RTO與第二感測線SB的差來確定資料。
根據實施例，感測放大器500可以包括可電耦接在第一感測線RTO與互補位元線BLB之間的第三PMOS電晶體MP2。感測放大器500還可以包括可電耦接在第一感測線RTO與位元線BL之間的第四PMOS電晶體MP3。此外，感測放大器500可以包括可電耦接在第二感測線SB與互補位元線BLB之間的第三NMOS電晶體MN2以及電耦接在第二感測線SB與位元線BL之間的第四NMOS電晶體MN3。
第三PMOS電晶體MP2的閘極端子與第三NMOS電晶體MN2的閘極端子可以與位元線BL電耦接。第四PMOS電晶體MP3的閘極端子與第四NMOS電晶體MN3的閘極端子可以與互補位元線BLB電耦接。
記憶胞600可以包括第一單元電晶體Cell TR1，所述第一單元電晶體Cell TR1包括第一端子、閘極端子和第二端子。第一端子可以電耦接至位元線BL。閘極端子可以與第一字元線WL1電耦接。第二端子可以與第一儲存元件C1電耦接。第一單元電晶體Cell TR1可以以如下的方式來儲存資料，即響應於第一字元線WL1而透過將電荷充電至第一儲存元件C1或者將來自第一儲存元件C1的電荷放電來將儲存在第一儲存元件C1中的電荷提供至位元線BL。
第一儲存元件C1可以電耦接在第一單元電晶體Cell TR1的第二端子與接地電壓VSS之間。
記憶胞600還可以包括第二單元電晶體Cell TR2，所述第二單元電晶體Cell TR2包括第一端子、閘極端子和第二端子。第一端子可以電耦接至互補位元線BLB。閘極端子可以與第二字元線WL2電耦接。第二端子可以與第二儲存元件C2電耦接。
第一單元電晶體Cell TR1和第二單元電晶體Cell TR2可以被配置為執行相同的操作或類似的操作。例如，第二單元電晶體Cell TR2可以以如下的方式來儲存資料，即透過致能第二字元線WL2而將載入在互補位元線BLB上的電荷充電至第二儲存元件C2中。
第一單元電晶體Cell TR1和第二單元電晶體Cell TR2可以響應於位元線選擇訊號Bish而耦接至BLE電路700和/或感測放大器500。
位元線均衡電路700可以包括第一預充電電晶體PTR1、第二預充電電晶體PTR2和均衡電晶體EQTR。第一預充電電晶體PTR1和第二預充電電晶體PTR2可以被配置為響應於位元線均衡訊號BLEQ而將位元線預充電電 壓VBLP提供至位元線對BL和BLB。
均衡電晶體EQTR可以響應於位元線均衡訊號BLEQ來將位元線BL與互補位元線BLB電耦接，而使位元線對BL與BLB的電壓位準相同。
在實施例中，驅動裝置可以被配置為響應於具有與計數訊號CNT相對應的致能時段的第一驅動訊號SAP1而將電源電壓VDD提供至第一感測線RTO。因此，在核心電壓VCORE上升的情況下，核心電壓VCORE的上升量可以隨著加速驅動時段縮短而減小。
圖3是圖示根據實施例的圖1中的計數器電路200的示例的方塊圖。
參照圖3，計數器電路200a可以包括啟動訊號產生器210、計數器控制器220、旗標訊號產生器230和計數器240。
啟動訊號產生器210可以被配置為基於命令訊號CMD來產生時脈訊號CLK。命令訊號CMD可以是從外部設備(諸如主機)提供並且被解碼的訊號，以及可以以如下模式來提供時脈訊號CLK，即響應於命令訊號CMD而在經過了預設時間之後產生脈衝。
計數器控制器220可以被配置為響應於時脈訊號CLK來產生計數輸出訊號CNTO。計數器控制器220通常將時脈訊號CLK作為計數輸出訊號CNTO原樣提供至計數器240。然而，在在計數器240中滿足預定條件的情況下(從而進位元輸出訊號CRO被致能)，計數器控制器220提供計數輸出訊號CNTO，使得計數器240的操作中斷。
旗標訊號產生器230可以被配置為基於放電訊號RLP和時脈訊號CLK來產生旗標訊號FLAG。根據實施例，旗標訊號產生器230可以被配置 為產生旗標訊號FLAG，所述旗標訊號FLAG響應於放電訊號RLP的致能而被致能，以及響應於時脈訊號CLK而被失能。
根據實施例，旗標訊號產生器230可以被配置為響應於時脈訊號CLK而不立即失能旗標訊號FLAG。旗標訊號產生器230可以被配置為響應於時脈訊號CLK而在經過了預設時間之後失能旗標訊號FLAG。
計數器240可以被配置為根據旗標訊號FLAG而同步於計數輸出訊號CNTO來執行遞增/遞減計數操作，並且提供計數訊號CNT。計數器240可以包括多個計數電路。當透過計數電路的計數完成時，計數器240可以致能進位元輸出訊號CRO並且將致能的進位元輸出訊號CRO提供至計數器控制器220，使得計數操作結束。
計數器電路200a可以被配置為根據旗標訊號FLAG而同步於時脈訊號CLK來執行遞增/遞減計數操作，並且產生計數訊號CNT。可以響應於命令訊號CMD來致能時脈訊號CLK。
由於旗標訊號FLAG響應於放電訊號RLP而產生，因此可以理解的是，當啟動命令被產生時，當核心電壓VCORE增大時，執行計數操作。這裡，在監控電壓VMON大於閾值電壓的VTH情況下產生放電訊號RLP。
圖4是圖示根據實施例的旗標訊號產生器的示例的示意圖。
參照圖4，旗標訊號產生器230可以包括延遲電路232、失能電路233、致能電路234和鎖存器235。
延遲電路232可以被配置為接收時脈訊號CLK。延遲電路232可以被配置為將時脈訊號CLK延遲預設時間。延遲電路232可以被配置為將延遲時脈訊號DCLK提供至第一節點ND1。
如果旗標訊號FLAG響應於被致能的時脈訊號CLK而被立即失能，則計數器240不會對旗標訊號FLAG正常地計數。原因是計數器240可以被配置為同步於時脈訊號CLK來對旗標訊號FLAG計數，如以上參照圖3所述。
因此，旗標訊號產生器230可以包括延遲電路232並且響應於延遲時脈訊號DCLK而失能旗標訊號FLAG，所述延遲時脈訊號DCLK透過將時脈訊號CLK延遲預設時間而產生。
失能電路233可以包括具有第一端子、閘極端子和第二端子的第六PMOS電晶體MP5。第一端子可以電耦接至第二節點ND2。閘極端子可以電耦接至第一節點ND1。第二端子可以電耦接至第三節點ND3。
失能電路233還可以包括具有第一端子、閘極端子和第二端子的第六NMOS電晶體MN5。第一端子可以與接地電壓VSS電耦接。閘極端子可以與第一節點ND1電耦接。第二端子可以與第三節點ND3電耦接。
在失能電路233中，存在延遲時脈訊號DCLK對應於邏輯高狀態的情況(即，在經過了預設時間且時脈訊號CLK被致能之後)。這裡，第六NMOS電晶體MN5可以導通並且將第三節點ND3轉變為接地電壓VSS的位準。一般而言，在時脈訊號CLK未被致能的時段期間，第六PMOS電晶體MP5可以導通而將第二節點ND2與第三節點ND3電耦接。
致能電路234可以被配置為響應於放電訊號RLP而將電源電壓VDD提供至第二節點ND2。因此，在時脈訊號CLK未被致能的時段期間，電源電壓VDD可以被提供至第三節點ND3。
根據實施例，致能電路234可以包括第三反相器I2和第五PMOS電晶體MP4。第五PMOS電晶體MP4可以包括第一端子、閘極端子和第二端子。 第一端子可以與電源電壓VDD電耦接。閘極端子可以接收被產生作為放電訊號RLP的訊號，該訊號被第三反相器I2反相。第二端子可以電耦接至第二節點ND2。
鎖存器235可以電耦接在第三節點ND3與第四節點ND4之間。鎖存器235可以被配置為儲存各個節點的值。例如，鎖存器235可以包括第四反相器I3和第五反相器I4。
第四反相器I3可以包括輸入端子和輸出端子。第四反相器I3的輸入端子可以電耦接至第三節點ND3。第四反相器I3的輸出端子可以電耦接至第四節點ND4。
類似地，第五反相器I4可以包括輸入端子和輸出端子。第五反相器I4的輸入端子可以電耦接至第四節點ND4。第五反相器I4的輸出端子可以電耦接至第三節點ND3。
第四節點ND4的值被第六反相器I5反相並且被提供作為旗標訊號FLAG。結果，旗標訊號FLAG可以對應於第三節點ND3的電壓位準。
根據實施例，旗標訊號產生器230還可以包括初始化電路231。初始化電路231可以被配置為響應於啟動訊號STU而將第三節點ND3轉變為接地電壓VSS的位準(即，邏輯低狀態)。
初始化電路231可以是第五NMOS電晶體MN4或包括第五NMOS電晶體MN4。當第三節點ND3轉變為邏輯低狀態時，第四節點ND4轉變為邏輯高狀態並且旗標訊號FLAG被初始化為邏輯低狀態。
圖5是圖示根據實施例的計數器控制器的示例的示意圖。
計數器控制器220可以被配置為將進位元輸出訊號CRO反相。 計數器控制器220可以被配置為對時脈訊號CLK和進位元輸出訊號CRO的反相訊號執行與操作，並且提供計數輸出訊號CNTO。例如，在計數器240計數到最大值之前(即，當計數器240正常執行計數時)，進位元輸出訊號CRO可以被失能並且保持邏輯低狀態。因此，當計數操作被正常地執行時，計數器控制器220可以原樣提供時脈訊號CLK作為計數輸出訊號CNTO。
如果計數器240計數到預定的最大值並且進位元輸出訊號CRO被致能，則計數器控制器220失能計數輸出訊號CNTO。
參照圖5，計數器控制器220可以包括第七反相器I6、第一響應反相器T10、第八反相器I7和第九反相器I8以及第三運算器L2。第一響應反相器T10可以根據時脈訊號CLK來驅動。第八反相器I7和第九反相器I8配置鎖存器。第八反相器I7和第九反相器I8的輸入端子和輸出端子以交叉耦合的方式相互電耦接。
第七反相器I6可以被配置為將進位元輸出訊號CRO反相並且將進位元輸出訊號CRO的反相訊號提供至第一響應反相器T10。第一響應反相器T10可以被配置為在時脈訊號CLK被失能的情況下執行反相操作。第一響應反相器T10可以被配置為將從第七反相器I6接收到的訊號作為進位元輸出訊號CRO提供至第五節點ND5。
第八反相器I7可以包括與第五節點ND5電耦接的輸入端子以及電耦接至第六節點ND6的輸出端子。第九反相器I8可以包括電耦接至第六節點ND6的輸入端子以及電耦接至第五節點ND5的輸出端子，鎖存器透過第五節點ND5來配置。
第三運算器L2可以被配置為對第六節點ND6的電壓值與時脈 訊號CLK執行“與”運算，並且提供計數輸出訊號CNTO。
圖6是圖示根據實施例的計數器的示例的方塊圖。
參照圖6，計數器240可以包括多個計數電路241_1、241_2、...和241_n根據實施例，計數電路241_1、241_2、...和241_n可以具有不同的數量。此外，進位元輸出訊號CRO被致能時的時間可以根據計數電路的數量而變化。
注意計數電路241_1、241_2、...和241_n可以被配置為以相反方式執行遞增/遞減計數操作。
計數訊號CNT可以被配置為多個計數位元或多個邏輯位準CNT<0>、CNT<1>、...和CNT<n-1>。
第一計數電路241_1可以被配置為透過電源電壓VDD來驅動。第一計數電路241_1可以被配置為同步於計數輸出訊號CNTO來對旗標訊號FLAG計數，並且提供第一計數位元CNT<0>和第一進位輸出位元CROUT<0>。
第二計數電路241_2可以被配置為接收第一進位元輸出位元CROUT<0>作為第一進位輸入位CIN<1>。第二計數電路241_2可以被配置為透過第一進位元輸入位CIN<1>來驅動。第二計數電路241_2可以被配置為同步於計數輸出訊號CNTO來對旗標訊號FLAG計數，並且提供第二計數位元CNT<1>和第二進位輸出位元CROUT<1>。
多個計數電路241_1、241_2、...和241_n可以被配置為順序地執行相同的操作。由最後的第n計數電路241_n提供第n計數位元CNT<n-1>，並且第n進位輸出位元CROUT<n-1>被輸出作為進位元輸出訊號CRO。
計數器240可以被配置為響應於計數輸出訊號CNTO而根據旗 標訊號FLAG的值來不同地執行遞增/遞減計數操作。例如，在旗標訊號FLAG根據時脈訊號CLK而被致能的情況下，可以增大計數訊號CNT的計數值。另一方面，在旗標訊號FLAG根據時脈訊號CLK而被失能的情況下，可以減小計數訊號CNT的計數值。
由於計數電路241_1、241_2、...和241_n中的每個計數電路可以與本領域通常已知的遞增/遞減計數電路類似，因此在本文中將省略對其的詳細描述。
圖7是圖示根據實施例的控制電路的示例的示意圖。
根據實施例，控制電路300可以包括被配置為產生第一驅動訊號至第三驅動訊號SAP1、SAP2和SAN的電路。然而，在圖7中，為了解釋的方便起見，僅圖示了用於產生第一驅動訊號SAP1的配置，並且以下將作出對其的描述。控制電路300可以關聯於對應的庫。
參照圖7，控制電路300可以包括多個延遲電路310、選擇電路320和驅動訊號輸出電路330。
包括延遲電路310_1、310_2310_3、...和310_q的多個延遲電路310可以提供具有不同延遲時間的多個延遲訊號D(N-2)、D(N-1)、D(N)、...和D(N+P)。這可以透過接收互補庫啟動訊號BAB並且將該互補庫啟動訊號BAB延遲預選時間來實現。根據實施例，延遲電路310_1、310_2、310_3、...和310_q中的每個可以包括至少一個反相器。
選擇電路320可以被配置為基於計數訊號CNT來選擇多個延遲訊號D(N-2)、D(N-1)、D(N)、...和D(N+P)中的一個，並且提供選中延遲訊號SD。雖然可以產生具有不同延遲時間的多個延遲訊號D(N-2)、D(N-1)、 D(N)、...和D(N+P)，但根據計數訊號CNT而具有特定延遲時間的選中延遲訊號SD被提供。例如，選擇電路320可以是多工器或包括多工器。
驅動訊號輸出電路330可以包括第十反相器I9和第四運算器L3。驅動訊號輸出電路330可以被配置為對選中延遲訊號SD的反相訊號與互補庫啟動訊號BAB執行反或運算或或非邏輯功能，並且輸出第一驅動訊號SAP1。
第一驅動訊號SAP1在啟動命令被施加至對應的庫的時刻被致能以及在經過了選中延遲時間之後被失能。因此，第一驅動訊號SAP1的致能時段根據多個延遲訊號D(N-2)、D(N-1)、D(N)...和D(N+P)中的哪個延遲訊號被選中來確定。
圖8和圖9是輔助解釋計數操作以及驅動訊號的致能時段的變化的示意圖的示例代表。
如圖8中所示，當利用預定時間間隔來比較監控電壓VMON與閾值電壓VTH時可以產生計數訊號CNT。根據實施例，計數訊號CNT改變的時刻可以對應於時脈訊號CLK被致能的時刻。
在時間t1處，監控電壓VMON的量值可以大於閾值電壓VTH。計數訊號CNT可以表示與“N”相對應的值。因此，由於監控電壓VMON的量值大於閾值電壓VTH同時計數訊號CNT具有與“N”相對應的值，因此可以產生旗標訊號FLAG。因此，在時間t2處計數器電路200響應於時脈訊號CLK來執行遞減計數，並且計數訊號CNT的值減小為“N-1”。
控制電路300可以被配置為根據減小的計數訊號CNT的值來產生具有縮短的致能時段的第一驅動訊號SAP1。因此，可以縮短加速驅動時段。
此外，甚至在時間t2處，由於監控電壓VMON的量值大於閾值電 壓VTH，因此也可以根據放電訊號RLP的產生來產生旗標訊號FLAG，同時計數訊號CNT具有值“N-1”。結果，在時間t3處，計數器240可以響應於時脈訊號CLK而執行遞減計數，並且計數訊號CNT的值變為“N-2”。因此，第一驅動訊號SAP1的致能時段可以進一步縮短。
在時間t3處，監控電壓VMON小於閾值電壓VTH。因此，在時間t3與時間t4之間不會產生旗標訊號FLAG。
在時間t4處，計數器240可以被配置為響應於時脈訊號CLK執行遞增計數操作。因此，計數訊號CNT可以具有與“N-1”相對應的值，並且可以延長第一驅動訊號SAP1的致能時段。
在時間t4處，由於監控電壓VMON變為大於閾值電壓VTH，因此可以產生旗標訊號FLAG。在時間t5處，計數器240可以執行遞減計數操作，並且計數訊號CNT具有值“N-2”。因此，在時間t5與時間t6之間的時段期間，可以縮短第一驅動訊號SAP1的致能時段，使得也可以減小透過電源電壓VDD施加在核心電壓VCORE上的影響。
類似地，在時間t5處監控電壓VMON的量值可以小於閾值電壓VTH。因此，在時間t6處計數訊號CNT可以增加並且指示“N-1”作為其值。原因是由於在時間t6處監控電壓VMON的量值大於閾值電壓VTH，因此在時間t7處計數訊號CNT減小並且指示“N-2”作為其值。
圖9示出透過以上參照圖7描述的控制電路300中的驅動訊號輸出電路330輸出的第一驅動訊號SAP1。第一驅動訊號SAP1可以根據多個延遲訊號D(N-2)、D(N-1)、D(N)...和D(N+P)來輸出。
參照圖9，時間t1可以對應於互補庫啟動訊號BAB被致能的時 間。第一驅動訊號SAP1可以在響應於庫啟動命令的同時被致能。第一驅動訊號SAP1可以啟動加速驅動，使得可以快速升高與感測放大器電耦接的第一感測線RTO的電壓。
根據多個延遲訊號D(N-2)、D(N-1)、D(N)...和D(N+P)來確定第一驅動訊號SAP1根據計數訊號CNT(根據核心電壓VCORE的量值來對其自身計數)而被失能的時間。
在時間t2處，第一驅動訊號SAP1(N-2)可以響應於延遲最少的延遲訊號D(N-2)而被失能。在時間t3與時間t6之間的時段期間，第一驅動訊號SAP1可以被控制為被順序地失能，而具有加長的致能時段。
根據實施例，可以產生控制電路300的第一驅動訊號SAP1(N-2)、SAP1(N-1)、SAP1(N)、SAP1(N+1)和SAP1(N+2)。這些訊號可以對應於選擇多個延遲訊號D(N-2)、D(N-1)、D(N)...和D(N+P)的情況。由於可以基於計數訊號CNT來提供多個延遲訊號D(N-2)、D(N-1)、D(N)...和D(N+P)中的一個作為選中延遲訊號SD，因此可以控制最後的第一驅動訊號SAP1的致能時段。
圖10是輔助解釋根據實施例的驅動訊號控制電路的操作的時序圖的示例。
以下將參照圖1至圖10來描述根據實施例的驅動訊號控制電路10的操作。
在時間t1處，可以施加啟動命令ACT。當響應於啟動命令ACT而至少一個庫被啟動時，庫致能訊號BAEN被致能。
啟動訊號產生器210可以響應於啟動命令ACT而致能時脈訊號 CLK。啟動訊號產生器210可以被配置為從時間t1已經經過了預定時間之後的時間t5處致能時脈訊號CLK，啟動命令ACT在時間t1處被致能。可替代地，啟動訊號產生器210可以被配置為響應於在時間t5處施加的預充電命令PCG而立即產生時脈訊號CLK。
字元線響應於啟動命令ACT而被致能。根據儲存在圖2的單元電晶體Cell TR1和Cell TR2中的至少一個單元電晶體的單元中的電荷來感測位元線對BL與BLB之間的電荷差。
在時間t2處，第一驅動訊號SAP1被致能。在該情形下，可以延遲特定時間，直到第一驅動訊號SAP1響應於庫致能訊號BAEN而被致能為止。由於在第一驅動訊號SAP1被致能的時間期間感測位元線對BL與BLB之間的微弱的電荷差，因此可以提供穩定性。
根據第一驅動訊號SAP1而將電源電壓VDD提供至第一感測線RTP，並且位元線對BL與BLB之間的電荷差被增強至電源電壓VDD的位準。
在時間t3處，第一驅動訊號SAP1被失能。用於將核心電壓VCORE提供至第一感測線RTO的第二驅動訊號SAP2被致能。可以看出第一驅動訊號SAP1的致能時段初始被設置為s(n)。
當第一驅動訊號SAP1被失能並且第二驅動訊號SAP2被致能時，電源電壓VDD可以被引入至核心電壓VCORE。比較器120感測到核心電壓VCORE的量值增大。
比較器120輸出致能訊號EN，並且由於庫致能訊號BAEN也已經被致能，因此產生放電訊號RLP。
由於放電訊號RLP被產生，因此旗標訊號FLAG被致能。致能 的旗標訊號FLAG可以保持被提供至計數器240。因為計數器240同步於與時脈訊號CLK基本上相同的計數輸出訊號CNTO而操作，所以計數訊號CNT仍未改變。
在直到時間t4的時間r(n)期間放電訊號RLP可以被致能。可以根據核心電壓VCORE(精確地說，是根據監控電壓VMON)比閾值電壓VTH大的程度來確立時間r(n)的長度。
在時間t5處，由於第二驅動訊號SAP2被失能，因此啟動操作可以結束。可以施加預充電命令PCG。當啟動操作完成時，庫致能訊號BAEN被失能。當時脈訊號CLK被致能時，計數器240基於已經提供的旗標訊號FLAG來執行遞減計數操作。結果，產生與值“N-1”相對應的計數訊號CNT。響應於致能的時脈訊號CLK來初始化旗標訊號FLAG。
在時間t6處，再次施加啟動命令ACT，並且庫致能訊號BAEN被致能。此外，位元線對BL與BLB也開始增強以執行啟動操作。第一驅動訊號SAP1可以在經過了預定時間之後的時間t7處被致能。由於相比於之前的啟動操作的情況，減小了計數訊號CNT的計數值，因此第一驅動訊號SAP1的致能時段減小。
因此，在時間t8處，第一驅動訊號SAP1被失能並且第二驅動訊號SAP2被致能。與以上所描述的類似，在第一驅動訊號SAP1的失能和第二驅動訊號SAP2的致能產生的時間處，電源電壓VDD可以透過第一感測線RTO而被引入至核心電壓VCORE。從時間t7至時間t8，位元線對BL與BLB的電壓大於核心電壓VCORE。由此，可以確定第一感測線RTO的核心電壓VCORE已經增大。放電電路100確定核心電壓VCORE大於閾值電壓VTH，並且致能放電訊號 RLP。
可以響應於致能的放電訊號RLP而產生旗標訊號FLAG。放電訊號RLP在比之前啟動操作的情況短的時間r(n-1)期間被致能，並且在時間t9處被失能。由於相比於之前的啟動操作，縮短了第一驅動訊號SAP1的致能時段，因此可以理解的是監控電壓VMON已經大於閾值電壓VTH的時段也被縮短。
與以上描述的類似，可以將產生的旗標訊號FLAG提供至計數器240。
在時間t10處，由於啟動操作完成，因此第二驅動訊號SAP2被失能，並且庫致能訊號BAEN也被失能。計數器240可以被配置為響應於時脈訊號CLK來進行遞減計數操作。計數訊號CNT可以具有與“N-2”相對應的值。
在時間t11處，可以再次施加用於執行下一啟動操作的啟動命令ACT。與之前的啟動操作類似，庫致能訊號BAEN被致能，並且位元線對BL與BLB之間的電荷差被增強。
在時間t12處，第一驅動訊號SAP1被致能。因為計數訊號CNT具有值“N-2”，所以控制電路300提供延遲訊號。作為選中延遲訊號SD，該延遲訊號具有與計數訊號CNT相對應的縮短的致能時段。因此，第一驅動訊號SAP1在時間t13處被失能。
對於透過s(N-2)而指定的時間(即，時間t12與時間t13之間的時間)，電源電壓VDD被提供至第一感測線RTO。因此，位元線對BL與BLB被驅動至的電壓未被升高為大於之前的啟動操作的情況。
因此，存在在時間t13處第一驅動訊號SAP1被失能而第二驅動訊號SAP2被致能的情況。這裡，儘管庫致能訊號BAEN被致能，但比較器120 也不會確定監控電壓VMON超過閾值電壓VTH。因此，在放電電路100中不輸出致能訊號EN。結果，放電訊號RLP不被致能，並且不產生旗標訊號FLAG。
由於旗標訊號FLAG未被產生，因此在時間t14處計數器240同步於時脈訊號CLK來執行遞增計數操作，從而，計數訊號CNT具有值“N-1”。
如上所述，在至少一個庫被啟動的時間處，根據實施例的驅動訊號控制電路10將監控電壓VMON(例如，與核心電壓VCORE成比例的電壓)的量值與閾值電壓VTH的量值進行比較。
驅動訊號控制電路10在監控電壓VMON的量值大於閾值電壓VTH的量值的情況下致能放電訊號RLP。基於產生的放電訊號RLP來產生旗標訊號FLAG。基於旗標訊號FLAG來不同地執行遞增/遞減計數操作。此外，基於計數訊號CNT的值來控制第一驅動訊號SAP1的致能時段。
因此，由於在啟動操作期間，第一驅動訊號SAP1的致能時段根據監控電壓VMON(例如，與核心電壓VCORE成比例的電壓，或核心電壓VCORE本身)的量值來控制，因此內部核心電壓的量值可以得到穩定。此外，第一驅動訊號SAP1的致能時段可以透過使用簡單計數電路來控制。
在本公開的實施例中，隨著將核心電壓VCORE與閾值電壓VTH進行比較，計數訊號CNT根據哪個的量值大而連續地改變，從而，可以改變第一驅動訊號SAP1的致能時段。
當根據時脈訊號CLK執行特定啟動操作時，如果用於產生旗標訊號FLAG的操作與用於不產生旗標訊號FLAG的操作交替。這裡，重複在其中監控電壓VMON變為大於閾值電壓VTH的操作與監控電壓VMON變為小於閾值 電壓VTH的操作。在該情形下，可以確定在預定範圍之內監控電壓VMON接近閾值電壓VTH。因此，可以確定不需要重複改變第一驅動電壓SAP1的時段的操作。
因此，在確定旗標訊號FLAG在時脈訊號CLK的預定範圍(例如，時脈訊號CLK被致能次數形式的預定範圍)之內間歇產生的情況下，可以執行控制使得不執行計數操作。
圖11是圖示根據實施例的計數器電路的示例的方塊圖。
參照圖11，計數器電路200b可以包括啟動訊號產生器210、計數器控制器220、旗標訊號產生器230、計數器240和穩壓器250。
相比於圖3的計數器電路200a，圖11的計數器電路200b還可以包括穩壓器250。由於其他元件與以上參照圖3描述的組件基本上相同，因此本文中將省略對其的詳細描述。
參照圖11，包括穩壓器250的計數器電路200b可以基於旗標訊號FLAG和從計數器240接收到的最後進位輸出位元CROUT<n-1>來產生進位元輸出訊號CRO。
如上所述，在啟動操作中，在監控電壓VMON(即，與核心電壓VCORE成比例的電壓，例如，VCORE/2，或者甚至VCORE自身)大於或等於閾值電壓VTH的情況下產生旗標訊號FLAG。在監控電壓VMON小於閾值電壓VTH的情況下不產生旗標訊號FLAG。因此，在旗標訊號FLAG滿足預定條件的情況下，進位元輸出訊號CRO被致能以使計數器控制器220中斷計數器240的操作。
以上參照圖3和圖4描述的計數器控制器220被配置為不管時脈訊號CLK如何都失能計數輸出訊號CNTO。此外，計數器控制器22還被配置為在計數器240的最後進位輸出位元CROUT<n-1>被致能的情況下使計數器 240中斷計數操作。
穩壓器250可以確定核心電壓VCORE具有穩定量值。如果產生旗標訊號FLAG的過程、不產生旗標訊號FLAG的過程以及產生旗標訊號FLAG的過程被順序地執行，則可以做出該確定。這裡，由於根據對第一驅動訊號SAP1的時段的控制而改變監控電壓VMON對閾值電壓VTH的量值，因此間接確定核心電壓VCORE被穩定在期望量值。
即使確定了用來保持核心電壓VCORE的穩定量值的第一驅動訊號SAP1的適當的致能時段，操作時間也可能被延長或者可能導致不必要的功耗。如果根據計數訊號CNT的計數值來持續地控制第一驅動訊號SAP1的致能時段，則可能產生這種情況。明顯的是，有必要中斷計數操作。
穩壓器250可以被配置為產生用於中斷計數器240的計數操作的進位元輸出訊號CRO。穩壓器250可以將產生的進位元輸出訊號CRO提供至計數器控制器220。
根據實施例，可以響應於啟動訊號STU來初始化穩壓器250。
圖12是圖示根據實施例的穩壓器的示例的方塊圖。
參照圖12，穩壓器250可以包括旗標訊號更新電路251和穩定狀態確定電路253。
旗標訊號更新電路251可以被配置為響應於時脈訊號CLK來順序地改變旗標訊號FLAG，以及提供多個確定訊號DET。多個確定訊號DET可以對應於在時脈訊號CLK被致能時改變的旗標訊號FLAG。即，確定訊號DET代表透過順序啟動操作而產生的旗標訊號FLAG。
根據實施例，旗標訊號更新電路251可以透過同步於時脈訊號 CLK捕獲多個旗標訊號FLAG來提供確定訊號DET。這裡，穩定狀態確定電路253可以基於確定訊號DET來確定多個啟動操作中的旗標訊號FLAG的變化模式。
根據實施例，可以響應於啟動訊號STU來初始化旗標訊號更新電路251。
穩定狀態確定電路253可以被配置為基於確定訊號DET和最後進位元輸出位元CROUT<n-1>中的至少一個來致能進位元輸出訊號CRO。
穩定狀態確定電路253可以被配置為致能進位元輸出訊號CRO。當基於確定訊號DET而確定在多個啟動操作期間旗標訊號FLAG表現為預定模式時，可以執行此致能。可替代地，當基於最後進位輸出位元CROUT<n-1>而確定計數器240已經執行了最大計數操作時，可以執行此致能。
根據實施例，可以響應於啟動訊號STU來初始化穩定狀態確定電路253。
圖13是圖示根據實施例的旗標訊號更新電路的示例的方塊圖。
參照圖13，旗標訊號更新電路251可以包括多個更新器2511_1、2511_2和2511_3。雖然在圖13中示出了三個更新器2511_1、2511_2和2511_3並且以下將參照圖13來描述這三個更新器2511_1、2511_2和2511_3，但是要注意的是實施例不侷限於此。
基於旗標訊號更新電路251中包括的更新器的數量，可以確定透過多少個啟動操作(即，同步於多少個時脈訊號CLK)而產生的旗標訊號FLAG的變化模式要被提供作為確定訊號DET。在圖13的旗標訊號更新電路251中，旗標訊號FLAG可以透過三個啟動操作(即，當時脈訊號CLK被致能三次時) 來捕獲，並且可以被提供作為確定訊號DET。
各個更新器2511_1、2511_2和2511_3可以被配置為儲存旗標訊號FLAG，並且響應於時脈訊號CLK來輸出儲存的旗標訊號FLAG作為確定訊號DET。
第一更新器2511_1可以被配置為儲存旗標訊號FLAG。第一更新器2511_1可以被配置為響應於時脈訊號CLK來將儲存的旗標訊號FLAG作為第一確定訊號DET1提供至第二更新器2511_2。
第二更新器2511_2可以被配置為儲存從第一更新器2511_1提供的第一確定訊號DET1作為旗標訊號。第二更新器2511_2可以被配置為響應於時脈訊號CLK來將儲存的旗標訊號FLAG作為第二確定訊號DET2提供至第三更新器2511_3。
類似地，第三更新器2511_3可以被配置為儲存從第二更新器2511_2提供的第二確定訊號DET2作為旗標訊號。第三更新器2511_3可以被配置為響應於時脈訊號CLK來輸出儲存的旗標訊號FLAG作為第三確定訊號DET3。
旗標訊號更新電路251可以對應於響應於時脈訊號CLK來改變旗標訊號FLAG的改變電路。旗標訊號更新電路251可以被配置為提供多個確定訊號DET1、DET2和DET3。
圖14是圖示根據實施例的穩定狀態確定電路的示例的示意圖。
參照圖14，穩定狀態確定電路253可以包括多個運算器L4、L5、L6和L7、脈衝產生器2531、多個電晶體MP6、MP7、MP8和MN6以及多個反相器I10和I11。
第五運算器L4可以被配置為對第一確定訊號DET1、互補第二確定訊號DET2B和第三確定訊號DET3執行反或運算或或非邏輯功能。
第六運算器L5可以被配置為對啟動訊號STU和從第五運算器L4提供的訊號執行與運算。第六運算器L5將結果訊號提供至脈衝產生器2531。
脈衝產生器2531可以被配置為在接收到特定邏輯狀態的電壓的情況下產生脈衝P1。根據實施例，脈衝產生器2531可以被配置為產生透過轉變為邏輯低狀態來致能的脈衝P1。
第七PMOS電晶體MP6可以包括與電源電壓VDD電耦接的第一端子以及施加了脈衝P1的閘極端子。
根據實施例，啟動訊號STU可以在非初始化的情況下保持與邏輯高狀態相對應的電壓值。因此，在即使第一確定訊號DET1、互補第二確定訊號DET2B和第三確定訊號DET3中的任意一個具有不同邏輯狀態的情況下，與邏輯低狀態相對應的輸入被提供至脈衝產生器2531，並且產生脈衝PL。
即使第一確定訊號DET1、互補第二確定訊號DET2B和第三確定訊號DET3中的一個具有不同邏輯狀態的情況意味著：除產生旗標訊號FLAG的該情況以外的所有其他情況在三個連續的啟動操作期間不產生和產生。透過脈衝P1，電源電壓VDD可以被提供至第七PMOS電晶體MP6的第二端子。
第七運算器L6可以被配置為對第一確定訊號DET1、互補第二確定訊號DET2B和第三確定訊號DET3執行與運算，並且將結果訊號提供至第七節點ND7。
第八PMOS電晶體MP7可以包括第一端子、閘極端子和第二端子。第一端子可以與第七PMOS電晶體MP6的第二端子電耦接。閘極端子可以 與第七節點ND7電耦接。第二端子可以與第八節點ND8電耦接。
第七NMOS電晶體MN6可以包括第一端子、閘極端子和第二端子。第一端子可以與接地電壓VSS電耦接。閘極端子可以與第七節點ND7電耦接。第二端子可以與第八節點ND8電耦接。
存在電源電壓VDD被提供至第七PMOS電晶體MP6的情況。這裡，第七運算器L6的輸出(即，第七節點ND7的電壓)對應於邏輯低狀態。第八PMOS電晶體MP7導通，而第七NMOS電晶體MN6關斷。
因此，由於第八節點ND8對應於邏輯高狀態，因此保持訊號(hold signal)HOLD被失能為對應於邏輯低狀態。在該情形下，確定核心電壓VCORE尚未穩定，以及透過控制計數訊號CNT來改變第一驅動訊號SAP1的致能時段。
然而，如果在三個連續的啟動操作期間產生、不產生以及產生旗標訊號FLAG，則不產生脈衝P1，並且第七節點ND7轉變為邏輯高狀態。因此，第八PMOS電晶體MP7關斷，而第七NMOS電晶體MN6導通。
第八節點ND8可以對應於邏輯低狀態。因此，保持訊號HOLD被致能為邏輯高狀態，並且進位元輸出訊號CRO透過第八運算器L7而被致能。
根據實施例，第八運算器L7可以被配置為對保持訊號HOLD與最後進位元輸出位元CROUT<n-1>執行與運算。因此，第八運算器L7在計數器240的所有計數電路(見圖6)的計數操作完成的情況下致能進位元輸出訊號CRO。因此，最後進位輸出位元CROUT<n-1>可以被致能或者保持訊號HOLD被致能。
因此，穩定狀態確定電路253可以被配置為使計數器240中斷 計數操作，使得第一驅動訊號SAP1的致能時段不會受到不必要的控制。甚至當旗標訊號FLAG達到預定狀態時，這也是成立的。如果旗標訊號FLAG不穩定，則第八節點ND8轉變為邏輯高狀態，並且保持訊號HOLD被失能。
如上所述，在根據實施例的驅動訊號控制電路和驅動裝置中，在啟動操作中監控電壓VMON超過閾值電壓VTH的情況下可以產生放電訊號RLP。旗標訊號FLAG可以響應於放電訊號RLP而產生，可以根據旗標訊號FLAG產生還是未產生來執行計數操作，以及可以根據計數值來改變第一驅動訊號SAP1的致能時段。
因此，透過使用放電訊號RLP可以控制執行加速驅動的第一驅動訊號SAP1的致能時段。在執行啟動操作時，放電訊號RLP根據可能改變的核心電壓VCORE的量值來控制核心電壓VCORE的量值。
雖然以上已經描述了各種實施例，但是本發明所屬技術領域中具有通常知識者將理解的是，所描述的實施例僅作為示例。因此，本文中描述的驅動訊號控制電路和驅動裝置不應當基於描述的實施例而受到限制。
10‧‧‧驅動訊號控制電路
100‧‧‧放電電路
110‧‧‧庫致能電路
115‧‧‧延遲電路
120‧‧‧比較器
130‧‧‧放電訊號產生電路
140‧‧‧放電電路
150‧‧‧除法器電路
200‧‧‧計數器電路
300‧‧‧控制電路
A0‧‧‧比較器
BAB<0>‧‧‧庫啟動訊號
BAB<1>‧‧‧庫啟動訊號
BAB<n>‧‧‧庫啟動訊號
BAEN‧‧‧庫致能訊號
CNT‧‧‧計數訊號
DBAEN‧‧‧庫致能訊號
EN‧‧‧致能訊號
I0、I1‧‧‧反相器
L0、L1‧‧‧運算器
MD0‧‧‧放電電晶體
MR0‧‧‧電阻器電晶體
MR1‧‧‧電阻器電晶體
RLP‧‧‧放電訊號
SAN‧‧‧驅動訊號
SAP1‧‧‧驅動訊號
SAP2‧‧‧驅動訊號
VCORE‧‧‧核心電壓
VMON‧‧‧監控電壓
VSS‧‧‧接地電壓
VTH‧‧‧閾值電壓

Claims (20)

  1. 一種驅動訊號控制電路，包括：一放電電路，被配置為將一監控電壓與一參考電壓進行比較，並且產生一放電訊號，所述監控電壓與一核心電壓成比例；一計數器電路，被配置為根據所述放電訊號來執行遞增/遞減計數操作，並且產生一計數訊號；以及一控制電路，被配置為產生一驅動訊號，所述驅動訊號係具有與所述計數訊號成比例的致能時段。
  2. 如請求項1所述的驅動訊號控制電路，其中，所述計數器電路包括：一啟動訊號產生器，被配置為基於一命令訊號來產生一時脈訊號；一旗標訊號產生器，被配置為基於所述放電訊號來產生一旗標訊號；以及一計數器，被配置為基於所述時脈訊號來對所述旗標訊號計數，並且產生所述計數訊號。
  3. 如請求項2所述的驅動訊號控制電路，其中，所述計數器包括執行遞增/遞減計數操作的多個計數電路，所述多個計數電路順序地電耦接，以及所述各個計數電路產生包括所述計數訊號的多個計數位元。
  4. 如請求項3所述的驅動訊號控制電路，其中，所述計數器電路還包括：一計數器控制器，被配置為基於所述時脈訊號和一進位元輸出訊號來提供一計數輸出訊號。
  5. 如請求項4所述的驅動訊號控制電路，其中，所述進位元輸出訊號對應於所述多個計數電路之中的最後計數電路的進位元輸出位元。
  6. 如請求項4所述的驅動訊號控制電路，其中，所述計數器電路還包括一穩壓器，所述穩壓器包括：一旗標訊號更新電路，被配置為基於所述時脈訊號來改變所述旗標訊號，並且提供連續的所述旗標訊號作為多個確定訊號；以及一穩定狀態確定電路，被配置為基於所述多個確定訊號來產生所述進位元輸出訊號。
  7. 如請求項6所述的驅動訊號控制電路，其中，所述穩定狀態確定電路在所述多個確定訊號交替地具有相反邏輯狀態的情況下致能所述進位元輸出訊號。
  8. 如請求項2所述的驅動訊號控制電路，其中，所述啟動訊號產生器產生所述時脈訊號，所述時脈訊號響應於啟動命令而在經過預設時間之後被致能。
  9. 如請求項2所述的驅動訊號控制電路，其中，所述控制電路包括：多個延遲電路，被配置為將響應於啟動命令而產生的一庫啟動訊號延遲預選時間，並且提供多個延遲訊號；一選擇電路，被配置為基於所述計數訊號來提供所述多個延遲訊號中的一個延遲訊號作為一選中延遲訊號；以及一驅動訊號輸出電路，被配置為對所述庫啟動訊號和所述選中延遲訊號執行邏輯功能，並且提供所述驅動訊號。
  10. 如請求項2所述的驅動訊號控制電路，其中，所述放電電路包括：一放電電路，被配置為響應於所述放電訊號而將所述核心電壓與接地電壓電耦接。
  11. 一種驅動裝置，包括：一驅動訊號控制電路，被配置為：當響應於一命令訊號而啟動操作被執行時，透過將一監控電壓與一參考電壓進行比較來產生一旗標訊號，所述監控電壓與一核心電壓成比例；所述驅動訊號控制電路還被配置為根據一計數訊號來產生具有不同致能時段的一第一驅動訊號，所述計數訊號透過基於所述旗標訊號執行的遞增/遞減計數操作而產生；以及一驅動電路，被配置為響應於所述第一驅動訊號而將比所述核心電壓大的一電源電壓提供至一感測放大器。
  12. 如請求項11所述的驅動裝置，其中，在致能時段期間，所述驅動訊號控制電路在所述第一驅動訊號被致能之後產生一第二驅動訊號。
  13. 如請求項12所述的驅動裝置，其中，所述驅動電路響應於所述第二驅動訊號而將所述核心電壓提供至所述感測放大器。
  14. 如請求項13所述的驅動裝置，其中，所述驅動訊號控制電路包括：一放電電路，被配置為將所述監控電壓與所述參考電壓進行比較，並且產生一放電訊號；一計數器電路，被配置為根據基於所述放電訊號而產生的所述旗標訊號來執行遞增/遞減計數操作，並且產生所述計數訊號；以及一控制電路，被配置為產生所述第一驅動訊號，所述第一驅動訊號係具有與所述計數訊號成比例的致能時段。
  15. 如請求項14所述的驅動裝置，其中，所述計數器電路根據所述旗標訊號是否被產生，而決定是否透過執行遞增計數操作或遞減計數操作來產生所述計數 訊號，所述遞增計數操作或遞減計數操作係同步於一時脈訊號，所述時脈訊號係基於一啟動訊號而產生。
  16. 如請求項15所述的驅動裝置，其中，所述計數器電路包括：一計數器，包括多個計數電路，並且被配置為同步於一計數輸出訊號來執行計數操作；以及一計數器控制器，被配置為基於所述時脈訊號和一進位元輸出訊號來提供所述計數輸出訊號。
  17. 如請求項16所述的驅動裝置，其中，所述計數器控制器基於所述多個計數電路之中的最後計數電路的進位元輸出位元或基於所述旗標訊號的產生歷史來提供所述計數輸出訊號。
  18. 如請求項17所述的驅動裝置，其中，所述計數器電路還包括：一旗標訊號更新電路，被配置為基於所述時脈訊號來改變所述旗標訊號，並且提供連續的所述旗標訊號作為多個確定訊號；以及一穩定狀態確定電路，被配置為在所述多個確定訊號交替地具有相反邏輯狀態的情況下致能所述進位元輸出訊號。
  19. 如請求項13所述的驅動裝置，其中，還包括：所述感測放大器，被配置為基於所述核心電壓和所述電源電壓來將儲存在記憶胞中的電荷的量值形成為所述核心電壓的位準。
  20. 如請求項14所述的驅動裝置，其中，所述控制電路包括：多個延遲電路，被配置為將響應於所述命令訊號中包括的啟動命令而產生的一庫啟動訊號延遲預選時間，並且提供多個延遲訊號； 一選擇電路，被配置為基於所述計數訊號來提供所述多個延遲訊號中的一個延遲訊號作為一選中延遲訊號；以及一驅動訊號輸出電路，被配置為對所述庫啟動訊號與所述選中延遲訊號執行邏輯功能，並且提供所述第一驅動訊號。
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