CN102842336B - 半导体存储器装置及其读取方法 - Google Patents

Abstract

本发明公开了一种半导体存储器，具有可同时存取的至少二存储器组的存储器单元阵列，根据行位址信息选择字元线的字元线选择电路，以及根据接受到的命令控制字元线选择电路的控制器。控制器，根据第一读取命令使字元线选择电路进行第一读取操作，根据第二读取命令使字元线选择电路进行第二读取操作。第一读取操作系于一侧存储器组选择第n个字元线，于另一侧存储器组选择第n+1个或者第n-1个字元线，第二读取操作系于一侧存储器组选择第n字元线，并且于另一侧存储器组选择第n个字元线。

Description

半导体存储器装置及其读取方法

技术领域

本发明主要系有关于一种半导体存储器装置，特别系有关于一种半导体存储器装置及其读取方法。

背景技术

近几年，具有串列周边介面(SPI或Serial peripheral Interface)应用的快闪存储器，需要512MB、1GB或以上的高密度集成。同时，也需要降低存储器单价。而NAND型的快闪存储器具有相同类似的问题。

即使是最小尺寸的阵列的NAND型的快闪存储器，位址改变依然比起NOR型的存储器来的更慢。因此，在连续的环绕式读取操作会发生问题。第9a-9d图为环绕式读取操作的一实施例。环绕式读取操作，举例来说，如图9a所示，存储器阵列MA的第n页(字元线)被选择，从第n页所读取的数据被传送至页面暂存器PB(page buffer)，接着如图9b所示，页面暂存器PB暂存的数据持续的传输至外部。然后，如图9c所示，接着第n+1页被选择，从第n+1页所读取的数据传送至页面暂存器PB，如图9d所示，页面暂存器暂存的数据持续的传输至外部。如此一来，第n+1页的数据必须等待第n页的数据读取结束。也就是说，第n页所读取的数据从连续地输出到大致要结束时，接着选择第n+1页。相关于第n页所包括的数据的管理数据D1，如果在具有第n+1页情况下，取得管理数据D1所需的等待时间变得更长。

本发明的目的，用以解决上述提到的问题，并提供更具有弹性以及快速读取数据的半导体存储器。

发明内容

关于本发明所提供的一种半导体存储器装置，包括：一存储器单元阵列，具有至少可同时存取的二存储器组，该各存储器组包括以行列状配置的复数存储器单元，该存储器单元各行的栅极共同耦接至对应的字元线，且存储器单元各列耦接至对应的位线；一第一接收装置，用以接收位址信息；一第二接收装置，用以接收相关存取动作的一命令；一字元线选择装置，用以解码该第一接收装置所接收到的一行位址信息，并根据其解码结果选择字元线；以及一控制装置，根据该第二接收装置所接收到的该命令控制该字元线选择装置；其中，该控制装置根据一第一读取命令使该字元线选择装置进行一第一读取操作，根据一第二读取命令使该字元线选取装置进行一第二读取操作；该第一读取操作系于该等存储器组的一组选择第n个字元线，并且于该等存储器组的另一组选择第n+1个或者第n-1个字元线；该第二读取操作系于该等存储器组的一组选择第n字元线，并且于该等存储器组的另一组选择第n个字元线。

关于本发明中一种存储器装置读取程序，适用于一半导体存储器装置，其中该半导体存储器装置，包括一存储器单元阵列，具有至少可同时存取的二存储器组，该各存储器组包括以行列状配置的复数存储器单元，该存储器单元各行的栅极共同耦接至对应的字元线，且各列耦接至对应的位线，以及具有一字元线选择装置根据行位址信息的解码结果选择字元线，其步骤包括：判断所接受到的读取命令为一第一读取命令或一第二读取命令；若判断为该第一读取命令时，则该字元线选择装置进行一第一读取操作；以及若判断为该第二读取命令时，则该字元线选择装置进行一第二读取操作；其中，该第一读取操作系于该等存储器组的一组选择第n个字元线，并且于该等存储器组的另一组选择第n+1个或者第n-1个字元线；而上述第二读取操作系于该等存储器组的一组选择第n字元线，并且于该等存储器组的另一组选择第n个字元线。

本发明所提供的一种半导体存储器读取方法，适用于一半导体存储器装置，其中该半导体存储器装置，包括一存储器单元阵列，具有至少可同时存取的二存储器组，该各存储器组包括以行列状配置的复数存储器单元，该存储器单元各行的栅极共同耦接至对应的字元线，且各列耦接至对应的位线，以及具有一字元线选择装置根据行位址信息的解码结果选择字元线，其步骤包括：判断所接受到的读取命令为一第一读取命令或一第二读取命令；若判断为该第一读取命令时，则该字元线选择装置进行一第一读取操作；以及若判断为该第二读取命令时，则该字元线选择装置进行一第二读取操作；其中，该第一读取操作系于该等存储器组的一组选择第n个字元线，并且于该等存储器组的另一组选择第n+1个或者第n-1个字元线；而该第二读取操作系于该等存储器组的一组选择第n字元线，并且于该等存储器组的另一组选择第n个字元线。

附图说明

图1系表示有关本发明实施例的半导体存储器的一般的组成方块图。

图2系表示如图1所示的存储器单元阵列的典型的单元组的组成电路图。

图3系为半导体存储器的删除、写入以及读取的操作时的电压条件的一实施例的列表。

图4系表示有关本发明实施例的字元线选择电路的一实施例的组成方块图。

图5a、图5b系表示有关本发明实施例的弹性页面读取操作以及标准页面读取操作的说明图。

图6系表示有关本发明实施例的读取操作的说明流程图。

图7a-图7d表示有关本发明实施例的弹性读取的时序图。

图8a-图8d表示传统的标准页面读取的时序图。

图9a-图9d表示传统快闪存储器的读取操作的说明图。

主要元件符号说明：

10～半导体存储器；     100～存储器单元阵列；

110～输入输出缓冲器；  120～位址暂存器；

130～数据暂存器；      140～控制器；

150～字元线选择电路；  152～解码部分；

154L、154R～区块选择部分；

156L、156R～字元线驱动部分；

160～页面暂存器/检测电路；

170～列选择电路；

180～内部电压产生电路；

Ax～行位址信息；

Ay～列位址信息；

BL1、BL2、BLn、BLn+1～位线；

BLK(L)1、BLK(L)2、BLK(L)m+1、BLK(R)1、BLK(R)2、BLK(R)m+1～区块；

BLSo、BLSe～选择信号；

C1、C2、C3～控制信号；

MA～存储器阵列；

MC0、MC29、MC30、MC31～存储器单元；

NU～单元组；

PB～页面暂存器；

SA1、SA2、SAn、SAn+1～检测放大器电路；

SDS、SGD、SGS～选择栅极线；

SL～共同源极线；

TR1、TR2、TRe、TRo～选择晶体管；

Vcc、Vers、Vpgm、Vread、Vpass～电压；

WL0、WL29、WL30、WL31、WLn-1、WLn、WLn+1～字元线。

具体实施方式

根据本发明，藉由选择性地使用第一以及第二读取操作，可进行更有弹性的读取操作，并且能更快速的读取数据。

接着，根据本发明的实施例参考以下详细说明并配合所附图式。

图1系表示根据本发明实施例的NAND型半导体存储器的示意方块图。本实施例中的半导体存储器10，包括存储器阵列100，具有行列状排列的复数存储器单元，输入输出缓冲器110，暂存外部输入输出端I/O所连接的输入输出数据，位址暂存器120，接收输入输出缓冲器110的位址数据，数据暂存器130，暂存输入输出的数据，控制器140，接收来自输入输出数据缓冲器110的命令数据，以及根据命令控制各单元，字元线选择电路150，根据解码来自位址暂存器120的行位址信息Ax的解码结果，进行区块选择以及字元线选择，页面暂存器/检测电路160，暂存字元线选择电路150选取的页面读取出的数据，暂存选取的页面写入的数据，列选择电路170，根据解码来自位址暂存器120的列位址信息Ay解码结果，进行位线选择，内部电压产生电路180产生数据的读取、程序化、以及删除所必需的电压。

本发明的一实施例的存储器阵列100，包括可同时存取的二个存储器组(memorybank)100L、100R。为了方便起见，图示中左侧的存储器组以“L”或“左侧”识别，而右侧的存储器组以“R”或“右侧”识别。存储器组100L、100R系为具有实质相同的单元布局所组成，即存储器组100L是在列方向具有m+1个区块BLK(L)1、BLK(L)2、...、BLK(L)m+1，而存储器100R是在列方向具有m个区块BLK(R)1、BLK(R)2、...、BLK(R)m+1。

图2系表示如图1所示的存储器阵列100中的存储器组100L一般的电路组成。存储器组100L，在位线BL的方向上具有复数区块BLK(L)1、BLK(L)2、...、BLK(L)m，每一个区块皆电性连接具有n个位的位线BL。一个存储器区块BLK(L)1，具有复数个NAND单元组(以下称作单元组NU)，其中单元组NU为复数串联的存储器单元，这些单元组NU以行方向配置。如图所示，每个单元组NU，包括由串联的复数存储器单元MCi(在本实施例中，i＝0、1、...、31)、电性连结于上述串联的复数存储器单元的两端的选择晶体管TR1以及选择晶体管TR2所组成，而每个单元组NU分别电性连接至对应的位线BL。选择晶体管TR1的汲极，耦接至位线BL，而选择晶体管TR2的源极耦接至共同源极线SL。

单元组NU中的存储器单元MCi的控制栅极，分别电性连接至对应的字元线WLi。选择晶体管TR1、TR2的栅极分别电性连接至与字元线WL平行的选择栅极线SGD、SGS。如图所示，一个区块由n个的单元组NU所组成，区块中的每个字元线所共有的复数存储器单元集合，构成一个页面。亦即，一侧的一个页面具有n个位。另外，字元线WL以及选择栅极线SGD、SGS所共有的n个单元组NU的集合，构成作为删除数据单位的区块。此外，字元线选择电路150，在作区块选择时，藉由该区块的选择栅极信号SGS、SGD将选择晶体管TR1以及TR2导通。另外，图示未显示的存储器组100R与存储器组100L具有相同的存储器阵列组成。

存储器组100L的各单元组NU所电性连接的位线BL1、BL2、...、BLn、BLn+1是透过位线选择电性连接至页面暂存器/检测电路160的检测放大器电路SA1、SA2、...、SAn、SAn+1。列选择电路，包括用以选择奇数位线的奇数位线选择晶体管TRo以及用以选择偶数位线的偶数位线选择晶体管TRe。奇数位线(BL1、BL3、...、BLn)对应的检测放大器电路(SA1、SA3、..、SAn)的间耦接奇数位线选择晶体管TRo，奇数位线选择晶体管TRo，藉由其栅极所耦接的奇数位线选择信号BLSo控制其导通/不导通。偶数位线(BL2、BL4、...、BLn-2)对应的检测放大器电路(SA0、SA2、..、SAn-2)之间耦接偶数位线选择晶体管TRe，偶数位线选择晶体管TRe，藉由其栅极所耦接的偶数位线选择信号BLSe控制其导通/不导通。偶数位线选择信号BLSe以及奇数位线选择信号BLSo，藉由控制器140或者列选择电路170驱动，该些选择信号BLSo、BLSe被高电压位准驱动时，将导通偶数以及奇数位线选择晶体管TRe、TRo，检测放大器电路，检测位线所读取的数据，并用以作为页面暂存器暂存写入至存储器单元数据。另外图示未显示的存储器组100R也同样耦接至具有n位的页面暂存器/检测电路160。

再参考图1，输入输出数据缓冲器110，于位址数据120、数据暂存器130以及控制器140之间传送数据。从存储器控制器(图中未显示)所发送的命令、数据、位址信息，透过输入输出数据缓冲器110提供至控制器140、位址暂存器120、数据暂存器130。另外，于读取时，从页面暂存器/检测电路160所读取的数据透过数据暂存器130传送至输入输出数据缓冲器110。

控制器140，根据从输入输出数据缓冲器110所接收的命令数据进行读取、程序化或删除等程序的控制。举例来说，控制器140根据命令数据辨识位址信息与写入数据，前者则透过位址暂存器120由字元线选择电路150或列选择电路170传送，后者则透过数据暂存器130由页面暂存器/检测电路160传送。

字元线选择电路150，对从位址暂存器120的行位址信息的上位位解码、根据解码结果并藉由选择栅极信号SGS、SDS导通选择晶体管TR1、TR2。因此，可同时选择左右的存储器组100L、100R同一行方向的一对区块。此外，字元线选择电路150，对行位址信息中剩下的位进行解码，根据解码结果选择一对区块内的字元线，提供选取的字元线以及未选取的字元线所需的电压。根据上述方式于二存储器组100L、100R内选取的一对区块内选择各个页面。总而言之，字元线选择电路150同时存取二页面。

在本实施例中，字元线选择电路150根据控制器140的控制信号C1对应地进行不同的读取动作。在本发明较佳的实施例中，存储器控制器(图示未显示)，可以发送相对的二种读取命令至半导体存储器10。第一种读取命令，为弹性页面选择，以选择选取的一对区块相邻行的页面。第二种读取命令，为传统的标准选择，以选择选取的一对区块中同一行的页面。

页面暂存器/检测电路160，如图1所示，耦接至数据暂存器130，用以根据读取写入命令传送所读取的数据至数据暂存器130，接着接收从数据暂存器130传送的写入数据。列选择电路170，将来自位址暂存器120的列位址信息Ay解码，并根据解码结果，选择页面暂存器/检测电路160暂存的数据或位线。

内部电压产生电路180，藉由控制器140的控制，产生各存取动作所必需的内部电压。例如，写入电压Vpgm，用于选取的字元线、电压Vpass，用于程序化时未选取的字元线，于读取时产生提供未选取字元线以及选取栅极线的读取电压Vread，于删除时提供存储器单元阵列形成的P井的删除电压Vers。此外，于选择栅极线的电压Vpass与电压Vread不同，且为了可充分导通选择晶体管的其他驱动电压Vsg，更进一步准备Vsg产生电路。

写入电压Vpgm，用于通道被设为0V的选择存储器单元，系为藉由FN隧道(Fowler-Nordheim tunneling)把电子从通道注入至浮动栅极的必要电压。电压Vpass以及读取电压Vread，是导通未选取的存储器单元所记忆的数据的必要电压。电压Vpass、Vread以及驱动电压Vsg是充分导通选择晶体管的必要电压。内部电压产生电路180的操作模式中对应输出的写入电压Vpgm，写入电压Vpass，读取电压Vread，驱动电压Vsg，按照输入的位址信息和操作模式，相关于选择字元线选择电路150、存储器单元阵列对应的字元线与选择栅极线SGS、SDS。

举例来说，图2中读取区块BLK(L)的字元线WL30的页面时，提供0V的读取电压Vread至选取的字元线WL30，提供4.5V的读取电压Vread至未选取的字元线WL30的字元线，提供4.5V至选择栅极线SGD、提供4.5V至选择栅极SGS，提供0V至共同源极线SL。另外，进行写入字元线WL30的页面时，提供15～20V的写入电压Vpgm至选取的字元线WL30，提供10V的电压Vpass至未选取字元线，提供电压Vcc至选择栅极线SGD，提供0V至选择栅极SGS，提供0V至共同源极线SL。图3的列表系表示删除、写入以及读取操作时的电压条件的一实施例。其中F表示浮动(floating)。

图4表示本发明实施例中的字元线选择电路150的一部分。字元线选择电路150，具有用以解码行位址信息Ax的解码部份152，根据解码部分152的解码结果选择区块的区块选择部分154L、154R和根据解码部份152的解码结果驱动字元线的字元线驱动部分156L、156R。

区块选择部分154L、154R，为了选择包括存储器组100L、100R之中的任意一个区块，透过栅极选择信号SGD、SGS导通选择晶体管TR1、TR2。藉此，选取的区块内的n个的单元组NU电性连接至位线BL1、BL2、...、BLn+1。

此外，关于上述控制器140，发送第一种读取命令时，即弹性页面读取的时候，旗标设定为逻辑“1”，发送第二种读取命令时，即标准的页面读取的时候，旗标设定为逻辑“0”。控制信号C1提供解码部份152其设定的旗标所相应的逻辑值。

解码部份152于接收到逻辑“1”的控制信号C1时，进行弹性页面读取。图5a系表示弹性页面读取的一实施例。解码部份152，于选取的区块BLK(L)1选择第n个字元线(即第n个页面)，于选取的区块BLK(R)1选择第n+1个字元线(即第n+1个页面)。作为上述反应，字元线驱动部分156L，提供0V至第n个字元线，提供4.5V作为读取电压Vread至未选取的字元线，而字元线驱动部分156R，提供0V至第n+1个字元线，提供4.5V作为读取电压Vread至未选取的字元线(参考图3的列表)。

解码部份152于接收到逻辑“0”的控制信号时，进行标准的页面读取。图5b系表示标准页面读取的一实施例，于被选择的区块BLK(L)1、BLK(R)1分别选择第n个字元线，字元线驱动部分156L、156R提供0V至第n个字元线，提供4.5V至未选取的字元线。

解码部份152，举例来说，包括藉由控制信号C1所控制的计数器，控制信号C1为逻辑“1”状况下，选取的区块BLK(L)1选取的字元线的顺序为依序递增或者是依序递减，而控制信号C1为逻辑“0”的状况下，可设作为用于停止计数器的递增或递减。当然，解码部份152可用计数器之外的电路组成，可进行n+1或者n-1的邻接的字元线切换。此外，右侧页面的顺序可以改为是n+1或是n-1，左侧页面的顺序亦可以改为是n+1或是n-1。

接着，参考图6的流程图以说明根据本发明实施例的半导体存储器的读取操作。首先控制器140，根据命令闩锁致能信号解读接收到的读取命令“00h”(S101)，接着根据位址闩锁致能信号设置列位址以及行位址至位址暂存器120(S102)。接着控制器140，判断接收到的列位址信息Ay是否属于存储器组100L的左侧页面的列位址范围0000-00FF(S103)。

控制器140，当列位址被判断为属于左侧页面的状况时，将旗标设定为0(S104)，当列位址被判断为不属于左侧页面的状况时，也就是说，所读取的列位址判断为属于右侧页面的状况时，将旗标设定为1(S105)。接着控制器140预设为读取模式(S106)。

接着控制器140，接收根据命令闩锁致能信号所读取的开始命令(S107)，判断该命令为第一种读取命令“3？h”还是第二种读取命令“30h”(S108)，于第二种读取命令“30h”时，设定字元线选择电路150的字元线的位址(S109)。换句话说，控制器140选择左侧页面以及右侧页面的第n个字元线(S110)。另一方面，于第一种读取命令时，字元线选择电路150，根据控制信号C1，选择左侧页面的第n个字元线，以及选择右侧页面的第n+1个字元线(S112)。依照字元线的选择，进行左右侧页面的读取(S113)。页面暂存器所传送的数据，根据页面位址递增的依序传送至数据暂存器130。

图7a-图7d系表示根据本发明弹性页面读取的操作的实施例，图8a-图8d系表示标准页面读取动作。图7a系表示存储器组100L、100R的各页面具有256位组的实施例。关于环绕式读取操作，延迟(latency)被设为512位组时，储存于页面暂存器的二页数据依序地传送至外部。为此，设定行位址、将存储器组100L、100R选取的页面传送至页面暂存器的时间是大约12μs，如果从页面暂存器反复输出1位的数据时的频率是50MHz，则输出512位上需要10μs。从而得知，如图7c所示，读取选取的页面大约需要22μs。

图7b系显示弹性页面读取时，左侧页面选择第2页，右侧页面选择第1页的实施例。假如进行从列位址“0140”读取数据的状况下，如图7d所示，读取数据所需要的时间是22μs。

图8a-图8b中的读取与图7a-图7b对应。如图8b所示，从第1页至第2页的进行环绕式(warp around)读取的状况下，如图8d所示，读取第1页需要12μs，假使从页面位址“0140”依序进行数据输出，则需要3.5μs，接着读取第2页需要12μs，此数据输出上需要5μs，需要多花费10.5μs的时间。

根据本发明实施例的半导体存储器，可选择性地进行弹性页读取或者标准页面读取，故能完成快速页面读取。

上述实施例中，关于弹性页面读取，虽举例选择第n页以及其邻接的第n+1页，但除此之外，亦可以为第n页以及第n+2页的类似组合也可以。

上述实施例中，虽然举例表示同时存取二个存储器组，但是同时存取的存储器组的数量亦可以为二个以上。例如，关于可同时存取的四个存储器组的快闪存储器，于进行弹性页面读取的状况下，可为分别不同的页面，如第n页、第n+1页，第n+2页、第n+3页，亦可部分的网页重复，如第n页、第n页、第n+1页、第n+1页的组合。页面的组合亦可视情况需要作选择。

虽然已详述本发明较佳的实施例的型态，但是本发明并非限定于特别指定的实施形态，在本发明权利要求所记载的本发明要点的范围内，可做各种的变形或改变。

Claims (9)

1.一种半导体存储器装置，其特征在于，所述的装置包括：

一存储器单元阵列，具有可同时存取的二存储器组，所述的存储器组的每一者包括以行列状配置的复数存储器单元，所述的存储器单元各行的栅极共同耦接至对应的字元线，且各列耦接至对应的位线；

一第一接收装置，用以接收位址信息；

一第二接收装置，用以接收相关存取动作的一命令；

一字元线选择装置，用以解码所述的第一接收装置所接收到的一行位址信息，并根据其解码结果选择字元线；以及

一控制装置，根据所述的第二接收装置所接收到的所述的命令控制所述的字元线选择装置；

其中，所述的控制装置根据一第一读取命令使所述的字元线选择装置进行一第一读取操作，根据一第二读取命令使所述的字元线选取装置进行一第二读取操作；

所述的第一读取操作系于所述的存储器组的一组选择第n个字元线，并且于所述的存储器组的另一组选择第n+1个或者第n-1个字元线；

所述的第二读取操作系于所述的存储器组的一组选择第n字元线，并且于所述的存储器组的另一组选择第n个字元线。

2.如权利要求1所述的半导体存储器装置，其特征在于，第n个字元线和第n+1个或第n-1个字元线，用以连接二个所述的存储器组，并以所述的存储器组的行方向排列且相邻。

3.如权利要求1所述的半导体存储器装置，其特征在于，所述的控制装置，更判断所述的第一接收装置所接收的一列位址信息是否包含在所述的存储器组的另一组的一列位址范围内，当所述的列位址信息被判断包含于所述的列位址的范围中，则根据所述的第一读取命令使所述的字元线选择装置进行所述的第一读取操作。

4.如权利要求3所述的半导体存储器装置，其特征在于，所述的控制装置，当判断所述的列位址信息未包含在所述的存储器组的另一组的所述的列位址范围时，则不根据所述的第一读取命令使所述的字元线选取装置进行所述的第二读取操作。

5.如权利要求1所述的半导体存储器装置，其特征在于，所述的半导体存储器装置更包括，一第一页面暂存器以及一第二页面暂存器，透过位线耦接至各所述的存储器组，其中所述的第一页面暂存器以及所述的第二页面暂存器，用以暂存所述的第一读取操作以及所述的第二读取操作所读取的数据。

6.如权利要求5所述的半导体存储器装置，其特征在于，所述的装置更包括一列选择装置，用以解码一列位址信号，并根据其解码结果选择所述的第一页面暂存器以及所述的第二页面暂存器内的数据。

7.如权利要求1所述的半导体存储器装置，其特征在于，所述的半导体存储器为NAND型快闪存储器。

8.一种半导体存储器装置读取方法，适用于一半导体存储器装置，其中所述的半导体存储器装置，包括一存储器单元阵列，具有可同时存取的至少二存储器组，所述的至少二存储器组的每一者包括以行列状配置的复数存储器单元，所述的存储器单元各行的栅极共同耦接至对应的字元线，且各列耦接至对应的位线，以及具有一字元线选择装置根据行位址信息的解码结果选择字元线，其特征在于，步骤包括：

判断所接受到的读取命令为一第一读取命令或一第二读取命令；

若判断为所述的第一读取命令时，则所述的字元线选择装置进行一第一读取操作；以及

若判断为所述的第二读取命令时，则所述的字元线选择装置进行一第二读取操作；

其中，所述的第一读取操作系于所述的存储器组的一组选择第n个字元线，并且于所述的存储器组的另一组选择第n+1个或者第n-1个字元线；

而所述的第二读取操作系于所述的存储器组的一组选择第n字元线，并且于所述的存储器组的另一组选择第n个字元线。

9.如权利要求8所述的半导体存储器装置读取方法，其特征在于，所述的方法更包括：

判断一第一接收装置所接收的一列位址信息是否包含在所述的存储器组的另一组的一列位址范围内；以及

当所述的列位址信息判断为包含于所述的列位址范围中，则设定一第一旗标信息，当所述的列位址信息判断未包含于所述的列位址范围中，则设定一第二旗标信息；

其中，所述的第一读取操作，系于所述的第一读取命令以及所述的第一旗标信息被设定时进行操作；

所述的第二读取操作，系于所述的第二读取命令以及所述的第二旗标信息被设定时进行操作。