CN106356085A - 驱动信号控制电路和驱动装置 - Google Patents

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CN106356085A CN201610049339.XA CN201610049339A CN106356085A CN 106356085 A CN106356085 A CN 106356085A CN 201610049339 A CN201610049339 A CN 201610049339A CN 106356085 A CN106356085 A CN 106356085A
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Abstract

一种驱动信号控制电路包括放电电路、计数器电路和控制电路。放电电路被配置为将监控电压与参考电压进行比较，并且产生放电信号。监控电压与核电压成比例。计数器电路被配置为根据放电信号来执行递增/递减计数操作，并且产生计数信号。控制电路被配置为产生具有与计数信号成比例的使能时段的驱动信号。

Description

驱动信号控制电路和驱动装置
相关申请的交叉引用
本申请要求2015年7月17日提交给韩国知识产权局的申请号为10-2015-0101612的韩国申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体涉及一种驱动信号控制电路和驱动装置。
背景技术
半导体器件可以通过将电荷保持在存储单元中来储存数据。存储单元通常电耦接在位线和与位线交叉的字线之间。位线被配置为位线对，其中每个位线对包括位线和互补位线。
储存在存储单元中的数据被感测为位线上的微弱电荷，并且相对于互补位线而增强。线路之间的微弱的电荷差被放大。为了记录和读取数据，重复利用预定电压预充电位线对的步骤和增强位线对的步骤。
因此，所需要的是克服现有技术的缺陷的驱动信号控制电路和驱动装置。
附图说明
图1是图示根据实施例的驱动信号控制电路的示例的示图；
图2是图示与根据实施例的驱动信号控制电路电耦接的驱动组件的示例的示图；
图3是图示根据实施例的计数器电路的示例的框图；
图4是图示根据实施例的标志信号发生器的示例的示图；
图5是图示根据实施例的计数器控制器的示例的示图；
图6是图示根据实施例的计数器的示例的框图；
图7是图示根据实施例的控制电路的示例的示图；
图8和图9是辅助解释计数操作和驱动信号的使能期间的改变的示图的示例代表；
图10是辅助解释根据实施例的驱动信号控制电路的整体操作的时序图的示例；
图11是图示根据实施例的计数器电路的示例的框图；
图12是图示根据实施例的稳压器的示例的框图；
图13是图示根据实施例的标志信号更新电路的示例的框图；以及
图14是图示根据实施例的稳定状态确定电路的示例的示图。
具体实施方式
本公开的各种实施例针对一种驱动信号控制电路，所述驱动信号控制电路被配置为在被激活时感测根据驱动操作而变化的核电压的量值，以及根据核电压的量值来执行递增/递减计数操作。
另外，本公开的各种实施例针对一种驱动信号控制电路和包括其的驱动装置，该驱动信号控制电路被配置为根据执行计数操作的结果来控制过驱动时段。
此外，本公开的各种实施例针对一种驱动信号控制电路和包括其的驱动装置，该驱动信号控制电路被配置为通过感测核电压的量值来控制过驱动时段以保持该核电压的量值，从而降低因核电压的上升而导致的电流消耗。
在一个实施例中，驱动信号控制电路可以包括放电电路、计数器电路和控制电路。放电电路被配置为将监控电压与参考电压进行比较，并且产生放电信号。监控电压与核电压成比例。计数器电路被配置为根据放电信号来执行递增/递减计数操作，并且产生计数信号。控制电路被配置为产生具有与计数信号成比例的使能时段的驱动信号。
在一个实施例中，驱动装置可以包括驱动信号控制电路和驱动电路。驱动信号控制电路被配置为：当响应于命令信号而激活操作被执行时，通过将监控电压与参考电压进行比较来产生标志信号。监控电压与核电压成比例。驱动信号控制电路还被配置为根据计数信号来产生具有不同使能时段的第一驱动信号，所述计数信号通过基于标志信号执行递增/递减计数操作而产生。驱动电路被配置为响应于第一驱动信号而将比核电压大的电源电压提供至感测放大器。
因此，根据各种实施例，驱动信号控制电路和驱动装置基于用于将核电压放电而产生的信号来控制驱动信号(其控制过驱动)的使能时段。因此，可以在减小核电压本身的量值的同时控制可能对核电压的增大产生影响的过驱动时段。在下文中，以下将通过实施例的各种示例参照附图来描述驱动信号控制电路和驱动装置。相同的附图标记将用来指代相同的组件，并且将省略对相同组件的重复描述。
对于本公开的各种实施例，特定的结构描述和功能描述仅是说明性的以用于解释实施例的目的。可以以各种形式来提供各种实施例，而各种实施例不应当被解释为局限于所公开的内容。
在各种实施例中使用的诸如“第一”、“第二”、“所述第一”和“所述第二”的表达可以描述各种组件，而与其顺序和/或重要性无关，并且不限制对应的组件。例如，在不脱离本公开的范围的情况下，第一组件可以被命名为第二组件，而第二组件可以被命名为第一组件。
在本文件中使用的术语仅用于描述特定实施例并且可以不意在限制其他实施例的范围。除非在上下文中另外明确地定义，否则单数的表达包括复数的表达。
在本文中使用的所有术语(包括技术术语或科学术语)具有与本公开所属领域技术人员通常理解的意思相同的意思。除非另外明确定义，否则术语(诸如，在字典中通常使用和定义的术语)应当被解释为具有与在相关技术的环境中所使用的意思相同的意思，而不应当被解释为具有理想化或过于形式化的意思。在一些实施例中，虽然在本公开中已经定义了术语，但是该术语不可以被解释为排斥本公开的实施例。
图1是图示根据实施例的驱动信号控制电路的示例的示图。观察图1，驱动信号控制电路10可以包括放电电路100、计数器电路200和控制电路300。
放电电路100可以被配置为将监控电压VMON与阈值电压VTH进行比较。监控电压VMON可以是核电压(“VCORE”)或与核电压VCORE成比例的电压。例如，阈值电压可以被称为参考电压。
在实施例中，监控电压VMON可以与核电压VCORE成正比，例如，监控电压VMON可以等于或基本上等于VCORE/2。
放电电路100可以被配置为在监控电压VMON大于阈值电压VTH时将核电压VCORE放电。如果监控电压VMON基本上是VCORE/2，则放电电路100确定核电压VCORE具有比阈值电压VTH的两倍大的电压值的情况。
根据实施例，放电电路100可以被配置为：当监控电压VMON(例如，VCORE/2)大于阈值电压VTH时，在至少一个存储体被使能时使能放电信号RLP。
放电电路100可以包括存储体使能电路110、比较器120、放电信号发生电路130、放电电路140和除法器电路150。
存储体使能电路110可以被配置为接收多个存储体激活信号BAB<0>、BAB<1>、...和BAB<n>。存储体使能电路110还可以被配置为在多个存储体激活信号BAB<0>、BAB<1>、...和BAB<n>之中的至少一个存储体激活信号被使能的情况下产生存储体使能信号BAEN。存储体使能电路110还可以被配置为将产生的存储体使能信号BAEN提供至放电信号发生电路130。
例如，存储体使能电路110可以包括执行与非逻辑功能或与非运算的第一运算器L0。这里，存储体使能电路110可以被配置为提供对多个存储体激活信号BAB<0>、BAB<1>、...和BAB<n>的NAND运算，并产生存储体使能信号BAEN。第一运算器L0可以包括NAND运算器。
根据实施例，存储体使能电路110还可以包括延迟电路115。延迟电路115可以包括多个反相器I0和I1。延迟电路115可以被配置为延迟从第一运算器L0输出的存储体使能信号BAEN。延迟电路115还可以被配置为将延迟的存储体使能信号DBAEN提供至放电信号发生电路130。存储体使能电路110可以包括延迟电路115以提供预定稳定时间用来在激活命令被提供至存储体之后感测核电压VCORE的量值。
比较器120可以被配置为将监控电压VMON(例如，VCORE/2)与阈值电压VTH进行比较。比较器120可以被配置为在监控电压VMON大于阈值电压VTH时输出使能信号EN。
例如，如果VMON≈VCORE/2，那么比较器120可以在VMON>VTH时输出使能信号EN。
根据实施例，比较器120可以被配置为响应于存储体使能信号BAEN来输出使能信号EN。例如，比较器120可以根据存储体使能信号BAEN来驱动，通过将监控电压VMON与阈值电压VTH进行比较来产生使能信号EN，以及将使能信号EN提供至放电信号发生电路130。
放电信号发生电路130可以被配置为基于使能信号EN和从存储体使能电路110接收到的延迟的存储体使能信号DBAEN来产生放电信号RLP。
根据实施例，放电信号发生电路130可以被配置为在延迟的存储体使能信号DBAEN和使能信号EN二者都被使能的情况下输出放电信号RLP。当延迟的存储体使能信号DBAEN被输出时，其表示在激活命令被提供至多个存储体中的至少一个存储体之后已经经过了预定时间。当使能信号EN被输出时，其表示核电压VCORE已经超过阈值电压VTH。例如，在监控电压VMON已经超过阈值电压VTH时，输出使能信号EN。
因此，放电信号发生电路130可以被配置为：当在激活命令被提供至多个存储体中的至少一个存储体之后已经经过了预定时间时，如果核电压VCORE的值超过所述预定值，则输出放电信号RLP使得核电压VCORE的值被减小。
例如，放电信号发生电路130可以包括被配置为执行与运算或与逻辑功能的第二运算器L1。
放电电路140可以被配置为响应于放电信号RLP来将核电压VCORE放电至接地电压VSS。该行为降低核电压VCORE的量值。例如，放电电路140可以包括放电晶体管MD0，所述放电晶体管MD0包括与接地电压VSS电耦接的第一端子、接收放电信号RLP的栅极端子以及与核电压VCORE电耦接的第二端子。
根据实施例，放电晶体管MD0的本体和第一端子可以电耦接，从而阈值电压可以得到稳定。
除法器电路150可以被配置为将核电压VCORE除以特定量(例如，除以2)，并将结果信号输出至比较器120。结果信号可以是监控电压VMON(例如，VMON≈VCORE/2)。更一般来说，除法器电路150可以是任何合适的电平调节电路，所述电平调节电路被配置为输出与核电压VCORE成比例(例如，成正比)的电压。
在实施例中，除法器电路150可以包括第一电阻器晶体管MR0和第二电阻器晶体管MR1。例如，作为相同的电阻器组件的第一电阻器晶体管MR0和第二电阻器晶体管MR1可以将核电压VCORE分成两半。
计数器电路200可以被配置为基于从放电电路100提供的放电信号RLP和存储体使能信号BAEN来产生计数信号CNT。
在放电信号RLP被使能同时存储体使能信号BAEN被使能的情况下，计数器电路200可以被配置为确定在特定存储体被使能的时间期间核电压VCORE值增大，并且在当前状态处对计数信号CNT递减计数。
相反地，在放电信号RLP未被使能而存储体使能信号BAEN被使能的情况下，计数器电路200可以被配置为确定在特定存储体被使能的时间期间核电压VCORE未超过参考值(例如，阈值电压VTH的两倍)，并且在当前状态处对计数信号CNT递增计数。
这里，已经为了解释的方便起见而描述了递增计数和递减计数。计数器电路200可以被配置为以与以上描述中所提供的方式相反的方式来执行计数操作。
从计数器电路200提供的计数信号CNT可以被配置为多个位或多个逻辑电平(“0”和“1”)。
控制电路300可以被配置为接收计数信号CNT并且产生具有与该计数信号CNT相对应的时段的驱动信号SAP1。根据实施例，控制电路300可以被配置为根据计数信号CNT的计数值来产生和提供驱动信号SAP1，所述驱动信号SAP1在不同的时段中被使能。
由于计数器电路200可以被配置为在对存储体的激活操作被执行时通过感测核电压VCORE的量值来产生计数信号CNT，因此可以通过使用计数信号CNT的值来检查应当增大还是减小处于其当前状态的核电压VCORE。
因此，控制电路300可以被配置为通过产生驱动信号SAP1来执行驱动操作，所述驱动信号SAP1在与计数信号CNT的值相对应的时段中被使能。例如，驱动信号SAP1可以对应于过驱动信号。
根据实施例，控制电路300可以包括其他驱动信号SAP2和SAN。以下将参照图2详细描述来自控制电路300的驱动信号SAP1、SAP2和SAN。
如上所述，驱动信号控制电路10可以被配置为响应于放电信号RLP来对特定值计数。在存储体被激活的情况下，根据增大的核电压VCORE的量值来使能放电信号RLP。驱动信号控制电路10还可以被配置为根据计数值来控制在其间执行过驱动的时段。因此，驱动信号控制电路10可以被配置为基于被产生用来控制核电压VCORE的放电信号RLP来控制过驱动时段。
图2是图示与图1的驱动信号控制电路10电耦接的驱动器组件450的示例的示图。
在本公开的各种实施例中，图2的驱动器组件450和图1的驱动信号控制电路10可以是根据实施例的驱动装置的一部分。
驱动器组件450可以包括驱动电路400、感测放大器500、存储单元600和位线均衡(BLE)电路700。
驱动器电路400可以包括第一感测线信号发生(SLSG)电路410、均衡电路420和第二感测线信号发生(SLSG)电路430。
第一SLSG电路410可以被配置为响应于第一驱动信号SAP1和第二驱动信号SAP2而选择性地将电源电压VDD和核电压VCORE提供至第一感测线RTO。
第一SLSG电路410可以包括响应于第一驱动信号SAP1而导通的第一PMOS晶体管MP0以及响应于第二驱动信号SAP2而导通的第二PMOS晶体管MP1。
核电压VCORE可以小于电源电压VDD。当从外部设备接收到激活命令时，可以将数据写入存储单元600中或者可以读出储存在存储单元600中的数据。
为了读取或写入数据，第一SLSG电路410可以被配置为使能第一驱动信号SAP1而将电源电压VDD提供至第一感测线RTO。在施加激活命令之后已经经过了预定时间时执行此动作，以快速升高第一感测线RTO的电压电平。提供比核电压VCORE大的电源电压VDD(通常用于更快速地升高第一感测线RTO的电压)可以被称为过驱动操作。
在第一感测线RTO的电压通过电源电压VDD而(快速)被升高之后，由第二PMOS晶体管MP1提供核电压VCORE(通常第一感测线RTO通过其来驱动)。因此，在第一驱动信号SAP1被禁止的时候使能第二驱动信号SAP2。可以在两个PMOS晶体管MP0和MP1关断和导通的时候将电源电压VDD引入至核电压VCORE。
例如，第一驱动信号SAP1被使能的时段通过计数信号CNT来控制。核电压VCORE受电源电压VDD影响的程度可以与第一驱动信号SAP1被使能的时段成比例。因此，驱动信号控制电路10可以被配置为通过感测核电压VCORE的电平来控制第一驱动信号SAP1被使能的时段。
均衡电路420被配置为响应于位线均衡信号BLEQ来均衡第一感测线RTO与第二感测线SB，使得第一感测线RTO与第二感测线SB具有相同的电压电平。当有必要使位线BL与互补位线BLB具有相同值时可以使能位线均衡信号BLEQ，如在预充电操作中。
例如，均衡电路420可以包括晶体管，诸如第一NMOS晶体管MN0。第一NMOS晶体管MN0可以包括电耦接至第二感测线SB的第一端子、接收位线均衡信号BLEQ的栅极端子以及电耦接至第一感测线RTO的第二端子。第一NMOS晶体管MN0可以被配置为响应于位线均衡信号BLEQ来将第一感测线RTO与第二感测线SB电耦接。
第二SLSG电路430可以被配置为响应于第三驱动信号SAN来将接地电压VSS提供至第二感测线SB。根据实施例，第二感测线信号发生电路430可以包括第二NMOS晶体管MN1。第二NMOS晶体管MN1可以包括与接地电压VSS电耦接的第一端子、施加有第三驱动信号SAN的栅极端子以及与第二感测线SB电耦接的第二端子。
感测放大器500可以被配置为通过第一感测线RTO和第二感测线SB来驱动。感测放大器500可以被配置为通过被施加至第一感测线RTO的电压与被施加至第二感测线SB的电压之差来形成位线对BL和BLB的微弱的电压差。因此，感测放大器500可以被配置为基于第一感测线RTO与第二感测线SB的差来确定数据。
根据实施例，感测放大器500可以包括可电耦接在第一感测线RTO与互补位线BLB之间的第三PMOS晶体管MP2。感测放大器500还可以包括可电耦接在第一感测线RTO与位线BL之间的第四PMOS晶体管MP3。此外，感测放大器500可以包括可电耦接在第二感测线SB与互补位线BLB之间的第三NMOS晶体管MN2以及电耦接在第二感测线SB与位线BL之间的第四NMOS晶体管MN3。
第三PMOS晶体管MP2的栅极端子与第三NMOS晶体管MN2的栅极端子可以与位线BL电耦接。第四PMOS晶体管MP3的栅极端子与第四NMOS晶体管MN3的栅极端子可以与互补位线BLB电耦接。
存储单元600可以包括第一单元晶体管Cell TR1，所述第一单元晶体管Cell TR1包括第一端子、栅极端子和第二端子。第一端子可以电耦接至位线BL。栅极端子可以与第一字线WL1电耦接。第二端子可以与第一储存元件C1电耦接。第一单元晶体管Cell TR1可以以如下的方式来储存数据，即响应于第一字线WL1而通过将电荷充电至第一储存元件C1或者将来自第一储存元件C1的电荷放电来将储存在第一储存元件C1中的电荷提供至位线BL。
第一储存元件C1可以电耦接在第一单元晶体管Cell TR1的第二端子与接地电压VSS之间。
存储单元600还可以包括第二单元晶体管Cell TR2，所述第二单元晶体管Cell TR2包括第一端子、栅极端子和第二端子。第一端子可以电耦接至互补位线BLB。栅极端子可以与第二字线WL2电耦接。第二端子可以与第二储存元件C2电耦接。
第一单元晶体管Cell TR1和第二单元晶体管Cell TR2可以被配置为执行相同的操作或类似的操作。例如，第二单元晶体管Cell TR2可以以如下的方式来储存数据，即通过使能第二字线WL2而将加载在互补位线BLB上的电荷充电至第二储存元件C2中。
第一单元晶体管Cell TR1和第二单元晶体管Cell TR2可以响应于位线选择信号Bish而耦接至BLE电路700和/或感测放大器500。
位线均衡电路700可以包括第一预充电晶体管PTR1、第二预充电晶体管PTR2和均衡晶体管EQTR。第一预充电晶体管PTR1和第二预充电晶体管PTR2可以被配置为响应于位线均衡信号BLEQ而将位线预充电电压VBLP提供至位线对BL和BLB。
均衡晶体管EQTR可以响应于位线均衡信号BLEQ来将位线BL与互补位线BLB电耦接，而使位线对BL与BLB的电压电平相同。
在实施例中，驱动装置可以被配置为响应于具有与计数信号CNT相对应的使能时段的第一驱动信号SAP1而将电源电压VDD提供至第一感测线RTO。因此，在核电压VCORE上升的情况下，核电压VCORE的上升量可以随着过驱动时段缩短而减小。
图3是图示根据实施例的图1中的计数器电路200的示例的框图。
参照图3，计数器电路200a可以包括启动信号发生器210、计数器控制器220、标志信号发生器230和计数器240。
启动信号发生器210可以被配置为基于命令信号CMD来产生时钟信号CLK。命令信号CMD可以是从外部设备(诸如主机)提供并且被解码的信号，以及可以以如下模式来提供时钟信号CLK，即响应于命令信号CMD而在经过了预设时间之后产生脉冲。
计数器控制器220可以被配置为响应于时钟信号CLK来产生计数输出信号CNTO。计数器控制器220通常将时钟信号CLK作为计数输出信号CNTO原样提供至计数器240。然而，在在计数器240中满足预定条件的情况下(从而进位输出信号CRO被使能)，计数器控制器220提供计数输出信号CNTO，使得计数器240的操作中断。
标志信号发生器230可以被配置为基于放电信号RLP和时钟信号CLK来产生标志信号FLAG。根据实施例，标志信号发生器230可以被配置为产生标志信号FLAG，所述标志信号FLAG响应于放电信号RLP的使能而被使能，以及响应于时钟信号CLK而被禁止。
根据实施例，标志信号发生器230可以被配置为响应于时钟信号CLK而不立即禁止标志信号FLAG。标志信号发生器230可以被配置为响应于时钟信号CLK而在经过了预设时间之后禁止标志信号FLAG。
计数器240可以被配置为根据标志信号FLAG而同步于计数输出信号CNTO来执行递增/递减计数操作，并且提供计数信号CNT。计数器240可以包括多个计数电路。当通过计数电路的计数完成时，计数器240可以使能进位输出信号CRO并且将使能的进位输出信号CRO提供至计数器控制器220，使得计数操作结束。
计数器电路200a可以被配置为根据标志信号FLAG而同步于时钟信号CLK来执行递增/递减计数操作，并且产生计数信号CNT。可以响应于命令信号CMD来使能时钟信号CLK。
由于标志信号FLAG响应于放电信号RLP而产生，因此可以理解的是，当激活命令被产生时，当核电压VCORE增大时，执行计数操作。这里，在监控电压VMON大于阈值电压的VTH情况下产生放电信号RLP。
图4是图示根据实施例的标志信号发生器的示例的示图。
参照图4，标志信号发生器230可以包括延迟电路232、禁止电路233、使能电路234和锁存器235。
延迟电路232可以被配置为接收时钟信号CLK。延迟电路232可以被配置为将时钟信号CLK延迟预设时间。延迟电路232可以被配置为将延迟时钟信号DCLK提供至第一节点ND1。
如果标志信号FLAG响应于被使能的时钟信号CLK而被立即禁止，则计数器240不会对标志信号FLAG正常地计数。原因是计数器240可以被配置为同步于时钟信号CLK来对标志信号FLAG计数，如以上参照图3所述。
因此，标志信号发生器230可以包括延迟电路232并且响应于延迟时钟信号DCLK而禁止标志信号FLAG，所述延迟时钟信号DCLK通过将时钟信号CLK延迟预设时间而产生。
禁止电路233可以包括具有第一端子、栅极端子和第二端子的第六PMOS晶体管MP5。第一端子可以电耦接至第二节点ND2。栅极端子可以电耦接至第一节点ND1。第二端子可以电耦接至第三节点ND3。
禁止电路233还可以包括具有第一端子、栅极端子和第二端子的第六NMOS晶体管MN5。第一端子可以与接地电压VSS电耦接。栅极端子可以与第一节点ND1电耦接。第二端子可以与第三节点ND3电耦接。
在禁止电路233中，存在延迟时钟信号DCLK对应于逻辑高状态的情况(即，在时钟信号CLK被使能且经过了预设时间之后)。这里，第六NMOS晶体管MN5可以导通并且将第三节点ND3转变为接地电压VSS的电平。一般而言，在时钟信号CLK未被使能的时段期间，第六PMOS晶体管MP5可以导通而将第二节点ND2与第三节点ND3电耦接。
使能电路234可以被配置为响应于放电信号RLP而将电源电压VDD提供至第二节点ND2。因此，在时钟信号CLK未被使能的时段期间，电源电压VDD可以被提供至第三节点ND3。
根据实施例，使能电路234可以包括第三反相器I2和第五PMOS晶体管MP4。第五PMOS晶体管MP4可以包括第一端子、栅极端子和第二端子。第一端子可以与电源电压VDD电耦接。栅极端子可以接收被产生作为放电信号RLP的信号，该信号被第三反相器I2反相。第二端子可以电耦接至第二节点ND2。
锁存器235可以电耦接在第三节点ND3与第四节点ND4之间。锁存器235可以被配置为储存各个节点的值。例如，锁存器235可以包括第四反相器I3和第五反相器I4。
第四反相器I3可以包括输入端子和输出端子。第四反相器I3的输入端子可以电耦接至第三节点ND3。第四反相器I3的输出端子可以电耦接至第四节点ND4。
类似地，第五反相器I4可以包括输入端子和输出端子。第五反相器I4的输入端子可以电耦接至第四节点ND4。第五反相器I4的输出端子可以电耦接至第三节点ND3。
第四节点ND4的值被第六反相器I5反相并且被提供作为标志信号FLAG。结果，标志信号FLAG可以对应于第三节点ND3的电压电平。
根据实施例，标志信号发生器230还可以包括初始化电路231。初始化电路231可以被配置为响应于启动信号STU而将第三节点ND3转变为接地电压VSS的电平(即，逻辑低状态)。
初始化电路231可以是第五NMOS晶体管MN4或包括第五NMOS晶体管MN4。当第三节点ND3转变为逻辑低状态时，第四节点ND4转变为逻辑高状态并且标志信号FLAG被初始化为逻辑低状态。
图5是图示根据实施例的计数器控制器的示例的示图。
计数器控制器220可以被配置为将进位输出信号CRO反相。计数器控制器220可以被配置为对时钟信号CLK和进位输出信号CRO的反相信号执行与操作，并且提供计数输出信号CNTO。例如，在计数器240计数到最大值之前(即，当计数器240正常执行计数时)，进位输出信号CRO可以被禁止并且保持逻辑低状态。因此，当计数操作被正常地执行时，计数器控制器220可以原样提供时钟信号CLK作为计数输出信号CNTO。
如果计数器240计数到预定的最大值并且进位输出信号CRO被使能，则计数器控制器220禁止计数输出信号CNTO。
参照图5，计数器控制器220可以包括第七反相器I6、第一响应反相器T10、第八反相器I7和第九反相器I8以及第三运算器L2。第一响应反相器T10可以根据时钟信号CLK来驱动。第八反相器I7和第九反相器I8配置锁存器。第八反相器I7和第九反相器I8的输入端子和输出端子以交叉耦合的方式相互电耦接。
第七反相器I6可以被配置为将进位输出信号CRO反相并且将进位输出信号CRO的反相信号提供至第一响应反相器T10。第一响应反相器T10可以被配置为在时钟信号CLK被禁止的情况下执行反相操作。第一响应反相器T10可以被配置为将从第七反相器I6接收到的信号作为进位输出信号CRO提供至第五节点ND5。
第八反相器I7可以包括与第五节点ND5电耦接的输入端子以及电耦接至第六节点ND6的输出端子。第九反相器I8可以包括电耦接至第六节点ND6的输入端子以及电耦接至第五节点ND5的输出端子，锁存器通过第五节点ND5来配置。
第三运算器L2可以被配置为对第六节点ND6的电压值与时钟信号CLK执行“与”运算，并且提供计数输出信号CNTO。
图6是图示根据实施例的计数器的示例的框图。
参照图6，计数器240可以包括多个计数电路241_1、241_2、...和241_n。根据实施例，计数电路241_1、241_2、...和241_n可以具有不同的数量。此外，进位输出信号CRO被使能时的时间可以根据计数电路的数量而变化。
注意计数电路241_1、241_2、...和241_n可以被配置为以相反方式执行递增/递减计数操作。
计数信号CNT可以被配置为多个计数位或多个逻辑电平CNT<0>、CNT<1>、...和CNT<n-1>。
第一计数电路241_1可以被配置为通过电源电压VDD来驱动。第一计数电路241_1可以被配置为同步于计数输出信号CNTO来对标志信号FLAG计数，并且提供第一计数位CNT<0>和第一进位输出位CROUT<0>。
第二计数电路241_2可以被配置为接收第一进位输出位CROUT<0>作为第一进位输入位CIN<1>。第二计数电路241_2可以被配置为通过第一进位输入位CIN<1>来驱动。第二计数电路241_2可以被配置为同步于计数输出信号CNTO来对标志信号FLAG计数，并且提供第二计数位CNT<1>和第二进位输出位CROUT<1>。
多个计数电路241_1、241_2、...和241_n可以被配置为顺序地执行相同的操作。由最后的第n计数电路241_n提供第n计数位CNT<n-1>，并且第n进位输出位CROUT<n-1>被输出作为进位输出信号CRO。
计数器240可以被配置为响应于计数输出信号CNTO而根据标志信号FLAG的值来不同地执行递增/递减计数操作。例如，在标志信号FLAG根据时钟信号CLK而被使能的情况下，可以增大计数信号CNT的计数值。另一方面，在标志信号FLAG根据时钟信号CLK而被禁止的情况下，可以减小计数信号CNT的计数值。
由于计数电路241_1、241_2、...和241_n中的每个计数电路可以与本领域通常已知的递增/递减计数电路类似，因此在本文中将省略对其的详细描述。
图7是图示根据实施例的控制电路的示例的示图。
根据实施例，控制电路300可以包括被配置为产生第一驱动信号至第三驱动信号SAP1、SAP2和SAN的电路。然而，在图7中，为了解释的方便起见，仅图示了用于产生第一驱动信号SAP1的配置，并且以下将作出对其的描述。控制电路300可以关联于对应的存储体。
参照图7，控制电路300可以包括多个延迟电路310、选择电路320和驱动信号输出电路330。
包括延迟电路310_1、310_2、310_3、...和310_q的多个延迟电路310可以提供具有不同延迟时间的多个延迟信号D(N-2)、D(N-1)、D(N)、...和D(N+p)。这可以通过接收互补存储体激活信号BAB并且将该互补存储体激活信号BAB延迟预选时间来实现。根据实施例，延迟电路310_1、310_2、310_3、...和310_q中的每个可以包括至少一个反相器。
选择电路320可以被配置为基于计数信号CNT来选择多个延迟信号D(N-2)、D(N-1)、D(N)、...和D(N+p)中的一个，并且提供选中延迟信号SD。虽然可以产生具有不同延迟时间的多个延迟信号D(N-2)、D(N-1)、D(N)、...和D(N+p)，但根据计数信号CNT而具有特定延迟时间的选中延迟信号SD被提供。例如，选择电路320可以是多路复用器或包括多路复用器。
驱动信号输出电路330可以包括第十反相器I9和第四运算器L3。驱动信号输出电路330可以被配置为对选中延迟信号SD的反相信号与互补存储体激活信号BAB执行或非运算或或非逻辑功能，并且输出第一驱动信号SAP1。
第一驱动信号SAP1在激活命令被施加至对应的存储体的时刻被使能以及在经过了选中延迟时间之后被禁止。因此，第一驱动信号SAP1的使能时段根据多个延迟信号D(N-2)、D(N-1)、D(N)...和D(N+p)中的哪个延迟信号被选中来确定。
图8和图9是辅助解释计数操作以及驱动信号的使能时段的变化的示图的示例代表。
如图8中所示，当利用预定时间间隔来比较监控电压VMON与阈值电压VTH时可以产生计数信号CNT。根据实施例，计数信号CNT改变的时刻可以对应于时钟信号CLK被使能的时刻。
在时间t1处，监控电压VMON的量值可以大于阈值电压VTH。计数信号CNT可以表示与“N”相对应的值。因此，由于监控电压VMON的量值大于阈值电压VTH同时计数信号CNT具有与“N”相对应的值，因此可以产生标志信号FLAG。因此，在时间t2处计数器电路200响应于时钟信号CLK来执行递减计数，并且计数信号CNT的值减小为“N-1”。
控制电路300可以被配置为根据减小的计数信号CNT的值来产生具有缩短的使能时段的第一驱动信号SAP1。因此，可以缩短过驱动时段。
此外，甚至在时间t2处，由于监控电压VMON的量值大于阈值电压VTH，因此也可以根据放电信号RLP的产生来产生标志信号FLAG，同时计数信号CNT具有值“N-1”。结果，在时间t3处，计数器240可以响应于时钟信号CLK而执行递减计数，并且计数信号CNT的值变为“N-2”。因此，第一驱动信号SAP1的使能时段可以进一步缩短。
在时间t3处，监控电压VMON小于阈值电压VTH。因此，在时间t3与时间t4之间不会产生标志信号FLAG。
在时间t4处，计数器240可以被配置为响应于时钟信号CLK执行递增计数操作。因此，计数信号CNT可以具有与“N-1”相对应的值，并且可以延长第一驱动信号SAP1的使能时段。
在时间t4处，由于监控电压VMON变为大于阈值电压VTH，因此可以产生标志信号FLAG。在时间t5处，计数器240可以执行递减计数操作，并且计数信号CNT具有值“N-2”。因此，在时间t5与时间t6之间的时段期间，可以缩短第一驱动信号SAP1的使能时段，使得也可以减小通过电源电压VDD施加在核电压VCORE上的影响。
类似地，在时间t5处监控电压VMON的量值可以小于阈值电压VTH。因此，在时间t6处计数信号CNT可以增加并且指示“N-1”作为其值。原因是由于在时间t6处监控电压VMON的量值大于阈值电压VTH，因此在时间t7处计数信号CNT减小并且指示“N-2”作为其值。
图9示出通过以上参照图7描述的控制电路300中的驱动信号输出电路330输出的第一驱动信号SAP1。第一驱动信号SAP1可以根据多个延迟信号D(N-2)、D(N-1)、D(N)...和D(N+p)来输出。
参照图9，时间t1可以对应于互补存储体激活信号BAB被使能的时间。第一驱动信号SAP1可以在响应于存储体激活命令的同时被使能。第一驱动信号SAP1可以启动过驱动，使得可以快速升高与感测放大器电耦接的第一感测线RTO的电压。
根据多个延迟信号D(N-2)、D(N-1)、D(N)...和D(N+p)来确定第一驱动信号SAP1根据计数信号CNT(根据核电压VCORE的量值来对其自身计数)而被禁止的时间。
在时间t2处，第一驱动信号SAP1(N-2)可以响应于延迟最少的延迟信号D(N-2)而被禁止。在时间t3与时间t6之间的时段期间，第一驱动信号SAP1可以被控制为被顺序地禁止，而具有加长的使能时段。
根据实施例，可以产生控制电路300的第一驱动信号SAP1(N-2)、SAP1(N-1)、SAP1(N)、SAP1(N+1)和SAP1(N+2)。这些信号可以对应于选择多个延迟信号D(N-2)、D(N-1)、D(N)...和D(N+p)的情况。由于可以基于计数信号CNT来提供多个延迟信号D(N-2)、D(N-1)、D(N)...和D(N+p)中的一个作为选中延迟信号SD，因此可以控制最后的第一驱动信号SAP1的使能时段。
图10是辅助解释根据实施例的驱动信号控制电路的操作的时序图的示例。
以下将参照图1至图10来描述根据实施例的驱动信号控制电路10的操作。
在时间t1处，可以施加激活命令ACT。当响应于激活命令ACT而至少一个存储体被激活时，存储体使能信号BAEN被使能。
启动信号发生器210可以响应于激活命令ACT而使能时钟信号CLK。启动信号发生器210可以被配置为从时间t1已经经过了预定时间之后的时间t5处使能时钟信号CLK，激活命令ACT在时间t1处被使能。可替代地，启动信号发生器210可以被配置为响应于在时间t5处施加的预充电命令PCG而立即产生时钟信号CLK。
字线响应于激活命令ACT而被使能。根据储存在图2的单元晶体管Cell TR1和CellTR2中的至少一个单元晶体管的单元中的电荷来感测位线对BL与BLB之间的电荷差。
在时间t2处，第一驱动信号SAP1被使能。在该情形下，可以延迟特定时间，直到第一驱动信号SAP1响应于存储体使能信号BAEN而被使能为止。由于在第一驱动信号SAP1被使能的时间期间感测位线对BL与BLB之间的微弱的电荷差，因此可以提供稳定性。
根据第一驱动信号SAP1而将电源电压VDD提供至第一感测线RTP，并且位线对BL与BLB之间的电荷差被增强至电源电压VDD的电平。
在时间t3处，第一驱动信号SAP1被禁止。用于将核电压VCORE提供至第一感测线RTO的第二驱动信号SAP2被使能。可以看出第一驱动信号SAP1的使能时段初始被设置为s(n)。
当第一驱动信号SAP1被禁止并且第二驱动信号SAP2被使能时，电源电压VDD可以被引入至核电压VCORE。比较器120感测到核电压VCORE的量值增大。
比较器120输出使能信号EN，并且由于存储体使能信号BAEN也已经被使能，因此产生放电信号RLP。
由于放电信号RLP被产生，因此标志信号FLAG被使能。使能的标志信号FLAG可以保持被提供至计数器240。因为计数器240同步于与时钟信号CLK基本上相同的计数输出信号CNTO而操作，所以计数信号CNT仍未改变。
在直到时间t4的时间r(n)期间放电信号RLP可以被使能。可以根据核电压VCORE(精确地，监控电压VMON)比阈值电压VTH大的程度来确立时间r(n)的长度。
在时间t5处，由于第二驱动信号SAP2被禁止，因此激活操作可以结束。可以施加预充电命令PCG。当激活操作完成时，存储体使能信号BAEN被禁止。当时钟信号CLK被使能时，计数器240基于已经提供的标志信号FLAG来执行递减计数操作。结果，产生与值“N-1”相对应的计数信号CNT。响应于使能的时钟信号CLK来初始化标志信号FLAG。
在时间t6处，再次施加激活命令ACT，并且存储体使能信号BAEN被使能。此外，位线对BL与BLB也开始增强以执行激活操作。第一驱动信号SAP1可以在经过了预定时间之后的时间t7处被使能。由于相比于之前的激活操作的情况，减小了计数信号CNT的计数值，因此第一驱动信号SAP1的使能时段减小。
因此，在时间t8处，第一驱动信号SAP1被禁止并且第二驱动信号SAP2被使能。与以上所描述的类似，在第一驱动信号SAP1的禁止和第二驱动信号SAP2的使能发生的时间处，电源电压VDD可以通过第一感测线RTO而被引入至核电压VCORE。从时间t7至时间t8，位线对BL与BLB的电压大于核电压VCORE。由此，可以确定第一感测线RTO的核电压VCORE已经增大。放电电路100确定核电压VCORE大于阈值电压VTH，并且使能放电信号RLP。
可以响应于使能的放电信号RLP而产生标志信号FLAG。放电信号RLP在比之前激活操作的情况短的时间r(n-1)期间被使能，并且在时间t9处被禁止。由于相比于之前的激活操作，缩短了第一驱动信号SAP1的使能时段，因此可以理解的是监控电压VMON已经大于阈值电压VTH的时段也被缩短。
与以上描述的类似，可以将产生的标志信号FLAG提供至计数器240。
在时间t10处，由于激活操作完成，因此第二驱动信号SAP2被禁止，并且存储体使能信号BAEN也被禁止。计数器240可以被配置为响应于时钟信号CLK来进行递减计数操作。计数信号CNT可以具有与“N-2”相对应的值。
在时间t11处，可以再次施加用于执行下一激活操作的激活命令ACT。与之前的激活操作类似，存储体使能信号BAEN被使能，并且位线对BL与BLB之间的电荷差被增强。
在时间t12处，第一驱动信号SAP1被使能。因为计数信号CNT具有值“N-2”，所以控制电路300提供延迟信号。作为选中延迟信号SD，该延迟信号具有与计数信号CNT相对应的缩短的使能时段。因此，第一驱动信号SAP1在时间t13处被禁止。
对于通过s(N-2)而指定的时间(即，时间t12与时间t13之间的时间)，电源电压VDD被提供至第一感测线RTO。因此，位线对BL与BLB被驱动至的电压未被升高为大于之前的激活操作的情况。
因此，存在在时间t13处第一驱动信号SAP1被禁止而第二驱动信号SAP2被使能的情况。这里，尽管存储体使能信号BAEN被使能，但比较器120也不会确定监控电压VMON超过阈值电压VTH。因此，在放电电路100中不输出使能信号EN。结果，放电信号RLP不被使能，并且不产生标志信号FLAG。
由于标志信号FLAG未被产生，因此在时间t14处计数器240同步于时钟信号CLK来执行递增计数操作，从而，计数信号CNT具有值“N-1”。
如上所述，在至少一个存储体被激活的时间处，根据实施例的驱动信号控制电路10将监控电压VMON(例如，与核电压VCORE成比例的电压)的量值与阈值电压VTH的量值进行比较。
驱动信号控制电路10在监控电压VMON的量值大于阈值电压VTH的量值的情况下使能放电信号RLP。基于产生的放电信号RLP来产生标志信号FLAG。基于标志信号FLAG来不同地执行递增/递减计数操作。此外，基于计数信号CNT的值来控制第一驱动信号SAP1的使能时段。
因此，由于在激活操作期间，第一驱动信号SAP1的使能时段根据监控电压VMON(例如，与核电压VCORE成比例的电压，或核电压VCORE本身)的量值来控制，因此内部核电压的量值可以得到稳定。此外，第一驱动信号SAP1的使能时段可以通过使用简单计数电路来控制。
在本公开的实施例中，随着将核电压VCORE与阈值电压VTH进行比较，计数信号CNT根据哪个的量值大而连续地改变，从而，可以改变第一驱动信号SAP1的使能时段。
当根据时钟信号CLK执行特定激活操作时，如果用于产生标志信号FLAG的操作与用于不产生标志信号FLAG的操作交替。这里，重复在其中监控电压VMON变为大于阈值电压VTH的操作与监控电压VMON变为小于阈值电压VTH的操作。在该情形下，可以确定在预定范围之内监控电压VMON接近阈值电压VTH。因此，可以确定不需要重复改变第一驱动电压SAP1的时段的操作。
因此，在确定标志信号FLAG在时钟信号CLK的预定范围(例如，时钟信号CLK被使能次数形式的预定范围)之内间歇产生的情况下，可以执行控制使得不执行计数操作。
图11是图示根据实施例的计数器电路的示例的框图。
参照图11，计数器电路200b可以包括启动信号发生器210、计数器控制器220、标志信号发生器230、计数器240和稳压器250。
相比于图3的计数器电路200a，图11的计数器电路200b还可以包括稳压器250。由于其他组件与以上参照图3描述的组件基本上相同，因此本文中将省略对其的详细描述。
参照图11，包括稳压器250的计数器电路200b可以基于标志信号FLAG和从计数器240接收到的最后进位输出位CROUT<n-1>来产生进位输出信号CRO。
如上所述，在激活操作中，在监控电压VMON(即，与核电压VCORE成比例的电压，例如，VCORE/2，或者甚至VCORE自身)大于或等于阈值电压VTH的情况下产生标志信号FLAG。在监控电压VMON小于阈值电压VTH的情况下不产生标志信号FLAG。因此，在标志信号FLAG满足预定条件的情况下，进位输出信号CRO被使能以使计数器控制器220中断计数器240的操作。
以上参照图3和图4描述的计数器控制器220被配置为不管时钟信号CLK如何都禁止计数输出信号CNTO。此外，计数器控制器22还被配置为在计数器240的最后进位输出位CROUT<n-1>被使能的情况下使计数器240中断计数操作。
稳压器250可以确定核电压VCORE具有稳定量值。如果产生标志信号FLAG的过程、不产生标志信号FLAG的过程以及产生标志信号FLAG的过程被顺序地执行，则可以做出该确定。这里，由于根据对第一驱动信号SAP1的时段的控制而改变监控电压VMON对阈值电压VTH的量值，因此间接确定核电压VCORE被稳定在期望量值。
即使确定了用来保持核电压VCORE的稳定量值的第一驱动信号SAP1的适当的使能时段，操作时间也可能被延长或者可能导致不必要的功耗。如果根据计数信号CNT的计数值来持续地控制第一驱动信号SAP1的使能时段，则可能发生这种情况。明显的是，有必要中断计数操作。
稳压器250可以被配置为产生用于中断计数器240的计数操作的进位输出信号CRO。稳压器250可以将产生的进位输出信号CRO提供至计数器控制器220。
根据实施例，可以响应于启动信号STU来初始化稳压器250。
图12是图示根据实施例的稳压器的示例的框图。
参照图12，稳压器250可以包括标志信号更新电路251和稳定状态确定电路253。
标志信号更新电路251可以被配置为响应于时钟信号CLK来顺序地改变标志信号FLAG，以及提供多个确定信号DET。多个确定信号DET可以对应于在时钟信号CLK被使能时改变的标志信号FLAG。即，确定信号DET代表通过顺序激活操作而产生的标志信号FLAG。
根据实施例，标志信号更新电路251可以通过同步于时钟信号CLK捕获多个标志信号FLAG来提供确定信号DET。这里，稳定状态确定电路253可以基于确定信号DET来确定多个激活操作中的标志信号FLAG的变化模式。
根据实施例，可以响应于启动信号STU来初始化标志信号更新电路251。
稳定状态确定电路253可以被配置为基于确定信号DET和最后进位输出位CROUT<n-1>中的至少一个来使能进位输出信号CRO。
稳定状态确定电路253可以被配置为使能进位输出信号CRO。当基于确定信号DET而确定在多个激活操作期间标志信号FLAG表现为预定模式时，可以执行此使能。可替代地，当基于最后进位输出位CROUT<n-1>而确定计数器240已经执行了最大计数操作时，可以执行此使能。
根据实施例，可以响应于启动信号STU来初始化稳定状态确定电路253。
图13是图示根据实施例的标志信号更新电路的示例的框图。
参照图13，标志信号更新电路251可以包括多个更新器2511_1、2511_2和2511_3。虽然在图13中示出了三个更新器2511_1、2511_2和2511_3并且以下将参照图13来描述这三个更新器2511_1、2511_2和2511_3，但是要注意的是实施例不局限于此。
基于标志信号更新电路251中包括的更新器的数量，可以确定通过多少个激活操作(即，同步于多少个时钟信号CLK)而产生的标志信号FLAG的变化模式要被提供作为确定信号DET。在图13的标志信号更新电路251中，标志信号FLAG可以通过三个激活操作(即，当时钟信号CLK被使能三次时)来捕获，并且可以被提供作为确定信号DET。
各个更新器2511_1、2511_2和2511_3可以被配置为储存标志信号FLAG，并且响应于时钟信号CLK来输出储存的标志信号FLAG作为确定信号DET。
第一更新器2511_1可以被配置为储存标志信号FLAG。第一更新器2511_1可以被配置为响应于时钟信号CLK来将储存的标志信号FLAG作为第一确定信号DET1提供至第二更新器2511_2。
第二更新器2511_2可以被配置为储存从第一更新器2511_1提供的第一确定信号DET1作为标志信号。第二更新器2511_2可以被配置为响应于时钟信号CLK来将储存的标志信号FLAG作为第二确定信号DET2提供至第三更新器2511_3。
类似地，第三更新器2511_3可以被配置为储存从第二更新器2511_2提供的第二确定信号DET2作为标志信号。第三更新器2511_3可以被配置为响应于时钟信号CLK来输出储存的标志信号FLAG作为第三确定信号DET3。
标志信号更新电路251可以对应于响应于时钟信号CLK来改变标志信号FLAG的改变电路。标志信号更新电路251可以被配置为提供多个确定信号DET1、DET2和DET3。
图14是图示根据实施例的稳定状态确定电路的示例的示图。
参照图14，稳定状态确定电路253可以包括多个运算器L4、L5、L6和L7、脉冲发生器2531、多个晶体管MP6、MP7、MP8和MN6以及多个反相器I10和I11。
第五运算器L4可以被配置为对第一确定信号DET1、互补第二确定信号DET2B和第三确定信号DET3执行或非运算或或非逻辑功能。
第六运算器L5可以被配置为对启动信号STU和从第五运算器L4提供的信号执行与运算。第六运算器L5将结果信号提供至脉冲发生器2531。
脉冲发生器2531可以被配置为在接收到特定逻辑状态的电压的情况下产生脉冲P1。根据实施例，脉冲发生器2531可以被配置为产生通过转变为逻辑低状态来使能的脉冲P1。
第七PMOS晶体管MP6可以包括与电源电压VDD电耦接的第一端子以及施加了脉冲P1的栅极端子。
根据实施例，启动信号STU可以在非初始化的情况下保持与逻辑高状态相对应的电压值。因此，在即使第一确定信号DET1、互补第二确定信号DET2B和第三确定信号DET3中的任意一个具有不同逻辑状态的情况下，与逻辑低状态相对应的输入被提供至脉冲发生器2531，并且产生脉冲P1。
即使第一确定信号DET1、互补第二确定信号DET2B和第三确定信号DET3中的一个具有不同逻辑状态的情况意味着：除产生标志信号FLAG的该情况以外的所有其他情况在三个连续的激活操作期间不产生和产生。通过脉冲P1，电源电压VDD可以被提供至第七PMOS晶体管MP6的第二端子。
第七运算器L6可以被配置为对第一确定信号DET1、互补第二确定信号DET2B和第三确定信号DET3执行与运算，并且将结果信号提供至第七节点ND7。
第八PMOS晶体管MP7可以包括第一端子、栅极端子和第二端子。第一端子可以与第七PMOS晶体管MP6的第二端子电耦接。栅极端子可以与第七节点ND7电耦接。第二端子可以与第八节点ND8电耦接。
第七NMOS晶体管MN6可以包括第一端子、栅极端子和第二端子。第一端子可以与接地电压VSS电耦接。栅极端子可以与第七节点ND7电耦接。第二端子可以与第八节点ND8电耦接。
存在电源电压VDD被提供至第七PMOS晶体管MP6的情况。这里，第七运算器L6的输出(即，第七节点ND7的电压)对应于逻辑低状态。第八PMOS晶体管MP7导通，而第七NMOS晶体管MN6关断。
因此，由于第八节点ND8对应于逻辑高状态，因此保持信号(hold signal)HOLD被禁止为对应于逻辑低状态。在该情形下，确定核电压VCORE尚未稳定，以及通过控制计数信号CNT来改变第一驱动信号SAP1的使能时段。
然而，如果在三个连续的激活操作期间产生、不产生以及产生标志信号FLAG，则不产生脉冲P1，并且第七节点ND7转变为逻辑高状态。因此，第八PMOS晶体管MP7关断，而第七NMOS晶体管MN6导通。
第八节点ND8可以对应于逻辑低状态。因此，保持信号HOLD被使能为逻辑高状态，并且进位输出信号CRO通过第八运算器L7而被使能。
根据实施例，第八运算器L7可以被配置为对保持信号HOLD与最后进位输出位CROUT<n-1>执行与运算。因此，第八运算器L7在计数器240的所有计数电路(见图6)的计数操作完成的情况下使能进位输出信号CRO。因此，最后进位输出位CROUT<n-1>可以被使能或者保持信号HOLD被使能。
因此，稳定状态确定电路253可以被配置为使计数器240中断计数操作，使得第一驱动信号SAP1的使能时段不会受到不必要的控制。甚至当标志信号FLAG达到预定状态时，这也是成立的。如果标志信号FLAG不稳定，则第八节点ND8转变为逻辑高状态，并且保持信号HOLD被禁止。
如上所述，在根据实施例的驱动信号控制电路和驱动装置中，在激活操作中监控电压VMON超过阈值电压VTH的情况下可以产生放电信号RLP。标志信号FLAG可以响应于放电信号RLP而产生，可以根据标志信号FLAG产生还是未产生来执行计数操作，以及可以根据计数值来改变第一驱动信号SAP1的使能时段。
因此，通过使用放电信号RLP可以控制执行过驱动的第一驱动信号SAP1的使能时段。在执行激活操作时，放电信号RLP根据可能改变的核电压VCORE的量值来控制核电压VCORE的量值。
虽然以上已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。因此，本文中描述的驱动信号控制电路和驱动装置不应当基于描述的实施例而受到限制。
在附图中每个元件的符号
200：计数器块
210：启动信号发生器
220：计数器控制器
230：标志发生器
232：延迟元件
240：计数器
241_1：第一计数电路
241_2：第二计数电路
241_n：第n计数电路
250：稳压器
251：标志更新电路
253：稳定状态确定电路
300：驱动控制块
310_1：第一延迟元件
310_2：第二延迟元件
310_3：第三延迟元件
310_q:第n延迟元件
320：选择电路
2511_1：第一更新器
2511_2：第二更新器
2511_3：第三更新器
2531：脉冲发生器

Claims (20)

1.一种驱动信号控制电路，包括：
放电电路，被配置为将监控电压与参考电压进行比较，并且产生放电信号，监控电压与核电压成比例；
计数器电路，被配置为根据放电信号来执行递增/递减计数操作，并且产生计数信号；以及
控制电路，被配置为产生具有与计数信号成比例的使能时段的驱动信号。
2.根据权利要求1所述的驱动信号控制电路，其中，计数器电路包括：
启动信号发生器，被配置为基于命令信号来产生时钟信号；
标志信号发生器，被配置为基于放电信号来产生标志信号；以及
计数器，被配置为基于时钟信号来对标志信号计数，并且产生计数信号。
3.根据权利要求2所述的驱动信号控制电路，
其中，计数器包括执行递增/递减计数操作的多个计数电路，
其中，计数电路顺序地电耦接，以及
其中，各个计数电路产生包括计数信号的多个计数位。
4.根据权利要求3所述的驱动信号控制电路，其中，计数器电路还包括：
计数器控制器，被配置为基于时钟信号和进位输出信号来提供计数输出信号。
5.根据权利要求4所述的驱动信号控制电路，其中，进位输出信号对应于所述多个计数电路之中的最后计数电路的进位输出位。
6.根据权利要求4所述的驱动信号控制电路，其中，计数器电路还包括稳压器，所述稳压器包括：
标志信号更新电路，被配置为基于时钟信号来改变标志信号，并且提供连续的标志信号作为多个确定信号；以及
稳定状态确定电路，被配置为基于所述多个确定信号来产生进位输出信号。
7.根据权利要求6所述的驱动信号控制电路，其中，稳定状态确定电路在所述多个确定信号交替地具有相反逻辑状态的情况下使能进位输出信号。
8.根据权利要求2所述的驱动信号控制电路，其中，启动信号发生器产生所述时钟信号，所述时钟信号在响应于激活命令而已经经过了预设时间之后被使能。
9.根据权利要求2所述的驱动信号控制电路，其中，控制电路包括：
多个延迟电路，被配置为将响应于激活命令而产生的存储体激活信号延迟预选时间，并且提供多个延迟信号；
选择电路，被配置为基于计数信号来提供所述多个延迟信号中的一个延迟信号作为选中延迟信号；以及
驱动信号输出电路，被配置为对存储体激活信号和选中延迟信号执行逻辑功能，并且提供驱动信号。
10.根据权利要求2所述的驱动信号控制电路，其中，放电电路包括：
放电电路，被配置为响应于放电信号而将核电压与接地电压电耦接。
11.一种驱动装置，包括：
驱动信号控制电路，被配置为：当响应于命令信号而激活操作被执行时，通过将监控电压与参考电压进行比较来产生标志信号，监控电压与核电压成比例；
驱动信号控制电路还被配置为根据计数信号来产生具有不同使能时段的第一驱动信号，所述计数信号通过基于标志信号执行递增/递减计数操作而产生；以及
驱动电路，被配置为响应于第一驱动信号而将比核电压大的电源电压提供至感测放大器。
12.根据权利要求11所述的驱动装置，其中，在使能时段期间，驱动信号控制电路在第一驱动信号被使能之后产生第二驱动信号。
13.根据权利要求12所述的驱动装置，其中，驱动电路响应于第二驱动信号而将核电压提供至感测放大器。
14.根据权利要求13所述的驱动装置，其中，驱动信号控制电路包括：
放电电路，被配置为将监控电压与参考电压进行比较，并且产生放电信号；
计数器电路，被配置为根据基于放电信号而产生的标志信号来执行递增/递减计数操作，并且产生计数信号；以及
控制电路，被配置为产生具有与计数信号成比例的使能时段的第一驱动信号。
15.根据权利要求14所述的驱动装置，其中，计数器电路根据标志信号是否被产生且与时钟信号同步地、通过执行递增计数操作或递减计数操作来产生计数信号，所述时钟信号基于激活信号而产生。
16.根据权利要求15所述的驱动装置，其中，计数器电路包括：
计数器，包括多个计数电路，并且被配置为同步于计数输出信号来执行计数操作；以及
计数器控制器，被配置为基于所述时钟信号和进位输出信号来提供计数输出信号。
17.根据权利要求16所述的驱动装置，其中，计数器控制器基于所述多个计数电路之中的最后计数电路的进位输出位或基于标志信号的产生历史来提供计数输出信号。
18.根据权利要求17所述的驱动装置，其中，计数器电路还包括：
标志信号更新电路，被配置为基于所述时钟信号来改变标志信号，并且提供连续的标志信号作为多个确定信号；以及
稳定状态确定电路，被配置为在所述多个确定信号交替地具有相反逻辑状态的情况下使能进位输出信号。
19.根据权利要求13所述的驱动装置，其中，还包括：
感测放大器，被配置为基于核电压和电源电压来将储存在存储单元中的电荷的量值形成为核电压的电平。
20.根据权利要求14所述的驱动装置，其中，控制电路包括：
多个延迟电路，被配置为将响应于命令信号中包括的激活命令而产生的存储体激活信号延迟预选时间，并且提供多个延迟信号；
选择电路，被配置为基于计数信号来提供所述多个延迟信号中的一个延迟信号作为选中延迟信号；以及
驱动信号输出电路，被配置为对存储体激活信号与选中延迟信号执行逻辑功能，并且提供第一驱动信号。
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