KR20170009477A - 구동신호 제어회로 및 구동장치 - Google Patents

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KR20170009477A
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김생환
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Abstract

본 발명에 따른 구동신호 제어회로는 코어전압과 기준전압을 비교하여 방전신호를 생성하는 방전부, 방전신호에 따라 업다운 카운트 동작을 수행하여 카운트신호를 생성하는 카운터부, 및 카운트신호에 비례하는 활성화 주기를 갖는 구동신호를 생성하는 구동 제어부를 포함한다.

Description

구동신호 제어회로 및 구동장치{driving signal control circuit and driving apparatus including a driving signal control circuit}
본 발명의 다양한 실시 예들은 구동신호 제어회로 및 구동장치와 관련된다.
반도체 장치는 비트라인들과 그에 교차하는 워드라인 사이에 연결된 메모리 셀에 전하를 저장하여 데이터를 기록할 수 있다. 비트라인은 비트라인과 상보 비트라인으로 이루어진 비트라인 쌍(pair)으로 구성될 수 있다. 메모리 셀에 저장된 데이터는 비트라인에 대하여 약간의 전하로서 감지되고, 상보 비트라인과의 관계에서 전개(develop)됨으로써 약간의 전하 차이가 크게 증폭된다.
비트라인 쌍은 데이터의 기록 및 독출을 위하여 일정한 값의 데이터로 프리차지(precharge)되었다가 전개되는 동작을 반복하는 데 비트라인 쌍의 전반적인 구동을 위하여 코어 전압(VCORE)이 사용된다.
본 발명의 다양한 실시 예들은, 액티브(Active) 시에 구동 동작에 따라서 그 값이 변동하는 코어전압의 크기를 감지하여 코어전압의 크기에 따른 업/다운(up/down) 카운트 동작을 수행하는 구동신호 제어회로를 제공할 수 있다. 본 발명의 다양한 실시 예들은, 카운트 동작의 수행결과에 따라서 오버드라이빙 구동 주기를 조정하는 구동신호 제어회로 및 구동장치를 제공할 수 있다.
본 발명의 다양한 실시 예들은, 코어전압의 크기를 감지하여 오버드라이빙 구동 주기를 조정함에 따라서 코어전압의 크기를 안정적으로 유지할 수 있어 코어전압 상승으로 인한 전류소모를 줄이는 구동신호 제어회로 및 구동장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 구동신호 제어회로는 코어전압과 기준전압을 비교하여 방전신호를 생성하는 방전부, 상기 방전신호에 따라 업다운 카운트 동작을 수행하여 카운트신호를 생성하는 카운터부, 및 상기 카운트신호에 비례하는 활성화 주기를 갖는 구동신호를 생성하는 구동 제어부를 포함한다.
본 발명의 일 실시 예에 따른 구동장치는 커맨드 신호에 응답하여 액티브 동작이 수행되는 동안, 코어전압과 기준전압을 비교하여 플래그를 생성하고, 상기 플래그에 기초하여 업다운 카운트 동작을 수행하여 생성된 카운트신호에 따라서 상이한 활성화 주기를 갖는 제1 구동신호를 생성하는 구동신호 제어회로, 및 상기 제1 구동신호에 응답하여 상기 코어전압보다 높은 전원전압을 감지증폭기에 제공하는 구동회로를 포함한다.
본 문서에 개시되는 다양한 실시 예들에 따르면, 구동신호 제어회로 및 구동장치는 코어전압의 방전을 위하여 생성된 신호에 기초하여 오버드라이빙을 제어하는 구동신호의 활성화 주기를 조정함에 따라서 코어전압 자체의 크기를 줄임과 동시에 코어전압의 상승에 영향을 줄 수 있는 오버드라이빙 구동 주기를 조정할 수 있다.
아울러 본 문서에 개시되는 다양한 실시 예들은 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 구동신호 제어회로를 나타내는 도면이다.
도 2는 본 발명의 일 실시 예에 따른 구동신호 제어회로가 연결되는 구동요소들을 나타내는 도면이다.
도 3은 본 발명의 일 실시 예에 따른 카운터부를 나타내는 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 플래그 생성기를 나타내는 도면이다.
도 5는 본 발명의 일 실시 예에 따른 카운터 제어기를 나타내는 도면이다.
도 6은 본 발명의 일 실시 예에 따른 카운터를 나타내는 블록도이다.
도 7은 본 발명의 일 실시 예에 따른 구동 제어부를 나타내는 도면이다.
도 8 및 도 9는 본 발명의 일 실시 예에 따른 카운트 동작 및 구동신호의 활성화 주기의 변화를 설명하기 위한 도면들이다.
도 10은 본 발명의 일 실시 예에 따른 구동신호 제어회로의 전체적인 동작을 설명하기 위한 타이밍 도(Timing diagram)이다.
도 11은 본 발명의 일 실시 예에 따른 카운터부를 나타내는 블록도이다.
도 12는 도 11의 전압 안정화기의 일 실시 예를 나타내는 블록도이다.
도 13은 본 발명의 일 실시 예에 따른 플래그 갱신회로를 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 안정상태 판단회로를 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 다양한 실시 예들에 대해 상세히 설명하고자 한다. 본 문서에서 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 문서에 개시되어 있는 본 발명의 다양한 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 다양한 실시 예들은 여러 가지 형태로 실시될 수 있으며 본 문서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
다양한 실시 예에서 사용된 "제1", "제2", "첫째", 또는 "둘째" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 해당 구성요소들을 한정하지 않는다. 예를 들면, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.
본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의된 용어들은 관련 기술의 문맥 상 가지는 의미와 동일 또는 유사한 의미를 가지는 것으로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 발명의 실시 예들을 배제하도록 해석될 수 없다.
도 1은 본 발명의 구동신호 제어회로를 나타내는 도면이다.
도 1을 참조하면, 구동신호 제어회로(10)는 방전부(100), 카운터부(200) 및 구동 제어부(300)를 포함할 수 있다.
방전부(100)는 코어전압(VCORE), 정확하게는 코어전압(VCORE)을 반으로 나눈 전압 값과 기준전압(VREFC)을 비교하여 코어전압(VCORE)을 반으로 나눈 전압 값이 기준전압(VREFC)보다 커지는 경우에 코어전압(VCORE)을 방전시킬 수 있다. 다른 말로 하면 코어전압(VCORE)이 기준전압(VREFC)의 2배 보다 큰 전압 값을 갖는 경우를 판단한다. 이하에서는 기준전압(VREFC)의 2배에 해당하는 값을 제2 기준전압(2*VREFC)으로 일컫는다.
실시 예에 따라, 방전부(100)는 메모리 셀 어레이를 구성하는 메모리 뱅크 중에서 적어도 하나의 뱅크가 활성화된 동시에 코어전압(VCORE)을 반으로 나눈 값이 기준전압(VREFC)보다 커지면 방전신호(RLP)를 활성화시킬 수 있다.
방전부(100)는 뱅크 활성화 회로(110), 비교회로(120), 방전신호 생성회로(130), 방전회로(140) 및 코어전압 분배회로(150)를 포함할 수 있다.
뱅크 활성화 회로(110)는 복수의 뱅크 액티브신호들(BAB<0>, BAB<1>, ..., BAB<n>)을 수신하여 그 중에 적어도 하나의 뱅크 액티브신호가 활성화된 경우에는 뱅크 활성화신호를 생성하여 방전신호 생성회로(130)에 제공한다.
예를 들어, 뱅크 활성화 회로(110)는 부정 논리곱 연산을 수행하는 제1 연산기(L0)를 포함하여 복수의 뱅크 액티브신호들(BAB<0>, BAB<1>, ..., BAB<n>)에 대하여 부정 논리곱 연산을 수행하여 뱅크 활성화신호(BAEN)를 생성한다. 예를 들어, 제1 연산기(L0)는 NAND 연산기를 포함할 수 있다.
실시 예에 따라, 뱅크 활성화 회로(110)는 지연회로(115)를 더 포함할 수 있다. 지연회로(115)는 복수의 인버터들(I0, I1)을 포함할 수 있으며, 제1 연산기(L0)의 뱅크 활성화신호(BAEN)를 지연시켜 지연된 뱅크 활성화신호(DBAEN)로 방전신호 생성회로(130)에 제공할 수 있다. 지연회로(115)를 더 포함하는 이유는 메모리 뱅크에 대하여 액티브 커맨드가 제공된 이후에 코어전압(VCORE)의 크기를 감지하는 데에 일정한 안정화 시간이 필요하기 때문이다.
비교회로(120)는 코어전압(VCORE)을 반으로 나눈 값과 기준전압(VREFC)을 비교하여 코어전압(VCORE)이 기준 값보다 커지면 전압 활성화신호(VEN)를 생성한다. 다른 관점에서 표현하면 비교회로(120)는 코어전압(VCORE)을 다른 기준전압(VREFC/2)과 비교하여 전압 활성화신호(VEN)를 생성할 수 있다.
실시 예에 따라, 비교회로(120)는 뱅크 활성화신호(BAEN)에 응답하여 전압 활성화신호(VEN)를 생성할 수 있다.
예를 들어, 비교회로(120)는 뱅크 활성화신호(BAEN)에 따라 구동되며 기준전압(VREFC)과 코어전압(VCORE)을 반으로 나눈 값(VCORE/2)을 비교하여 전압 활성화신호(VEN)를 생성하여 방전신호 생성회로(130)에 제공한다.
방전신호 생성회로(130)는 뱅크 활성화 회로(110)로부터 수신한 지연된 뱅크 활성화신호(DBAEN) 및 전압 활성화신호(VEN)에 기초하여 방전신호(RLP)를 생성한다.
실시 예에 따라, 방전신호 생성회로(130)는 지연된 뱅크 활성화신호(DBAEN) 및 전압 활성화신호(VEN)가 모두 활성화된 경우에 방전신호(RLP)를 활성화한다. 지연된 뱅크 활성화신호(DBAEN)가 활성화된 것은 복수의 뱅크들 중 적어도 하나에 대하여 액티브 커맨드가 제공된 이후에 소정의 시간이 경과한 것을 의미하고, 전압 활성화신호(VEN)가 활성화된 것은 코어전압(VCORE)이 일정한 값을 초과한 것을 의미한다. 따라서 방전신호 생성회로(130)는 복수의 뱅크들 중 적어도 하나의 뱅크에 대하여 액티브 커맨드가 제공된 이후에 소정의 시간이 경과하였을 때에 코어전압(VCORE)의 값이 기설정된 값을 초과하였다면 방전신호(RLP)를 활성화시켜 코어전압(VCORE)의 값을 줄이도록 한다.
예를 들어, 방전신호 생성회로(130)는 논리곱 연산을 수행하는 제2 연산기(L1)를 포함할 수 있다.
방전회로(140)는 방전신호(RLP)에 응답하여 코어전압(VCORE)을 접지전압(VSS)으로 방전시킴으로써 코어전압(VCORE)의 크기를 줄인다. 예를 들어, 방전회로(140)는 접지전압(VSS)와 연결된 제1 단자, 방전신호(RLP)를 수신하는 게이트 단자 및 코어전압(VCORE)과 연결된 제2 단자를 포함하는 방전 트랜지스터(MD0)를 포함할 수 있다. 또한, 실시 예에 따라 방전 트랜지스터(MD0)의 바디(body)와 제1 단자가 연결되어 문턱 전압(threshold voltage)이 안정화될 수 있다.
코어전압 분배회로(150)는 코어전압(VCORE)을 반으로 나누어 비교회로(120)로 제공한다. 코어전압 분배회로(150)는 제1 저항 트랜지스터(MR0) 및 제2 저항 트랜지스터(MR1)를 포함할 수 있다. 예를 들어 제1 저항 트랜지스터(MR0)와 제2 저항 트랜지스터(MR1)는 동일한 저항 성분으로서 코어전압(VCORE)을 반으로 분배할 수 있다.
카운터부(200)는 방전부(100)로부터 제공된 방전신호(RLP) 및 뱅크 활성화신호(BAEN)에 기초하여 카운트신호(CNT)를 생성할 수 있다.
카운터부(200)는 뱅크 활성화신호(BAEN)가 활성화된 동안에 방전신호(RLP)가 활성화된 경우, 특정한 뱅크가 활성화된 시간 동안에 코어전압(VCORE)의 값이 증가했다고 판단하여 현재 상태에서 카운트신호(CNT)를 업 카운트한다. 반대로 뱅크 활성화신호(BAEN)가 활성화된 동안에 방전신호(RLP)가 활성화되지 않는다면, 특정한 뱅크가 활성화된 시간 동안에 코어전압(VCORE)이 기준 값(예를 들어, 기준전압(VREFC)의 두 배)를 초과하지 않는 것으로 판단하여 현재 상태에서 카운트신호(CNT)를 업 카운트한다.
다만, 여기서 업 카운트와 다운 카운트는 설명의 편의를 위하여 예시적으로 설명된 것이고 카운터부(200)는 반대로 카운트 동작을 수행할 수 있다.
카운터부(200)에서 제공되는 카운트신호(CNT)는 복수의 비트로 이루어질 수 있다.
구동 제어부(300)는 카운트신호(CNT)를 수신하여 카운트신호(CNT)에 상응하는 주기를 갖는 구동신호(SAP1)를 생성한다. 실시 예에 따라, 구동 제어부(300)는 카운트신호(CNT)의 카운트 값에 따라서 상이한 주기를 가지면서 활성화되는 구동신호(SAP1)를 생성하여 제공할 수 있다.
카운터부(200)가 뱅크에 대한 액티브 동작이 수행되는 동안에 코어전압(VCORE)의 크기를 감지하여 카운트신호(CNT)를 생성하기 때문에 카운트신호(CNT)의 값을 통하여 현재 상태에서 코어전압(VCORE)이 커져야 하는 지 작아져야 하는 지를 확인할 수 있다. 따라서 구동 제어부(300)는 카운트신호(CNT)의 값에 상응하도록 일정한 주기를 가지면서 활성화되는 구동신호(SAP1)를 생성하여 구동을 제어하도록 한다. 예를 들어, 구동신호(SAP1)는 오버드라이빙신호에 상응할 수 있다.
실시 예에 따라, 구동 제어부(300)는 다른 구동신호들(SAP2, SAN)을 포함할 수 있다. 구동 제어부(300)가 제공하는 구동신호들(SAP1, SAP2, SAN)의 역할에 대해서는 도 2를 참조하여 구체적으로 설명하도록 한다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 구동신호 제어회로(10)는 메모리 뱅크가 액티브 되었을 경우, 코어전압(VCORE)의 크기가 커지는 것에 따라서 활성화되는 방전신호(RLP)에 응답하여 일정한 값을 카운트하고, 카운트 값에 따라서 오버드라이빙이 수행되는 주기를 조정한다. 따라서 본 발명의 일 실시 예에 따른 구동신호 제어회로(10)는 코어전압(VCORE)을 조정하기 위하여 생성된 방전신호(RLP)에 기초하여 오버드라이빙 주기를 조정할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 구동신호 제어회로가 연결되는 구동요소들을 나타내는 도면이다.
본 발명의 다양한 실시 예들에 있어서, 도 2에 나타낸 구동요소들과 도 1에 도시한 구동신호 제어회로(10)는 본 발명의 일 실시 예에 따른 구동장치를 구성할 수 있다.
구동요소들은 구동회로(400), 감지증폭기(500), 메모리 셀(600) 및 비트라인 평활화회로(700)를 포함할 수 있다.
구동회로(400)는 제1 감지선 신호 발생부(410), 균등화부(420) 및 제2 감지선 신호 발생부(430)를 포함할 수 있다.
제1 감지선 신호 발생부(410)는 제1 구동신호(SAP1) 및 제2 구동신호(SAP2)에 응답하여 전원전압(VDD)과 코어전압(VCORE)을 선택적으로 제1 감지선(RTO)으로 제공한다.
제1 감지선 신호 발생부(410)는 제1 구동신호(SAP1)에 응답하여 턴 온되는 제1 PMOS 트랜지스터(MP0) 및 전원전압(VDD)에 응답하여 턴 온되는 제2 PMOS 트랜지스터(MP1)를 포함할 수 있다.
코어전압(VCORE)은 전원전압(VDD)보다 작은 값을 가질 수 있다. 외부장치로부터 액티브 커맨드를 수신하면, 메모리 셀(600)에 데이터를 기입하거나 메모리 셀(600)에 저장된 데이터를 읽어올 수 있다.
데이터의 기입이나 독출을 위해서 감지선 신호 발생부(410)는 제1 감지선(RTO)의 전압 레벨을 최대한 빨리 상승시키기 위해 액티브 커맨드가 인가된 이후에 일정한 시간이 지나면 제1 구동신호(SAP1)를 활성화시켜 제1 감지선(RTO)에 전원전압(VDD)을 제공한다. 제1 감지선(RTO)의 전압을 보다 빨리 상승시키기 위하여 본래 이용되는 코어전압(VCORE)보다 높은 전원전압(VDD)을 제공하는 것을 오버드라이빙(Over driving) 동작으로 일컬을 수 있다.
전원전압(VDD)에 의하여 제1 감지선(RTO)의 전압이 빠르게 상승한 이후, 본래 제1 감지선(RTO)이 구동되어야 하는 코어전압(VCORE)이 제2 PMOS 트랜지스터(MP1)에 의하여 제공된다. 따라서 제1 구동신호(SAP1)가 비활성화되는 시점에 제2 구동신호(SAP2)가 활성화되고, 이에 따라서 코어전압(VCORE)에 전원전압(VDD)이 유입될 수 있다.
예를 들어, 제1 구동신호(SAP1)가 활성화되는 시간은 본 발명의 일 실시 예에서는 카운트신호(CNT)에 의하여 제어되는 데, 제1 구동신호(SAP1)가 활성화되는 시간과 코어전압(VCORE)이 전원전압(VDD)에 영향을 받는 정도가 비례할 수 있다. 따라서 본 발명의 일 실시 예에 따른 구동신호 제어회로(10)는 코어전압(VCORE)의 레벨을 감지하여 제1 구동신호(SAP1)가 활성화되는 시간을 제어한다.
균등화부(420)는 비트라인 균등화신호(BLEQ)에 응답하여 제1 감지선(RTO)과 제2 감지선(SB)을 균등화시켜 동일한 전압 레벨을 갖도록 한다. 비트라인 균등화신호(BLEQ)는 프리차지 동작과 같이 비트라인과 상보 비트라인을 동일한 값을 가지도록 할 때에 활성화될 수 있다.
예를 들어, 균등화부(420)는 제1 NMOS 트랜지스터(MN0)를 포함할 수 있다. 제1 NMOS 트랜지스터는 제2 감지선(SB)에 연결된 제 1단자, 비트라인 균등화신호(BLEQ)를 수신하는 게이트 단자 및 제1 감지선(RTO)에 연결된 제2 단자를 포함할 수 있다. 제1 NMOS 트랜지스터(MN0)는 비트라인 균등화신호(BLEQ)에 응답하여 제1 감지선(RTO)과 제2 감지선(SB)을 연결할 수 있다.
제2 감지선 신호 발생부(430)는 제3 구동신호(SAN)에 응답하여 제2 감지선(SB)에 접지전압(VSS)을 제공한다. 실시 예에 따라, 제2 감지선 신호 발생부(430)는 제2 NMOS 트랜지스터(MN1)를 포함할 수 있다. 제2 NMOS 트랜지스터(MN1)는 접지전압(VSS)과 연결된 제1 단자, 제3 구동신호(SAN)를 인가받는 게이트 단자 및 제2 감지선(SB)과 연결된 제2 단자를 포함할 수 있다.
감지증폭기(500)는 제1 감지선(RTO)과 제2 감지선(SB)에 의하여 구동되어 비트라인 쌍(BL, BLB)의 미소한 전압 차이를 제1 감지선(RTO)과 제2 감지선(SB)에 인가된 전압 차이만큼 전개한다. 따라서 감지증폭기(500)는 제1 감지선(RTO)과 제2 감지선(SB)의 차이를 토대로 데이터를 판단할 수 있다.
실시 예에 따라, 감지증폭기(500)는 제1 감지선(RTO)과 상보 비트라인(BLB) 사이에 연결된 제3 PMOS 트랜지스터(MP2), 제1 감지선(RTO)과 비트라인(BL) 사이에 연결된 제4 PMOS 트랜지스터(MP3), 제2 감지선(SB)과 상보 비트라인(BLB) 사이에 연결된 제3 NMOS 트랜지스터(MN2) 및 제2 감지선(SB)과 비트라인(BL) 사이에 연결된 제4 NMOS 트랜지스터(MN3)를 포함할 수 있다.
제3 PMOS 트랜지스터(MP2)와 제3 NMOS 트랜지스터(MN2)의 게이트 단자들은 비트라인(BL)과 연결되고, 제4 PMOS 트랜지스터(MP3)와 제4 NMOS 트랜지스터(MN3)의 게이트 단자들은 상보 비트라인(BLB)과 연결된다.
메모리 셀(600)은 비트라인(BL)에 연결된 제1 단자, 제1 워드라인(WL1)과 연결된 게이트 단자 및 제1 저장요소(C1)와 연결된 제2 단자를 포함하는 제1 셀 트랜지스터(Cell TR1)를 포함할 수 있다. 제1 셀 트랜지스터(Cell TR1)는 제1 저장요소(C1)에 전하를 충전하거나 방전함으로써 제1 워드라인(WL1)에 응답하여 제1 저장요소(C1)에 충전된 전하를 비트라인(BL)에 제공하는 방식으로 데이터를 저장할 수 있다.
제1 저장요소(C1)는 제1 셀 트랜지스터(Cell TR1)의 제2 단자와 접지전압(VSS) 사이에 연결될 수 있다.
메모리 셀(600)는 상보 비트라인(BLB)에 연결된 제1 단자, 제2 워드라인(WL2)과 연결된 게이트 단자 및 제2 저장요소(C2)와 연결된 제2 단자를 포함하는 제2 셀 트랜지스터(Cell TR2)를 더 포함할 수 있다.
제1 셀 트랜지스터(Cell TR1)와 제2 셀 트랜지스터(Cell TR2)는 동일한 동작을 수행할 수 있다. 예를 들어, 제2 셀 트랜지스터(Cell TR2)는 제2 워드라인(WL2)을 활성화시켜 상보 비트라인(BLB)에 실린 전하를 제2 저장요소(C2)에 충전하는 방식으로 데이터를 저장할 수 있다.
비트라인 평활화회로(700)는 제1 및 제2 프리차지 트랜지스터들(PTR1, PTR2) 및 평활화 트랜지스터(EQTR)를 포함할 수 있다. 제1 및 제2 프리차지 트랜지스터들(PRT1, PTR2)은 비트라인 균등화신호(BLEQ)에 응답하여 비트라인 프리차지 전압(VBLP)을 비트라인 쌍(BL, BLB)에 제공할 수 있다.
평활화 트랜지스터(EQTR)는 비트라인 균등화신호(BLEQ)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)를 연결하여 비트라인 쌍(BL, BLB)의 전압 레벨을 동일하게 한다.
본 발명의 일 실시 예에 따른 구동장치는 카운트신호(CNT)에 상응하는 활성화 구간을 갖는 제1 구동신호(SAP1)에 응답하여 제1 감지선(RTO)에 전원전압(VDD)을 제공한다. 따라서 코어전압(VCORE)이 상승하는 경우에는 오버드라이빙 구간이 줄어들어 코어전압(VCORE)의 상승 폭을 낮출 수 있다.
도 3은 본 발명의 일 실시 예에 따른 카운터부를 나타내는 블록도이다.
도 3을 참조하면, 카운터부(200a)는 개시신호 생성기(210), 카운터 제어기(220), 플래그 생성기(230) 및 카운터(240)를 포함할 수 있다.
개시신호 생성기(210)는 커맨드 신호(CMD)에 기초하여 클럭신호(CLK)를 생성한다. 커맨드 신호(CMD)는 호스트와 같은 외부장치로부터 제공되어 디코딩된 신호일 수 있으며, 클럭신호(CLK)는 커맨드 신호(CMD)에 응답하여 기설정된 시간이 경과한 이후에 펄스(Pulse)가 생성되는 형태로 제공될 수 있다.
카운터 제어기(220)는 클럭신호(CLK)에 응답하여 카운트 출력신호(CNTO)를 생성한다. 카운터 제어기(220)는 일반적으로 클럭신호(CLK)를 그대로 카운트 출력신호(CNTO)로 카운터(240)에 제공한다. 다만 카운터(240)에서 일정한 조건이 만족되어 캐리 출력신호(CRO)가 활성화된 경우에는 카운터(240)의 동작이 중단되도록 카운트 출력신호(CNTO)를 제공한다.
플래그 생성기(230)는 방전신호(RLP) 및 클럭신호(CLK)에 기초하여 플래그(FLAG)를 생성한다. 실시 예에 따라, 플래그 생성기(230)는 방전신호(RLP)가 활성화되는 것에 응답하여 활성화되고 클럭신호(CLK)에 응답하여 비활성화되는 플래그(FLAG)를 생성할 수 있다. 실시 예에 따라 플래그 생성기(230)는 클럭신호(CLK)에 응답하여 곧바로 플래그(FLAG)를 비활성화시키지 않고 클럭신호(CLK)에 응답하여 기설정된 시간이 경과한 뒤에 플래그(FLAG)를 비활성화할 수 있다.
카운터(240)는 카운트 출력신호(CNTO)에 동기하여 플래그(FLAG)에 따라서 업다운 카운트 동작을 수행하여 카운트신호(CNT)를 제공한다. 또한, 카운터(240)는 복수의 카운트회로들을 포함할 수 있는데, 카운트회로들에 의하여 카운트가 모두 완료되면 캐리 출력신호(CRO)를 활성화하여 카운터 제어기(220)에 제공함으로써 카운트 동작을 종료하도록 할 수 있다.
본 발명의 일 실시 예에 따른 카운터부(200a)는 커맨드 신호(CMD)에 응답하여 활성화된 클럭신호(CLK)에 동기하여 플래그(FLAG)에 따라 업다운 카운트 동작을 하여 카운트신호(CNT)를 생성한다. 플래그(FLAG)는 코어전압(VCORE)이 기설정된 값(예를 들어, 기준전압(VREFC)의 2배)보다 큰 경우에 생성되는 방전신호(RLP)에 응답하여 생성되기 때문에 액티브 커맨드가 생성되었을 때에 코어전압(VCORE)이 커짐에 따라 카운트 동작을 수행하는 것으로 이해할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 플래그 생성기를 나타내는 도면이다.
도 4를 참조하면, 플래그 생성기(230)는 지연요소(232), 비활성화회로(233), 활성화회로(234) 및 래치(235)를 포함할 수 있다.
지연요소(232)는 클럭신호(CLK)를 수신하여 기설정된 시간만큼 지연시켜 지연 클럭신호(DCLK)로 제1 노드(ND1)에 제공한다. 도 3을 참조하여 설명한 바와 같이 카운터(240)는 클럭신호(CLK)에 동기하여 플래그(FLAG)를 카운트하기 때문에 클럭신호(CLK)가 활성화되는 것에 곧바로 응답하여 플래그(FLAG)가 비활성화되면 카운터(240)가 플래그(FLAG)를 정상적으로 카운트하지 못할 수 있다. 따라서 본 발명의 일 실시 예에 따른 플래그 생성기(230)는 지연요소(232)를 포함하여 클럭신호(CLK)를 기설정된 시간만큼 지연시킨 지연 클럭신호(DCLK)에 응답하여 플래그(FLAG)를 비활성화할 수 있다.
비활성화회로(233)는 제2 노드(ND2)에 연결된 제1 단자, 제1 노드(ND1)에 연결된 게이트 단자 및 제3 노드(ND3)에 연결된 제2 단자를 포함하는 제6 PMOS 트랜지스터(MP5) 및 접지전압(VSS)과 연결된 제1 단자, 제1 노드(ND1)와 연결된 게이트 단자 및 제3 노드(ND3)와 연결된 제2 단자를 포함하는 제6 NMOS 트랜지스터(MN5)를 포함할 수 있다.
비활성화회로(233)는 지연 클럭신호(DCLK)가 논리 상태 ＇하이＇에 상응하는 경우에, 즉 클럭신호(CLK)가 활성화되고 기설정된 시간이 흐른 뒤에 제6 NMOS 트랜지스터(MN5)가 턴 온되어 제3 노드(ND3)를 접지전압(VSS) 레벨로 천이시킨다. 일반적으로 클럭신호(CLK)가 활성화되지 않은 기간 동안에는 제6 PMOS 트랜지스터(MP5)가 턴 온되어 제2 노드(ND2)와 제3 노드(ND3)를 연결한다.
활성화회로(234)는 방전신호(RLP)에 응답하여 전원전압(VDD)을 제2 노드(ND2)로 제공한다. 따라서 클럭신호(CLK)가 활성화되지 않은 기간 동안에는 전원전압(VDD)이 제3 노드(제3 노드(ND3))로 제공될 수 있다.
실시 예에 따라, 활성화회로(234)는 제3 인버터(I2) 및 제5 PMOS 트랜지스터(MP4)를 포함할 수 있다. 제5 PMOS 트랜지스터(MP4)는 전원전압(VDD)과 연결된 제1 단자, 방전신호(RLP)가 제3 인버터(I2)에 의하여 반전된 신호를 수신하는 게이트 단자 및 제2 노드(ND2)에 연결되는 제2 단자를 포함할 수 있다.
래치(235)는 제3 노드(ND3)와 제4 노드(ND4) 사이에 연결되어 각 노드의 값들을 저장할 수 있다. 예를 들어, 래치(235)는 제3 노드(ND3)에 입력단이 연결되어 제4 노드(ND4)에 출력단이 연결된 제4 인버터(I3)와, 그와 반대로 제4 노드(ND4)에 입력단이 연결되고 제3 노드(ND3)에 출력단이 연결된 제5 인버터(I4)를 포함할 수 있다.
제4 노드(ND4)의 값은 제6 인버터(I5)에 의하여 반전되어 플래그(FLAG)로 제공된다. 결과적으로 플래그(FLAG)는 제3 노드(ND3)의 전압 레벨에 상응할 수 있다.
실시 예에 따라, 플래그 생성기(230)는 초기화회로(231)를 더 포함할 수 있다. 초기화회로(231)는 스타트업신호(STU)에 응답하여 제3 노드(ND3)를 접지전압(VSS) 레벨, 즉 논리 상태 ＇로우＇로 천이시킨다. 제3 노드(ND3)가 논리 상태 ＇로우＇로 천이됨에 따라 제4 노드(ND4)는 논리 상태 ＇하이＇, 플래그(FLAG)는 논리 상태 ＇로우＇로 초기화된다.
도 5는 본 발명의 일 실시 예에 따른 카운터 제어기를 나타내는 도면이다.
카운터 제어기(220)는 캐리 출력신호(CRO)를 반전하고 클럭신호(CLK)와 함께 논리곱 연산을 하여 카운트 출력신호(CNTO)를 제공할 수 있다. 예를 들어, 카운터(240)가 최대 값으로 카운트 되기 이전, 즉 정상적인 카운트를 수행하는 동안에 캐리 출력신호(CRO)는 비활성화되어 논리 상태 ＇로우＇를 유지할 수 있다. 따라서 정상적인 카운트 동작이 수행되는 동안, 카운터 제어기(220)는 클럭신호(CLK)를 그대로 카운트 출력신호(CNTO)로 제공할 수 있다.
카운터(240)가 설정된 최대 값으로 카운트되어 캐리 출력신호(CRO)가 활성화되면, 카운터 제어기(220)는 카운트 출력신호(CNTO)를 비활성화한다.
도 5를 참조하면, 카운터 제어기(220)는 제7 인버터(I6), 클럭신호(CLK)에 따라 구동되는 제1 삼상 인버터(TI0), 입력단과 출력단이 교차하여 연결됨으로써 래치를 구성하는 제8 및 제9 인버터들(I7, I8) 및 제3 연산자(L2)를 포함할 수 있다.
제7 인버터(I6)는 캐리 출력신호(CRO)를 반전시켜 제1 응답 인버터(TI0)에 제공한다. 제1 응답 인버터(TI0)는 클럭신호(CLK)가 비활성화되는 경우에는 반전 동작을 수행하여 제7 인버터(I6)로부터 수신한 신호를 캐리 출력신호(CRO)로 제5 노드(ND5)로 제공한다. 제8 인버터(I7)는 제5 노드(ND5)와 연결된 입력단과 제6 노드(ND6)에 연결된 출력단을 포함하며, 제9 인버터(I8)는 제6 노드(ND6)에 연결된 입력단과 제5 노드(ND5)에 연결된 출력단을 포함하여 래치를 구성한다.
제3 연산자(L2)는 제6 노드(ND6)의 전압 값과 클럭신호(CLK)에 대하여 논리곱 연산을 수행하여 카운트 출력신호(CNTO)로 제공한다.
도 6은 본 발명의 일 실시 예에 따른 카운터를 나타내는 블록도이다.
도 6을 참조하면, 카운터(240)는 복수의 카운트 회로들(241_1, 241_2, ..., 241_n)을 포함할 수 있다. 카운트 회로들(241_1, 241_2, ..., 241_n)은 실시 형태에 따라 상이한 개수를 가질 수 있으며, 카운트 회로의 수에 따라서 캐리 출력신호(CRO)가 활성화되는 시점이 상이해질 수 있다.
각 카운트 회로들(241_1, 241_2, ..., 241_n)은 카운트 출력신호(CNTO)에 동기하여 플래그(FLAG)가 활성화되는 경우와 그렇지 않은 경우(즉, 비활성화된 경우)에 상반된 업다운 카운트 동작을 수행하여 카운트신호(CNT)를 생성한다.
카운트신호(CNT)는 복수의 카운트비트들(CNT<0>, CNT<1>, ..., CNT<n-1>)로 구성될 수 있다.
제1 카운트회로(241_1)는 전원전압(VDD)에 의하여 구동되며 카운트 출력신호(CNTO)에 동기하여 플래그(FLAG)를 카운트하여 제1 카운트비트(CNT<0>)와 제1 캐리 출력비트(CROUT<0>)를 제공할 수 있다.
제2 카운트회로(241_2)는 제1 캐리 출력비트(CROUT<0>)를 제1 캐리 입력비트(CIN<1>)로 수신하여 그에 의하여 구동되며 카운트 출력신호(CNTO)에 동기하여 플래그(FLAG)를 카운트하여 제2 카운트비트(CNT<1>)와 제2 캐리 출력비트(CROUT<1>)를 제공할 수 있다.
순차적으로 복수의 카운트회로들(241_1, 241_2, ..., 241_n)은 동일한 동작을 수행하며 마지막의 제n 카운트회로(241_n)에 의하여 제n 카운트비트(CNT<n-1>)가 제공되며, 제n 캐리 출력비트(CROUT<n-1>)가 캐리 출력신호(CRO)로 제공된다.
본 발명의 일 실시 예에 따른 카운터(240)는 카운트 출력신호(CNTO)에 응답하여 플래그(FLAG)의 값에 따라서 상이한 업다운 카운트 동작을 수행한다. 예를 들어, 클럭신호(CLK)에 따라서 플래그(FLAG)가 활성화된 경우, 카운트신호(CNT)의 카운트 값이 증가하고, 클럭신호(CLK)에 따라서 플래그(FLAG)가 비활성화된 경우에는 카운트신호(CNT)의 카운트 값이 감소할 수 있다.
각 카운트회로들(241_1, 241_2, ..., 241_n)은 일반적인 업다운 카운트회로와 유사하므로 이에 대한 구체적인 설명은 생략하도록 한다.
도 7은 본 발명의 일 실시 예에 따른 구동 제어부를 나타내는 도면이다.
실시 예에 따라, 구동 제어부(300)는 제1 내지 제3 구동신호들(SAP1, SAP2, SAN)을 생성하기 위한 회로들을 포함할 수 있으나, 설명의 편의를 위하여 도 7에서는 제1 구동신호(SAP1)를 생성하는 구성만을 도시하고 이에 대하여 설명하도록 한다. 구동 제어부(300)는 메모리 뱅크 별로 각각 구비될 수 있다.
도 7을 참조하면, 구동 제어부(300)는 복수의 지연요소들(310_1, 310_2, 310_3, ..., 310_q), 선택회로(320) 및 구동신호 출력회로(300)를 포함할 수 있다.
복수의 지연요소들(310_1, 310_2, 310_3, ..., 310_q)은 상보 뱅크 액티브신호(BAB)를 수신하여 일정한 시간만큼 지연시킴으로써 상이한 지연시간을 갖는 복수의 지연신호들(D(N-2), D(N-1), D(N), ..., D(N+p))을 제공할 수 있다.
실시 예에 따라, 각 지연요소들(310_1, 310_2, 310_3, ..., 310_q)은 적어도 하나의 인버터들을 포함할 수 있다.
선택회로(320)는 카운트신호(CNT)에 기초하여 복수의 지연신호들(D(N-2), D(N-1), D(N), ..., D(N+p)) 중에서 하나의 지연신호를 선택하여 선택지연신호(SD)로 제공할 수 있다. 복수의 지연신호들(D(N-2), D(N-1), D(N), ..., D(N+p))은 상이한 지연시간을 가지면서 생성되는 데 카운트신호(CNT)에 따라서 특정한 지연시간을 갖는 선택지연신호(SD)가 제공되는 것이다.
예를 들어, 선택회로(320)는 멀티플렉서(multiplexer)를 포함할 수 있다.
구동신호 출력회로(330)는 제10 인버터(I9) 및 제4 연산기(L3)를 포함할 수 있다. 구동신호 출력회로(330)는 선택지연신호(SD)를 반전시킨 값과 상보 뱅크 액티브신호(BAB)에 대하여 부정논리합 연산을 수행하여 제1 구동신호(SAP1)를 출력할 수 있다.
제1 구동신호(SAP1)는 해당 메모리 뱅크에 대하여 액티브 커맨드가 인가된 시점에 활성화되고, 선택된 지연시간만큼 경과한 이후에 비활성화된다. 따라서 복수의 지연신호들(D(N-2), D(N-1), D(N), ..., D(N+p))중 어느 지연신호가 선택되느냐에 따라서 제1 구동신호(SAP1)의 활성화 주기가 결정된다.
도 8 및 도 9는 본 발명의 일 실시 예에 따른 카운트 동작 및 구동신호의 활성화 주기의 변화를 설명하기 위한 도면들이다.
도 8을 참조하면, 코어전압(VCORE)과 제2 기준전압(2*VREFC)이 일정한 시점마다 비교되어 카운트신호(CNT)가 생성되는 것을 확인할 수 있다. 실시 예에 따라 카운트신호(CNT)가 변경되는 시점은 클럭신호(CLK)가 활성화되는 시점에 상응할 수 있다.
t1 시점에서는 코어전압(VCORE)의 크기가 제2 기준전압(2*VREFC)보다 크고 카운트신호(CNT)는 ＇N＇에 상응하는 값을 지시할 수 있다. t2 시점에 클럭신호(CLK)에 응답하여 방전부(100)의 비교회로(120)가 코어전압(VCORE)과 기준전압(VREFC)의 크기를 비교한다. 코어전압(VCORE)의 크기가 작기 때문에 전압 활성화신호(VEN)은 활성화되지 않는다. 이에 따라 방전신호(RLP)도 활성화되지 않고, 카운터부(200)는 다운카운트를 수행하는 바, 카운트신호(CNT)의 값이 N-1로 감소한다.
감소된 카운트신호(CNT)의 값에 따라 구동 제어부(300)는 활성화 주기가 증가한 제1 구동신호(SAP1)를 생성할 수 있으며, 이에 따라서 오버드라이빙 주기가 증가할 수 있다.
t3 시점에는 코어전압(VCORE)이 제2 기준전압(2*VREFC) 보다 작은 값을 가지는 것을 알 수 있다. 따라서 t2 시점과 t3 시점 사이에서의 동작과 마찬가지로 카운트신호(CNT)는 감소하여 N-2가 되고 제1 구동신호(SAP1)의 활성화 주기가 더 길어질 수 있다.
t4 시점에는 코어전압(VCORE)이 제2 기준전압(2*VREFC) 보다 큰 값을 가진다. 코어전압(VCORE)의 크기가 증가한 것은 제1 구동신호(SAP1)의 활성화 주기가 길어짐에 따라서 전원전압(VDD)이 코어전압(VCORE)으로 보다 많이 유입된 영향일 수 있다.
따라서 방전부(100)에서 방전신호(RLP)가 생성되고 카운터부(200)의 카운터(240)가 업 카운트 동작을 수행한다. 이에 따라 카운트신호(CNT)는 N-1로 다시 증가한다. 증가된 카운트신호(CNT)에 따라서 구동 제어부(300)는 활성화 주기가 감소한 제1 구동신호(SAP1)로 감지증폭기를 구동할 수 있다.
t5 시점에서는 코어전압(VCORE)이 제2 기준전압(2*VREFC) 보다 작아져 카운트신호(CNT)가 감소하고 다시 카운트신호(CNT)가 감소한다.
t6 시점에서는 코어전압(VCORE)이 제2 기준전압(2*VREFC)보다 다시 커지고, t7 시점에는 코어전압(VCORE)이 제2 기준전압(VREFC)보다 또 작아지는 것이 반복되어 카운트신호(CNT)의 카운트 값은 계속 변화하고 제1 구동신호(SAP1)의 활성화 주기도 조정될 수 있다.
도 9은 도 7에서 설명한 구동 제어부(300)에서 복수의 지연신호들(D(N-2), D(N-1), D(N), ..., D(N+p))에 따라 최종적으로 구동신호 출력회로(330)를 통하여 출력되는 제1 구동신호(SAP1)를 도시하였다.
도 9를 참조하면, t1 시점은 상보 뱅크 액티브신호(BAB)가 활성화된 시점에 상응할 수 있다. 제1 구동신호(SAP1)는 뱅크 액티브 커맨드에 응답하여 동시에 활성화되어 감지증폭기와 연결된 제1 감지선(RTO)의 전압을 빠르게 상승시키도록 오버드라이빙을 개시할 수 있다.
다만, 코어전압(VCORE)의 크기에 따라 카운트된 카운트신호(CNT)에 따라서 비활성화되는 시점이 복수의 지연신호들(D(N-2), D(N-1), D(N), ..., D(N+p))에 의하여 결정된다.
t2 시점에는 가장 적게 지연된 지연신호(D(N-2))에 응답하여 SAP1(N-2)가 비활성화되고, t3 내지 t6 시점에서 차례대로 보다 많은 활성화 주기를 가지면서 제1 구동신호(SAP1)가 비활성화되도록 제어될 수 있다.
본 발명의 일 실시 예에 따르면, 구동 제어부(300)에서는 복수의 지연신호들(D(N-2), D(N-1), D(N), ..., D(N+p)) 각각을 선택하는 경우의 제1 구동신호들(SAP1(N-2), SAP1(N-1), SAP1(N), SAP1(N+1), SAP1(N+2))이 생성될 수 있다. 카운트신호(CNT)에 기초하여 복수의 지연신호들(D(N-2), D(N-1), D(N), ..., D(N+p)) 중 하나의 지연신호가 선택지연신호(SD)로 제공되어 최종적인 제1 구동신호(SAP1)의 활성화 주기를 조정할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 구동신호 제어회로의 전체적인 동작을 설명하기 위한 타이밍 도(Timing diagram)이다.
도 1 내지 도 10을 참조하여 본 발명의 일 실시 예에 따른 구동신호 제어회로(10)의 동작을 설명하도록 한다.
t1 시점에, 액티브 커맨드(ACT)가 인가된다. 액티브 커맨드(ACT)에 응답하여 적어도 하나의 뱅크가 활성화되면 뱅크 활성화신호(BAEN)가 활성화된다.
개시신호 생성기(210)는 액티브 커맨드(ACT)에 응답하여 클럭신호(CLK)를 활성화할 수 있다. 본 발명의 일 실시 예에 따른 개시신호 생성기(210)는 액티브 커맨드(ACT)가 활성화된 t1 시점으로부터 기설정된 시간이 경과하여 t5 시점에 클럭신호(CLK)를 활성화하도록 동작하거나, t5 시점에 인가된 프리차지 커맨드(PCG)에 응답하여 곧바로 클럭신호(CLK)를 생성하도록 동작할 수 있다.
액티브 커맨드(ACT)에 응답하여 워드라인이 활성화되고 도 2에 도시된 셀 트랜지스터(Cell TR1, Cell TR2) 중 적어도 하나의 셀에 저장된 전하에 따라서 비트라인 쌍(BL, BLB) 사이에 전하의 차이가 감지된다.
t2 시점에 제1 구동신호(SAP1)가 활성화된다. 이 경우 뱅크 활성화신호(BAEN)에 응답하여 실제로 제1 구동신호(SAP1)가 활성화되기까지는 일정 시간이 지연될 수 있다. 제1 구동신호(SAP1)가 활성화되는 시간 동안에 비트라인 쌍들 사이에서 미세한 전하 차이가 감지되면서 안정화될 수 있다.
제1 구동신호(SAP1)에 따라서 제1 감지선(RTO)에 전원전압(VDD)이 제공되어 비트라인 쌍(BL, BLB) 사이의 전하 차이가 전원전압(VDD) 레벨까지 전개된다.
t3 시점에 제1 구동신호(SAP1)가 비활성화되면서 제1 감지선(RTO)에 코어전압(VCORE)을 제공하는 제2 구동신호(SAP2)가 활성화된다. 초기에 제1 구동신호(SAP1)의 활성화 주기는 s(n)으로 설정되어 있는 것을 확인할 수 있다.
제1 구동신호(SAP1)가 비활성화되고 제2 구동신호(SAP2)가 활성화되면서 코어전압(VCORE)에 전원전압(VDD)이 유입될 수 있다. 비교회로(120)가 코어전압(VCORE)의 값이 증가된 것을 감지한다.
비교회로(120)는 전압 활성화신호(VEN)을 활성화하고, 뱅크 활성화신호(BAEN) 역시 활성화되어 있으므로 방전신호(RLP)가 생성된다.
방전신호(RLP)가 생성됨에 따라서 플래그(FLAG)가 활성화된다. 활성화된 플래그(FLAG)는 카운터(240)에 제공된 상태로 있을 수 있다. 다만, 카운터(240)는 클럭신호(CLK)와 실질적으로 동일한 카운트 출력신호(CNTO)에 동기하여 동작하기 때문에 카운트신호(CNT)는 아직까지 변하지 않는다.
방전신호(RLP)는 t4 시점까지의 시간 동안(s(n)) 활성화될 수 있다. s(n)은 코어전압(VCORE)이 기준전압(VREFC)보다 어느 정도 큰 값을 갖는 지에 상응할 수 있다.
t5 시점에 제2 구동신호(SAP2)가 비활성화되면서 액티브 동작이 종료되고 프리차지 커맨드(PCG)가 인가될 수 있다. 액티브 동작이 완료됨에 따라서 뱅크 활성화신호(BAEN)가 비활성화된다. 그리고 클럭신호(CLK)가 활성화됨에 따라서 카운터(240)는 제공되어 있던 플래그(FLAG)에 기초하여 다운 카운트 동작을 수행하고, 결과적으로 N-1 에 상응하는 카운트신호(CNT)를 생성한다. 활성화된 클럭신호(CLK)에 응답하여 플래그(FLAG)는 다시 초기화된다.
t6 시점에 다시 액티브 커맨드(ACT)가 인가되고, 뱅크 활성화신호(BAEN)가 활성화된다. 비트라인 쌍(BL, BLB)을 또한 액티브 동작을 수행하기 위하여 전개되기 시작하고, 소정의 시간이 경과한 t7 시점에 제1 구동회로(SAP1)가 활성화된다. 이전 액티브 동작 시보다 카운트신호(CNT)의 카운트 값이 감소하였으므로 제1 구동신호(SAP1)의 활성화 주기는 더 줄어든다.
따라서 t8 시점에 제1 구동신호(SAP1)가 비활성화되고 제2 구동신호(SAP2)가 활성화된다. 마찬가지로 제1 구동신호(SAP1)와 제2 구동신호(SAP2)의 활성화/비활성화가 교차되는 시기에 제1 감지선(RTO)를 통하여 코어전압(VCORE)에 전원전압(VDD)이 유입될 수 있다. t7 시점에서 t8 시점까지 비트라인 쌍(BL, BLB)의 전압이 코어전압(VCORE)을 상회하는 바, 이는 곧 제1 감지선(RTO)의 코어전압(VCORE)이 증가한 것으로 판단될 수 있다. 방전부(100)는 코어전압(VCORE)이 기준전압(VREFC), 구체적으로는 제2 기준전압(2*VREFC)보다 큰 것으로 판단하고 방전신호(RLP)를 활성화한다.
활성화된 방전신호(RLP)에 응답하여 플래그(FLAG)가 생성된다. 방전신호(RLP)는 이전 액티브 동작의 경우보다 적은 시간 동안 활성화되어 t9 시점에는 비활성화된다(r(n-1)). 이전 액티브 동작의 경우보다 제1 구동신호(SAP1)의 활성화주기가 줄어들었기 때문에 코어전압(VCORE)이 제2 기준전압(2*VREFC)을 상회한 시간도 줄어든 것으로 이해할 수 있다.
생성된 플래그(FLAG)는 마찬가지로 카운터(240)에 제공되어 있을 수 있다.
t10 시점에 액티브 동작이 완료되면서 제2 구동신호(SAP2)가 비활성화되고 뱅크 활성화신호(BAEN)도 비활성화된다. 클럭신호(CLK)에 응답하여 카운터(240)는 다운 카운트 동작을 수행하고, 카운트신호(CNT)는 N-2에 상응하는 값을 갖게 된다.
t11 시점에 다음 액티브 동작을 수행하기 위한 액티브 커맨드(ACT)가 다시 인가된다. 이전 액티브 동작들과 마찬가지로 뱅크 활성화신호(BAEN)가 활성화되고 비트라인 쌍(BL, BLB)의 전하 차이가 벌어진다.
t12 시점에 제1 구동신호(SAP1)가 활성화된다. 카운트신호(CNT)가 N-2의 값을 나타내기 때문에 구동 제어부(300)에서는 카운트신호(CNT)에 상응하는 보다 작은 활성화 주기를 갖는 지연신호를 선택지연신호(SD)로 제공한다. 따라서 제1 구동신호(SAP1)는 t13 시점에 비활성화된다.
제1 구동선(RTO)에는 s(N-2)로 나타낸 시간만큼(즉, t12에서 t13 사이의 시간) 전원전압(VDD)이 제공되는 바, 이전의 액티브 동작의 경우보다는 비트라인 쌍(BL, BLB)이 구동되는 전압이 높아지지 않는다.
이에 따라서 t13 시점에 제1 구동신호(SAP1)가 비활성화되고 제2 구동신호(SAP2)가 활성화되는 경우에도 뱅크 활성화신호(BAEN)가 활성화되어 있다고 하더라도 비교회로(120)에서 코어전압(VCORE)이 제2 기준전압(2*VREFC)을 초과하는 것으로 판단하지 않는다. 따라서 방전부(100)에서는 전압 활성화신호(VEN)가 활성화되지 않는다. 결과적으로 방전신호(RLP)가 활성화되지 않고 플래그(FLAG)도 생성되지 않는다.
플래그(FLAG)가 생성되지 않는 바, 카운터(240)에서는 t14 시점에 클럭신호(CLK)에 동기하여 업 카운트 동작을 수행하고, 그에 따라서 카운트신호(CNT)는 N-1을 지시하는 값을 갖게 된다.
상술한 바와 같이 본 발명의 일 실시 예에 따른 구동신호 제어회로(10)는 적어도 하나의 뱅크가 활성화된 시점에서 코어전압(VCORE)과 제2 기준전압(2*VREFC)의 크기를 비교하여 코어전압(VCORE)의 크기가 큰 경우에는 방전신호(RLP)를 활성화한다. 생성된 방전신호(RLP)에 따라서 플래그(FLAG)가 생성되고 플래그(FLAG)에 기초하여 상이한 업/다운 카운트 동작을 수행하고 카운트신호(CNT) 값에 기초하여 제1 구동신호(SAP1)의 활성화 주기를 제어한다.
따라서 액티브 동작 동안의 코어전압(VCORE)의 크기에 따라서 활성화 주기를 제어하기 때문에 내부 코어전압의 크기를 안정화할 수 있으며, 간단한 카운트 회로를 통하여 제1 구동신호(SAP1)의 활성화 주기를 조정할 수 있다.
본 발명의 일 실시 예에 있어서 코어전압(VCORE)과 제2 기준전압(2*VREFC)을 비교함에 따라서 어느 값이 큰지에 따라 카운트신호(CNT)가 계속 변동하고 그에 따라서 제1 구동신호(SAP1)의 주기가 달라질 수 있다.
그런데 클럭신호(CLK)에 따른 특정한 액티브 동작 동안에 플래그(FLAG)가 생성되는 동작과 생성되지 않는 동작이 교번적으로 발생한다면, 코어전압(VCORE)이 제2 기준전압(2*VREFC)보다 커졌다 작아졌다 하는 동작을 반복하는 것이다. 이와 같은 경우에 코어전압(VCORE)이 제2 기준전압(VREFC)과 일정한 범위 내에서 근접한다고 판단할 수 있다. 따라서 불필요하게 제1 구동전압(SAP1)의 주기를 변동시키는 동작을 반복하지 않아도 되는 것으로 판단할 수 있다.
따라서 특정한 경우를 파악하여 클럭신호(CLK)의 일정한 범위 내에서 플래그(FLAG)가 교번적으로 생성되는 경우, 카운트 동작을 수행하지 않도록 제어할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 카운터부를 나타내는 블록도이다.
도 11을 참조하면, 카운터부(200b)는 개시신호 생성기(210) 카운터 제어기(220), 플래그 생성기(230), 카운터(240) 및 전압 안정화기(250)를 포함할 수 있다.
도 3의 카운터부(200a)와 비교하였을 경우, 도 11의 카운터부(200b)는 전압 안정화기(250)를 더 포함할 수 있다. 이외의 구성요소들은 도 3을 참조하여 설명한 구성요소들과 실질적으로 동일하기 때문에 이에 대한 구체적인 설명은 생략하도록 한다.
도 11을 참조하면, 카운터부(200b)는 전압 안정화기(250)를 더 포함하여 카운터(240)에서 수신된 마지막 캐리 출력비트(CROUT<n-1>) 및 플래그(FLAG)에 기초하여 캐리 출력신호(CRO)를 생성할 수 있다.
상술한 바와 같이, 플래그(FLAG)는 액티브 동작 시에 코어전압(VCORE)이 제2 기준전압(2*VREFC)보다 크거나 같은 경우에 생성되고, 코어전압(VCORE)이 제2 기준전압(2*VREFC)보다 작은 경우에는 생성되지 않는다. 따라서 플래그(FLAG)가 일정한 조건을 갖는 경우에 캐리 출력신호(CRO)를 활성화하여 카운터 제어기(220)로 하여금 카운터(240)의 동작을 중단하도록 한다.
도 3 및 도 4를 설명하여 참조한 카운터 제어기(220)는 카운터(240)의 마지막 캐리 출력비트(CROUT<n-1>)가 활성화된 경우에는 클럭신호(CLK)에 관계없이 카운트 출력신호(CNTO)를 비활성화하여 카운터(240)가 카운트 동작을 중지하도록 하였다.
일 실시 예에 있어서, 전압 안정화기(250)는 플래그(FLAG)가 생성되었다가 생성되지 않고 그 이후에 또 생성되는 과정이 순차적으로 진행된다면 코어전압(VCORE)이 안정적인 크기를 갖는 것으로 판단한다. 이러한 경우에는 제1 구동신호(SAP1)의 주기 조정에 따라서 코어전압(VCORE)이 제2 기준전압(2*VREFC)과의 관계에서 대소관계가 변화하는 것이므로 코어전압(VCORE)이 원하는 크기에서 안정적으로 유지되는 것으로 간접적으로 판단하는 것이다.
또한 코어전압(VCORE)이 안정적인 크기를 유지하는 적정한 제1 구동신호(SAP1)의 활성화 주기를 파악하였음에도 불구하고 지속적으로 카운트신호(CNT)의 카운트 값에 따라서 제1 구동신호(SAP1)의 활성화 주기를 조정하는 경우에는 동작 시간이 늦어지거나 불필요한 전력 소모가 발생할 수 있기 때문에 카운트 동작을 중단시킬 수 있다.
전압 안정화기(250)는 카운터(240)의 카운트 동작을 중단하도록 하는 캐리 출력신호(CRO)를 생성하여 카운트 제어기(220)에 제공한다.
실시 예에 따라, 전압 안정화기(250)는 스타트업신호(STU)에 응답하여 초기화될 수 있다.
도 12는 도 11의 전압 안정화기의 일 실시 예를 나타내는 블록도이다.
도 12를 참조하면, 전압 안정화기(250)는 플래그 갱신회로(251) 및 안정상태 판단회로(253)를 포함할 수 있다.
플래그 갱신회로(251)는 클럭신호(CLK)에 응답하여 플래그(FLAG)를 순차적으로 쉬프트시켜 복수의 판단신호(DET)로 제공한다. 복수의 판단신호(DET)는 클럭신호(CLK)가 활성화되면서 쉬프트된 플래그(FLAG)에 상응할 수 있다. 다시 말하면, 판단신호(DET)는 순차적인 액티브 동작들을 거치면서 생성된 플래그(FLAG)를 나타낸다.
실시 예에 따라, 플래그 갱신회로(251)는 클럭신호(CLK)에 동기하여 복수의 플래그(FLAG)를 캡쳐하여 판단신호(DET)로 제공할 수 있으며, 안정상태 판단회로(253)는 판단신호(DET)에 기초하여 복수의 액티브 동작에서의 플래그(FLAG)의 변화 추이를 파악할 수 있다.
일 실시 예에 있어서, 플래그 갱신회로(251)는 스타트업신호(STU)에 응답하여 초기화될 수 있다.
안정상태 판단회로(253)는 판단신호(DET)와 마지막 캐리 출력비트(CROUT<n-1>) 중 적어도 하나에 기초하여 캐리 출력신호(CRO)를 활성화한다.
안정상태 판단회로(253)는 전압 생성 신호(DET)에 기초하여 복수의 액티브 동작 동안의 플래그(FLAG)가 일정한 조건의 추이를 보인 경우라고 판단되거나, 마지막 캐리 출력비트(CROUT<n-1>)에 기초하여 카운터(240)가 최대 카운트 동작을 수행했다고 판단한 경우에 캐리 출력신호(CRO)를 활성화한다.
실시 예에 따라, 안정상태 판단회로(253)는 스타트업신호(STU)에 응답하여 초기화될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 플래그 갱신회로를 나타내는 블록도이다.
도 13을 참조하면, 플래그 갱신회로(251)는 복수의 갱신기들(2511_1, 2511_2, 2511_3)을 포함할 수 있다. 도 13에서는 세 개의 갱신기들(2511_1, 2511_2, 2511_3)을 도시하고 그에 기초하여 설명하지만 이에 한정되는 것은 아니다. 플래그 갱신회로(251)에 포함된 갱신기들의 개수에 기초하여 몇 번의 액티브 동작을 거쳐 플래그(FLAG)의 변화 추이를 판단신호(DET)로 제공할 것인지가 결정될 수 있다. 도 13에서 도시한 플래그 갱신회로(251)에서는 세 번의 액티브 동작 동안, 결국 클럭신호(CLK)가 세 번 활성화되는 동안의 플래그(FLAG)를 캡쳐하여 판단신호(DET1)로 제공할 수 있다.
각 갱신기들(2511_1, 2511_2, 2511_3)은 플래그(FLAG)를 보관하고 있다가 클럭신호(CLK)에 응답하여 보관된 플래그(FLAG)를 판단신호(DET)로 출력한다.
제1 갱신기(2511_1)는 플래그(FLAG)를 보관하고 있다가 클럭신호(CLK)에 응답하여 제1 판단신호(DET1)로 제2 갱신기(2511_2)에 제공한다.
제2 갱신기(2511_2)는 제1 갱신기(2511_1)로부터 제공된 제1 판단신호(DET1)를 플래그(FLAG)로서 보관하고 있다가 클럭신호(CLK)에 응답하여 제2 판단신호(DET2)로 제3 갱신기(2511_3)에 제공한다.
마찬가지로 제3 갱신기(2511_3)는 제2 갱신기(2511_2)로부터 제공된 제2 판단신호(DET2)를 플래그(FLAG)로서 보관하고 있다가 클럭신호(CLK)에 응답하여 제3 판단신호(DET3)로서 출력한다.
플래그 갱신회로(251)는 클럭신호(CLK)에 응답하여 플래그(FLAG)를 쉬프트시켜 복수의 판단신호들(DET1, DET2, DET3)로 제공하는 쉬프트회로에 상응할 수 있다.
도 14는 본 발명의 일 실시예에 따른 안정상태 판단회로를 나타내는 도면이다.
도 14를 참조하면, 안정상태 판단회로(253)는 복수의 연산기들(L5, L6, L7), 펄스 생성기(2531), 복수의 트랜지스터들(MP6, MP7, MP8, MN7) 및 복수의 인버터들(I10, I11)을 포함할 수 있다.
제5 연산기(L4)는 제1 판단신호(DET1), 상보 제2 판단신호(DET2B) 및 제3 판단신호(DET3)에 대하여 부정 논리합 연산을 수행할 수 있다.
제6 연산기(L5)는 스타트업신호(STU)와 제5 연산기(L4)로부터 제공된 신호에 대하여 논리곱 연산을 수행하여 펄스 생성기(2531)에 제공한다.
펄스 생성기(2531)는 특정한 논리 상태의 전압을 수신하는 경우에는 펄스(P1)를 생성한다. 실시 예에 따라 펄스 생성기(2531)는 논리 상태 ＇로우＇로 천이하여 활성화되는 펄스(P1)를 생성할 수 있다.
제7 PMOS 트랜지스터(MP6)는 전원전압(VDD)과 연결된 제1 단자, 펄스(P1)를 인가받는 게이트 단자를 포함할 수 있다.
실시 예에 따라, 스타트업신호(STU)는 초기화가 아닌 경우에 논리 상태 ＇하이＇에 상응하는 전압 값을 유지할 수 있다. 따라서 제1 판단신호(DET1), 상보 제2 판단신호(DET2) 및 제3 판단신호(DET3) 중 어느 하나라도 다른 논리 상태를 갖는 경우에는 펄스 생성기(2531)에 논리 상태 ＇로우＇에 상응하는 입력이 제공되어 펄스(P1)가 생성된다.
제1 판단신호(DET1), 상보 제2 판단신호(DET2) 및 제3 판단신호(DET3) 중 어느 하나라도 다른 논리 상태를 갖는 경우는 연속된 세 번의 액티브 동작 동안에 플래그(FLAG)가 생성되고, 생성되지 않고 생성된 경우를 제외한 다른 모든 경우를 의미한다. 펄스(P1)에 의하여 제7 PMOS 트랜지스터(MP6)의 제2 노드에는 전원전압(VDD)이 제공될 수 있다.
제7 연산자(L6)는 제1 판단신호(DET1), 상보 제2 판단신호(DET2B) 및 제3 판단신호(DET3)에 대하여 논리곱 연산을 수행하여 제7 노드(ND7)로 제공한다.
제8 PMOS 트랜지스터(MP7)는 제7 PMOS 트랜지스터의 제2 단자와 연결된 제1 단자, 제7 노드(ND7)에 연결된 게이트 단자 및 제8 노드(ND8)와 연결된 제2 단자를 포함할 수 있다. 제8 NMOS 트랜지스터(MN7)는 접지전압(VSS)과 연결된 제1 단자, 제7 노드(ND7)와 연결된 게이트 단자 및 제8 노드(ND8)와 연결된 제2 단자를 포함할 수 있다.
제7 PMOS 트랜지스터(MP6)에 전원전압(VDD)이 제공되는 경우에는 마찬가지로 제7 연산기(L6)의 출력, 즉 제7 노드(ND7)의 전압이 논리 상태 ＇로우＇에 상응하는 바, 제8 PMOS 트랜지스터(MP7)가 턴 온되고 제8 NMOS 트랜지스터(MN7)가 턴 오프된다.
따라서 제8 노드(ND8)가 논리 상태 ＇하이＇에 상응하게 되어 홀드신호(HOLD)는 논리 상태 ＇로우＇에 상응하도록 비활성화된다. 이 경우는 코어전압(VCORE)이 아직 안정적으로 설정되지 않은 것으로 판단하여 카운트신호(CNT)를 조정하여 제1 구동신호(SAP1)의 활성화 주기 또한 변화하게 한다.
다만, 연속되는 세 번의 액티브 동작 동안에 플래그(FLAG)가 생성되었다가 생성되지 않고, 다시 생성되었다면, 펄스(P1)가 생성되지 않고, 제7 노드(ND7)가 논리 상태 ＇하이＇로 전치하여, 제8 PMOS 트랜지스터(MP7)가 턴 오프되고 제8 NMOS 트랜지스터(MN7)가 턴 온된다.
제8 노드(ND8)는 논리 상태 ＇로우＇에 상응하고 그에 따라서 홀드신호(HOLD)가 논리 상태 ＇하이＇로 활성화되어 제8 연산기(L7)를 따라서 캐리 출력신호(CRO)가 활성화된다.
실시 예에 따라, 제8 연산기(L7)는 홀드신호(HOLD)와 마지막 캐리 출력비트(CROUT<n-1>)에 대하여 논리합 연산을 수행한다. 따라서 제8 연산기(L7)는 카운터(240)의 모든 카운트 회로들(도 6 참조)의 카운트 동작이 완료되어 마지막 캐리 출력비트(CROUT<n-1>)가 활성화되거나 홀드신호(HOLD)가 활성화된 경우에 캐리 출력신호(CRO)를 활성화한다.
따라서, 안정상태 판단회로(253)는 플래그(FLAG)가 일정한 상태에 이른 경우에도 카운터(240)가 카운트 동작을 중단하도록 함으로써 불필요하게 제1 구동신호(SAP1)의 활성화 구간을 조정하지 않도록 한다. 또한, 플래그(FLAG)가 안정적이지 않게 변하는 경우에는 제8 노드(ND8)가 논리 상태 ＇하이＇로 천이되어 홀드신호(HOLD)가 비활성화된다.
상술한 바와 같이, 본 발명의 다양한 실시 예들에 따른 구동신호 제어회로 및 구동장치는 액티브 동작 시의 코어전압(VCORE)이 기설정된 값(예를 들어 제2 기준전압(2*VREFC))을 초과하는 경우에 방전신호(RLP)를 생성하게 된다. 방전신호(RLP)에 응답하여 플래그(FLAG)를 생성하여 플래그(FLAG)의 생성 유무에 따라서 카운트 동작을 수행하고 카운트 값에 따라서 제1 구동신호(SAP1)의 활성화 주기를 달리한다.
따라서 액티브 동작을 수행하는 동안에 크기가 달라질 수 있는 코어전압(VCORE)의 크기에 따라서 코어전압(VCORE)의 크기를 조정하는 방전신호(RLP)를 활용하여 제1 구동신호(SAP1)의 활성화 주기 또한 조정할 수 있다.
복수의 지연요소들 다양한 실시 예들에 따른 회로 또는 시스템은 전술한 구성요소들 중 적어도 하나 이상을 포함하거나, 일부가 생략되거나, 또는 추가적인 다른 구성요소를 더 포함할 수 있다. 그리고 본 문서에 개시된 실시 예는 개시된 기술 내용의 설명 및 이해를 위해 제시된 것이며 본 발명의 범위를 한정하는 것은 아니다. 따라서 본 문서의 범위는 본 발명의 기술적 사상에 근거한 모든 변경 또는 다양한 다른 실시 예를 포함하는 것으로 해석되어야 한다.
10 : 구동신호 제어회로
100 : 방전부
200, 200a, 200b : 카운터부
300 : 구동 제어부

Claims (20)

  1. 코어전압과 기준전압을 비교하여 방전신호를 생성하는 방전부;
    상기 방전신호에 따라 업다운 카운트 동작을 수행하여 카운트신호를 생성하는 카운터부; 및
    상기 카운트신호에 비례하는 활성화 주기를 갖는 구동신호를 생성하는 구동 제어부를 포함하는 것을 특징으로 하는 구동신호 제어회로.
  2. 청구항 1에 있어서,
    상기 카운터부는,
    커맨드 신호에 기초하여 클럭신호를 생성하는 개시신호 생성기;
    상기 방전신호에 기초하여 플래그를 생성하는 플래그 생성기; 및
    상기 클럭신호에 기초하여 상기 플래그를 카운트하여 상기 카운트신호를 생성하는 카운터를 포함하는 것을 특징으로 하는 구동신호 제어회로.
  3. 청구항 2에 있어서,
    상기 카운터는 업다운 카운트 동작을 수행하며 순차적으로 연결된 복수의 카운트 회로들로 구성되며, 각 카운트 회로들은 상기 카운트신호를 구성하는 복수의 카운트비트들을 생성하는 것을 특징으로 하는 구동신호 제어회로.
  4. 청구항 3에 있어서,
    상기 카운터부는,
    상기 클럭신호 및 캐리 출력신호에 기초하여 카운트 출력신호를 제공하는 카운터 제어기를 더 포함하는 것을 특징으로 하는 구동신호 제어회로.
  5. 청구항 4에 있어서,
    상기 캐리 출력신호는 상기 복수의 카운트회로들 중 마지막 카운트회로의 캐리 출력비트에 상응하는 것을 특징으로 하는 구동신호 제어회로.
  6. 청구항 4에 있어서,
    상기 클럭신호에 기초하여 상기 플래그를 쉬프트하고 순차적인 플래그들을 복수의 판단신호로서 제공하는 플래그 갱신회로; 및
    상기 복수의 판단신호들에 기초하여 상기 캐리 출력신호를 생성하는 안정상태 판단회로를 구비하는 전압 안정화기를 더 포함하는 것을 특징으로 하는 구동신호 제어회로.
  7. 청구항 6에 있어서,
    상기 안정상태 판단회로는,
    복수의 판단신호들이 교번적으로 상반되는 논리 상태를 갖는 경우에 상기 캐리 출력신호를 활성화하는 것을 특징으로 하는 구동신호 제어회로.
  8. 청구항 2에 있어서,
    상기 개시신호 생성기는 액티브 커맨드에 응답하여 기설정된 시간이 경과한 이후에 활성화되는 상기 클럭신호를 생성하는 것을 특징으로 하는 구동신호 제어회로.
  9. 청구항 2에 있어서,
    상기 구동 제어부는,
    액티브 커맨드에 응답하여 생성된 뱅크 액티브 신호를 기설정된 시간만큼씩 지연시켜 복수의 지연신호들로 제공하는 복수의 지연요소들;
    상기 카운트신호에 기초하여 상기 복수의 지연신호들 중 하나를 선택지연신호로 제공하는 선택회로; 및
    상기 뱅크 액티브 신호 및 상기 선택지연신호에 대하여 논리 연산을 수행하여 상기 구동신호로 제공하는 구동신호 출력회로를 포함하는 것을 특징으로 하는 구동신호 제어회로.
  10. 청구항 2에 있어서,
    상기 방전부는, 상기 방전신호에 응답하여 상기 코어전압을 접지전압과 연결시키는 방전회로를 더 포함하는 것을 특징으로 하는 구동신호 제어회로.
  11. 커맨드 신호에 응답하여 액티브 동작이 수행되는 동안, 코어전압과 기준전압을 비교하여 플래그를 생성하고, 상기 플래그에 기초하여 업다운 카운트 동작을 수행하여 생성된 카운트신호에 따라서 상이한 활성화 주기를 갖는 제1 구동신호를 생성하는 구동신호 제어회로; 및
    상기 제1 구동신호에 응답하여 상기 코어전압보다 높은 전원전압을 감지증폭기에 제공하는 구동회로를 포함하는 것을 특징으로 하는 구동장치.
  12. 청구항 11에 있어서,
    상기 구동신호 제어회로는, 상기 제1 구동신호가 상기 설정된 활성화 주기동안 활성화된 이후 제2 구동신호를 생성하는 것을 특징으로 하는 구동장치.
  13. 청구항 12에 있어서,
    상기 구동회로는,
    상기 제2 구동신호에 응답하여 상기 코어전압을 상기 감지증폭기에 제공하는 것을 특징으로 하는 구동장치.
  14. 청구항 13에 있어서,
    상기 구동신호 제어회로는,
    상기 코어전압과 상기 기준전압을 비교하여 방전신호를 생성하는 방전부;
    상기 방전신호에 기초하여 생성된 상기 플래그에 따라 업다운 카운트 동작을 수행하여 상기 카운트신호를 생성하는 카운터부; 및
    상기 카운트신호에 비례하는 활성화 주기를 갖는 상기 제1 구동신호를 생성하는 구동 제어부를 포함하는 것을 특징으로 하는 구동장치.
  15. 청구항 14에 있어서,
    상기 카운터부는,
    상기 액티브 신호에 기초하여 생성된 클럭신호에 동기하고, 상기 플래그의 생성유무에 따라서 업 카운트 동작 또는 다운 카운트 동작을 수행하여 상기 카운트신호를 생성하는 것을 특징으로 하는 구동장치.
  16. 청구항 15에 있어서,
    상기 카운터부는,
    복수의 카운트 회로들로 구성되며 카운트 출력신호에 동기하여 카운트 동작을 수행하는 카운터; 및
    클럭신호 및 캐리 출력신호에 기초하여 상기 카운트 출력신호를 제공하는 카운트 제어기를 포함하는 것을 특징으로 하는 구동장치.
  17. 청구항 16에 있어서,
    상기 카운트 제어기는,
    상기 복수의 카운트회로들 중 마지막 카운트회로의 캐리 출력비트 또는 상기 플래그의 생성 이력에 기초하여 상기 카운트 출력신호를 제공하는 것을 특징으로 하는 구동장치.
  18. 청구항 17에 있어서,
    상기 카운터부는,
    상기 클럭신호에 기초하여 상기 플래그를 쉬프트하고 순차적인 플래그들을 복수의 판단신호로서 제공하는 플래그 갱신회로; 및
    상기 복수의 판단신호들이 교번적으로 상반되는 논리 상태를 갖는 경우에 상기 캐리 출력신호를 활성화하는 안정상태 판단회로를 더 포함하는 것을 특징으로 하는 구동장치.
  19. 청구항 13에 있어서,
    상기 코어전압 및 전원전압에 기초하여 메모리 셀에 저장된 전하의 크기를 상기 코어전압의 레벨로 전개(Develop)하는 감지증폭기를 더 포함하는 것을 특징으로 하는 구동장치.
  20. 청구항 14에 있어서,
    상기 구동 제어부는,
    상기 커맨드 신호에 포함된 액티브 커맨드에 응답하여 생성된 뱅크 액티브 신호를 기설정된 시간만큼씩 지연시켜 복수의 지연신호들로 제공하는 복수의 지연요소들;
    상기 카운트신호에 기초하여 상기 복수의 지연신호들 중 하나를 선택지연신호로 제공하는 선택회로; 및
    상기 뱅크 액티브 신호 및 상기 선택지연신호에 대하여 논리 연산을 수행하여 상기 제1 구동신호로 제공하는 구동신호 출력회로를 포함하는 것을 특징으로 하는 구동장치.
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