JP4095317B2 - 非同期式半導体記憶装置、非同期式半導体記憶装置の内部制御方法及びシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、非同期式半導体記憶装置、非同期式半導体記憶装置の内部制御方法及びシステムに関するものである。
【0002】
近年、携帯電話等の普及の拡大により、インターネットを利用した音楽データの配信サービス等に代表される情報関連ビジネスはますます盛んになってきている。これに伴い、それらの情報を蓄えておくための記憶装置の普及も目覚しく、それに用いられる記憶装置としては、電気的にデータの書き込み及び消去が可能で不揮発性であるフラッシュメモリが特に最適である。ところで、近年のデータ送受信の高速化に伴い、フラッシュメモリのサイクルタイム(データ出力後に次のデータが出力されるまでの時間)は短縮化され、それによるデータの出力確定時間のマージンが減少してきている。このマージンの減少は、読み取り誤りの要因となることから、安定した読み取りが要求されている。
【0003】
【従来の技術】
通常、フラッシュメモリ等のシステムクロックCLKに非同期なメモリにおいて、リードデータの出力は外部より与えられるリード制御信号REB(リードイネーブルバー:負論理)により制御される。このとき、仮にリード制御信号REBの(HレベルとLレベルの)デューティー比が例えば50%である場合には、リードデータの出力確定時間は該リードサイクル時間(サイクルタイム)の概ね半分である。
【0004】
図10は、その非同期式メモリのハイ・インピーダンス制御(以下、Hi−Z制御)の例を示すタイミングチャートである。尚、Hi−Z制御は、メモリデバイスの出力端子を外部に対し非接続状態(Hi−Z状態)にすることである。
【0005】
今、時刻t1のリード制御信号REBの立下がりエッジに於いてI/O端子のHi−Z状態が解除され、時刻t2からリードデータDQ1が出力される。次に、時刻t3のリード制御信号REBの立上がりエッジに於いてI/O端子がHi−Z状態に制御され、時刻t4で出力はディセーブルになる。
【0006】
従って、このようにリード制御信号REBのデューティー比がほぼ50%である場合には、リードデータDQ1の出力確定時間(時刻t2〜t4間)はリードサイクル時間(図中、サイクルタイムで示す時刻t1〜t5間)の概ね半分である。尚、このリードデータDQ1の出力後は、同様にしてリード制御信号REBのLレベルに応答してHi−Z状態が解除され、リードデータDQ2,DQ3が出力される。
【0007】
このようなHi−Z制御は、複数のメモリデバイスが共通のI/Oバス(データ入出力バス)に接続され、そのI/Oバスを共用する際に、メモリデバイス間でバスの競合(バス・ファイトともいう)が発生することを防止するために行う必要がある。
【0008】
ところで、近年のメモリシステム上のI/Oバスの高占有率によるシステム全体の高速化、或いはメモリシステムの更なる高速化に伴い、データ読み出し時のサイクルタイムが短縮されてきている。システム高速化(高周波数化)に伴うリードサイクル時間の短縮は、データの出力確定時間のマージンの減少につながる。即ち、図10に示すサイクルタイム(時刻t1〜t5間)が短縮されると、リードデータDQ1〜DQ3の出力確定時間が保証できなくなる(メモリコントローラがリードデータDQ1〜DQ3を確実に内部に取り込めなくなる)。
【0009】
この問題を解決する対策の1つとして、例えば次の内部データが出力されるまで直前の内部データを保持する方式(拡張データ出力方式(EDO):Extended Data Out 、ハイパーページモードともいう)がある。
【0010】
図11は、従来のExtended Data Out DRAM(以下、EDO−DRAM)の概略的なシステム構成を示すブロック図である。このメモリシステム60は、非同期式半導体記憶装置(以下、単にメモリデバイス)61と、そのメモリデバイス61を制御するメモリコントローラ62(CPU等)を含む。
【0011】
メモリデバイス61は、メモリコントローラ62からのリード制御信号REBの立下がりエッジに応答して、リードデータであるI/O信号DQを出力する。このI/O信号DQ(リードデータ)は、次のリード制御信号REB(の立下がりエッジ)が入力されるまで保持される。そして、メモリデバイス61の出力端子は、メモリコントローラ62からのI/O制御信号OEB(アウトプットイネーブルバー:負論理)によってHi−Z状態に制御される。
【0012】
図12は、このEDO−DRAMのHi−Z制御の例を示すタイミングチャートである。
今、LレベルのI/O制御信号OEBが出力され、時刻t1のリード制御信号REBの立下がりエッジに於いてI/O端子のHi−Z状態が解除される。これにより時刻t2からリードデータDQ11が出力され、該リードデータDQ11は、次のリード制御信号REBが入力されるまで保持される。
【0013】
詳しくは、リードデータDQ11は、時刻t3のリード制御信号REBの立下がりエッジによって(時刻t4で)次のリードデータDQ12が出力されるまで保持される。以下、同様にしてこのリードデータDQ12は、時刻t5のリード制御信号REBの立下がりエッジによって(時刻t6で)次のリードデータDQ13が出力されるまで保持される。そして、このリードデータDQ13が出力された後、時刻t7のI/O制御信号OEBの立上がりエッジでI/O端子がHi−Z状態に制御され、時刻t8で出力はディセーブルになる。
【0014】
このようなEDO−DRAMでは、リード制御信号REBに応答してリードデータDQ11〜DQ13が各リードサイクルのほぼサイクルタイム(時刻t1〜t3間)分出力される。従って、メモリシステムの高速化(動作周波数の高速化)に伴いサイクルタイムが短縮される際にもリードデータDQ11〜DQ13の出力確定時間を確保することができる。
【0015】
【発明が解決しようとする課題】
ところで、上述したEDO方式の非同期式メモリシステムでは、Hi−Z制御を行うI/O制御信号OEBの専用端子の設定が別途に必要である。特に、近年では携帯電話等の携帯情報端末に於いてメモリの大容量化、低消費電力化が要求されており、それに搭載されるNAND型フラッシュメモリ等にてEDO方式を実現する場合には、Hi−Z制御のためにI/O制御信号OEBを利用するための専用端子が別途新規に必要であった。
【0016】
このようなNAND型フラッシュメモリ等の非同期式メモリシステムに対し、他にEDO方式を採用するメモリシステムとして例えばSDRAM等の同期式メモリシステムがある。同期式メモリシステムにおいては、Hi−Z制御がシステムクロックに同期して行われる。
【0017】
図13は、そのSDRAMを例にした同期式メモリシステムの概略的なシステム構成を示すブロック図である。このメモリシステム70は、同期式半導体記憶装置(以下、単にメモリデバイス)71と、そのメモリデバイス71を制御するメモリコントローラ72(CPU等)を含む。
【0018】
メモリデバイス71には、メモリコントローラ72からのシステムクロックCLK及びコマンド制御信号CMDが入力される。メモリデバイス71は、メモリコントローラ72からデータ読み出しのためのコマンド制御信号CMD(リードコマンド)が出力されると、システムクロックCLKに応答(同期)して予め設定されたバースト長でI/O信号DQ(リードデータ)を出力する。
【0019】
ここで、バースト長が例えばフルページに設定される場合、メモリデバイス71は、通常メモリコントローラ72からのバーストストップコマンド(図示略)に応答して、次のシステムクロックCLKの立上がりエッジで出力端子をHi−Z状態に制御し、バースト動作を終了する。一方、バースト長がフルページ以外(1,2,4,8)に設定される場合、メモリデバイス71は、図示しない内部カウンタにて該設定されたバースト回数をカウントし、バースト動作が終了した次のシステムクロックCLKの立上がりエッジで出力端子をHi−Z状態に制御する。
【0020】
図14は、例えばバースト長=「2」に設定されたSDRAMのHi−Z制御の例を示すタイミングチャートである。
今、図示しないリードコマンドの入力後、時刻t1のシステムクロックCLKの立上がりエッジから時間tLZ後にI/O端子のHi−Z状態が解除され、次の時刻t2のシステムクロックCLKの立上がりエッジから時間tOH後でリードデータの保持保証が行われる(出力確定時間が決定される)。同様にして時刻t3のシステムクロックCLKの立上がりエッジから時間tOH後で次のリードデータの保持保証が行われ、該時刻t3から時間tHZ後にI/O端子がHi−Z状態に制御される。
【0021】
即ち、同期式メモリシステムでは、バースト動作開始時のシステムクロックCLKの立上がりエッジによりHi−Z状態が解除され、バースト動作終了後の次のシステムクロックCLKの立上がりエッジによりHi−Z制御が行われる。従って、同期式メモリシステムのHi−Z制御においては、n回のバースト動作のために(n+1)回のシステムクロックCLKが利用される。
【0022】
これに対して、上述した(EDO方式の)非同期式メモリシステムでは、メモリデバイス自身にシステムクロックCLKを入力するための端子は存在せず、該メモリデバイスは一般的にはチップイネーブル信号(図示略)により制御される。具体的には、非同期式メモリシステムにおいてメモリコントローラは、メモリデバイスからデータが欲しい場合にのみ、チップイネーブル信号を制御(1回の立上がりエッジと1回の立下がりエッジ)してメモリデバイスにアクセスを行う。言い換えれば、非同期式では1回のバースト動作で2回の制御信号(チップイネーブル信号)を利用することはできない。
【0023】
このため、EDO方式を採用した非同期式メモリシステムにて、Hi−Z制御を行うには、上述した様にメモリデバイスにI/O制御信号OEB(図11及び図12参照)を入力するための専用端子を別途新規に追加する必要があった。
【0024】
このようなHi−Z制御のための専用端子の増加は、それに伴うメモリデバイスの内部制御回路が増加することでチップサイズの拡大につながる。また、メモリコントローラやそれを含むメモリシステムにおける制御信号が増大することにより、チップ上に搭載される他のユーザ回路に与える影響が大きくなるという問題があった。
【0025】
本発明は上記問題点を解決するためになされたものであって、その目的はシステムの高速化を実現し得る非同期式半導体記憶装置、非同期式半導体記憶装置の内部制御方法及びシステムを提供することにある。
【0026】
【課題を解決するための手段】
請求項1,9,10に記載の発明によれば、非同期式半導体記憶装置は、外部入力信号により設定される読み出し動作のバースト終了情報を記憶し、リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報とが一致する場合に出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御回路を備える。従って、EDO方式の非同期式半導体記憶装置において、ハイ・インピーダンス制御のための専用端子を設定せずに高周波動作の下でも出力データを確実に内部に取り込むことが可能となり、バスの高占有率化に伴うシステム全体の高速化を達成することができる。また、専用端子が不要であるため、チップサイズの増大が防止される。
【0027】
請求項2に記載の発明によれば、非同期式半導体記憶装置は、リード制御信号のパルス入力に応じて読み出しデータの開始アドレスから順次生成した生成アドレス又は該生成アドレスの発生回数情報を前記バースト動作情報として前記出力制御回路に出力するアドレス発生回路を備える。
【0028】
請求項3に記載の発明によれば、前記出力制御回路は、前記読み出しデータの終了アドレス又は読み出し回数を記憶するレジスタを備える。これにより、出力制御回路は、前記生成アドレスが予め記憶された終了アドレスと一致する場合もしくは前記発生回数情報が予め記憶された読み出し回数と一致する場合にデータ出力端子をハイ・インピーダンス状態にする。
【0029】
請求項4に記載の発明によれば、前記出力制御回路は、前記バースト動作情報と前記バースト終了情報とを比較し、該比較結果が一致する場合に前記データ出力端子をハイ・インピーダンス状態に制御する出力制御信号を最終読み出しデータの出力確定後に出力する比較器を備える。即ち、データ出力端子は、最終読み出しデータの出力が確定された後にハイ・インピーダンス状態に制御される。
【0030】
請求項5に記載の発明によれば、アドレス比較器は、前記アドレス発生回路から出力される生成アドレスと予め記憶された前記終了アドレスとの比較結果に応じて前記出力制御信号を生成する。
【0031】
請求項6に記載の発明によれば、発生回数比較器は、前記アドレス発生回路から出力される発生回数情報と予め記憶された前記読み出し回数との比較結果に応じて前記出力制御信号を生成する。
【0032】
請求項7に記載の発明によれば、非同期式半導体記憶装置は、前記外部入力信号に基づく所定のコード情報によって前記バースト終了情報に応じた読み出しデータの個数を無限に設定可能である。即ち、データ読み出し回数を無限に設定することができる。
【0033】
請求項8に記載の発明によれば、非同期式半導体記憶装置は、前記バースト終了情報を前記外部入力信号に基づいて生成されるバースト長設定コードを用いて設定可能である。これにより、バースト終了情報の入力を最初のバースト動作時の1回のみとして、それ以降ではその入力サイクルを省略することができる。
【0034】
【発明の実施の形態】
(第一実施形態)
以下、本発明を具体化した第一実施形態を図1〜図6に従って説明する。
【0035】
図1は、本実施形態の非同期式メモリシステムの動作原理を説明する概略ブロック図である。このメモリシステム10は、非同期式半導体記憶装置としてのメモリデバイス11と、そのメモリデバイス11を制御するCPU(図示略)等のメモリコントローラ12を含む。
【0036】
メモリデバイス11は、メモリコントローラ12からの各種の制御信号CSによって動作制御され、本実施形態のデータ読み出し(リード)動作時には該メモリコントローラ12からメモリデバイス11にバースト終了情報BEが入力される。
【0037】
詳述すると、リード動作に於いて、メモリデバイス11は、メモリコントローラ12からの種々の制御信号CS及びI/O信号DQ(コマンド,アドレス等)を入力し、それらに応答してI/O信号DQをリードデータとして出力する。
【0038】
そのデータ読み出しのための制御信号CS(具体的にはリード制御信号)の入力に先立って、メモリデバイス11にはメモリコントローラ12からバースト終了情報BEが入力される。バースト終了情報BEは、メモリデバイス11における読み出し動作の終了時を指示する信号であり、このバースト終了情報BEによって、メモリデバイス11の読み出しデータの出力はハイ・インピーダンス(以下、Hi−Z)状態に制御される。
【0039】
即ち、メモリデバイス11は、バースト終了情報BEが示す最終の読み出しデータ(I/O信号DQ)を出力すると、そのデータ出力端子(I/O端子)の状態をHi−Zに制御する(データ出力端子を外部に対し非接続状態にする)。
【0040】
図2は、非同期式半導体記憶装置としてNAND型フラッシュメモリを例にしたメモリデバイス11の概略を説明するブロック図である。このメモリデバイス11は上記メモリコントローラ12(図1)により制御される。
【0041】
メモリデバイス11は、出力回路としてのI/O制御回路21、メモリコア22、高電圧発生回路23、ステートマシン24、コマンドレジスタ25、ステータスレジスタ26、アドレス発生回路27、出力制御回路としてのHi−Z制御回路28を有する。
【0042】
I/O制御回路21は、複数(本実施形態では8ピン)のI/O端子21aを備え、該I/O端子21aを介してメモリコントローラ12からアドレス,データ(コマンド)等を取り込むためのI/O信号DQ0〜DQ7を入力する。また、I/O制御回路21は、I/O端子21aを介して読み出しデータとしてのI/O信号DQ0〜DQ7をメモリコントローラ12へ出力する。
【0043】
メモリコア22は、複数のメモリセルがアレイ配置されて構成されたメモリセルアレイ22a、ロウデコーダ22b、データレジスタ22c及びコラムデコーダ22dを含む。メモリセルからのデータ読み出し動作を説明すると、ロウデコーダ22bは、取り込んだロウアドレスをデコードして1本のワード線を選択(活性化)し、該ワード線に接続された各々のメモリセルからはそれぞれのビット線にデータが出力される。データレジスタ22cは、各ビット線に接続されたセンスアンプ(S/A)により、メモリセルから出力されたデータを増幅し保持(データをラッチ)する。コラムデコーダ22dは、取り込んだコラムアドレスをデコードしてビット線を選択し、1つのセンスアンプの保持されたデータをI/O制御回路21に出力する。
【0044】
高電圧発生回路23は、メモリセルアレイ22a内のメモリセルに対してデータの書き込み/消去を行うために必要な高電圧を電源電圧から発生させる回路である。即ち、この高電圧発生回路23にて生成される高電圧により、メモリセルに記憶されたデータが電気的に書き換えられる。
【0045】
ステートマシン24は、メモリコントローラ12からの種々の制御信号CS(図1)を入力する。尚、説明の簡略化の為、本実施形態では、制御信号CSとして、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、チップイネーブル信号CEB、リードイネーブル信号REB及びライトイネーブル信号WEBを示す。
【0046】
アドレスラッチイネーブル信号ALEは、メモリコントローラ12から入力されるI/O信号DQ0〜DQ7がアドレス,データ(コマンド等)のいずれであるかを識別するための信号である。具体的には、メモリデバイス11は、Hレベルのアドレスラッチイネーブル信号ALEに応答してI/O信号DQ0〜DQ7をアドレスとしてラッチする。逆に、メモリデバイス11は、Lレベルのアドレスラッチイネーブル信号ALEに応答してI/O信号DQ0〜DQ7を入力データとしてラッチする。
【0047】
コマンドラッチイネーブル信号CLEは、メモリコントローラ12から与えられるコマンド(DQ0〜DQ7)をコマンドレジスタ25へ書き込むための信号である。具体的には、メモリデバイス11は、Hレベルのコマンドラッチイネーブル信号CLEに応答してライトイネーブル信号WEBの立上がりエッジで、I/O信号DQ0〜DQ7を所定のコード情報に基づくコマンドとしてコマンドレジスタ25にラッチする。
【0048】
チップイネーブル信号CEBは、メモリデバイス11自身を選択するための信号であり、Lレベルのチップイネーブル信号CEBの時にメモリデバイス11が選択され、逆にHレベルの時にはスタンバイ(非選択)状態になる。
【0049】
リードイネーブル信号REBは、I/O制御回路21からのデータ出力を制御する信号であり、I/O信号DQ0〜DQ7は、このリードイネーブル信号REBの立下がりエッジでI/O制御回路21からシリアル出力される。ちなみに、リードイネーブル信号REBは、後述するアドレス発生回路27にて内部アドレスカウンタ(図示略)を進めるカウンタクロックとしても機能する。
【0050】
ライトイネーブル信号WEBは、メモリコントローラ12からのデータ入力(アドレス,コマンド,データ等)を制御する信号であり、I/O信号DQ0〜DQ7は、このライトイネーブル信号WEBの立上がりエッジでメモリデバイス11内に取り込まれる。
【0051】
ステートマシン24は、上述した各制御信号の入力に応答してメモリデバイス11の内部動作状態を把握し、該動作状態に応じたレディ/ビジー信号R/Bを外部に出力する。具体的には、ステートマシン24は、メモリデバイス11の内部動作中(例えばデータ消去中や、リード実行中(アドレスを指定した後、最初のデータを読み出すまでの時間)等)には、Lレベルのレディ/ビジー信号R/B(即ちビジー状態)を出力する。
【0052】
コマンドレジスタ25は、メモリコントローラ12からのI/O信号DQ0〜DQ7を入力し、メモリデバイス11の動作を制御するための各種コマンドを所定のコード情報に基づいて生成する。これらのコマンドには、例えばデータ書き込みやデータ読み出し、或いはデータ消去のためのコマンド等が含まれる。
【0053】
ステータスレジスタ26は、メモリデバイス11の動作状態を判断し、該動作状態を表す信号をI/O制御回路21へ出力する。例えばステータスレジスタ26は、メモリデバイス11のレディ/ビジー状態(内部動作が完了しているか否か)や、データ書き込み/消去が正常に行われたか否かを判断し、それらの判断結果を示す信号を出力する。
【0054】
アドレス発生回路27は、メモリコントローラ12からのI/O信号DQ0〜DQ7に基づいてリード動作時における読み出しデータの開始アドレスを入力する。この開始アドレスのロウアドレス,コラムアドレスは、それぞれロウデコーダ22b、コラムデコーダ22dへ入力される。
【0055】
また、アドレス発生回路27には、そのリード動作時に於いてコマンドレジスタ25を介してリードイネーブル信号REBが入力され、該リードイネーブル信号REBのトグル(クロックパルス)に基づいてアドレス発生回路27の内部アドレスカウンタ(図示略)がカウントアップされる。これにより、アドレス発生回路27は、開始アドレスから順次アドレスを生成し(具体的にはコラムアドレスを1ずつ増分)、その生成アドレスをコラムデコーダ22d及びHi−Z制御回路28に出力する。従って、リードデータは開始アドレスに対応するデータから順次読み出される(以下、バーストリード動作という)。
【0056】
Hi−Z制御回路28には、メモリコントローラ12からのバースト終了情報BE(図1)として、リード動作時における読み出しデータの終了アドレス(I/O信号DQ0〜DQ7)が入力される。
【0057】
Hi−Z制御回路28は、その終了アドレスと前記アドレス発生回路27から出力される生成アドレスとを比較し、それら互いのアドレスが一致すると、I/O制御回路21に出力制御信号としてのHi−Z制御信号SHZを出力する。即ち、Hi−Z制御回路28は、バースト動作により順次生成される生成アドレス(バースト動作情報)が予め指定された終了アドレス(バースト終了情報)と一致するとき、I/O制御回路21のI/O端子21aをHi−Z状態に制御するべくHi−Z制御信号SHZを出力する。
【0058】
その際、Hi−Z制御回路28は、生成アドレスが終了アドレスと一致することを検出すると、(その時のリードイネーブル信号REBの立下がりエッジからの)所定時間経過後にHi−Z制御信号SHZを出力する。このHi−Z制御信号SHZがI/O制御回路21に出力されるまでの時間は、最終読み出しデータの出力確定時間を保証することができる時間に設定される。従って、最終読み出しデータにおける出力確定時間のマージンが十分に確保された後にI/O端子21aがHi−Z状態に制御される。
【0059】
図3は、NAND型フラッシュメモリのメモリセルアレイ22aの構成例を示す回路図である。
メモリセルアレイ22aは、8ビットまたは16ビット(図は例として8ビットを示す)の記憶セル(記憶用トランジスタ)31を直列に接続して1組とし、各組にそれぞれ2つの選択セル(選択用トランジスタ)32を接続して構成されている。
【0060】
このようなフラッシュメモリでは、記憶セルのソースに0V(ボルト)、ドレイン及び制御ゲートに高電圧を印加して浮遊ゲートに電子を注入することでデータの書き込みが行われる。逆に、記憶セルの制御ゲートに0V、ソース(又はドレイン)に高電圧を印加して浮遊ゲートから電子を引き抜くことでデータの消去が行われる。
【0061】
図4は、本実施形態のHi−Z制御を説明するブロック回路図である。尚、図は、図2のアドレス発生回路27及びHi−Z制御回路28の具体的構成を示すものである。
【0062】
アドレス発生回路27は、アドレス発生器27a及びアドレスレジスタ27bを含む。このアドレス発生回路27には制御信号としてのリードイネーブル信号REB及びライトイネーブル信号WEBがコマンドレジスタ25(図2)を介して入力される。
【0063】
アドレスレジスタ27bにはI/O信号DQ0〜DQ7及びコマンドレジスタ25からのセレクト信号SCTが入力される。セレクト信号SCTは、リード動作時に設定される各種リードモード(コマンドで設定)に応じた開始アドレスADSを指示するための信号である。アドレスレジスタ27bは、このセレクト信号SCTに基づいてライトイネーブル信号WEBの立上がりエッジでメモリコントローラ12からのI/O信号DQ0〜DQ7をリードデータの開始アドレスADSとして内部に取り込む。
【0064】
アドレス発生器27aは、リードイネーブル信号REBのトグル(クロックパルス)に基づいて図示しない内部アドレスカウンタの値をカウントアップし、開始アドレスADSから(コラムアドレスを1ずつ増分して)アドレスADを順次生成する。生成アドレスADは、メモリコア22及びHi−Z制御回路28に出力される。
【0065】
Hi−Z制御回路28は、アドレス比較器28a及びリファレンスレジスタ28bを含む。
リファレンスレジスタ28bは、コマンドレジスタ25からのセレクト信号SCTに基づいてメモリコントローラ12からのI/O信号DQ0〜DQ7をリードデータの終了アドレスADEとして内部に取り込む。
【0066】
アドレス比較器28aは、この終了アドレスADEと前記アドレス発生器27aから随時出力される生成アドレスADとを順次比較し、それら互いのアドレスが一致する場合にHi−Z制御信号SHZをI/O制御回路21に出力する。
【0067】
そして、I/O制御回路21は、Hi−Z制御回路28(アドレス比較器28a)からのHi−Z制御信号SHZに応答してI/O端子21aをHi−Z状態に制御する。
【0068】
次に、本実施形態のリード動作時におけるHi−Z制御を図5のタイミングチャートに従って説明する。
図5(a)に示すように、今、データ読み出しのためのコマンドの入力(図示略)後、ライトイネーブル信号WEBの立上がりエッジに於いて、リードデータの開始アドレスADSが3サイクル(第1〜第3サイクル)でメモリデバイス11に入力される。具体的には、開始アドレスADSは、例えば、第1サイクルでI/O信号DQ0〜DQ7がコラムアドレスYとして取り込まれ、第2及び第3サイクルでI/O信号DQ0〜DQ7がページアドレス(ロウアドレス)Xとして取り込まれる。
【0069】
次に、その開始アドレスADS入力後のライトイネーブル信号WEBの立上がりエッジに於いて、リードデータの終了アドレスADEが更に3サイクル(第4〜第6サイクル)でメモリデバイス11に入力される。この終了アドレスADEは、前記開始アドレスADSと同様にして、例えば、第4サイクルでI/O信号DQ0〜DQ7がコラムアドレスYとして取り込まれ、第5及び第6サイクルでI/O信号DQ0〜DQ7がページアドレス(ロウアドレス)Xとして取り込まれる。
【0070】
即ち、リード動作時に於いては、コマンド入力後における最初の3サイクル分で開始アドレスADSが入力され、最後の3サイクル分で終了アドレスADEが入力される。
【0071】
この終了アドレスADEが入力された後、図5(b)に示すように、リードイネーブル信号REBの最初の立下がりエッジに於いて、開始アドレスADSに対応するリードデータRDSが出力される。
【0072】
アドレス発生回路27(図4)は、リードイネーブル信号REBのトグルにより開始アドレスADSのコラムアドレスをインクリメントして生成アドレスADS1,ADS2,…,ADSnを発生させ、これによりそれらに対応するリードデータRDS1,RDS2,…,RDSnが順次出力される。
【0073】
このようなバーストリード動作に於いて、Hi−Z制御回路28(図4)は、予め指定された上記終了アドレスADEとアドレス発生回路27からの生成アドレスADS1,ADS2,…,ADSnとを順次比較する。
【0074】
そして、Hi−Z制御回路28は、アドレス発生回路27からの生成アドレスが終了アドレスADEと一致する(即ちアドレス値ADEを持つ生成アドレスが出力される)と、その時のリードイネーブル信号REBの立下がりエッジからの所定時間経過後にHi−Z制御信号SHZを出力する。即ち、Hi−Z制御回路28は、バーストリード動作における最終のリードデータRDEが出力されると、その出力確定時間のマージンを確保し得る時間を経過した後にHi−Z制御信号SHZを出力し、それに応答してI/O制御回路21はI/O端子21aをHi−Z状態に制御する。
【0075】
図6は、本実施形態のリード動作の具体例を示すタイミングチャートである。今、メモリデバイス11はLレベルのチップイネーブル信号CEBによって活性化(選択)され、I/O制御回路21のI/O端子21aはHi−Z状態に制御されている。
【0076】
メモリデバイス11は、Hレベルのコマンドラッチイネーブル信号CLEに応答してライトイネーブル信号WEBの立上がりエッジでI/O信号DQ0〜DQ7をデータ読み出しのためのコマンドとして入力する。
【0077】
次に、メモリデバイス11は、Hレベルのアドレスラッチイネーブル信号ALEに応答してライトイネーブル信号WEBの立上がりエッジでI/O信号DQ0〜DQ7を開始アドレスとして3サイクル(3バイト)で入力し、更に3サイクルでI/O信号DQ0〜DQ7を終了アドレスとして入力する。
【0078】
終了アドレスが入力されると、メモリデバイス11は、開始アドレスに対応するデータをメモリセルから読み出してデータレジスタ22cに転送する。このとき、メモリデバイス11は、Lレベルのレディ/ビジー信号R/B(即ちビジー状態)を外部へ出力する。
【0079】
デバイス内部の動作が完了(データ転送が終了)すると、レディ/ビジー信号R/BはHレベルに立上がり、メモリデバイス11は、リードイネーブル信号REBの立下がりエッジでI/O信号DQ0〜DQ7をリードデータとして出力する。このリードデータは、開始アドレスに対応するデータから順次出力され、その後は、予め指定された終了アドレスに対応するデータまでシーケンシャルに出力される(尚、図6は例としてリードデータが4サイクルで出力される場合を示す)。即ち、終了アドレスに対応するデータが出力されるまでバースト動作が行われる。
【0080】
そして、Hi−Z制御回路28は、最終のバーストアクセスにより出力される最終リードデータのアドレス(生成アドレス)が終了アドレスである場合にHi−Z制御信号SHZを所定時間経過後に出力する。このHi−Z制御信号SHZに応答してI/O制御回路21は、I/O端子21aをHi−Z状態に制御する。即ち、バーストリード終了後にI/O端子21aは自動的にHi−Z状態に制御される。
【0081】
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)非同期式のメモリデバイス11は、そのリード動作に於いて、コマンド入力後に開始アドレスADSと終了アドレスADEを入力する。アドレス発生回路27は、リードイネーブル信号REBに基づいて開始アドレスADSから随時生成した生成アドレスADをHi−Z制御回路28に出力し、該Hi−Z制御回路28のアドレス比較器28aは、その生成アドレスADと終了アドレスADEとを順次比較する。Hi−Z制御回路28は、互いのアドレスAD,ADEの値が一致するとI/O制御回路21にHi−Z制御信号SHZを出力し、これによりI/O端子21aはHi−Z状態に制御される。従って、本実施形態のようなEDO方式の非同期式メモリシステム10にて専用端子を設定せずにHi−Z制御を行うことが可能である。言い換えれば、専用端子を不要とするEDO方式のメモリシステム10を実現できるため、高周波動作下に於いてもデータの出力確定時間を保証することができる。延いてはバスの高占有率化に伴うシステム全体の高速化を達成することができる。
【0082】
(2)Hi−Z制御のためのI/O制御信号OEB(アウトプットイネーブルバー)の専用端子を必要としないため、チップサイズの増大を防止することができる。
【0083】
(3)Hi−Z制御のためのI/O制御信号OEBが不要であるため、制御信号の増大を抑止することができる。従って、制御信号の増大に伴うチップ上の他のユーザ回路やメモリシステム10全体への影響を最小限にすることができる。
【0084】
(第二実施形態)
以下、本発明を具体化した第二実施形態を図7〜図9に従って説明する。
図7は、本実施形態のHi−Z制御を説明するブロック回路図であり、第一実施形態における図2のアドレス発生回路27及びHi−Z制御回路28の別の構成を示すものである。尚、第一実施形態と同様な構成部分及び同様な信号については同一符号を付し、それらの詳細な説明を一部省略する。
【0085】
アドレス発生回路51は、アドレス発生器51a及びアドレス発生回数計測器としてのカウンタ51bを含む。このアドレス発生回路51には制御信号としてのリードイネーブル信号REB及びライトイネーブル信号WEBがコマンドレジスタ25(図2)を介して入力される。
【0086】
アドレス発生器51aは、ライトイネーブル信号WEBの立上がりエッジでI/O信号DQ0〜DQ7を開始アドレスADSとして取り込み(図示略)、第一実施形態と同様にリードイネーブル信号REBのトグルにより開始アドレスADSからコラムアドレスを1ずつ増分して生成アドレスADを順次生成する。この生成アドレスADは、第一実施形態と同様にメモリコア22(図7では省略)へ出力される。カウンタ51bは、アドレス発生器51aにて生成される生成アドレスADの発生回数を計測し、その発生回数情報ANを出力する。
【0087】
Hi−Z制御回路52は、発生回数比較器52a及びカウントレジスタ52bを含む。
カウントレジスタ52bには、読み出し回数(バースト終了情報)としてのバースト長情報BNが入力される。このバースト長情報BNは、後述するようにメモリコントローラ12(図1)からのI/O信号DQ0〜DQ7によって設定される。
【0088】
発生回数比較器52aは、このバースト長情報BNと前記アドレス発生回路51(カウンタ51b)から随時出力される発生回数情報ANとを順次比較し、それら互いの回数が一致する場合にHi−Z制御信号SHZをI/O制御回路21に出力する。即ち、発生回数比較器52aは、アドレス発生回路51にて生成される生成アドレスADの発生回数(バースト動作情報)が予め指定されたバースト長情報BN(バースト終了情報)と一致するとHi−Z制御信号SHZを出力する。
【0089】
尚、第一実施形態と同様にして、Hi−Z制御回路52(発生回数比較器52)は、生成アドレスADの発生回数がバースト長情報BNで指定される回数と一致すると、最終読み出しデータの出力確定時間を保証し得る時間を経過した後にHi−Z制御信号SHZを出力する。そして、I/O制御回路21は、Hi−Z制御回路52からのHi−Z制御信号SHZに応答してI/O端子21aをHi−Z状態に制御する。
【0090】
図8は、本実施形態のリード動作時におけるHi−Z制御を示すタイミングチャートである。
今、データ読み出しのためのコマンドの入力(図示略)後、ライトイネーブル信号WEBの立上がりエッジに於いて、リードデータの開始アドレスADSが3サイクル(第1〜第3サイクル)でメモリデバイス11に入力される。この開始アドレスADSは、第一実施形態と同様にして、例えば、第1サイクルでI/O信号DQ0〜DQ7がコラムアドレスYとして取り込まれ、第2及び第3サイクルでI/O信号DQ0〜DQ7がページアドレス(ロウアドレス)Xとして取り込まれる。
【0091】
次に、その開始アドレスADS入力後のライトイネーブル信号WEBの立上がりエッジに於いて、バースト長情報BNが更に3サイクル(第4〜第6サイクル)でメモリデバイス11に入力される。
【0092】
このバースト長情報BNの入力後は、上記第一実施形態と同様にして(図5(b)参照)リードイネーブル信号REBの最初の立下がりエッジで開始アドレスADSに対応するリードデータRDSが出力され、その後はリードイネーブル信号REBのトグルによりシーケンシャルに順次データ出力される。
【0093】
このようなバーストリード動作に於いて、Hi−Z制御回路52は、予め指定されたバースト長情報BNとアドレス発生回路51(カウンタ51b)からの発生回数情報ANとを順次比較し、それらが一致するとHi−Z制御信号SHZを出力する。即ち、Hi−Z制御回路52は、バーストリード動作における最終のリードデータの出力後にHi−Z制御信号SHZを出力し、それに応答してI/O制御回路21はI/O端子21aをHi−Z状態に制御する。従って、以上記述したように、本実施形態によれば、第一実施形態と同様な効果を奏する。
【0094】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態では、NAND型フラッシュメモリに具体化したが、これに限定されず、NOR型フラッシュメモリやその他の不揮発性メモリ、その他の拡張データ出力方式のメモリデバイス(EDO−DRAM等)に具体化してもよい。
【0095】
・上記各実施形態では、開始アドレスADSの入力サイクルを3サイクルとしたが、これに限定されるものではなくその入力サイクルはメモリデバイス11が有するI/O端子21aの数に応じて適宜変更される。従って、第一実施形態における終了アドレスADEや第二実施形態におけるバースト長情報BNの入力サイクルも同様にして3サイクルとは限定されず、I/O端子21aの数に応じて適宜変更される。
【0096】
・第一実施形態において、アドレス発生回路27に取り込む開始アドレスADSが一定である場合(バーストアクセスにおけるポインタが一定である場合等)には、該開始アドレスADSと終了アドレスADEとを区別するためのセレクト信号SCTは必ずしも必要ではない。
【0097】
・第一実施形態では、終了アドレスADEをI/O信号DQ0〜DQ7の特定のコード情報(例えばメモリ容量を超えるアドレス値等の特殊な数値)にて入力することでリード動作時における読み出しデータの個数を無限に設定することも可能である。また、第二実施形態では、バースト長情報BNをI/O信号DQ0〜DQ7の特定のコード情報(例えば値「0」等の特殊な数値)にて入力することで同じく読み出しデータの個数を無限に設定することも可能である。尚、読み出しデータの個数が無限であるとは、バーストリード動作(即ちデータの読み出し回数)が無限であることを示す。具体的には、リードイネーブル信号REBの入力により開始アドレスのコラムアドレスがそのページアドレス(ロウアドレス)における最終コラムアドレスまで1ずつ増分され、該最終コラムアドレスまでのデータ読み出しが行われるとページアドレスが自動的に1増分される。以下、同様にしてコラムアドレスが順次1ずつ増分され、各アドレスに対応するデータの読み出しが順次連続して行われる。このような動作がアドレス発生回路27,51にて繰り返し行われることにより、リード動作が無限に行われる。そして、これらの場合には、バーストリード動作を終了させる手段として例えばチップイネーブル信号CEBを用いることもできる。
【0098】
・第二実施形態において、バースト長情報BNの設定を変更しない場合は、Hi−Z制御回路52におけるカウントレジスタ52bをPROMなどの不揮発性記憶素子にて構成し、予めバースト長情報BNを設定してもよい。この設定方法は、後述する図9の方法で行われる。このような構成では、リード動作が行われる前に1度のみバースト長情報BNを設定することにより、以後のリード動作で同一の出力回路の制御を行うことができる。尚、カウントレジスタ52bが不揮発性記憶素子の場合には、バースト長情報BNを設定するサイクルと、複数回のリード動作のサイクル間に、非同期式半導体記憶装置の電源制御が行われても問題ない。例えば、バースト長情報BNを設定するサイクル後に一旦電源を停止したとした場合、その後の電源再投入後のリード動作は、バースト長情報BNを設定するサイクルを行うことなく、リード動作のサイクルを投入することができる。つまり、このような構成では、リード動作時に於いてバースト長情報BNの設定が不要であるため、その入力サイクルによるメモリシステム10への影響を軽減させることができる。さらに、この不揮発性記憶素子のカウントレジスタ52bを非同期式半導体記憶装置の外部に置き換えることや、揮発性記憶素子のカウントレジスタ52bにバースト長情報BNを与える別の不揮発性記憶素子を、非同期式半導体記憶装置の内部若しくは外部に配置してもよい。
【0099】
・第二実施形態では、バースト長情報BNの設定をコマンドを用いて行うようにしてもよい。図9は、その制御例を示すタイミングチャートである。具体的には、リード動作時に於けるデータ読み出しのためのコマンド入力(図示略)に先立って、メモリコントローラ12からのI/O信号DQ0〜DQ7をバースト長を設定するためのバースト長設定コマンドBLSとして取り込む。そして、このバースト長設定コマンドBLSの入力に続いて上記バースト長情報BNを所定サイクル数(例えば3サイクル)にて取り込む。尚、バースト長設定コマンドBLSは、コマンドレジスタ25内にI/O信号DQ0〜DQ7に基づく所定のコード情報(バースト長設定コード)で設定される。このようなバースト長設定コマンドBLSを用いてバースト長情報BNを設定する制御方法では、少なくとも最初のバースト動作時における読み出しデータの出力の前にバースト長情報BNを設定すればよく、該バースト長情報BNの設定後は開始アドレスADSのみを指定するだけでよい。つまり、第二実施形態では、リード動作時に於ける開始アドレスADSの入力後にバースト長情報BNを毎回設定する必要があるが、この方法ではそれを1回の設定のみで以後は省略することができる。このため、その入力サイクルによるメモリシステム10への影響を軽減させることができる。又、この方法では、上述したPROMを用いた場合と異なり、バースト長設定コマンドBLSにてバースト長情報BNの設定を適宜変更することも可能である。
【0100】
上記各実施形態の特徴をまとめると以下のようになる。
(付記1) 外部入力されるリード制御信号に応答してデータ出力を制御する出力回路を含む非同期式半導体記憶装置であって、
外部入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶し、前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報が一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御回路を備えることを特徴とする非同期式半導体記憶装置。
(付記2) 前記リード制御信号のパルス入力に応じて読み出しデータの開始アドレスから順次生成した生成アドレス又は該生成アドレスの発生回数情報を出力するアドレス発生回路を備えることを特徴とする付記1記載の非同期式半導体記憶装置。
(付記3) 前記出力制御回路は、前記読み出しデータの終了アドレス又は読み出し回数を記憶するレジスタを備えることを特徴とする付記1又は2記載の非同期式半導体記憶装置。
(付記4) 前記出力制御回路は、前記バースト動作情報と前記バースト終了情報とを比較し、該比較結果が一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御信号を最終読み出しデータの出力確定後に出力する比較器を備えることを特徴とする付記1乃至3のいずれか一記載の非同期式半導体記憶装置。
(付記5) 前記比較器は、前記アドレス発生回路から出力される生成アドレスと予め記憶された前記終了アドレスとの比較結果に応じて前記出力制御信号を生成するアドレス比較器であることを特徴とする付記4記載の非同期式半導体記憶装置。
(付記6) 前記比較器は、前記アドレス発生回路から出力される発生回数情報と予め記憶された前記読み出し回数との比較結果に応じて前記出力制御信号を生成する発生回数比較器であることを特徴とする付記4記載の非同期式半導体記憶装置。
(付記7) 前記外部入力信号に基づく所定のコード情報によって前記バースト終了情報に応じた読み出しデータの個数を無限に設定可能としたことを特徴とする付記1乃至6のいずれか一記載の非同期式半導体記憶装置。
(付記8) 前記バースト終了情報を前記外部入力信号に基づいて生成されるバースト長設定コードを用いて設定したことを特徴とする付記1乃至7のいずれか一記載の非同期式半導体記憶装置。
(付記9) 前記バースト終了情報を不揮発性記憶素子に記憶することを特徴とする付記1乃至8のいずれか一記載の非同期式半導体記憶装置。
(付記10) 付記1乃至9のいずれか一記載の非同期式半導体記憶装置はNAND型フラッシュメモリであることを特徴とする非同期式半導体記憶装置。
(付記11) 外部入力されるリード制御信号に基づいてデータ出力を制御する非同期式半導体記憶装置の内部制御方法であって、
外部入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶する第1のステップと、
前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報とを比較し、該比較結果が一致する場合に出力回路のデータ出力端子を外部に対し非接続状態に制御する第2のステップと
を含むことを特徴とする非同期式半導体記憶装置の内部制御方法。
(付記12) 前記バースト終了情報は読み出しデータの終了アドレスであり、前記第2のステップでは、前記リード制御信号のパルス入力に応じて前記読み出しデータの開始アドレスから順次生成される生成アドレスと予め記憶された前記終了アドレスとの比較結果に基づいて前記データ出力端子を外部に対し非接続状態に制御する出力制御信号を生成することを特徴とする付記11記載の非同期式半導体記憶装置の内部制御方法。
(付記13) 前記バースト終了情報はデータの読み出し回数であり、
前記第2のステップでは、前記リード制御信号のパルス入力に応じて前記読み出しデータの開始アドレスから順次生成される生成アドレスの発生回数と予め記憶された前記読み出し回数との比較結果に基づいて前記データ出力端子を外部に対し非接続状態に制御する出力制御信号を生成することを特徴とする付記11記載の非同期式半導体記憶装置の内部制御方法。
(付記14) 前記バースト終了情報を前記開始アドレスの入力前又は入力後に取り込むようにしたことを特徴とする付記12又は13のいずれか一記載の非同期式半導体記憶装置の内部制御方法。
(付記15) 前記外部入力信号に基づく所定のコード情報によって前記バースト終了情報に応じた読み出しデータの個数を無限に設定可能としたことを特徴とする付記11乃至14のいずれか一記載の非同期式半導体記憶装置の内部制御方法。
(付記16) バースト動作は、前記開始アドレスの設定を行う第1のサイクルと、前記開始アドレスに応答してデータを読み出す第2のサイクルとを有し、
前記バースト終了情報は少なくとも最初のバースト動作時における第2のサイクルの前に設定される、ことを特徴とする付記12乃至15のいずれか一記載の非同期式半導体記憶装置の内部制御方法。
(付記17) 前記第1のステップは不揮発性記憶素子に前記バースト終了情報を記憶させ、
前記第2のステップが複数回行われる場合に、一回毎に前記バースト動作情報と前記バースト終了情報とを比較する
ことを特徴とする付記11記載の非同期式半導体記憶装置の内部制御方法。
(付記18) 制御装置とその制御装置からのリード制御信号に応答してデータ出力を制御する出力回路を含む非同期式の半導体記憶装置を有したシステムであって、
前記半導体記憶装置は、
前記制御装置からの入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶し、前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報とが一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御手段を備えることを特徴とするシステム。
(付記19) 前記バースト終了情報は、前記制御装置からの入力信号に基づいて設定される読み出しデータの終了アドレスであり、
前記出力制御手段は、前記リード制御信号のパルス入力に応じて前記読み出しデータの開始アドレスから順次生成される生成アドレスと予め記憶された前記終了アドレスとの比較結果に基づいて前記データ出力端子を外部に対し非接続状態に制御する出力制御信号を生成する手段を含むことを特徴とする付記18記載のシステム。
(付記20) 前記バースト終了情報は、前記制御装置からの入力信号に基づいて設定されるデータの読み出し回数であり、
前記出力制御手段は、前記リード制御信号のパルス入力に応じて前記読み出しデータの開始アドレスから順次生成される生成アドレスの発生回数と予め記憶された前記読み出し回数との比較結果に基づいて前記データ出力端子を外部に対し非接続状態に制御する出力制御信号を生成する手段を含むことを特徴とする付記18記載のシステム。
(付記21) 前記バースト終了情報を前記開始アドレスの入力前又は入力後に取り込むようにしたことを特徴とする付記18乃至20のいずれか一記載のシステム。
(付記22) 前記制御装置からの入力信号に基づく所定のコード情報によって前記バースト終了情報に応じた読み出しデータの個数を無限に設定可能とする手段を有することを特徴とする付記18乃至21のいずれか一記載のシステム。
(付記23) バースト動作は、前記開始アドレスの設定を行う第1のサイクルと、前記開始アドレスに応答してデータを読み出す第2のサイクルとを有し、
前記バースト終了情報を少なくとも最初のバースト動作時における第2のサイクルの前に設定する手段を備えることを特徴とする付記18乃至21のいずれか一記載のシステム。
【0101】
【発明の効果】
以上詳述したように、本発明によれば、システムの高速化を実現し得る非同期式半導体記憶装置、非同期式半導体記憶装置の内部制御方法及びシステムを提供することができる。
【図面の簡単な説明】
【図1】 非同期式メモリシステムの原理を説明するブロック図である。
【図2】 NAND型フラッシュメモリの概略構成を説明するブロック図である。
【図3】 メモリセルアレイ(NAND型フラッシュメモリ)の構成を示す回路図である。
【図4】 第一実施形態のHi−Z制御を説明するブロック回路図である。
【図5】 第一実施形態のHi−Z制御を説明するタイミングチャートである。
【図6】 第一実施形態の具体例を示すタイミングチャートである。
【図7】 第二実施形態のHi−Z制御を説明するブロック回路図である。
【図8】 第二実施形態のHi−Z制御を説明するタイミングチャートである。
【図9】 コマンドによるバースト長設定を行う場合のタイミングチャートである。
【図10】 従来の非同期式メモリシステムのHi−Z制御例を示すタイミングチャートである。
【図11】 EDO−DRAMの概略的なシステム構成を示すブロック図である。
【図12】 EDO−DRAMのHi−Z制御例を示すタイミングチャートである。
【図13】 同期式メモリシステムの概略構成を示すブロック図である。
【図14】 同期式メモリシステムのHi−Z制御例を示すタイミングチャートである。
【符号の説明】
DQ0〜DQ7 外部入力信号としてのI/O信号
REB リード制御信号としてのリードイネーブル信号
BE バースト終了情報
AD バースト動作情報としての生成アドレス
AN バースト動作情報としての発生回数情報
ADS 開始アドレス
ADE 終了アドレス(バースト終了情報)
BN 読み出し回数としてのバースト長情報(バースト終了情報)
BLS バースト長設定コードとしてのバースト長設定コマンド
SHZ 出力制御信号としてのHi−Z制御信号
11 非同期式半導体記憶装置としてのメモリデバイス
12 制御装置としてのメモリコントローラ
21 出力回路としてのI/O制御回路
21a データ出力端子としてのI/O端子
27,51 アドレス発生回路
28,52 出力制御回路としてのHi−Z制御回路
28a アドレス比較器
52a 発生回数比較器
Claims (10)
- 外部入力されるリード制御信号に応答してデータ出力を制御する出力回路を含む非同期式半導体記憶装置であって、
外部入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶し、前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報が一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御回路を備えることを特徴とする非同期式半導体記憶装置。 - 前記リード制御信号のパルス入力に応じて読み出しデータの開始アドレスから順次生成した生成アドレス又は該生成アドレスの発生回数情報を出力するアドレス発生回路を備えることを特徴とする請求項1記載の非同期式半導体記憶装置。
- 前記出力制御回路は、前記読み出しデータの終了アドレス又は読み出し回数を記憶するレジスタを備えることを特徴とする請求項1又は2記載の非同期式半導体記憶装置。
- 前記出力制御回路は、前記バースト動作情報と前記バースト終了情報とを比較し、該比較結果が一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御信号を最終読み出しデータの出力確定後に出力する比較器を備えることを特徴とする請求項1乃至3のいずれか一項記載の非同期式半導体記憶装置。
- 前記比較器は、前記アドレス発生回路から出力される生成アドレスと予め記憶された前記終了アドレスとの比較結果に応じて前記出力制御信号を生成するアドレス比較器であることを特徴とする請求項4記載の非同期式半導体記憶装置。
- 前記比較器は、前記アドレス発生回路から出力される発生回数情報と予め記憶された前記読み出し回数との比較結果に応じて前記出力制御信号を生成する発生回数比較器であることを特徴とする請求項4記載の非同期式半導体記憶装置。
- 前記外部入力信号に基づく所定のコード情報によって前記バースト終了情報に応じた読み出しデータの個数を無限に設定可能としたことを特徴とする請求項1乃至6のいずれか一項記載の非同期式半導体記憶装置。
- 前記バースト終了情報を前記外部入力信号に基づいて生成されるバースト長設定コードを用いて設定したことを特徴とする請求項1乃至7のいずれか一項記載の非同期式半導体記憶装置。
- 外部入力されるリード制御信号に基づいてデータ出力を制御する非同期式半導体記憶装置の内部制御方法であって、
外部入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶する第1のステップと、
前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報とを比較し、該比較結果が一致する場合に出力回路のデータ出力端子を外部に対し非接続状態に制御する第2のステップと
を含むことを特徴とする非同期式半導体記憶装置の内部制御方法。 - 制御装置とその制御装置からのリード制御信号に応答してデータ出力を制御する出力回路を含む非同期式の半導体記憶装置を有したシステムであって、
前記半導体記憶装置は、
前記制御装置からの入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶し、前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報とが一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御手段を備えることを特徴とするシステム。
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