JP2012160218A - 半導体記憶装置 - Google Patents

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Abstract

【課題】選択セルからデータを読み出す際に、選択セルとワード線を共有する非選択セルを介して放電される非選択カラムのビット線の電荷量を低減する。
【解決手段】ダミーセル１４は、メモリセルアレイ１１のロウごとに設けられ、メモリセル１２の読み出し動作を模擬し、ダミービット線対ＤＢｔ、ＤＢｃは、ダミーセル１４から読み出されたデータに基づいて相補的に駆動され、読み出し制御部は、ダミービット線対ＤＢｔ、ＤＢｃの電位差に基づいてメモリセル１２の読み出し動作を制御する。
【選択図】図１

Description

本発明の実施形態は半導体記憶装置に関する。
ＳＲＡＭの読み出し動作では、全てのカラムのビット線をハイレベルにプリチャージしてから、選択ロウのワード線をオンすることにより、選択セルに保持されたデータに応じて選択カラムのビット線の電位が制御される。この時、選択セルとワード線を共有する非選択セルも活性化されるため、その非選択セルを介して非選択カラムのビット線の電荷が放電され、消費電力の増大を招いていた。
特開２０１０−１６５４１５号公報
そこで、消費電力を低減させる半導体記憶装置を提供することである。
実施形態の半導体記憶装置によれば、メモリセルアレイと、ビット線対と、ワード線と、センスアンプと、ダミーセルと、ダミービット線対と、読み出し制御部とが設けられている。メモリセルアレイは、相補的にデータを記憶するメモリセルがロウ方向およびカラム方向にマトリクス状に配置されている。ビット線対は、前記メモリセルアレイのカラムごとに設けられ、前記メモリセルから読み出されたデータに基づいて相補的に駆動される。ワード線は、前記メモリセルアレイのロウごとに設けられ、前記メモリセルのロウ選択を行う。センスアンプは、前記ビット線対の電位に基づいて前記メモリセルに記憶されたデータを検出する。ダミーセルは、前記メモリセルアレイのロウごとに設けられ、前記メモリセルの読み出し動作を模擬する。ダミービット線対は、前記ダミーセルから読み出されたデータに基づいて相補的に駆動される。読み出し制御部は、前記ダミービット線対の電位差に基づいて前記メモリセルの読み出し動作を制御する。
図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図２は、図１の半導体記憶装置の各部の電圧波形の一例を示すタイミングチャートである。 図３は、図１のメモリセルの構成の一例を示す回路図である。 図４は、図１のダミーセルの構成の一例を示す回路図である。 図５は、図１の１カラム分のプリチャージ＆イコライズ回路の構成の一例を示す回路図である。 図６は、図１のセンスアンプ及び出力バッファの構成の一例を示す回路図である。 図７は、図１のダミービット線電位差比較部、センスアンプ制御部およびプリチャージ制御部の構成の一例を示すブロック図である。 図８は、図１のセンスアンプが活性化されるビット線間の電位差ΔＶｂｌと電源電圧ＶＤＤとの関係を示す図である。
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１１、ダミーセルアレイ１３、ワード線ドライバ１５、アドレスデコーダ１６、プリチャージ＆イコライズ回路１７、カラムスイッチ１８、ダミーカラムスイッチ１９、センスアンプ２０、出力バッファ２１、ダミービット線電位差比較部２２、センスアンプ制御部２３およびプリチャージ制御部２４が設けられている。
ここで、メモリセルアレイ１１には、相補的にデータを記憶するメモリセル１２がロウ方向およびカラム方向にマトリックス状に配置されている。そして、メモリセルアレイ１１には、メモリセル１２のロウ選択を行うワード線ＷＬ０〜ＷＬｎがロウごとに設けられるとともに、メモリセル１２のカラム選択を行うビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍがカラムごとに設けられている。なお、ビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍは、メモリセル１２から読み出されたデータに基づいて相補的に駆動される。
ダミーセルアレイ１３には、メモリセル１２の読み出し動作を模擬するダミーセル１４がロウごとに配置されている。なお、ダミーセル１４は、固定されたデータを相補的に記憶させることができる。
また、ダミーセル１４では、ワード線ＷＬ０〜ＷＬｎがロウごとにメモリセル１２と共有されている。そして、メモリセル１２と同一の読み出しタイミングでダミーセル１４からデータを読み出させることができる。また、ダミーセルアレイ１３には、ダミーセル１４から読み出されたデータに基づいて相補的に駆動されるダミービット線対ＤＢｔ、ＤＢｃが設けられている。
プリチャージ＆イコライズ回路１７は、メモリセル１２からデータを読み出す前に、ビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍをハイレベルにプリチャージし、イコライズすることができる。
カラムスイッチ１８は、メモリセルアレイ１１のカラム選択を行わせるビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍを選択することができる。ダミーカラムスイッチ１９は、ダミーセルアレイ１３のダミービット線対ＤＢｔ、ＤＢｃを選択することができる。
センスアンプ２０は、メモリセル１２からビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍに相補的に読み出された信号に基づいて、メモリセル１２に記憶されているデータを検出することができる。出力バッファ２１は、センスアンプ２０による検出結果に基づいて読み出しデータＲＤを出力することができる。
ダミービット線電位差比較部２２は、ダミービット線対ＤＢｔ、ＤＢｃの電位を比較し、ダミービット線対ＤＢｔ、ＤＢｃの電位差の比較結果Ｃｏｍｐを出力することができる。センスアンプ制御部２３は、ダミービット線対ＤＢｔ、ＤＢｃの電位差の比較結果Ｃｏｍｐに基づいて、センスアンプ２０を活性化させるタイミングを制御することができる。
なお、ダミービット線電位差比較部２２は、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨ以下の場合、比較結果Ｃｏｍｐをハイレベル、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨを超える場合、比較結果Ｃｏｍｐをロウレベルに設定することができる。また、閾値ＴＨはセンスアンプ２０のミスマッチ耐性から決めることができ、例えば、１００ｍＶ〜１５０ｍＶ程度に設定することができる。
プリチャージ制御部２４は、ダミービット線対ＤＢｔ、ＤＢｃの電位差の比較結果Ｃｏｍｐに基づいて、ビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍのプリチャージのタイミングを制御することができる。
アドレスデコーダ１６は、ダミービット線対ＤＢｔ、ＤＢｃの電位差の比較結果Ｃｏｍｐに基づいて、選択ロウのワード線ＷＬ０〜ＷＬｎを駆動するタイミングを制御することができる。ワード線ドライバ１５は、アドレスデコーダ１６にて指定された選択ロウのワード線ＷＬ０〜ＷＬｎを駆動することができる。
そして、この半導体記憶装置では、比較結果Ｃｏｍｐによりメモリセル１２に記憶されているデータを検出させるのに十分な電位差が選択カラムのビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍに発生している時に、センスアンプ２０を活性化させるとともに、ワード線ＷＬ０〜ＷＬｎによるロウ選択を解除させることができる。したがって、タイミングのミスマッチを減らしつつ、消費電力を低減させることができる。
図２は、図１の半導体記憶装置の各部の電圧波形の一例を示すタイミングチャートである。
図２において、アドレスＡＤがアドレスデコーダ１６に入力されると、そのアドレスＡＤに基づいてカラム選択信号ＣＯＬが生成され、カラムスイッチ１８およびダミーカラムスイッチ１９に出力される。そして、カラムスイッチ１８において、カラム選択信号ＣＯＬで指定されるカラムが選択され、選択カラムのビット線対Ｂｔｍ、Ｂｃｍがセンスアンプ２０に接続される。また、ダミーカラムスイッチ１９にカラム選択信号ＣＯＬが入力されると、ダミーカラムスイッチ１９がオンされ、ダミービット線対ＤＢｔ、ＤＢｃがダミービット線電位差比較部２２に接続される。
そして、ダミービット線電位差比較部２２において、ダミービット線対ＤＢｔ、ＤＢｃの電位が比較されることでダミービット線対ＤＢｔ、ＤＢｃの電位差の比較結果Ｃｏｍｐが生成され、アドレスデコーダ１６、センスアンプ制御部２３およびプリチャージ制御部２４に出力される。
そして、プリチャージ制御部２４にダミービット線対ＤＢｔ、ＤＢｃの電位差の比較結果Ｃｏｍｐが入力されると、その電位差の比較結果Ｃｏｍｐに基づいてプリチャージ信号ＰＣＨが生成され、プリチャージ＆イコライズ回路１７に出力される。
また、センスアンプ制御部２３にダミービット線対ＤＢｔ、ＤＢｃの電位差の比較結果Ｃｏｍｐが入力されると、その電位差の比較結果Ｃｏｍｐに基づいてセンスアンプイネーブル信号ＳＡＥが生成され、センスアンプ２０に出力される。
ここで、プリチャージ信号ＰＣＨが立ち上がる前は、プリチャージ＆イコライズ回路１７が活性化され、ビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍおよびダミービット線対ＤＢｔ、ＤＢｃがハイレベルにプリチャージされている。このため、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨ以下になり、センスアンプ制御部２３においてセンスアンプイネーブル信号ＳＡＥがロウレベルに設定されている。この結果、センスアンプ２０は不活性化され、センスアンプ２０の動作が停止されている。
そして、プリチャージ制御部２４において、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨ以下の場合、クロック信号ＣＬＫの立ち上がりに従ってプリチャージ信号ＰＣＨが立ち上げられる（ｔ１）。そして、プリチャージ信号ＰＣＨが立ち上がると、プリチャージ＆イコライズ回路１７が非活性化され、ビット線Ｂｔ０〜Ｂｔｍとビット線Ｂｃ０〜Ｂｃｍとが互いに切り離されるとともに、ダミービット線ＤＢｔとダミービット線ＤＢｃとが互いに切り離される。
また、アドレスデコーダ１６において、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨ以下の場合、クロック信号ＣＬＫが立ち上がると、アドレスＡＤに基づいてロウ選択信号ＲＯＬが生成され、ワード線ドライバ１５に出力される。そして、ワード線ドライバ１５において、ロウ選択信号ＲＯＬで指定されるロウが選択され、選択ロウのワード線ＷＬｎの電位が立ち上げられる（ｔ２）。
そして、選択ロウのワード線ＷＬｎの電位が立ち上がると、そのワード線ＷＬｎを共有するメモリセル１２およびダミーセル１４からデータが読み出される。このため、それらのメモリセル１２から読み出されたデータに基づいてビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍに電位差が発生し、選択カラムのビット線対Ｂｔｍ、Ｂｃｍの電位差がカラムスイッチ１８を介してセンスアンプ２０に入力される。
また、選択されたダミーセル１４から読み出されたデータに基づいてダミービット線対ＤＢｔ、ＤＢｃに電位差が発生し、ダミービット線対ＤＢｔ、ＤＢｃの電位差がダミーカラムスイッチ１９を介してダミービット線電位差比較部２２に入力される。
ここで、ダミービット線対ＤＢｔ、ＤＢｃの電位差が選択カラムのビット線対Ｂｔｍ、Ｂｃｍの電位差に精度よく追従できるようにするため、ダミーセル１４はメモリセル１２と同サイズに構成することが好ましい。すなわち、ダミーセル１４はメモリセル１２のトランジスタと同サイズのトランジスタにより構成されることが好ましい。
そして、ダミービット線電位差比較部２２において、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨを超えると、比較結果Ｃｏｍｐが立ち下がる（ｔ３）。そして、センスアンプ制御部２３において、比較結果Ｃｏｍｐが立ち下がると、センスアンプイネーブル信号ＳＡＥが立ち上がり（ｔ４）、センスアンプ２０は活性化される。このため、センスアンプ２０において、選択カラムのビット線対Ｂｔｍ、Ｂｃｍの電位差に基づいて、選択セルに記憶されているデータが検出され、出力バッファ２１を介して読み出しデータＲＤが出力される。
ここで、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨに達した時に、センスアンプイネーブル信号ＳＡＥを立ち上げるためのタイミング制御を開始させることにより、メモリセル１２に記憶されているデータを検出させるのに十分な電位差がビット線対Ｂｔｍ、Ｂｃｍに発生している時にセンスアンプ２０を速やかに活性化させることができ、データの読み出し速度を高速化することができる。
また、アドレスデコーダ１６において、比較結果Ｃｏｍｐが立ち下がると、選択ロウのワード線ＷＬｎの電位が立ち下げられるようにワード線ドライバ１５に指示される。そして、ワード線ドライバ１５において、アドレスデコーダ１６からの指示に基づいて選択ロウのワード線ＷＬｎの電位が立ち下げられる（ｔ５）。
また、プリチャージ制御部２４において、比較結果Ｃｏｍｐが立ち下がると、プリチャージ信号ＰＣＨが立ち下げられる（ｔ６）。そして、プリチャージ信号ＰＣＨが立ち下がると、プリチャージ＆イコライズ回路１７が活性化され、ビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍおよびダミービット線対ＤＢｔ、ＤＢｃがハイレベルにプリチャージされる（ｔ７、ｔ８）。
ここで、ワード線ＷＬｎの電位およびプリチャージ信号ＰＣＨが立ち下げられることで、メモリセル１２を介してビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍがディスチャージされるのが停止される。そして、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨに達した時に、ワード線ＷＬｎの電位およびプリチャージ信号ＰＣＨを立ち下げるためのタイミング制御を開始させることにより、センスアンプ２０が活性化された後に速やかにビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍがディスチャージされるのを停止させることができる。このため、選択セルに記憶されているデータをセンスアンプ２０にて検出させるための必要最小限の時間を確保しつつ、ビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍがディスチャージされる時間を短縮することができ、消費電力を削減することができる。
また、プリチャージ信号ＰＣＨが立ち下げられることで、センスアンプイネーブル信号ＳＡＥが立ち下がることで（ｔ１０）、センスアンプ２０は非活性化させる。そして、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨ以下になると、比較結果Ｃｏｍｐが立ち上がる（ｔ９）。
なお、メモリセル１２の電源電圧が変化すると、メモリセル１２の駆動力が変化する。例えば、電源電圧が高くなると、メモリセル１２の駆動力が高くなり、セル電流が増大するため、ビット線対Ｂｔｍ、Ｂｃｍの電位差の開きが速くなる。一方、電源電圧が高くなると、ダミーセル１４の駆動力も高くなり、ダミー電流が増大するため、ダミービット線対ＤＢｔ、ＤＢｃの電位差の開きも速くなる。このため、比較結果Ｃｏｍｐの立ち下がりも速くなり、ビット線対Ｂｔｍ、Ｂｃｍの電位差の開きが速くなった場合においても、それに合わせてセンスアンプ２０を活性化させるタイミングを速くすることが可能となることから、メモリセル１２の駆動力の電源依存性に合わせて読み出しタイミングを制御することができる。
また、ダミーセル１４をロウごとに設けることにより、選択ロウのメモリセル１２とダミーセル１４とを同一のワード線ＷＬ０〜ＷＬｎで駆動することができる。このため、ロウ間でワード線ＷＬ０〜ＷＬｎの電位が立ち上がるタイミングにばらつきがある場合においても、ビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍとダミービット線対ＤＢｔ、ＤＢｃとの間で電位差が開くタイミングにばらつきがでるのを抑制することができる。
図３は、図１のメモリセル１２の構成の一例を示す回路図である。
図３において、メモリセル１２には、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
ここで、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成され、駆動トランジスタＤ１と負荷トランジスタＬ１との接続点には記憶ノードＮｔが設けられている。駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成され、駆動トランジスタＤ２と負荷トランジスタＬ２との接続点には記憶ノードＮｃが設けられている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
そして、ワード線ＷＬは、伝送トランジスタＦ１、Ｆ２のゲートに接続されている。また、ビット線Ｂｔは、伝送トランジスタＦ１を介して記憶ノードＮｔに接続されている。また、ビット線Ｂｃは、伝送トランジスタＦ２を介して記憶ノードＮｃに接続されている。なお、ワード線ＷＬは、図１のワード線ＷＬ０〜ＷＬｎのいずれか１本分に対応し、ビット線Ｂｔは、図１のビット線Ｂｔ０〜Ｂｔｍのいずれか１本分に対応し、ビット線Ｂｃは、図１のビット線Ｂｃ０〜Ｂｃｍのいずれか１本分に対応する。
そして、記憶ノードＮｔ、Ｎｃには相補的にデータが記憶される。すなわち、記憶ノードＮｔに論理値‘１’が記憶されている場合は記憶ノードＮｃに論理値‘０’が記憶される。記憶ノードＮｔに論理値‘０’が記憶されている場合は記憶ノードＮｃに論理値‘１’が記憶される。
そして、図２に示すように、ワード線ＷＬの電位が立ち上がると、伝送トランジスタＦ１、Ｆ２がオンする。このため、記憶ノードＮｔ、Ｎｃに保持されたデータに応じてビット線対Ｂｔ、Ｂｃが相補的に駆動され、ビット線対Ｂｔ、Ｂｃに電位差が発生する。そして、ビット線対Ｂｔ、Ｂｃに発生した電位差は、図１のカラムスイッチ１８を介してセンスアンプ２０に入力される。
図４は、図１のダミーセル１４の構成の一例を示す回路図である。
図４において、ダミーセル１４には、一対のダミー駆動トランジスタＤＤ１、ＤＤ２、一対のダミー負荷トランジスタＤＬ１、ＤＬ２、一対のダミー伝送トランジスタＤＦ１、ＤＦ２が設けられている。なお、ダミー負荷トランジスタＤＬ１、ＤＬ２としては、Ｐチャンネル電界効果トランジスタ、ダミー駆動トランジスタＤＤ１、ＤＤ２およびダミー伝送トランジスタＤＦ１、ＤＦ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
また、ダミー駆動トランジスタＤＤ１、ＤＤ２は駆動トランジスタＤ１、Ｄ２とサイズおよび閾値電圧がそれぞれ同一になるように設定することができる。ダミー負荷トランジスタＤＬ１、ＤＬ２は負荷トランジスタＬ１、Ｌ２とサイズおよび閾値電圧がそれぞれ同一になるように設定することができる。ダミー伝送トランジスタＤＦ１、ＤＦ２は伝送トランジスタＦ１、Ｆ２とサイズおよび閾値電圧がそれぞれ同一になるように設定することができる。
ここで、ダミー駆動トランジスタＤＤ１とダミー負荷トランジスタＤＬ１とは互いに直列接続されることでダミーＣＭＯＳインバータが構成され、ダミー駆動トランジスタＤＤ１とダミー負荷トランジスタＤＬ１との接続点にはダミーノードＤｔが設けられている。ダミー駆動トランジスタＤＤ２とダミー負荷トランジスタＤＬ２とは互いに直列接続されることでダミーＣＭＯＳインバータが構成され、ダミー駆動トランジスタＤＤ２とダミー負荷トランジスタＤＬ２との接続点にはダミーノードＤｃが設けられている。
そして、ダミー駆動トランジスタＤＤ１とダミー負荷トランジスタＤＬ１とからなるダミーＣＭＯＳインバータの入力は電源電位ＶＤＤに接続されることで、ダミーノードＤｔには論理値‘０’が固定して記憶されている。また、ダミー駆動トランジスタＤＤ２とダミー負荷トランジスタＤＬ２とからなるダミーＣＭＯＳインバータの入力は接地電位に接続されることで、ダミーノードＤｃには論理値‘１’が固定して記憶されている。
そして、ワード線ＷＬは、ダミー伝送トランジスタＤＦ１、ＤＦ２のゲートに接続されている。また、ダミービット線ＤＢｔは、ダミー伝送トランジスタＤＦ１を介してダミーノードＤｔに接続されている。また、ダミービット線ＤＢｃは、ダミー伝送トランジスタＤＦ２を介してダミーノードＤｃに接続されている。
そして、図２に示すように、ワード線ＷＬの電位が立ち上がると、ダミー伝送トランジスタＤＦ１、ＤＦ２がオンする。このため、ダミーノードＤｔ、Ｄｃに保持されたデータに応じてダミービット線対ＤＢｔ、ＤＢｃが相補的に駆動され、ダミービット線対ＤＢｔ、ＤＢｃに電位差が発生する。そして、ダミービット線対ＤＢｔ、ＤＢｃに発生した電位差は、図１のダミーカラムスイッチ１９を介してダミービット線電位差比較部２２に入力される。
図５は、図１の１カラム分のプリチャージ＆イコライズ回路１７の構成の一例を示す回路図である。
図５において、プリチャージ＆イコライズ回路１７には、プリチャージトランジスタＭ１〜Ｍ３が設けられている。なお、プリチャージトランジスタＭ１〜Ｍ３としてはＰチャンネル電界効果トランジスタを用いることができる。そして、プリチャージトランジスタＭ１〜Ｍ３のゲートは互いに接続され、プリチャージ信号ＰＣＨが入力される。また、ビット線Ｂｔ、Ｂｃ間には、プリチャージトランジスタＭ３が接続されている。また、ビット線Ｂｔは、プリチャージトランジスタＭ１を介して電源電位ＶＤＤに接続され、ビット線Ｂｃは、プリチャージトランジスタＭ２を介して電源電位ＶＤＤに接続されている。
そして、図１のメモリセル１２からのデータの読み出し前には、プリチャージ信号ＰＣＨがロウレベルに維持される。このため、プリチャージトランジスタＭ１〜Ｍ３がオンし、ビット線対Ｂｔ、Ｂｃおよびダミービット線対ＤＢｔ、ＤＢｃが電源電位ＶＤＤに接続されることで、ビット線対Ｂｔ、Ｂｃおよびダミービット線対ＤＢｔ、ＤＢｃがハイレベルにプリチャージされる。
図６は、図１のセンスアンプ２０及び出力バッファ２１の構成の一例を示す回路図である。
図６において、センスアンプ２０には、アイソレーショントランジスタＭ１１、Ｍ１２、Ｐチャンネル電界効果トランジスタＭ１３、Ｍ１４およびＮチャンネル電界効果トランジスタＭ１５〜Ｍ１９が設けられている。なお、アイソレーショントランジスタＭ１１、Ｍ１２としては、Ｐチャンネル電界効果トランジスタを用いることができる。出力バッファ２１にはインバータＶ１、Ｖ２が設けられている。
そして、Ｐチャンネル電界効果トランジスタＭ１３と、Ｎチャンネル電界効果トランジスタＭ１５とは直列接続され、Ｐチャンネル電界効果トランジスタＭ１３のゲートとＮチャンネル電界効果トランジスタＭ１５のゲートが互いに接続されることでインバータが構成されている。また、Ｐチャンネル電界効果トランジスタＭ１４と、Ｎチャンネル電界効果トランジスタＭ１６とは直列接続され、Ｐチャンネル電界効果トランジスタＭ１４のゲートとＮチャンネル電界効果トランジスタＭ１６のゲートが互いに接続されることでインバータが構成されている。そして、これら１対のインバータの一方の出力が他方のインバータの入力にそれぞれ接続されることでフリップフロップが構成されている。
そして、Ｐチャンネル電界効果トランジスタＭ１３のゲートと、Ｎチャンネル電界効果トランジスタＭ１５のゲートと、Ｐチャンネル電界効果トランジスタＭ１４のドレインと、Ｎチャンネル電界効果トランジスタＭ１６のドレインは、インバータＶ１の入力に接続されている。Ｐチャンネル電界効果トランジスタＭ１４のゲートと、Ｎチャンネル電界効果トランジスタＭ１６のゲートと、Ｐチャンネル電界効果トランジスタＭ１３のドレインと、Ｎチャンネル電界効果トランジスタＭ１５のドレインは、インバータＶ２の入力に接続されている。
また、Ｎチャンネル電界効果トランジスタＭ１５にはＮチャンネル電界効果トランジスタＭ１７が直列接続され、Ｎチャンネル電界効果トランジスタＭ１６にはＮチャンネル電界効果トランジスタＭ１８が直列接続されている。Ｎチャンネル電界効果トランジスタＭ１７、Ｍ１８のソースは、Ｎチャンネル電界効果トランジスタＭ１９のドレインに接続されている。
また、ビット線Ｂｔは、アイソレーショントランジスタＭ１１を介してグローバルビット線ＧＢｔに接続され、ビット線Ｂｃは、アイソレーショントランジスタＭ１２を介してグローバルビット線ＧＢｃに接続されている。グローバルビット線ＧＢｔは、Ｎチャンネル電界効果トランジスタＭ１７のゲートに接続され、グローバルビット線ＧＢｃは、Ｎチャンネル電界効果トランジスタＭ１８のゲートに接続されている。
アイソレーショントランジスタＭ１１、Ｍ１２のゲートおよびＮチャンネル電界効果トランジスタＭ１９のゲートには、センスアンプイネーブル信号ＳＡＥが入力される。
なお、図６のセンスアンプは、必ずしもカラムごとに設ける必要はなく、複数のカラムで１個のセンスアンプを共有させるようにしてもよい。
そして、図２に示すように、メモリセル１２からのデータの読み出し前には、センスアンプイネーブル信号ＳＡＥはロウレベルに維持される。このため、Ｎチャンネル電界効果トランジスタＭ１９はオフし、センスアンプ２０の動作が停止されるとともに、アイソレーショントランジスタＭ１１、Ｍ１２がオンし、ビット線対Ｂｔ、Ｂｃとともにグローバルビット線対ＧＢｔ、ＧＢｃがプリチャージされる。
そして、図２に示すように、センスアンプイネーブル信号ＳＡＥがロウレベルの状態で選択ロウのワード線ＷＬｎの電位が立ち上がることで、ビット線対Ｂｔｍ、Ｂｃｍの電位差が開くのに伴って、グローバルビット線対ＧＢｔ、ＧＢｃの電位差が開くとともに、ダミービット線対ＤＢｔ、ＤＢｃの電位差が開く。
そして、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨを超えると、センスアンプイネーブル信号ＳＡＥが立ち上がる。このため、アイソレーショントランジスタＭ１１、Ｍ１２がオフし、グローバルビット線対ＧＢｔ、ＧＢｃがビット線対Ｂｔ、Ｂｃと切り離されるとともに、センスアンプ２０が活性化され、選択セルから読み出されたデータが検出される。
ここで、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨを超えた時にセンスアンプイネーブル信号ＳＡＥを立ち上げることにより、メモリセル１２に記憶されているデータを検出させるのに十分な電位差がグローバルビット線対ＧＢｔ、ＧＢｃに発生している時にセンスアンプ２０を速やかに活性化させることができる。
また、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨを超えた時にアイソレーショントランジスタＭ１１、Ｍ１２をオフさせることにより、メモリセル１２に記憶されているデータを検出させるのに十分な電位差がグローバルビット線対ＧＢｔ、ＧＢｃに発生している時にグローバルビット線対ＧＢｔ、ＧＢｃをビット線対Ｂｔ、Ｂｃと切り離すことができる。このため、グローバルビット線対ＧＢｔ、ＧＢｃへの余分なディスチャージを減少させることができ、消費電力を低減させることができる。
図７は、図１のダミービット線電位差比較部２２、センスアンプ制御部２３およびプリチャージ制御部２４の構成（読み出し制御部）の一例を示すブロック図である。
図７において、ダミービット線電位差比較部２２にはコンパレータ３１が設けられている。センスアンプ制御部２３にはＡＮＤ回路３２が設けられている。プリチャージ制御部２４には遅延素子３３およびＡＮＤ回路３４が設けられている。なお、遅延素子３３としては、インバータまたはバッファなどのロジック回路を用いることができる。そして、このようなロジック回路の段数を調整することで、遅延時間を調整することができる。
そして、コンパレータ３１において、ダミービット線ＤＢｔの電位とダミービット線ＤＢｃの電位とが比較され、ダミービット線対ＤＢｔ、ＤＢｃの電位差の比較結果Ｃｏｍｐが遅延素子３３を介してＡＮＤ回路３４に入力されるとともに、アドレスデコーダ１６に入力される。また、比較結果Ｃｏｍｐの反転信号がＡＮＤ回路３２に入力される。また、ＡＮＤ回路３４にはクロック信号ＣＬＫが入力されるとともに、ＡＮＤ回路３２にはプリチャージ信号ＰＣＨおよびリードライト信号ＲＷが入力される。なお、リードライト信号ＲＷは読み出し動作時にはハイレベル、書き込み動作時にはロウレベルに設定することができる。
そして、図２に示すように、ＡＮＤ回路３２において、読み出し動作時にプリチャージ信号ＰＣＨが立ち上がった後、比較結果Ｃｏｍｐが立ち下がることで、センスアンプイネーブル信号ＳＡＥが立ち上げられ、センスアンプ２０が活性化される。
また、アドレスデコーダ１６において、比較結果Ｃｏｍｐが立ち下がると、選択ロウのワード線ＷＬｎの電位が立ち下げられるようにワード線ドライバ１５に指示される。そして、ワード線ドライバ１５において、アドレスデコーダ１６からの指示に基づいて選択ロウのワード線ＷＬｎの電位が立ち下げられる。
また、ＡＮＤ回路３４において、クロック信号ＣＬＫが立ち上がった後、比較結果Ｃｏｍｐが立ち下がることで、プリチャージ信号ＰＣＨが立ち下げられ、プリチャージ＆イコライズ回路１７が活性化される。なお、遅延素子３３は、プリチャージ信号ＰＣＨが立ち下がるタイミングは、ワード線ＷＬｎの電位が立ち下がるタイミングと同じまたは遅くなるように遅延時間を調整することができる。
これにより、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨに達した時に、センスアンプイネーブル信号ＳＡＥを立ち上げることが可能となるとともに、ワード線ＷＬｎの電位およびプリチャージ信号ＰＣＨを立ち下げるためのタイミング制御を開始させることができる。このため、メモリセル１２に記憶されているデータを検出させるのに十分な電位差が選択カラムのビット線対Ｂｔｍ、Ｂｃｍに発生している時に、センスアンプ２０を活性化させるとともに、ワード線ＷＬｎによるロウ選択を解除させることができる。このため、選択セルに記憶されているデータをセンスアンプ２０にて検出させるための必要最小限の時間を確保しつつ、ビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍがディスチャージされる時間を短縮することができ、消費電力を削減することができる。
なお、センスアンプイネーブル信号ＳＡＥを立ち上げるタイミングとワード線ＷＬｎの電位を立ち下げるタイミングは同時であってもよい。また、センスアンプイネーブル信号ＳＡＥが立ち上がってからプリチャージ信号ＰＣＨが立ち下がるまでの時間は、センスアンプイネーブル信号ＳＡＥが立ち上がってからセンスアンプ２０の出力が確定されるまでの時間でよい。例えば、センスアンプ２０の出力は、１から２ゲート分のロジック回路にて決められるため、この分の時間を確保すればよい。
図８は、図１のセンスアンプが活性化されるビット線間の電位差ΔＶｂｌと電源電圧ＶＤＤとの関係を示す図である。
図８において、使用する電源電圧に幅のあるＳＲＡＭマクロ（以後ここでは、ワイドレンジＳＲＡＭと呼ぶ。）では、メモリセル１２の電源電圧が変化し、メモリセル１２の駆動力が変化する。このため、電源電圧ＶＤＤが高くなると、ビット線対Ｂｔ、Ｂｃの電位差ΔＶｂｌの開きも速くなる。
例えば、ワイドレンジＳＲＡＭにおいて、低電圧側（電源電圧ＶＤＤ＝０．８Ｖ）にてセンスアンプイネーブル信号ＳＡＥが立ち上がるタイミングをビット線対Ｂｔ、Ｂｃの電位差ΔＶｂｌが１００ｍＶ程度になるように設定したものとする。この場合、高電圧側（電源電圧ＶＤＤ＝１．３Ｖ）ではメモリセル１２の駆動力が上がるため、ビット線対Ｂｔ、Ｂｃの電位差ΔＶｂｌの開きが速くなり、ビット線対Ｂｔ、Ｂｃの電位差ΔＶｂｌが２００ｍＶ程度になった時に、センスアンプイネーブル信号ＳＡＥが立ち上がるタイミングが設定される（ＬＮ１）。
センスアンプイネーブル信号ＳＡＥが立ち上がる時の選択カラムのビット線対Ｂｔｍ、Ｂｃｍの電位差ΔＶｂｌが大きくなると、非選択カラムのビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍの電位差ΔＶｂｌが大きくなるため、ビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍのディスチャージが増大し、消費電力が大きくなる。
ここで、ダミービット線対ＤＢｔ、ＤＢｃの電位差が閾値ＴＨに達した時にセンスアンプイネーブル信号ＳＡＥを立ち上げることにより、電源電圧ＶＤＤの増減に合わせてセンスアンプイネーブル信号ＳＡＥが立ち上がるタイミングを変化させることができる。このため、電源電圧ＶＤＤが低電圧側（電源電圧ＶＤＤ＝０．８Ｖ）から高電圧側（電源電圧ＶＤＤ＝１．３Ｖ）に変化した場合においても、センスアンプイネーブル信号ＳＡＥが立ち上がる時のビット線対Ｂｔ、Ｂｃの電位差ΔＶｂｌの増大を抑制することができ（ＬＮ２）、ビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍのディスチャージを抑制することが可能となることから、消費電力を低減することができる。
なお、上述した実施形態では、ダミーセル１４を１カラム分だけ設ける方法について説明したが、ダミーセル１４を複数カラム分だけ設けるようにしてもよい。この場合、これら複数カラムからダミーセル１４のデータを同時に読み出し、ダミービット線間の電位差の開きが最も速いカラムの信号に基づいて、メモリセル１２の読み出し動作を制御するようにしてもよい。これにより、１個分のセンスアンプ２０が複数のカラムで共有されている場合、カラム間でメモリセル１２の駆動力にばらつきがある場合においても、メモリセル１２に記憶されているデータをセンスアンプ２０にて検出させるための必要最小限の時間を確保することができる。
また、上述した実施形態では、メモリセルアレイ１１の右端にダミーセルアレイ１３を配置する方法について説明したが、メモリセルアレイ１１の左端にダミーセルアレイ１３を配置するようにしてもよい。これにより、メモリセルアレイ１１よりもダミーセルアレイ１３をワード線ドライバ１５から遠くに配置することができる。このため、ワード線ＷＬ０〜ＷＬｎに信号の伝播遅延がある場合においても、ビット線対Ｂｔ０〜Ｂｔｍ、Ｂｃ０〜Ｂｃｍの電位差の開きよりもダミービット線対ＤＢｔ、ＤＢｃの電位差の開きが速くなるのを防止することができ、センスアンプ２０の誤動作を防止しつつ、消費電力を低減することができる。さらに、ダミーセルアレイ１３の配置は端に限らずメモリセルアレイ１１の内部に配置してもよい。例えば、メモリセルアレイ１１の中間に配置した場合は、平均の遅延時間により制御可能なので誤動作防止しつつ、より消費電力を低減させることができる。
また、上述した実施形態では、シングルバンク構成を例にとって説明したが、マルチバンク構成に適用してもよい。この場合、ダミーセルアレイ１３をバンクごとに設け、ダミービット線対ＤＢｔ、ＤＢｃの電位差に基づいて各バンクごとにメモリセルの読み出し動作を制御するようにしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１ メモリセルアレイ、１２ メモリセル、１３ ダミーセルアレイ、１４ ダミーセル、１５ ワード線ドライバ、１６ アドレスデコーダ、１７ プリチャージ＆イコライズ回路、１８ カラムスイッチ、１９ ダミーカラムスイッチ、２０ センスアンプ、２１ 出力バッファ、２２ ダミービット線電位差比較部、２３ センスアンプ制御部、２４ プリチャージ制御部、ＷＬ、ＷＬ０、ＷＬｎ ワード線、Ｂｔ、Ｂｃ、Ｂｔ０、Ｂｃ０、Ｂｔｍ、Ｂｃｍ ビット線、ＧＢｔ、ＧＢｃ グローバルビット線、ＤＢｔ、ＤＢｃ ダミービット線、Ｌ１、Ｌ２ 負荷トランジスタ、Ｄ１、Ｄ２ 駆動トランジスタ、Ｆ１、Ｆ２ 伝送トランジスタ、Ｎｔ、Ｎｃ 記憶ノード、ＤＬ１、ＤＬ２ ダミー負荷トランジスタ、ＤＤ１、ＤＤ２ ダミー駆動トランジスタ、ＤＦ１、ＤＦ２ ダミー伝送トランジスタ、Ｄｔ、Ｄｃ ダミーノード、Ｍ１〜Ｍ３ プリチャージトランジスタ、Ｍ１１、Ｍ１２ アイソレーショントランジスタ、Ｍ１３、Ｍ１４ Ｐチャンネル電界効果トランジスタ、Ｍ１５〜Ｍ１９ Ｎチャンネル電界効果トランジスタ、Ｖ１、Ｖ２ インバータ、３１ コンパレータ、３２、３４ ＡＮＤ回路、３３ 遅延素子

Claims (6)

  1. 相補的にデータを記憶するメモリセルがロウ方向およびカラム方向にマトリクス状に配置されたメモリセルアレイと、
    前記メモリセルアレイのカラムごとに設けられ、前記メモリセルから読み出されたデータに基づいて相補的に駆動されるビット線対と、
    前記メモリセルアレイのロウごとに設けられ、前記メモリセルのロウ選択を行うワード線と、
    前記ビット線対の電位に基づいて前記メモリセルに記憶されたデータを検出するセンスアンプと、
    前記メモリセルアレイのロウごとに設けられ、前記メモリセルの読み出し動作を模擬するダミーセルと、
    前記ダミーセルから読み出されたデータに基づいて相補的に駆動されるダミービット線対と、
    前記ダミービット線対の電位差に基づいて前記メモリセルの読み出し動作を制御する読み出し制御部とを備えることを特徴とする半導体記憶装置。
  2. 前記読み出し制御部は、前記ダミービット線対の電位差に基づいて、前記センスアンプを活性化させるタイミングを制御するセンスアンプ制御部を備えることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記読み出し制御部は、前記ダミービット線対の電位差に基づいて、前記ビット線対のプリチャージのタイミングを制御するプリチャージ制御部を備えることを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記読み出し制御部は、前記ダミービット線対の電位差に基づいて、選択ロウのワード線を駆動するタイミングを制御するアドレスデコーダを備えることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
  5. 前記メモリセルは、
    第１の駆動トランジスタと第１の負荷トランジスタとが互いに直列接続され、その接続点に第１の記憶ノードが設けられた第１のＣＭＯＳインバータと、
    第２の駆動トランジスタと第２の負荷トランジスタとが互いに直列接続され、その接続点に第２の記憶ノードが設けられた第２のＣＭＯＳインバータと、
    前記第１の記憶ノードと前記ビット線対の一方の間に接続された第１の伝送トランジスタと、
    前記第２の記憶ノードと前記ビット線対の他方の間に接続された第２の伝送トランジスタとを備え、
    前記第１のＣＭＯＳインバータと前記第２のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされ、
    前記第１の伝送トランジスタのゲートと前記第２の伝送トランジスタのゲートとは前記ワード線に接続され、
    前記ダミーセルは、
    第１のダミー駆動トランジスタと第１のダミー負荷トランジスタとが互いに直列接続され、その接続点に第１のダミーノードが設けられた第１のダミーＣＭＯＳインバータと、
    第２のダミー駆動トランジスタと第２のダミー負荷トランジスタとが互いに直列接続され、その接続点に第２のダミーノードが設けられた第２のダミーＣＭＯＳインバータと、
    前記第１のダミーノードと前記ダミービット線対の一方の間に接続された第１のダミー伝送トランジスタと、
    前記第２のダミーノードと前記ダミービット線対の他方の間に接続された第２のダミー伝送トランジスタとを備え、
    前記第１のダミーＣＭＯＳインバータの入力は電源電位に接続され、前記第２のダミーＣＭＯＳインバータの入力は接地電位に接続され、
    前記第１のダミー伝送トランジスタのゲートと前記第２のダミー伝送トランジスタのゲートとは前記ワード線に接続されていることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
  6. 前記第１の駆動トランジスタと前記第１ダミー駆動トランジスタ、前記第２の駆動トランジスタと前記第２ダミー駆動トランジスタ、前記第１の負荷トランジスタと前記第１のダミー負荷トランジスタ、前記第２の負荷トランジスタと前記第２のダミー負荷トランジスタ、前記第１の伝送トランジスタと前記第１のダミー伝送トランジスタ、前記第２の伝送トランジスタと前記第２のダミー伝送トランジスタはそれぞれ同じサイズのトランジスタで構成されていることを特徴とする請求項５に記載の半導体記憶装置。
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