JP2012123877A - 半導体記憶装置 - Google Patents

Abstract

【課題】電源電圧が低下した場合にも、データの読み出しを高速且つ正確に実行することを可能にした半導体記憶を提供する。
【解決手段】メモリセルは、ワード線とビット線の交差部に設けられ、ダミーセルは、ダミーワード線とダミービット線の交差部に設けられる。遅延回路は、ダミービット線に読み出された信号を遅延させてセンスアンプ活性化信号を生じさせる。センスアンプ回路は、センスアンプ活性化信号の変化に従い動作を開始しメモリセルからビット線に読み出された信号を検知・増幅する。遅延回路は、第１論理ゲート回路と第２論理ゲート回路とを交互に縦列接続して構成される。第１論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第１の遅延時間よりも、第２論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第２の遅延時間の方が長い。
【選択図】図１

Description

本明細書に記載の実施の形態は、半導体記憶装置に関する。

一般的な半導体記憶装置において、データ読み出しは、メモリセルの保持するデータに応じてビット線に現れた信号を、所定のタイミングでセンスアンプ回路で検知・増幅することにより行われている。従って、半導体記憶装置の動作速度を速くするには、メモリセルの選択からセンスアンプ活性化までの時間を短縮することが望まれる。

しかし、センスアンプ回路を早く活性化させ過ぎると、ビット線対に十分な電位差が現れる前にセンスアンプ回路の検知・増幅動作が開始されてしまい、誤読み出しが行われる可能性が高くなる。従って、誤読み出しが生じず、且つ動作速度を早めることができる最適なタイミングを設定することが必要である。

そこで、センスアンプの活性化信号を適正なタイミングで生成するための技術として、ダミーセルから読み出した信号を遅延回路で遅延させ、この遅延信号をセンスアンプ活性化信号としてセンスアンプに供給する半導体記憶装置が知られている。この装置は、所定のデータを固定的に保持しメモリセルアレイと同一又は類似の構造を有するダミーセルを有している。そして、このダミーセルに接続されたダミーワード線に対しロウアドレス信号を入力し、ダミーセルからダミービット線に読み出された信号を遅延回路にて遅延させてセンスアンプ活性化信号を生成し、このセンスアンプ活性化信号をセンスアンプに入力させるものである。

ところで、メモリセルの微細化の進展に伴い、半導体記憶装置の電源電圧も低下する傾向にある。電源電圧が低下すると、センスアンプ回路の感度は低下する一方で、読み出し動作時のビット線対の電圧の変化速度は小さくなる。このため、電源電圧が低下した場合、高速且つ正確にメモリセルの保持データを判定することが徐々に困難になる。

特開２００６−７３１６１号公報

本発明は、電源電圧が低下した場合にも、データの読み出しを高速且つ正確に実行することを可能にした半導体記憶を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、ワード線とビット線の交差部に設けられたメモリセルを配列してなるメモリセルアレイと、所定のデータを固定的に保持しダミーワード線とダミービット線の交差部に設けられたダミーセルとを備える。遅延回路は、前記ダミービット線に読み出された信号を遅延させてセンスアンプ活性化信号を生じさせる。センスアンプ回路は、前記センスアンプ活性化信号の変化に従い動作を開始し前記メモリセルから前記ビット線に読み出された信号を検知・増幅する。遅延回路は、第１論理ゲート回路と第２論理ゲート回路とを縦列接続して構成される。前記第１論理ゲート回路及び前記第２論理ゲート回路は、前記第１論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第１の遅延時間よりも、前記第２論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第２の遅延時間の方が長くなるように構成されている。

本発明の第１の実施の形態に係る半導体記憶装置の全体構成を示す回路図である。 図１の遅延回路１６の具体的な構成例を示す回路図である。 比較例に係る遅延回路の回路図である。 第１の実施の形態に係る半導体記憶装置の動作を示すグラフである。 第１の実施の形態に係る半導体記憶装置の効果を説明するグラフである。 第２の実施の形態に係る半導体記憶装置における遅延回路１６の具体的な構成例を示す回路図である。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。以下の実施の形態では、本発明をスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に適用した場合を例にとって説明する。しかし、本発明はこれに限定されるものではなく、ダミーセルを配列してなるダミー回路を利用可能な他の半導体記憶装置にも適用可能であることはいうまでもない。

まず、本発明の実施の形態に係る半導体記憶装置の全体構成を図１を参照して説明する。図１に示すように、本実施の形態の半導体記憶装置は、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ回路１３、制御回路１４、ダミーセルアレイ１５、遅延回路１６から大略構成されている。

メモリセルアレイ１１は、ビット線対ＢＬ、／ＢＬ、及びワード線ＷＬの交差部に複数のメモリセルＭＣをマトリクス状に配列して構成される。メモリセルＭＣは、例えば一対のインバータＩＮＶｔ、ＩＮＶｃを逆並列接続すると共に、その接続ノードとビット線対ＢＬ、／ＢＬとの間に選択トランジスタＳＴ１、ＳＴ２を備えたものとすることができる。

また、複数のワード線ＷＬのいずれかに選択的に選択信号を与えてメモリセルＭＣを選択するための構成として、ロウデコーダ１２が設けられている。また、選択されたメモリセルＭＣからビット線対ＢＬ、／ＢＬに読み出された信号を検知・増幅するためにセンスアンプ回路１３が設けられている。制御回路１４は、センスアンプ回路１３を含む装置全体の制御を担当する。

ダミーメモリセルアレイ１５は、ダミービット線ＤＢＬとダミーワード線ＤＷＬの交差部に複数のダミーセルＤＭＣを配置して構成される。ダミーセルＤＭＣは、所定のデータを固定的に保持しており、また、メモリセルＭＣと同一又は類似の構造を有している。ダミーワード線ＤＷＬが選択されると、ダミービット線ＤＢＬに保持データに応じた信号が現れる。遅延回路１６は、このダミービット線ＤＢＬの信号を遅延させ、このダミービット線ＤＢＬの信号の立ち下がりよりも所定期間遅れて立ち上がる遅延信号（センスアンプ活性化信号ＳＡＥ）を出力する。センスアンプ回路１３は、このセンスアンプ活性化信号ＳＡＥの論理の変化に基づいて活性化され動作を開始し、メモリセルＭＣからビット線ＢＬに読み出された信号を検知・増幅する。

次に、この遅延回路１６の具体的な構成の一例を、図２を参照して説明する。図２に示すように、遅延回路１６は、複数の論理ゲート回路Ｌ_１〜Ｌ_２ｎ＋１を縦列接続して構成される（ｎは整数）。なお、これら論理ゲート回路と並列に、遅延回路ＤとＮＡＮＤゲートＮＤｐも接続されている。この遅延回路ＤとＮＡＮＤゲートＮＤｐは、センスアンプ活性化信号ＳＡＥを所定期間だけ立ち上がるパルス波形とするために設けられている。

奇数段目の論理ゲート回路Ｌ_１、Ｌ_３、・・・Ｌ_２ｎ−３、Ｌ_２ｎ−１、Ｌ_２ｎ＋１は、いずれもインバータＩＮＶ（ＩＮＶ_１、ＩＮＶ_３、・・・ＩＮＶ_２ｎ−３、ＩＮＶ_２ｎ−１、ＩＮＶ_２ｎ＋１）である。一方、偶数段目の論理ゲート回路Ｌ_２、Ｌ_４、・・・Ｌ_２ｎ−２、Ｌ_２ｎは、いずれもＮＡＮＤゲートＮＤ（ＮＤ_２、ＮＤ_４、・・・ＮＤ_２ｎ−２、ＮＤ_２ｎ）である。この図１の半導体記憶装置では、読み出し動作時において、ダミービット線ＤＢＬの信号がまず”Ｈ”レベルから”Ｌ”レベルに立ち下がる。このとき、遅延回路１６内の奇数段目の論理ゲート回路では、その出力信号が逆に”Ｌ”レベルから”Ｈ”レベルに上昇する一方、遅延回路１６内の偶数段目の論理ゲート回路では、その出力信号が”Ｈ”レベルから”Ｌ”レベルに下降する。本実施の形態では、遅延回路１６への入力信号であるダミービット線ＤＢＬの信号が”Ｈ”から”Ｌ”レベルに下がるのに合わせて、その出力信号が”Ｈ”から”Ｌ”レベルに下がる論理ゲート回路（ここでは、遅延回路１６の偶数段目の論理ゲート回路）を、ＮＡＮＤゲートＮＤにより構成している。奇数段目の論理ゲート回路Ｌ_１、Ｌ_３、・・・Ｌ_２ｎ−３、Ｌ_２ｎ−１、Ｌ_２ｎ＋１の出力信号が”Ｈ”から”Ｌ”に切り替わるのに要する時間Ｔ１よりも、偶数段目の論理ゲート回路Ｌ_２、Ｌ_４、・・・Ｌ_２ｎ−２、Ｌ_２ｎの出力信号が”Ｈ”から”Ｌ”に切り替わるのに要する時間Ｔ２の方が長くなるよう、論理ゲート回路Ｌが構成されている。その一例として、上記のように、奇数段目の論理ゲート回路Ｌ_１、Ｌ_３、・・・Ｌ_２ｎ−３、Ｌ_２ｎ−１、Ｌ_２ｎ＋１はインバータＩＮＶとされ、偶数段目の論理ゲート回路Ｌ_２、Ｌ_４、・・・Ｌ_２ｎ−２、Ｌ_２ｎはＮＡＮＤゲートとされている。
ＮＡＮＤゲートＮＤは、図２に示すように、電源電圧端子と出力端子（ｆ）との間に並列接続されるＰＭＯＳトランジスタＭＰ１、ＭＰ２と、出力端子（ｆ）と接地端子との間に直列接続されるＮＭＯＳトランジスタＭＮ１、ＭＮ２を備えている。入力端子ＡはＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１のゲートに入力され、入力端子Ｂは、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ２のゲートに入力される。一方、インバータＩＮＶは、１つのＰＭＯＳトランジスタＭＰ１’と、１つのＮＭＯＳトランジスタＭＮ１’とを直列接続させて構成される（ＮＭＯＳトランジスタＭＮ１’は、出力端子と接地端子との間に接続されている）。すなわち、インバータＩＮＶは、その出力信号が”Ｌ”である場合に導通状態となるＮＭＯＳトランジスタの数が１個である一方、ＮＡＮＤゲートＮＤは、その出力信号が”Ｌ”である場合に導通状態となるＮＭＯＳトランジスタの数が２個（第２の数）であり、インバータＩＮＶのＮＭＯＳトランジスタの数（１個：第１の数）より多くされている。このため、ＮＡＮＤゲートＮＤは、その出力信号が”Ｈ”から”Ｌ”に切り替わるのに要する時間Ｔ２が、インバータＩＮＶの場合の時間Ｔ１に比べて長くなる。
ＮＡＮＤゲートＮＤの一の入力端子は、前段のインバータＩＮＶの出力端子と接続され、他方の入力端子は例えば電源電圧Ｖｄｄを固定的に与えられている。このため、ＮＡＮＤゲートＮＤはインバータとして機能する。

このように、第１の実施の形態では、インバータＩＮＶと、ＮＡＮＤゲートＮＤとを交互に縦列接続して遅延回路１６を構成している。前者が奇数段目にあり、後者が偶数段目とされている理由は、図１の遅延回路１６に入力されるダミービット線ＤＢＬの信号が、ダミーセルＤＭＣの読み出し動作開始後に”Ｈ”から”Ｌ”に下がる信号であるためである（詳しくは後述する）。これとは逆に、遅延回路１６に入力される信号が”Ｌ”から”Ｈ”に切り替わる信号である場合には、後者を奇数段目として、前者を偶数段目とすればよい。

次に、本実施の形態の比較例の遅延回路１６の具体的構成を図３を参照して説明する。この比較例では、図２と同様に、複数の論理ゲート回路Ｌ’_１〜Ｌ’_２ｎ＋１が縦列接続されている。ただし、それら複数の論理ゲート回路Ｌ’は、１つを除き全てインバータＩＮＶで構成されている。

図２の遅延回路１６は、図３の比較例の遅延回路１６に比べ、電源電圧が低くなった場合でも、センスアンプ活性化信号ＳＡＥを適切なタイミングで立ち上げることができセンスアンプ回路１３を適切なタイミングで活性化させることができる。

図４を参照して、本実施の形態の半導体記憶装置の動作を説明する。メモリセルＭＣからデータを読み出す場合、ビット線対ＢＬ、／ＢＬを例えば電源電圧Ｖｄｄまで充電した後、時刻ｔ１において選択メモリセルＭＣに接続されたワード線ＷＬの電位を”Ｌ”から”Ｈ”に立ち上げる。すると、選択メモリセルＭＣの保持データがビット線ＢＬ、／ＢＬに読み出され、ビット線対ＢＬ、／ＢＬ間の電位差が徐々に大きくなる。

一方、図示は省略しているが、ダミーワード線ＤＷＬの電位も、ワード線ＷＬの電位が”Ｌ”から”Ｈ”に上昇したのと略同一のタイミングにて、”Ｌ”から”Ｈ”に切り替わる。これにより、ダミービット線ＤＢＬの信号も”Ｈ”から”Ｌ”に切り替わり、この信号が遅延回路１６に供給される。遅延回路１６は、この信号を遅延させ、例えば時刻ｔ２においてセンスアンプ活性化信号ＳＡＥを”Ｌ”から”Ｈ”に立ち上げ、センスアンプ回路１３の動作を開始させる。遅延回路１６における遅延量Ｔｄ（ｔ２−ｔ１）は、ある電源電圧が与えられている場合に想定されるビット線対ＢＬ、／ＢＬ間の電位差Ｖｄｉｆｆを考慮して設定される。

ビット線対ＢＬ、／ＢＬ間の電位差がセンスアンプ回路１３で増幅が可能な大きさまで増加した時刻ｔ２において、センスアンプ活性化信号ＳＡＥを”Ｌ”から”Ｈ”に立ち上げる。これにより、選択メモリセルＭＣの保持データが読み出される。

ところで、ビット線対ＢＬ、／ＢＬの電位の変化の速さ（傾き）は、電源電圧Ｖｄｄが小さくなるに従って小さくなる。一方、遅延回路１６が出力するセンスアンプ活性化信号ＳＡＥの立ち上がりの時刻ｔ２も、電源電圧Ｖｄｄが低下するに従って遅くなる。しかし、全体としては、センスアンプ活性化信号ＳＡＥが”Ｌ”から”Ｈ”に立ち上がる時刻ｔ２におけるビット線対ＢＬ、／ＢＬ間の電位差Ｖｄｉｆｆは、電源電圧Ｖｄｄが低下するに従い低下する（図５参照）。この電位差Ｖｄｉｆｆが、センスアンプ回路１３で検知増幅動作を行うのに必要な最低限の電圧Ｖｄｉｆｆ＿ＳＰＥＣに近付くと、読み出しマージンが小さくなり、これを下回るとデータ読み出し動作が不可能になる。

比較例（図３）の遅延回路では、センスアンプ活性化信号ＳＡＥが”Ｌ”から”Ｈ”に立ち上がる時刻ｔ２におけるビット線対ＢＬ、／ＢＬ間の電位差Ｖｄｉｆｆ’は、電源電圧Ｖｄｄが小さくなるほど低下し、その低下の割合が大きい。一方、本実施の形態（図２）の遅延回路１６でも、センスアンプ活性化信号ＳＡＥが”Ｌ”から”Ｈ”に立ち上がる時刻ｔ２におけるビット線対ＢＬ、／ＢＬ間の電位差Ｖｄｉｆｆは、電源電圧Ｖｄｄが小さくなるほど低下するが、その低下の割合は、図３における電位差Ｖｄｉｆｆ’に比べ大幅に抑制されている。このため、図２の遅延回路１６によれば、相対的に低い電源電圧Ｖｄｄまで正確且つ高速な検知動作が可能になっている。

ここで、図２の遅延回路１６を用いた第１の実施の形態において、電位差Ｖｄｉｆｆの電源電圧Ｖｄｄに対する依存性が小さく、図３の遅延回路１６を用いた比較例において、電位差Ｖｄｉｆｆの依存性が大きい理由を説明する。
図２の遅延回路では、ダミービット線ＤＢＬが”Ｈ”から”Ｌ”に切り替わると、奇数段目のインバータＩＮＶ（ＩＮＶ_１、ＩＮＶ_３、・・・ＩＮＶ_２ｎ−３、ＩＮＶ_２ｎ−１、ＩＮＶ_２ｎ＋１）は、その内部のＰＭＯＳトランジスタが導通状態となり、ＮＭＯＳトランジスタは非導通状態となる。一方、偶数段目のＮＡＮＤゲートＮＤ（ＮＤ_２、ＮＤ_４、・・・ＮＤ_２ｎ−２、ＮＤ_２ｎ）は、その内部に直列接続された２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２（図２）が導通状態とされて出力端子（ｆ）の電圧を”Ｈ”（Ｖｄｄ）から”Ｌ”（接地電位Ｖｓｓ）に切り換える一方、２つのＰＭＯＳトランジスタＭＰ１、ＭＰ２が非導通状態になる。２つの直列接続されたＮＭＯＳトランジスタにより出力ノードが放電されるという意味において、メモリセルＭＣにおける放電動作と同様である（メモリセルＭＣでは、インバータＩＮＶｐ又はＩＮＶｃ内の１つのＮＭＯＳトランジスタと、選択トランジスタＳＴの２つのトランジスタにより、ビット線ＢＬ又は／ＢＬが放電される）。このように、図２の遅延回路１６では、偶数段目のＮＡＮＤゲートＮＤにおいて、メモリセルＭＣにおけるビット線ＢＬの放電動作と同様に、２つの直列接続されたＮＭＯＳトランジスタＭＮ１、ＭＮ２により、出力端子（ｆ）の放電動作が実行される。

一方、図３の遅延回路では、偶数段目のインバータＩＮＶ_２，ＩＮＶ_４、・・・での放電動作において、インバータＩＮＶ_２，_４・・・中の１つのＮＭＯＳトランジスタのみが、そのインバータの出力端子の放電動作に関与する。これは、メモリセルＭＣにおいては直列接続された２つのＮＭＯＳトランジスタから放電動作がなされるのと異なっている。このような違いのため、電源電圧Ｖｄｄの低下の影響の度合も、メモリセルＭＣと遅延回路１６とで異なってしまう。

このように、メモリセルＭＣにおいて放電動作に関与するＮＭＯＳトランジスタの数と、遅延回路１６において放電動作に関与するＮＭＯＳトランジスタの数とを合わせることにより（第１の実施の形態では、いずれも２個）、電源電圧Ｖｄｄの低下に対する影響度の差を、メモリセルＭＣと遅延回路１６とで小さくすることができる。図３の遅延回路１６では、両者の数が一致していないため、電源電圧Ｖｄｄの低下により電位差Ｖｄｉｆｆが大きく低下し、低い電源電圧での高速且つ正確な読み出し動作が困難になる。
なお、遅延回路１６中のＮＭＯＳトランジスタ、特にＮＡＮＤゲートＮＤ中のＮＭＯＳトランジスタＭＮ１、ＭＮ２へのチャネルインプランテーションは、メモリセルＭＣ中のＮＭＯＳトランジスタへのチャネルインプランテーションと一括で実行するのが好ましい。一括のチャネルインプランテーションを実行することで、両者のＮＭＯＳトランジスタの特性を揃えることができるからである。

［第２の実施の形態］
次に、本発明の第２の実施の形態を、図６を参照して説明する。装置の全体構成は、第１の実施の形態と同様であり、遅延回路１６の構成のみが第１の実施の形態と異なっている。この実施の形態では、遅延回路１６は図６に示すような構造を有している。
第１の実施の形態（図２）との違いは、偶数段目の論理ゲート回路Ｌ_２、Ｌ_４、・・・ｌ_２ｎ−２、Ｌ_２ｎもインバータであることである。ただし、そのインバータは、ＰＭＯＳトランジスタの数よりもＮＭＯＳトランジスタの数が多いＮＭＯＳ多段インバータＩＮＶＮ_２，ＩＮＶＮ_４・・・である。このため、第１の実施の形態と同様の効果を奏することができる。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態においては、論理ゲート回路Ｌ中で出力端子と接地端子との間に接続されるＮＭＯＳトランジスタの数を偶数段目と奇数段目とで異ならせることにより、各論理ゲート回路の出力信号が”Ｈ”から”Ｌ”に切り替わる遅延時間を調整している。しかし、本発明はこれに限定されるものではなく、例えばＮＭＯＳトランジスタの数は同じとしつつ、ＮＭＯＳトランジスタのゲート長やゲート幅を変化させるようにしても同様の効果を奏することができる。

１１・・・メモリセルアレイ、 １２・・・ロウデコーダ、 １３・・・センスアンプ回路、 １４・・・制御回路、 １５・・・ダミーセル、 １６・・・遅延回路、 ＭＣ・・・メモリセル、 ＤＭＣ・・・ダミーセル。

Claims (7)

1. ワード線とビット線の交差部に設けられたメモリセルを配列してなるメモリセルアレイと、
   所定のデータを固定的に保持しダミーワード線とダミービット線の交差部に設けられたダミーセルと、
   前記ダミービット線に読み出された信号を遅延させてセンスアンプ活性化信号を生じさせる遅延回路と、
   前記センスアンプ活性化信号の変化に従い動作を開始し前記メモリセルから前記ビット線に読み出された信号を検知・増幅するセンスアンプ回路と
   を備え、
   前記遅延回路は、第１論理ゲート回路と第２論理ゲート回路とを縦列接続して構成され、
   前記第１論理ゲート回路及び前記第２論理ゲート回路は、前記第１論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第１の遅延時間よりも、前記第２論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第２の遅延時間の方が長くなるように構成されている
   ことを特徴とする半導体記憶装置。
2. 前記第１論理ゲート回路は、その出力信号が前記第２の論理状態である場合に導通状態となるＮＭＯＳトランジスタの数が第１の数であり、
   前記第２論理ゲート回路は、その出力信号が第前記２の論理状態である場合に導通状態となるＮＭＯＳトランジスタの数が前記第１の数よりも大きい第２の数である
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１論理ゲート回路は、その出力端子と接地端子との間に接続される前記第１の数のＮＭＯＳトランジスタとを備えたインバータであり、
   前記第２論理ゲート回路は、その出力端子と接地端子との間に接続される前記第２の数のＮＭＯＳトランジスタとを含む論理ゲート回路であることを特徴とする請求項２記載の半導体記憶装置。
4. 前記第１論理ゲート回路は、その出力端子と接地端子との間に接続される前記第１の数のＮＭＯＳトランジスタを備えた第１のインバータであり、
   前記第２論理ゲート回路は、その出力端子と接地端子との間に直列接続される前記第２の数のＮＭＯＳトランジスタを含む第２のインバータである
   ことを特徴とする請求項２記載の半導体記憶装置。
5. 前記メモリセルを構成するトランジスタ、及び前記論理ゲート回路を構成するトランジスタは、いずれもチャネル部に同一のイオン注入を施されている請求項１に記載の半導体記憶装置。
6. 前記第１論理ゲート回路は、前記遅延回路への入力信号が前記第１の論理状態から前記第２の論理状態に切り替わるタイミングにおいて、その出力信号を前記第２論理状態から前記第１論理状態に切り替える回路であり、
   前記第２論理ゲート回路は、前記遅延回路への入力信号が前記第１の論理状態から前記第２の論理状態に切り替わるタイミングにおいて、その出力信号を前記第１論理状態から前記第２論理状態に切り替える回路である
   ことを特徴とする請求項１記載の半導体記憶装置。
7. 前記遅延回路は、その入力端子と出力端子との間に前記第１論理ゲート回路と前記第２の論理ゲート回路とを交互に縦列接続して構成される請求項１記載の半導体記憶装置。

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