TWI552297B - 半導體裝置及其製造方法 - Google Patents

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楊慶榮
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Description

半導體裝置及其製造方法
本發明係有關於一種半導體技術，特別是有關於一種具有封裝墊結構的半導體裝置及其製造方法。
自從發明積體電路(integrated circuit，IC)之後，由於不斷地改進各種電子部件(例如，電晶體、二極體、電阻、電容等)的集積密度，因此半導體產業經歷了快速的成長。集積密度的改進大多源自重複地降低最小特徵尺寸，以允許在一指定的面積內整合更多的部件。相較於先前的封裝技術，這些較小的電子部件也需要使用較少的面積進行較小的封裝。半導體裝置的某些較小類型的封裝包括四方形扁平封裝(quad flat pack，QFP)、針柵陣列(pin grid array，PGA)、球柵陣列(ball grid array，BGA)、覆晶封裝(flip chips，FC)、三維積體電路(three dimensional integrated circuits，3DIC)、晶圓級封裝(wafer level packages，WLP)、晶圓級晶片尺寸封裝(wafer-level chip scale packages，WLCSP)及堆疊封裝(package on package，PoP)裝置。
在典型的製造過程中，主動及被動裝置可形成於一基板內，且透過內連接結構(例如，形成於金屬化層上的金屬接觸窗及介電層)而連接。接觸墊形成於金屬化層上方，以 連接至封裝結構。重分佈層(redistribution layer，RDL)或後鈍化護層內連接結構(post-passivation interconnect，PPI)典型地用於扇出接觸墊的接線，接著形成連接至重分佈層的凸塊下金屬層(under bump metallurgy，UBM)及凸塊下金屬層上的焊球，以在晶片的接觸墊(例如，輸入/輸出墊)及基板或封裝結構的導線架(lead frame)之間建立電性接觸。
向上疊高之接觸墊(ground-up contact pad)可用於封裝(例如，覆晶封裝)。向上疊高之接觸墊不需要重分佈層，凸塊下金屬層及焊球可直接放置於向上疊高之接觸墊上，且向上疊高之接觸墊連接至晶片的複數金屬層內的金屬接觸窗。然而，傳統的向上疊高之接觸墊的內連接結構佔有金屬層的面積大，最終限制了金屬層上其他功能(例如，裝置佈線)可使用的面積。因此，需要能夠降低向上疊高之接觸墊下的金屬接觸窗佔有金屬層的面積且同時增加其他功能(例如，裝置佈線)可使用的面積的方法及裝置。
本發明實施例係提供一種半導體裝置，包括一底部金屬層，其包括一底部金屬接觸窗。一頂部金屬層位於底部金屬層上方，且包括一頂部金屬接觸窗。一接觸墊垂直地位於頂部金屬接觸窗上方。複數中間金屬層位於底部金屬層上方及頂部金屬層下方，其中中間金屬層的一指定的金屬層包括一金屬接觸窗，而位於指定的金屬層下方的一金屬層內具有一下金屬接觸窗，金屬接觸窗垂直地位於頂部金屬接觸窗下方、底部金屬接觸窗上方及下金屬接觸窗上方。
本發明實施例係提供一種半導體裝置的製造方法，包括形成具有一底部金屬接觸窗的一底部金屬層。在底部金屬層上方形成複數中間金屬層，其中中間金屬層的一指定的金屬層包括一金屬接觸窗，垂直地位於底部金屬接觸窗上方，且金屬接觸窗也垂直地位於一下金屬接觸窗上方，下金屬接觸窗位於指定的金屬層下方的一金屬層內。在中間金屬層上方形成一頂部金屬層，頂部金屬層包括一頂部金屬接觸窗，垂直地位於中間金屬層的指定的金屬層內的金屬接觸窗上方。形成一接觸墊，垂直地位於頂部金屬接觸窗上方。
本發明實施例係提供另一種半導體裝置，包括一底部金屬層，其包括一底部金屬接觸窗。複數中間金屬層位於底部金屬層上方，其中中間金屬層的每一指定的金屬層包括一金屬接觸窗，金屬接觸窗垂直地位於底部金屬接觸窗及一下金屬接觸窗上方，下金屬接觸窗位於指定的金屬層下方的一下金屬層內。一頂部金屬層位於中間金屬層上方，且包括一頂部金屬接觸窗，垂直地位於中間金屬層的每一金屬層內的金屬接觸窗上方。一接觸墊垂直地位於頂部金屬接觸窗上方。
100‧‧‧半導體裝置
101‧‧‧底部金屬層
103、105‧‧‧(中間)金屬層
107‧‧‧(頂部)金屬層
111‧‧‧內層介電層
113、115、117‧‧‧金屬層間介電層
201‧‧‧基板
203‧‧‧電晶體
205‧‧‧(淺溝槽)隔離區
207‧‧‧被動裝置
301‧‧‧(底部)金屬接觸窗
303、305‧‧‧(中間)金屬接觸窗
307‧‧‧(頂部)金屬接觸窗
311、313、315、317、331、333、335、337、351、353、355、357、631、633、635、637‧‧‧間隙/距離
401、403、405‧‧‧介層窗
501‧‧‧(向上疊高之)接觸墊
502‧‧‧鈍化護層
503‧‧‧凸塊下金屬層/墊
504‧‧‧高分子層/介電層
507‧‧‧焊球/凸塊
603、605、3011、3013、3031、3033、3051、3053、A、B‧‧‧金屬接觸窗
6051‧‧‧區域/投影圖像
第1圖係繪示出半導體裝置的向上疊高之接觸墊位於複數金屬接觸窗上的一實施例。
第2A至2E圖係繪示出在向上疊高之接觸墊下方形成複數金屬接觸窗的一實施例。
第3A至3E圖係繪示出在向上疊高之接觸墊下方形成複數 金屬接觸窗的各種實施例。
第4A至4C圖係繪示出在向上疊高之接觸墊下方形成複數金屬接觸窗的另一實施例。
以下詳細說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
本發明揭露一種具有金屬接觸窗位於向上疊高之接觸墊下方的半導體裝置及其製造方法。半導體裝置包括具有一底部金屬接觸窗的一底部金屬層、具有一頂部金屬接觸窗的一頂部金屬層及複數中間金屬層。中間金屬層的任何一指定的金屬層包括一金屬接觸窗，金屬接觸窗大致上垂直地位於頂部金屬接觸窗下方、底部金屬接觸窗上方以及指定的金屬層下方的任何金屬層內的一金屬接觸窗上方。金屬接觸窗可具有各種不同的形狀。底部金屬接觸窗及中間金屬層內的所有金屬接觸窗小於頂部金屬接觸窗，因此佔有的面積較小，進而為其他功能部件(例如，裝置佈線)節省更多面積。所形成的金屬接觸窗也可提供較低的金屬板電阻及降低的壓降，且具有提高的產率及可靠度。
可以理解的是，當一元件或膜層描述為“在”、“連接至”或“耦接至”另一元件或膜層時，可為直接形成在另一元件或膜層上，或是直接連接或耦接至另一元件或膜層，也可存在中間元件或中間膜層。相反地，當一元件或膜層描述為“直 接在”、“直接連接至”或“直接耦接至”另一元件或膜層時，則不存在中間元件或中間膜層。
可以理解的是，雖然用語“第一”、“第二”、“第三”等可用來描述各種元件、部件、區域、膜層及/或部份，但這些元件、部件、區域、膜層及/或部份不應限定於上述用語。這些用語僅用於區分一元件、部件、區域、膜層或部份與另一區域、膜層或部份。因此，以下所述的第一元件、部件、區域、膜層或部份也可稱為第二元件、部件、區域、膜層或部份，而未超出本發明概念的教示。
為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語等。可以理解的是，除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或特徵部件“下方”或“在...之下”的元件，將定位為位於其他元件或特徵部件“上方”。因此，範例的用語“下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
本發明說明書所使用的術語僅為了描述特定實施例，而並非用來限定本發明。除非本文清楚地說明，否則所使用的單數形式“一”及“該”也包括複數形式。可進一步地理解，本發明說明書所使用的用語“包括”及/或“具有”，具體描述出特徵、整體、步驟、操作方法、部件及/或元件的存在，但不排 除存在或增加一個或多個的其他特徵、整體、步驟、操作方法、部件、元件及/或其群組。
本說明書全文中所提及關於”一實施例”的意思是指有關於本實施例中所提及特定的特徵(feature)、結構、或特色係包含於本發明的至少一實施例中。因此，本說明書全文中各處所出現的”在一實施例中”用語所指的並不全然表示為相同的實施例。再者，特定的特徵、結構、或特色能以任何適當方式而與一或多個實施例作結合。可以理解的是以下的圖式並未依照比例繪示，而僅僅提供說明之用。
第1圖係繪示出半導體裝置100，其中半導體裝置100包括向上疊高之接觸墊501。半導體裝置100包括可具有主動及被動裝置(例如，電晶體203)的一基板201、可為淺溝槽隔離(shallow trench isolation，STI)區的一隔離區205及另一被動裝置207。一底部金屬層101透過一內層介電(inter-layer dielectric，ILD)層111而與基板201分隔。底部金屬層101包括複數底部金屬接觸窗301。頂部金屬層為本發明所屬技術領域中具有通常知識者習知的用語。金屬層107為一晶片的頂部金屬層，即，晶片內沒有其他的金屬層位於金屬層107上方。頂部金屬層107包括複數頂部金屬接觸窗307。金屬層103及105為位於底部金屬層101及頂部金屬層107之間的中間金屬層，其分別包括中間金屬接觸窗303及305。金屬接觸窗301、303、305及307可分別透過介層窗(via)401、403及405而連接。底部金屬層101、頂部金屬層107及中間金屬層103及105分別透過複數金屬層間介電(inter-metal dielectric，IMD)層113、115及117而分 隔。在一實施例中，可透過至少一內層介電層，將超過四層以上的金屬化層與基板201分隔，但金屬化層的實際數量係取決於半導體裝置100的設計。
接觸墊501可形成於頂部金屬層107的表面上，與頂部金屬接觸窗307接觸。鈍化護層502可形成於頂部金屬層107上，其具有一第一開口，以暴露出接觸墊501。一高分子層504可形成於鈍化護層502上方，其具有位於第一開口內的一第二開口，以暴露出接觸墊501。一凸塊下金屬層503可形成於高分子層504的第二開口內，且與接觸墊501接觸。再者，焊球507可放置於凸塊下金屬層503上，以將接觸墊501連接至其他封裝材料。
接觸墊501直接連接至凸塊下金屬層503，而無重分佈層，且接觸墊501進一步放置於複數金屬接觸窗301、303、305及307上。接觸墊501為所謂的“向上疊高之接觸墊”。向上疊高之接觸墊可用於封裝(例如，覆晶封裝)。然而，傳統的向上疊高之接觸墊具有位於其下方的金屬接觸窗，金屬接觸窗佔有金屬層的面積大，最終限制了金屬層上其他功能(例如，裝置佈線)可使用的面積。在第1圖的實施例中，向上疊高之接觸墊501具有佔有金屬層較小面積的複數金屬接觸窗301、303、305及307。以下將更詳細描述每個部件，且金屬接觸窗301、303、305及307的細節將繪示於第2A至2E圖、第3A至3E圖及第4A至4C圖中。
基板201可包括絕緣層上覆矽(silicon-on-insulator，SOI)基板的矽塊材、摻雜或非摻雜區或 主動層。一般而言，絕緣層上覆矽基板包括由半導體材料(例如，矽、鍺、矽鍺、絕緣層上覆矽、絕緣層上覆矽鍺(silicon germanium on insulator，SGOI)或其組合)所構成的膜層。也可使用其他基板，包括多層基板、漸變式(gradient)基板或混合定向(hybrid orientation)基板。
基板201可包括主動裝置(例如，電晶體203)，電晶體的複數汲極及源極區形成於基板內。淺溝槽隔離區205及其他被動裝置207也可形成於基板201內。本發明所屬技術領域中具有通常知識者可以理解，也可使用各種的其他裝置(例如，電晶體、電阻、電感及類似的裝置)，以得到所需的結構及功能需求的設計。基板201不需要包括所有不同類型的裝置，基板201可僅包括一種類型的裝置(例如，電晶體203)。可使用任何合適的方法，在基板201內或是表面上形成電晶體203、淺溝槽隔離區205及被動裝置207。
內層介電層111可形成於基板201上，覆蓋電晶體的閘極及其他裝置。內層介電層111可由一種或一種以上合適的介電材料(例如，氧化矽、氮化矽、低介電常數(k)材料(例如，碳摻雜氧化物)、極低介電常數材料(例如，多孔碳摻雜二氧化矽)、類似的材料或其組合)所構成。可透過化學氣相沉積(chemical vapor deposition，CVD)製程，形成內層介電層111，但也可使用任何合適的方法。
底部金屬層101可形成於內層介電層111上方，且包括複數底部金屬接觸窗301，底部金屬接觸窗301透過通過內層介電層111的介層窗而連接至裝置內的基板201。中間金屬層 103可形成於底部金屬層101上方，並透過金屬層間介電(inter-metal dielectric，IMD)層113與底部金屬層101分隔，且複數金屬接觸窗303可位於中間金屬層103內。由於金屬接觸窗303包含於中間金屬層內，因此可稱為中間金屬接觸窗。同樣地，包括中間金屬接觸窗305的額外的中間金屬層105及包括頂部金屬接觸窗307的頂部金屬層107可形成於中間金屬層103上方，並分別透過金屬層間介電層115及117而分隔。
位於各個金屬層101、103、105及107內的底部金屬接觸窗301、中間金屬接觸窗303及305以及頂部金屬接觸窗307透過複數介層窗401、403及405而連接。底部金屬接觸窗301、中間金屬接觸窗303及305以及頂部金屬接觸窗307可由鋁(Al)、銅(Cu)、鈦(Ti)或其他導電材料所構成。
金屬層101、103、105及107的數量、金屬層間介電層113、115及117的數量、介層窗401、403及405的數量以及金屬接觸窗301、303、305及307的數量，僅用於說明的目的，並不限定於此。也可有其他數量的膜層，且膜層的數量可多於或少於四層金屬層。可有不同於第1圖所示的金屬層間介電層及介層窗的數量。
可透過化學氣相沉積(CVD)製程或電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)製程，沉積每一膜層(例如，內層介電層111或金屬層間介電層113、115及117)。在本發明所屬技術領域中，金屬層間介電層113、115及117常作為用來形成金屬接觸窗及介層窗於其中的介電層。金屬層間介電層113、115及117的厚度大約為500Å至30000Å的範圍。可 使用鑲嵌製程或雙鑲嵌(dual damascene)製程，製作膜層的圖案。鑲嵌表示將一圖案化的膜層嵌入另一膜層內，使得兩個膜層的頂部表面為共平面。金屬層間介電層可沉積於基板上或另一金屬層的頂部上。沉積金屬層間介電層之後，可蝕刻金屬層間介電層，以形成凹陷的特徵圖樣(例如，溝槽或通孔)，且以導電材料填充，進而連接晶片的不同區域及容納導線。僅能製造出溝槽或通孔的鑲嵌製程稱為單鑲嵌製程，而能同時製造出溝槽及通孔的鑲嵌製程稱為雙鑲嵌製程。
一導電層可形成於頂部金屬層107內的頂部金屬接觸窗307的表面上，作為接觸墊501。接觸墊501可由鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、銀(Ag)或其他導電材料所構成。可使用電解電鍍製程、濺鍍製程、物理氣相沉積製程或無電鍍製程，沉積接觸墊501。接觸墊501的尺寸、形狀及位置僅用於說明目的，並不限定於此。接觸墊501的厚度可大約為0.5μm至4μm的範圍(例如，大約為1.45μm)。半導體裝置100可具有複數接觸墊，但並未繪示於圖式中。
為了結構支撐及物理隔離，鈍化護層502可形成頂部金屬層107上方。鈍化護層502可由氮化矽(SiN)、二氧化矽(SiO2)、氮氧化矽(SiON)或其他絕緣材料所構成。可透過使用罩幕定義光阻的蝕刻製程，去除一部分的鈍化護層502，形成鈍化護層502的開口，以暴露出接觸墊501。開口的尺寸、形狀及位置僅用於說明目的，並不限定於此。可透過化學氣相沉積(CVD)製程形成鈍化護層502，但也可使用任何合適的方法，且鈍化護層502的厚度可大約為0.5μm至5μm的範圍(例如，大約為 9.25KÅ)。
一介電層(例如，高分子層504)可形成於鈍化護層上方。介電層可由高分子(例如，環氧樹脂、聚酰亞胺、苯環丁烯(benzocyclobutene，BCB)，聚苯噁唑(polybenzoxazole，PBO)及類似的材料)所構成，但也可使用其他相對較軟、通常為有機的介電材料。介電層的形成方法包括旋轉塗佈或其他常用的方法。例如，高分子層504的厚度可大約為5μm至30μm的範圍。另外，介電層504可為氧化層或氮化層。可透過使用罩幕定義光阻的蝕刻製程，去除一部分的介電層504，形成介電層504的開口，以暴露出接觸墊501。
凸塊下金屬層503可與介電層504的開口內的接觸墊501形成電性接觸。凸塊下金屬層503可包括一導電材料層(例如，鈦層或鎳層)。凸塊下金屬層503也可包括多個子層，但並未繪示於圖式中。本發明所屬技術領域中具有通常知識者可以理解，許多合適的材料及膜層的配置(例如，鉻/鉻銅合金/銅/金的配置、鈦/鎢鈦/銅的配置、銅/鎳/金的配置或任何多個材料層(例如，鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎳(Ni)或銅(Cu))，可適用於形成凸塊下金屬層503。任何用於形成凸塊下金屬層503的適合的材料或材料層皆可涵蓋於本發明實施例的範圍內。形成凸塊下金屬層503的製程(例如，濺鍍製程或蒸鍍製程)，取決於所需的材料。凸塊下金屬層503的厚度可大約為0.01μm至10μm的範圍(例如，大約為5μm)。
焊球或凸塊507可放置於凸塊下金屬墊503上。在覆晶封裝技術或其他類型的IC封裝技術中，焊料凸塊廣泛地用 於形成電性內連接。可使用各種尺寸的焊球或凸塊。直徑大小大約為350μm至500μm範圍的焊球可稱為封裝凸塊，且用於將裝置連接至印刷電路板(printed circuit board，PCB)。直徑大小大約為50μm至150μm範圍的焊球可稱為覆晶凸塊，且用於將裝置連接至封裝基板。上述不同尺寸的焊球或凸塊僅作為說明的目的，並不限定於此。隨著特徵尺寸及封裝尺寸不斷地降低，焊球或凸塊的尺寸可能比上述的尺寸更小。另一方面，取決於特定的應用，焊球507也可具有較大的尺寸(例如，覆晶凸塊或封裝凸塊的尺寸)。另外，可在凸塊下金屬墊503上方放置連接器而非焊球，來形成電性連接。
焊球507可為包括導電焊料(例如，錫、鎳、金、銀、銅、鉍(Bi)及其合金或其他導電材料的組合)的焊球。舉例而言，焊球507可為銅/錫銀焊球。另外，也可使用銅凸塊取代焊球作為焊球507。
位於第1圖中的向上疊高之接觸墊501下方的金屬接觸窗301、303、305及307的細節將繪示於第2A至2E圖中。第2A至2C圖先描述及說明某些一般性用語，金屬接觸窗301、303、305及307的實施例則繪示於第2D圖的平面示意圖及第2E圖的剖面示意圖中。
如第2A圖的平面示意圖所示，當包含金屬接觸窗605的一金屬層位於包含另一金屬接觸窗603的另一金屬層上方，該金屬層內的金屬接觸窗605位於另一金屬層內的另一金屬接觸窗603上方。另外，金屬接觸窗605可為第1圖所示的接觸墊501，且金屬接觸窗603可為第1圖中的任何金屬接觸窗。
一金屬層位於另一金屬層的下方或上方係基於晶片的佈局膜層內的相對物理位置而言。舉例來說，如第1圖所示，金屬層107為頂部金屬層，即，晶片內沒有其他的金屬層位於金屬層107上方。頂部金屬層107位於所有其他金屬層101、103及105上方，而底部金屬層101位於所有其他金屬層103、105及107下方。中間金屬層105位於中間金屬層103上方。相同的概念，金屬接觸墊501位於所有金屬層上方。
若兩個金屬層之間沒有其他的金屬層，則兩個金屬層為相鄰的。舉例而言，如第1圖所示，中間金屬層103相鄰於中間金屬層105，也相鄰於底部金屬層101。對於兩個相鄰的金屬層來說，位於上方的金屬層可稱為位於下方的金屬層之下一個上層(next above layer)。舉例而言，金屬層105為金屬層103的下一個上層，且頂部金屬層107為金屬層105的下一個上層。同樣地，位於下方的金屬層可稱為位於上方的金屬層之下一個下層。舉例而言，金屬層103為金屬層105的下一個下層(next below layer)，且金屬層105為頂部金屬層107的下一個下層。
包含金屬接觸窗605的金屬層可為第1圖中的中間金屬層103或105的任何一指定的金屬層，或第1圖中的頂部金屬層107。包含金屬接觸窗603的金屬層可為位於包含金屬接觸窗605的指定的金屬層下方的任何膜層，例如第1圖中的中間金屬層103、中間金屬層105或底部金屬層101。舉例而言，當包含金屬接觸窗605的指定的金屬層為頂部金屬層107，則包含金屬接觸窗603的金屬層可為中間金屬層103、中間金屬層105或底部金屬層101的任一者。另外，當包含金屬接觸窗605的指定 的金屬層為中間金屬層105，則包含金屬接觸窗603的金屬層可為中間金屬層103或底部金屬層101。另一方面，當包含金屬接觸窗605的指定的金屬層為中間金屬層103，由於底部金屬層101為唯一位於中間金屬層103下方的金屬層，因此包含金屬接觸窗603的金屬層為底部金屬層101。
如第2A圖所示，區域6051為金屬接觸窗605投影至包含金屬接觸窗603的金屬層的投影圖像，有時也可稱為金屬接觸窗605在包含金屬接觸窗603的金屬層上的投影(projection)。若金屬接觸窗603全部或大致上位於投影圖像6051內，金屬接觸窗605大致上垂直地位於金屬接觸窗603上方。同樣地，若金屬接觸窗603全部或大致上位於投影圖像6051內，金屬接觸窗603大致上垂直地位於金屬接觸窗605下方。
兩個金屬接觸窗603及605可具有類似的形狀。舉例而言，第2A圖所示的兩個金屬接觸窗605及603為矩形。沿著矩形的四側，投影圖像6051的每一側與金屬接觸窗603的每一側之間分別具有一間隙631、633、635及637。第2A圖所示的間隙631、633、635及637皆大於零。當圍繞每一側的間隙631、633、635及637非零時，嚴格來說，金屬接觸窗603小於金屬接觸窗605，且金屬接觸窗605大於金屬接觸窗603。在平面示意圖中，金屬接觸窗603及605可具有其他形狀(例如，圓形、八邊形、正方形、具有兩個梯形位於相對兩端上的細長的六邊形、橢圓形或鑽石形)。
再者，金屬接觸窗605及603可具有不同的形狀。舉例而言，金屬接觸窗605可為矩形，金屬接觸窗603可為圓 形，如第2B圖所示。圍繞金屬接觸窗605的投影圖像6051的四側的間隙可定義為間隙631、633、635及637，如第2B圖所示。當圍繞每一側的間隙631、633、635及637非零時，嚴格來說，金屬接觸窗603小於金屬接觸窗605，且金屬接觸窗605大於金屬接觸窗603。
另一方面，當投影圖像6051的一邊緣與金屬接觸窗603的一對應邊緣之間的間隙大致上接近零時，嚴格來說，金屬接觸窗605不大於金屬接觸窗603。第2C圖係繪示出一範例，投影圖像6051的邊緣與金屬接觸窗603的邊緣之間的所有間隙皆接近零，在此範例中，金屬接觸窗603與金屬接觸窗605投影至包含金屬接觸窗603的金屬層的投影圖像大致上重疊，或簡單來說金屬接觸窗603與位於不同層的金屬接觸窗605大致上重疊，或是金屬接觸窗603及605大致上重疊於不同層。
以更普遍的方式來說，當金屬接觸窗605及603由任何凸面形狀所構成，且金屬接觸窗603位於金屬接觸窗605投影至包含金屬接觸窗603的金屬層的投影圖像6051內時，金屬接觸窗605大致上垂直地位於金屬接觸窗603上方。若沿著投影圖像6051的周長的每一點至金屬接觸窗603的周長的一對應點之間的距離非零時，嚴格來說，金屬接觸窗605大於金屬接觸窗603。
以第2A至2C圖為基礎，第2D至2E圖係繪示出第1圖中位於向上疊高之接觸墊501下方的金屬接觸窗301、303、305及307的實施例，以下將詳細說明。
第2D圖係繪示出接觸墊501、頂部金屬接觸窗 307、底部金屬接觸窗301及位於中間金屬層105及103內的中間金屬接觸窗305及303的平面示意圖。接觸墊501大致上垂直地位於頂部金屬接觸窗307及所有其他的金屬接觸窗305、303及301上方。頂部金屬接觸窗307大致上垂直地位於金屬接觸窗305、303及301上方，其中金屬接觸窗305可描述為大致上垂直地位於頂部金屬接觸窗307下方的下一個下金屬接觸窗。金屬接觸窗305大致上垂直地位於金屬接觸窗303及301上方，其中金屬接觸窗303為大致上垂直地位於金屬接觸窗305下方的下一個下金屬接觸窗。最後，金屬接觸窗303大致上垂直地位於底部金屬接觸窗301上方，且底部金屬接觸窗301也為大致上垂直地位於金屬接觸窗303下方的下一個下金屬接觸窗。一般而言，若金屬接觸窗A位於包含金屬接觸窗B的金屬層上方的一金屬層內，且金屬接觸窗A大致上垂直地位於金屬接觸窗B上方，則金屬接觸窗A具有大致上垂直地位於其下方的下一個下金屬接觸窗B。
以更普遍的方式來說，當複數中間金屬層位於底部金屬層101上方及頂部金屬層107下方，對於複數中間金屬層的任何指定的金屬層來說，位於指定的金屬層內的金屬接觸窗可稱為中間金屬接觸窗。舉例而言，如第1圖所示，若指定的金屬層為複數中間金屬層的金屬層105，位於指定的金屬層105內的金屬接觸窗為金屬接觸窗305。再者，位於複數中間金屬層的指定的金屬層內的金屬接觸窗大致上垂直地位於頂部金屬接觸窗下方及大致上垂直地位於底部金屬接觸窗上方。舉例而言，位於指定的金屬層105內的金屬接觸窗305大致上垂直地 位於頂部金屬接觸窗307下方及大致上垂直地位於底部金屬接觸窗301上方。此外，位於複數中間金屬層的指定的金屬層內的金屬接觸窗，大致上垂直地位於指定的金屬層下方的任何金屬層內的金屬接觸窗上方。舉例而言，位於指定的金屬層105內的金屬接觸窗305大致上垂直地位於指定的金屬層105下方的任何金屬層內的金屬接觸窗(即，金屬層103內的金屬接觸窗303)上方。
如第2D圖所示，頂部金屬接觸窗307大致上與接觸墊501投影至頂部金屬層上的投影圖像重疊。頂部金屬接觸窗307大致上與接觸墊501投影至頂部金屬層上的投影圖像重疊的好處在於，頂部金屬接觸窗307可提供接觸墊501強而有力的支撐，而不佔用太多面積。嚴格來說，若頂部金屬接觸窗307小於接觸墊501，則頂部金屬接觸窗307可能無法提供接觸墊501強而有力的支撐。再者，金屬接觸窗305、303及301皆大致上重疊於不同層。每一層的間隙(例如，圍繞中間金屬接觸窗305的間隙351、353、355及357、圍繞中間金屬接觸窗303的間隙331、333、335及337以及圍繞中間金屬接觸窗301的間隙311、313、315及317)分別為頂部金屬接觸窗307投影至對應的金屬層的投影圖像的間隙。以一對一的方式互相對應，因此所有間隙具有類似的數值。例如，間隙311、331及351具有類似的數值。
如第2D圖所示，金屬接觸窗307、305、303及301皆為矩形。矩形的金屬接觸窗305、303及301具有大致上類似的長度及寬度，其長度及寬度小於頂部金屬接觸窗307的長度 及寬度。舉例而言，頂部金屬接觸窗307可為矩形，其長度大約為30μm至200μm的範圍，且寬度大約為30μm至100μm的範圍，而其他金屬接觸窗305、303及301可為具有大致上類似的長度及寬度的矩形，其長度大約為20μm至190μm的範圍，且寬度大約為20μm至90μm的範圍。
第2E圖係繪示出第2D圖所示之金屬接觸窗301、303、305及307及接觸墊501的剖面示意圖，亦繪示出鈍化護層502及介電層504。頂部金屬接觸窗307與接觸墊501投影至頂部金屬接觸窗307的投影圖像大致上重疊。金屬接觸窗305、303及301大致上具有類似的長度，如第2D圖所示。距離351對應於第2D圖所示的間隙351，間隙351位於頂部金屬接觸窗307的投影圖像的一邊緣與金屬接觸窗305的一邊緣之間。同樣地，距離353對應於第2D圖中的另一間隙353。位於金屬接觸窗305兩側上的兩個距離351及353可具有類似的數值或可為不同的數值。其他距離331、333、311及313也具有類似的說明，且對應於第2D圖中的間隙331、333、311及313。
第3A至3E圖係繪示出在向上疊高之接觸墊501下方形成複數金屬接觸窗的各種額外的實施例。
第3A圖與第2E圖相同，為剖面示意圖。所有位於中間金屬層的中間金屬接觸窗305及303以及底部金屬接觸窗301為矩形，具有大致上類似的長度及寬度。再者，中間金屬接觸窗305及303以及金屬接觸窗301大致上重疊於不同層，且嚴格來說皆小於頂部金屬接觸窗307。
另外，如第3B圖所示，中間金屬接觸窗305與頂部 金屬接觸窗307大致上重疊於不同層，而中間金屬接觸窗303與底部金屬接觸窗301大致上重疊於不同層。
另外，如第3C圖所示，嚴格來說，頂部金屬接觸窗307大於大致上垂直地位於頂部金屬接觸窗307下方的下一個下金屬接觸窗305。嚴格來說，金屬接觸窗305大於大致上垂直地位於金屬接觸窗305下方的下一個下金屬接觸窗303。嚴格來說，金屬接觸窗303大於大致上垂直地位於金屬接觸窗303下方的下一個下金屬接觸窗301。一般而言，若有複數中間金屬層，對於複數中間金屬層的指定的金屬層而言，位於指定的金屬層內的金屬接觸窗嚴格來說大於大致上垂直地位於該金屬接觸窗下方的下一個下金屬接觸窗。
第3A至3C圖所示的金屬接觸窗307、305、303及301皆為矩形，但也可能為其他形狀的金屬接觸窗。如第3D圖所示，金屬接觸窗305、303及301為圓形，而頂部金屬接觸窗307及接觸墊501為矩形。頂部金屬接觸窗307及接觸墊501具有相同或類似的形狀可具有好處。再者，如第3E圖所示，金屬接觸窗303為矩形，且金屬接觸窗305及301為圓形。有許多其他方式可組合中間金屬接觸窗及底部金屬接觸窗的形狀。在第3D至3E圖中，嚴格來說，頂部金屬接觸窗307大於大致上垂直地位於頂部金屬接觸窗307下方的下一個下金屬接觸窗305。嚴格來說，金屬接觸窗305大於大致上垂直地位於金屬接觸窗305下方的下一個下金屬接觸窗303。嚴格來說，金屬接觸窗303大於大致上垂直地位於金屬接觸窗303下方的下一個下金屬接觸窗301。
第4A至4C圖係繪示出在向上疊高之接觸墊501下方形成複數金屬層101、103、105及107的另一實施例，其中一金屬層可包括多個金屬接觸窗。
第4A圖係繪示出複數金屬接觸窗3051及3053位於中間金屬層105內的一實施例。金屬接觸窗3051及3053皆大致上垂直地位於金屬接觸窗307下方，即，一膜層內的金屬接觸窗位於中間金屬層105上方。另外，可能有更多的金屬接觸窗位於一金屬層內，例如六個金屬接觸窗位於金屬層105及金屬層103內，如第4B圖的平面示意圖所示。
如第4A圖所示，位於金屬層105下方的任何金屬層，每一層也可有複數金屬接觸窗。舉例而言，兩個金屬接觸窗3031及3033位於金屬層105下方的中間金屬層103內，且兩個金屬接觸窗3011及3013位於底部金屬層101內。再者，金屬接觸窗3011大致上垂直地位於金屬接觸窗3031下方，金屬接觸窗3031進一步大致上垂直地位於金屬接觸窗3051下方。同樣地，金屬接觸窗3013大致上垂直地位於金屬接觸窗3033下方，金屬接觸窗3033進一步大致上垂直地位於金屬接觸窗3053下方。一般而言，位於金屬層105下方的任何金屬接觸窗大致上垂直地位於金屬層105的複數金屬接觸窗的其中一者下方。
第4A至4B圖所示的多個金屬接觸窗位於金屬層105、103及101內，大致上具有類似的尺寸且大致上與其他金屬接觸窗重疊於不同層。另外，位於一膜層內的多個金屬接觸窗可具有不同於位於不同膜層內的多個金屬接觸窗的尺寸。如第4C圖所示，中間金屬層105可僅包括一個金屬接觸窗305，大 致上垂直地位於頂部金屬接觸窗307下方。中間金屬層103可包括複數金屬接觸窗3031及3033，且底部金屬層101可包括複數底部金屬接觸窗3011及3013。底部金屬接觸窗3011大致上垂直地位於金屬接觸窗3031下方，且嚴格來說小於金屬接觸窗3031。底部金屬接觸窗3013大致上垂直地位於金屬接觸窗3033下方，且嚴格來說小於金屬接觸窗3033。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神及範圍內，當可作更動、替代與潤飾。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何本發明所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。
100‧‧‧半導體裝置
101‧‧‧底部金屬層
103、105‧‧‧(中間)金屬層
107‧‧‧(頂部)金屬層
111‧‧‧內層介電層
113、115、117‧‧‧金屬層間介電層
201‧‧‧基板
203‧‧‧電晶體
205‧‧‧(淺溝槽)隔離區
207‧‧‧被動裝置
301‧‧‧(底部)金屬接觸窗
303、305‧‧‧(中間)金屬接觸窗
307‧‧‧(頂部)金屬接觸窗
401、403、405‧‧‧介層窗
501‧‧‧(向上疊高之)接觸墊
502‧‧‧鈍化護層
503‧‧‧凸塊下金屬層/墊
504‧‧‧高分子層/介電層
507‧‧‧焊球/凸塊

Claims (10)

  1. 一種半導體裝置，包括：一底部金屬層，包括一底部金屬接觸窗及一第二底部金屬接觸窗；一頂部金屬層，位於該底部金屬層上方，且包括一頂部金屬接觸窗，其中該第二底部金屬接觸窗位於該頂部金屬接觸窗在該底部金屬層上的一投影圖像之外；一接觸墊，垂直地位於該頂部金屬接觸窗上方；以及複數中間金屬層，位於該底部金屬層上方及該頂部金屬層下方，其中該等中間金屬層的一指定的金屬層包括一金屬接觸窗，而位於該指定的金屬層下方的一金屬層內具有一下金屬接觸窗，該金屬接觸窗垂直地位於該頂部金屬接觸窗下方、該底部金屬接觸窗上方及該下金屬接觸窗上方，且其中該等中間金屬層內無金屬接觸窗投影至該第二底部金屬接觸窗上，且無金屬接觸窗投影至該第二底部金屬接觸窗與該投影圖像之間。
  2. 如申請範圍第1項所述之半導體裝置，其中該頂部金屬接觸窗與該接觸墊在該頂部金屬層上的一投影重疊，且其中一第一金屬接觸窗係選自由該底部金屬接觸窗、該頂部金屬接觸窗及該等中間金屬層的每一金屬層內的該金屬接觸窗所組成的群組中之一者，且具有一第一形狀，一第二金屬接觸窗係選自由該底部金屬接觸窗、該頂部金屬接觸窗及該等中間金屬層的每一金屬層內的該金屬接觸窗所組成的群組中之一者，且具有不同於該第一形狀的一第二形狀。
  3. 如申請範圍第1項所述之半導體裝置，其中該頂部金屬接觸窗為矩形，該底部金屬接觸窗及該等中間金屬層的每一金屬層內的該金屬接觸窗為具有類似而小於該頂部金屬接觸窗的長度及寬度的矩形，且其中該頂部金屬接觸窗大於垂直地位於該頂部金屬接觸窗下方的下一個金屬接觸窗，位於該等中間金屬層的該指定的金屬層內的一第一金屬接觸窗大於一第二金屬接觸窗，該第二金屬接觸窗位於該指定的金屬層下方的一下一個膜層內。
  4. 如申請範圍第1項所述之半導體裝置，其中一第一層係選自由該等中間金屬層及該底部金屬層所組成的群組中之一者，且該半導體裝置更包括由該第一層所構成的複數金屬接觸窗，該等金屬接觸窗垂直地位於該第一層上方的一膜層內的一金屬接觸窗下方，且該第一層下方的一指定的金屬層也包括複數金屬接觸窗，該第一層下方的每一金屬接觸窗垂直地位於由該第一層所構成的該等金屬接觸窗的其中一者下方，且其中該等中間金屬層的該指定的金屬層內的一第一金屬接觸窗大於一第二金屬接觸窗，該第二金屬接觸窗位於該指定的金屬層下方的一下一個膜層內。
  5. 如申請範圍第1項所述之半導體裝置，更包括：一介電層，位於一第一金屬層與鄰近於該第一金屬層的一第二金屬層之間；一鈍化護層，位於該頂部金屬層上方；一凸塊下金屬墊，位於該接觸墊上方，其中該凸塊下金屬墊由複數材料所構成，其分別選自由鈦、鉭、氮化鉭、鎳 及銅所組成的群組中之一者；以及一焊球，位於該凸塊下金屬墊上。
  6. 一種半導體裝置的製造方法，包括：形成具有一底部金屬接觸窗及一第二底部金屬接觸窗的一底部金屬層；在該底部金屬層上方形成複數中間金屬層，其中該等中間金屬層的一指定的金屬層包括一金屬接觸窗，垂直地位於該底部金屬接觸窗上方，且該金屬接觸窗也垂直地位於一下金屬接觸窗上方，該下金屬接觸窗位於該指定的金屬層下方的一金屬層內；在該等中間金屬層上方形成一頂部金屬層，該頂部金屬層包括一頂部金屬接觸窗，垂直地位於該等中間金屬層的該指定的金屬層內的該金屬接觸窗上方，其中該第二底部金屬接觸窗位於該頂部金屬接觸窗在該底部金屬層上的一投影圖像之外，且該等中間金屬層內無金屬接觸窗投影至該第二底部金屬接觸窗上，且無金屬接觸窗投影至該第二底部金屬接觸窗與該投影圖像之間；以及形成一接觸墊，垂直地位於該頂部金屬接觸窗上方。
  7. 如申請範圍第6項所述之半導體裝置的製造方法，更包括：在一第一金屬層與鄰近於該第一金屬層的一第二金屬層之間形成一介電層；在該頂部金屬層上方形成一鈍化護層，該鈍化護層具有一第一開口，以暴露出該接觸墊；在該鈍化護層上方形成一高分子層，該高分子層具有位於 該第一開口內的一第二開口，以暴露出該接觸墊；以及在該高分子層的該第二開口內的該接觸墊上方形成一凸塊下金屬墊。
  8. 一種半導體裝置，包括：一底部金屬層，包括一底部金屬接觸窗及一第二底部金屬接觸窗；複數中間金屬層，位於該底部金屬層上方，其中該等中間金屬層的每一指定的金屬層包括一金屬接觸窗，該金屬接觸窗垂直地位於該底部金屬接觸窗及一下金屬接觸窗上方，該下金屬接觸窗位於該指定的金屬層下方的一下金屬層內；一頂部金屬層，位於該等中間金屬層上方，且包括一頂部金屬接觸窗，垂直地位於該等中間金屬層的每一金屬層內的該金屬接觸窗上方，其中該第二底部金屬接觸窗位於該頂部金屬接觸窗在該底部金屬層上的一投影圖像之外，且該等中間金屬層內無金屬接觸窗投影至該第二底部金屬接觸窗上，且無金屬接觸窗投影至該第二底部金屬接觸窗與該投影圖像之間；以及一接觸墊，垂直地位於該頂部金屬接觸窗上方。
  9. 如申請範圍第8項所述之半導體裝置，其中該頂部金屬接觸窗與該接觸墊在該頂部金屬層上的一投影重疊，且其中一第一金屬接觸窗係選自由該底部金屬接觸窗、該頂部金屬接觸窗及該等中間金屬層的每一金屬層內的該金屬接觸窗所組成的群組中之一者，且具有一第一形狀，一第二金 屬接觸窗係選自由該底部金屬接觸窗、該頂部金屬接觸窗及該等中間金屬層的每一金屬層內的該金屬接觸窗所組成的群組中之一者，且具有不同於該第一形狀的一第二形狀。
  10. 如申請範圍第8項所述之半導體裝置，其中該頂部金屬接觸窗大於垂直地位於該頂部金屬接觸窗下方的一下一個金屬接觸窗，位於該等中間金屬層的該指定的金屬層內的一第一金屬接觸窗大於一第二金屬接觸窗，該第二金屬接觸窗位於該指定的金屬層下方的一下一個膜層內。
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283443B2 (en) * 2009-11-10 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package having integrated capacitor
US10833033B2 (en) * 2011-07-27 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Bump structure having a side recess and semiconductor structure including the same
WO2014071815A1 (zh) * 2012-11-08 2014-05-15 南通富士通微电子股份有限公司 半导体器件及其形成方法
CN102915986B (zh) 2012-11-08 2015-04-01 南通富士通微电子股份有限公司 芯片封装结构
US9379077B2 (en) 2012-11-08 2016-06-28 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for semiconductor device
US9773732B2 (en) 2013-03-06 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for packaging pad structure
US10292263B2 (en) * 2013-04-12 2019-05-14 The Board Of Trustees Of The University Of Illinois Biodegradable materials for multilayer transient printed circuit boards
EP2984910B1 (en) 2013-04-12 2020-01-01 The Board of Trustees of the University of Illionis Inorganic and organic transient electronic devices
US9368458B2 (en) 2013-07-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Die-on-interposer assembly with dam structure and method of manufacturing the same
US9472523B2 (en) 2014-01-14 2016-10-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9343385B2 (en) 2014-07-30 2016-05-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device comprising a chip substrate, a mold, and a buffer layer
US9793243B2 (en) * 2014-08-13 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
US9543259B2 (en) * 2014-10-01 2017-01-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with oval shaped conductor
EP3038150B1 (en) * 2014-12-23 2020-06-03 IMEC vzw Chip scale package with flexible interconnect
US9871013B2 (en) 2014-12-29 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Contact area design for solder bonding
US9502272B2 (en) 2014-12-29 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Devices and methods of packaging semiconductor devices
US9461106B1 (en) 2015-03-16 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor and method forming the same
US9773768B2 (en) 2015-10-09 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure of three-dimensional chip stacking
US9935047B2 (en) 2015-10-16 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures and methods forming the same
US9780046B2 (en) 2015-11-13 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Seal rings structures in semiconductor device interconnect layers and methods of forming the same
US9786617B2 (en) 2015-11-16 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacture thereof
US9627365B1 (en) 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
US9893028B2 (en) 2015-12-28 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bond structures and the methods of forming the same
US9576929B1 (en) 2015-12-30 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-strike process for bonding
US9831148B2 (en) 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10115686B2 (en) 2016-03-25 2018-10-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and fabricating method thereof
US9865566B1 (en) 2016-06-15 2018-01-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9953863B1 (en) 2016-10-07 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming an interconnect structure
US10276525B2 (en) 2016-11-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of fabricating the same
US10121743B2 (en) * 2017-03-29 2018-11-06 Qualcomm Incorporated Power distribution networks for a three-dimensional (3D) integrated circuit (IC) (3DIC)
US10861705B2 (en) 2017-08-31 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of line wiggling
US11177142B2 (en) 2017-11-30 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for dicing integrated fan-out packages without seal rings
US11024593B2 (en) 2018-09-28 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Metal bumps and method forming same
US11227836B2 (en) * 2018-10-23 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure for enhanced bondability
US11217538B2 (en) * 2018-11-30 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11670608B2 (en) 2019-09-27 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of metal pad corrosion due to exposure to halogen
US11024577B1 (en) * 2020-01-17 2021-06-01 International Business Machines Corporation Embedded anti-fuses for small scale applications
DE102020135088A1 (de) * 2020-03-27 2021-09-30 Samsung Electronics Co., Ltd. Halbleitervorrichtung
US20220020693A1 (en) * 2020-07-17 2022-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Eccentric Via Structures for Stress Reduction
US11862588B2 (en) 2021-01-14 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11515256B2 (en) 2021-01-27 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US11862599B2 (en) 2021-03-26 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding to alignment marks with dummy alignment marks
US11621248B2 (en) * 2021-03-31 2023-04-04 Taiwan Semiconductor Manufacturing Company Limited Bonded wafer device structure and methods for making the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020179991A1 (en) * 2001-05-18 2002-12-05 Stmicroelectronics S.A. Integrated circuit connecting pad
US20040031004A1 (en) * 2002-08-09 2004-02-12 Keiichi Yoshioka Semiconductor integrated circuit device and fabrication method thereof
US20050082577A1 (en) * 2003-10-15 2005-04-21 Takamasa Usui Semiconductor device using insulating film of low dielectric constant as interlayer insulating film
TW200705636A (en) * 2005-07-25 2007-02-01 Taiwan Semiconductor Mfg Co Ltd Dummy structures extending from seal ring into active circuit area of integrated circuit chip
TW200729439A (en) * 2006-01-27 2007-08-01 Taiwan Semiconductor Mfg Co Ltd Bond pad structure and method of forming the same
US20120178252A1 (en) * 2010-03-30 2012-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy Metal Design for Packaging Structures
US20130026622A1 (en) * 2011-07-29 2013-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures in semiconductor device and packaging assembly

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
JP2974022B1 (ja) * 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US6291331B1 (en) * 1999-10-04 2001-09-18 Taiwan Semiconductor Manufacturing Company Re-deposition high compressive stress PECVD oxide film after IMD CMP process to solve more than 5 metal stack via process IMD crack issue
US6455943B1 (en) * 2001-04-24 2002-09-24 United Microelectronics Corp. Bonding pad structure of semiconductor device having improved bondability
US6689680B2 (en) 2001-07-14 2004-02-10 Motorola, Inc. Semiconductor device and method of formation
JP2003289104A (ja) * 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置
US6909196B2 (en) * 2002-06-21 2005-06-21 Micron Technology, Inc. Method and structures for reduced parasitic capacitance in integrated circuit metallizations
US7023090B2 (en) * 2003-01-29 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad and via structure design
JP2005019452A (ja) * 2003-06-23 2005-01-20 Toshiba Corp 半導体装置
TWI249842B (en) * 2003-07-22 2006-02-21 Ali Corp Integrated circuit structure and design method
JP2005085939A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp 半導体装置およびその製造方法
US7081679B2 (en) * 2003-12-10 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for reinforcing a bond pad on a chip
US7218231B2 (en) 2004-07-29 2007-05-15 Omnicell, Inc. Method and apparatus for preparing an item with an RFID tag
JP2006202866A (ja) * 2005-01-19 2006-08-03 Nec Electronics Corp 半導体装置
DE102005009164B4 (de) 2005-02-25 2007-09-06 Infineon Technologies Ag Kontaktanschlussfläche mit Heizerstruktur und Verfahren zum Herstellen oder Betreiben derselben
JP2007087975A (ja) * 2005-09-16 2007-04-05 Ricoh Co Ltd 半導体装置
US7741716B1 (en) 2005-11-08 2010-06-22 Altera Corporation Integrated circuit bond pad structures
JP4995455B2 (ja) * 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
US8119115B2 (en) 2006-02-09 2012-02-21 Gojo Industries, Inc. Antiviral method
JP2007250965A (ja) * 2006-03-17 2007-09-27 Nec Electronics Corp 半導体集積回路装置
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
US7498680B2 (en) 2006-12-06 2009-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure
US7652379B2 (en) * 2007-07-23 2010-01-26 National Semiconductor Corporation Bond pad stacks for ESD under pad and active under pad bonding
JP5185014B2 (ja) * 2008-02-29 2013-04-17 富士フイルム株式会社 電磁波検出素子
US8581423B2 (en) * 2008-11-17 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Double solid metal pad with reduced area
US8748305B2 (en) 2009-11-17 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure for semiconductor devices
JP2012043977A (ja) * 2010-08-19 2012-03-01 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8624359B2 (en) * 2011-10-05 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package and method of manufacturing the same
US9082776B2 (en) * 2012-08-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having protective layer with curved surface and method of manufacturing same
US9773732B2 (en) * 2013-03-06 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for packaging pad structure
US9666550B2 (en) * 2014-12-16 2017-05-30 Tongfu Microelectronics Co., Ltd. Method and structure for wafer-level packaging

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020179991A1 (en) * 2001-05-18 2002-12-05 Stmicroelectronics S.A. Integrated circuit connecting pad
US20040031004A1 (en) * 2002-08-09 2004-02-12 Keiichi Yoshioka Semiconductor integrated circuit device and fabrication method thereof
US20050082577A1 (en) * 2003-10-15 2005-04-21 Takamasa Usui Semiconductor device using insulating film of low dielectric constant as interlayer insulating film
TW200705636A (en) * 2005-07-25 2007-02-01 Taiwan Semiconductor Mfg Co Ltd Dummy structures extending from seal ring into active circuit area of integrated circuit chip
TW200729439A (en) * 2006-01-27 2007-08-01 Taiwan Semiconductor Mfg Co Ltd Bond pad structure and method of forming the same
US20120178252A1 (en) * 2010-03-30 2012-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy Metal Design for Packaging Structures
US20130026622A1 (en) * 2011-07-29 2013-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures in semiconductor device and packaging assembly

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