JP2005019452A - 半導体装置 - Google Patents

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健 松永
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Abstract

【課題】ＥＳＤ 保護回路のサージ電流経路に使用される配線層に生じる熱を効率よく放熱でき、サージ電流経路に使用される配線層も保護する。
【解決手段】外部端子と内部回路との間の配線に接続され、外部端子に印加された過大な静電サージ入力から内部回路を保護する保護素子を有する入力保護回路と、入力保護回路に接続され、そのサージ電流経路に含まれる第１のメタル配線層２５と、第１のメタル配線層に連なり、熱伝導性が良好な材質の配線を用いてなる放熱器２０とを具備する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、外部からの過大な静電入力による放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ ；ＥＳＤ）から内部回路を保護するための静電保護回路（ＥＳＤ 保護回路）を有する半導体装置に係り、特にＥＳＤ 保護回路を形成する配線層に生じる熱を放散するための放熱構造に関する。
【０００２】
【従来の技術】
図１５は、従来の半導体装置に内蔵されたＥＳＤ 保護回路の一例を示す等価回路図であり、図１６はそれに用いられている保護素子の一例を示す断面図である。
【０００３】
図１５に示すＥＳＤ 保護回路は、保護素子９０としてＮ チャネルＭＯＳ トランジスタ（ＮＭＯＳＦＥＴ） のゲート・ソース同士を短絡接続したダイオードを用いている。この保護素子９０は、半導体チップ上の入力端子（ボンディングパッド）９１と内部回路（ｉｎｔｅｒｎａｌ Ｃｉｒｃｕｉｔ）との間の入力配線９２と接地ノードとの間に接続されている。
【０００４】
上記ＮＭＯＳＦＥＴ は、図１６に示すように、例えばｐ 型半導体基板１ の素子分離領域２ で分離された素子領域上に、ｎ 型拡散層からなるドレイン（Ｄｒａｉｎ） 領域３ とソース（Ｓｏｕｒｃｅ）領域４が形成され、ドレイン・ソース間のチャネル領域上にゲート（Ｇａｔｅ）絶縁膜５ を介してゲート電極６ が形成されている。基板１ 上には層間絶縁膜７ が形成され、ドレイン領域３ およびソース領域４ に対応してコンタクトホールが設けられてコンタクト（Ｃｏｎｔａｃｔ）８，９が埋め込まれており、このコンタクト８，９ は対応して第一層メタル（Ｃｕ，Ａｌなど） 配線からなるドレイン配線１０、ソース配線１１へ接続されている。なお、ドレイン領域３ とソース領域４ は、表面の一部にメタルシリサイド層１２が形成されており、このメタルシリサイド層１２にコンタクト８，９ がコンタクトしている。
【０００５】
ＥＳＤ 保護回路において過大な電圧入力による主な破壊箇所は、内部回路のＭＯＳＦＥＴのゲート／抵抗素子等の素子レベルであり、それを保護する保護素子９０の破壊は、ＥＳＤ 等による外部からの過大電圧入力により素子に過大電流が流れることで、発生するジュール（Ｊｏｕｌｅ） 熱による溶断と言われている。
【０００６】
保護素子９０を形成するＭＯＳＦＥＴ自身の過大電圧入力に対する耐性を向上する施策としては、ＭＯＳＦＥＴのゲート電極６ と平行方向のｎ 型拡散層（ドレイン・ソース領域３，４ ）の幅を広げることや、ゲート電極６ とｎ 型拡散層上のコンタクト８，９ との距離を大きくしてその間の抵抗値を上げる方法が使用されている。
【０００７】
一方、半導体装置の微細加工を要求する先端技術においては、配線幅の縮小化、配線遅延を低減し高性能化を達成するために配線膜厚の薄膜化、層間絶縁膜の低誘電率化がなされ、さらに、使用される配線層の多層化が行われるようになる。これにより、配線層の放熱効果が減少するおそれがあるので、ＥＳＤ 保護回路のサージ電流経路に使用される配線層に対する施策が必要になる。
【０００８】
しかし、従来は、ＥＳＤ 保護回路の過大電圧入力によるサージ電流の経路に使用される配線層に対する保護策としては、配線層の幅を広げることで過大電圧入力に対する耐性を持たしているだけであり、十分な施策が講じられていない。
【０００９】
ところで、ＥＳＤ 保護回路に対する過大電圧入力によってサージ電流経路の配線層に流れる過大電流は、エレクトロ・マイグレーション（ｅｌｅｃｔｒｏ ｍｉｇｒａｔｉｏｎ ；ＥＤ）により定められた許容電流密度の数十から数百倍の電流であり、これにより発生する発熱量は配線層を容易に溶断する熱量である。
【００１０】
図１７は、図１６中のメタル配線層（ドレイン配線１０）を半導体基板の拡散層に接続するコンタクト（ＣＳ）２２の規模（拡散層表面積に対するコンタクト面積の比率）をパラメータ（０．１ ％、１ ％、１０％）としてメタル配線層の電流量（Ｃｕｒｒｅｎｔ） と発熱温度増加量（Ｔｅｍｐｅｒａｔｕｒｅ ｉｎｃｒｅａｓｅ）の関係を示している。
【００１１】
この特性図から分かるように、コンタクトプラグ（ＣＳ）の規模を大きくする程、メタル配線層（ドレイン配線１０）の発熱がコンタクト（ＣＳ）２２を経由して半導体基板（Ｓｉ−Ｓｕｂ）に吸収され、メタル配線層Ｍ の発熱温度増加量が低下する。
【００１２】
なお、入力保護回路のＭＯＳ トランジスタのドレイン領域に接触する放熱器をタングステン膜等で形成し、ドレイン領域で発生するジュール熱の散逸を促進する技術が特許文献１に開示されている。
【００１３】
【特許文献１】
特開平５−３２８６号公報
【００１４】
【発明が解決しようとする課題】
上記したように従来のＥＳＤ 保護回路のサージ電流経路に使用される配線層の放熱対策としては、配線層に対して過大電圧入力に対する保護策が十分には施されていないという問題があった。
【００１５】
本発明は上記の問題点を解決すべくなされたもので、ＥＳＤ 保護回路のサージ電流経路に使用される配線層に生じる熱を効率よく放熱でき、サージ電流経路に使用される配線層も保護し得る半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、外部端子と内部回路との間の配線に接続され、外部端子に印加された過大な静電サージ入力から前記内部回路を保護する保護素子を有する入力保護回路と、前記入力保護回路に接続され、そのサージ電流経路に含まれる第１のメタル配線層と、前記第１のメタル配線層に連なり、熱伝導性が良好な材質の配線を用いてなる放熱器とを具備することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１８】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置に内蔵されたＥＳＤ 保護回路に用いられている保護素子の一例およびＥＳＤ 保護回路の配線に接続された放熱器の構造の一例を示す断面図である。
【００１９】
図１の構造は、ＥＳＤ 保護回路のサージ電流経路に使用される配線層に金属膜、合金膜からなる放熱器を接続したことを特徴とするものである。
【００２０】
本例では、ＥＳＤ 保護回路の保護素子としてＮＭＯＳＦＥＴ のゲート・ソース同士を短絡接続したダイオードを用いており、図１５に示したように半導体チップ上の入力端子（ボンディングパッド）と内部回路との間の入力配線と接地ノードとの間に保護素子が接続されている。
【００２１】
上記保護素子であるＮＭＯＳＦＥＴ は、図１６を参照して説明した構造と同様である。即ち、例えばｐ 型半導体基板１１の素子分離領域１２で分離された素子領域上に、ｎ型拡散層からなるドレイン（Ｄｒａｉｎ） 領域１３ とソース（Ｓｏｕｒｃｅ）領域１４が形成され、ドレイン・ソース間のチャネル領域上にゲート（Ｇａｔｅ）絶縁膜１５を介してゲート電極１６が形成されている。基板１１上には層間絶縁膜２４が形成され、ドレイン領域１３およびソース領域１４に対応してコンタクトホールが設けられてプラグ状のコンタクト（Ｃｏｎｔａｃｔ）２２，２３が埋め込まれており、このコンタクト（プラグ）２２，２３ は対応して第一層メタル（Ｃｕ，Ａｌなど） 配線からなるドレイン配線２５、ソース配線２６へ接続されている。なお、ドレイン領域１３とソース領域１４は、表面の一部にメタルシリサイド層１７が形成されており、このメタルシリサイド層１７にコンタクト２２，２３ がコンタクトしている。
【００２２】
上記ドレイン配線２５、ソース配線２６は、本例では、デュアルダマシンプロセスにより、層間絶縁膜２４中で前記コンタクトホールに連なるように形成された配線溝に埋め込まれているが、層間絶縁膜２４上に堆積形成されてもよい。
【００２３】
そして、ＥＳＤ 保護回路のサージ電流経路に使用される第一層メタル配線に接続された放熱器２０が設けられている。本例の放熱器２０は、ＥＳＤ 保護回路に流れるサージ電流によってジュール熱が発生する箇所（例えばドレイン配線２５）の上に上層配線構造の形成工程と同時に形成されている。
【００２４】
本例の放熱器２０の具体的な構造は、複数の層間絶縁膜２７に階層状に埋め込まれて形成された複数のメタル配線層２９、５０の各層間が複数のメタルコンタクト２８により多点で接続され、最上層のメタル配線層５０が入力パッド（ボンディングパッド）として露呈している。複数のメタル配線層２７の層数は、他の回路で使用される配線層に応じて決まる。
【００２５】
上記放熱器の形成工程は、まず、第一層メタル配線上に層間絶縁膜２７を堆積し、デュアルダマシンプロセスにより、層間絶縁膜２７に複数のメタルビア（Ｖｉａ） ２８と第二層メタル配線２９を埋め込む。以下、このような工程を所望の回数繰り返すことにより、階層状にメタル配線層２９を形成する。そして、最上層のメタル配線層５０の上にパッシベーション膜５１を堆積し、最上層のメタル配線層５０のボンディングパッドとして使用する部分の上のパッシベーション膜５１を除去する。
【００２６】
なお、上記したように放熱器２０を形成するメタル配線層２７、５０およびそれに連なる複数のビアメタル２８は、複数の階層構造を有するが、各層間の複数のビアメタル２８の数は、同じであってもよく、あるいは、階層構造の一部において他の部分とは異なってもよい。本例では、最上層の層間のビアメタル２８は、他の層間の複数のビアメタル２８よりも大きなサイズ、かつ、少数で形成されている。
【００２７】
上記した実施形態の放熱器は、放熱器２０を形成するメタル配線層２７、５０およびそれに連なる複数のビアメタル２８は、複数の階層構造からなり、ＥＳＤ 保護素子に接続されているドレイン配線２５上に接続されている。このように放熱器２０をボンディングパッドからＥＳＤ 保護素子までの電流経路に使用しており、サージ電流が放熱器２０自体に流れる。これにより、ボンディングパッドからＥＳＤ 保護素子までの配線に生じる熱を放熱器２０を通して半導体チップ外へ効率よく放熱することができ、サージ電流経路に使用される配線層を保護し、ＥＳＤ の耐性を向上させることができる。
【００２８】
図６は、図１に示した放熱器を備えたＥＳＤ 保護回路のメタル配線層に流れる電流密度（Ｃｕｒｒｅｎｔ ｄｅｎｓｉｔｙ） と多層配線層中の三層のメタル配線層Ｍ１，Ｍ２，Ｍ３に生じる発熱温度増加量（Ｔｅｍｐｅｒａｔｕｒｅ ｉｎｃｒｅａｓｅ）の関係を、最下層のメタル配線層Ｍ１のコンタクトプラグの規模をパラメータ（黒く塗りつぶした四角は１ ％、黒く塗りつぶした三角は１０％）として示す特性図である。この特性図から、図１に示した放熱器を備えたＥＳＤ 保護回路は、メタル配線層の発熱温度増加量が減少していることが分かる。
【００２９】
したがって、図１に示した放熱器を備えたＥＳＤ 保護回路は、ＥＳＤ 保護素子に接続されているメタル配線層にジュール熱が発生しても、メタル配線層の溶断破壊が起き難くなり、ＥＳＤ 入力に対する配線層の耐性が向上する効果が得られる。
【００３０】
また、ＥＳＤ 保護素子に接続されているメタル配線層の上方のスペースを有効に活用して、多層のメタル配線層およびそれに連なる複数のビアメタルからなる放熱器を配設しているので、半導体装置の製造時の工程数の増加や、ＥＳＤ 保護素子に接続されている配線の面積の拡大を招かなくて済む。
【００３１】
なお、上記した第１の実施形態では、放熱器２０の最上層のメタル配線層５０の一部をボンディングパッドとして露呈させたが、最上層のメタル配線層５０をボンディングパッドとして使用しない場合には、その上面全てを絶縁膜で覆う、つまり、放熱器全体を絶縁層中に埋め込むように変更しても放熱効果は得られる。
【００３２】
また、放熱器を形成するメタル配線層およびそれに連なる複数のビアメタルは、複数の階層構造に限らず、単層構造であってもよい。いずれの場合も、通常の多層配線構造を形成する工程と同時に、あるいは上記工程の一部に放熱器を形成する工程を組み込むことができる。
【００３３】
また、放熱器は、ＥＳＤ 保護回路のサージ電流経路に使用される配線層のどの部分に接続してもよく、上記実施形態のようなドレイン配線２５上だけでなくソース配線２６上にも設ければ、放熱効果がさらに高くなる。
【００３４】
また、放熱器は、ＥＳＤ 保護回路のサージ電流経路に使用される配線層の発熱を緩和するために、ジュール熱が発生するＥＳＤ 保護素子に連なる配線の直上に配置することが望ましい。しかし、放熱器の配置が他の配線の配置により制約を受ける場合には、他の配線の配置を避けるように、放熱器の構造や形状やビアメタルの数や位置を変更してもよい。
【００３５】
また、上記実施形態の放熱器に使用されるメタル配線層は、Ｃｕ／ＴａＮ、ＡｌＣｕ／Ｔｉ／ＴｉＮ 、Ｗ（Ｔｕｎｇｓｔｅｎ） 等の放熱性の高い金属膜、合金膜であることが望ましいが、放熱器自体に電流を流さない場合には、メタル以外の放熱性の高い材質を用いるように変更してもよい。
【００３６】
＜第２の実施形態＞
図２は、第２の実施形態に係る放熱器２０ａ の構造の一例を示す断面図である。
【００３７】
この放熱器２０ａ の構造は、図１を参照して前述した放熱器２０の構造と比べて、複数の階層構造の一部の層間の複数のビアメタル２８は、他の回路の配線６０の配置により制約を受ける部分のビアメタルが欠落している点が異なり、その他は同じであるので図１中と同一符号を付している。
【００３８】
これにより、ＥＳＤ 保護回路等を形成する配線層と放熱器２０ａ を支障なく共存させることができる。なお、上記放熱器２０ａ の構造は、他の回路の配線６０の配置により制約を受ける部分のビアメタルが欠落している層間の複数のビアメタル２８の数が他の層間の複数のビアメタル２８の数とは異なる。
【００３９】
＜第３の実施形態＞
図３は、本発明の半導体装置の第３の実施形態に内蔵されたＥＳＤ 保護回路に用いられている保護素子の一例および放熱器２０ｂ の構造の一例を示す断面図である。
【００４０】
この放熱器２０ｂ の構造は、図１を参照して前述した放熱器２０の構造と比べて、複数の階層構造の一部（例えばＥＳＤ 保護回路等を形成する他の配線層の配置により制約を受ける部分）はドレイン配線２５の上方からずれた位置に配設されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００４１】
これにより、ＥＳＤ 保護回路等を形成する配線層と放熱器２０ｂ を支障なく共存させることができる。
【００４２】
＜第４の実施形態＞
図４は、第４の実施形態に係る放熱器の構造の一例を示す断面図である。
【００４３】
図４に示す放熱器２０ｃ の構造は、保護素子のドレイン配線２５の下層側に形成されたポリシリコン配線層４１と、このポリシリコン配線層４１とドレイン配線２５との間の層間絶縁膜２４に埋め込まれ、ポリシリコン配線層４１にドレイン配線２５を接続する複数のビアメタル２８からなる。
【００４４】
この放熱器２０ｃ は、図１を参照して前述した放熱器２０のような階層構造ではなく、シンプルな構造であるので、製造工程が簡単である。また、図１を参照して前述したような放熱器の配置がＥＳＤ 保護回路等を形成する他の配線層の配置により制約を受ける場合に対応することが可能である。この放熱器２０ｃ は、図１を参照して前述したような放熱器２０と併設することも可能であり、この場合は放熱効果が向上する。
【００４５】
＜第５の実施形態＞
図５は、第５の実施形態に係る放熱器の構造の一例を示す断面図である。
【００４６】
図５に示す放熱器２０ｄ の構造は、保護素子のドレイン配線２５上の層間絶縁膜２７に形成された配線溝に埋め込まれたメタル配線層２９と、前記層間絶縁膜２７に埋め込まれ、ドレイン配線２５にメタル配線層２９を接続する複数のビアメタル２８からなり、メタル配線層２９の上面全てが絶縁膜５１で覆われている。
【００４７】
この放熱器２０ｄ は、図１を参照して前述した放熱器２０のような階層構造ではなく単層のシンプルな構造であるので、製造工程が簡単である。
【００４８】
なお、メタル配線層２９の一部をボンディングパッドとして使用する場合には、その上面の絶縁膜５１の一部を開口すればよい。
【００４９】
＜第６の実施形態＞
図１を参照して前述した第１の実施形態に係る放熱器２０の構造は、複数の階層構造の一部の層間（最上層の層間）のビアメタル２８として、他の層間の複数のビアメタル２８よりも大きなサイズで形成されている。
【００５０】
第６の実施形態に係る放熱器では、第１の実施形態に係る放熱器２０と比べて、複数の階層構造の一部の層間のビアメタル２８として、他の層間の複数のビアメタル２８よりもサイズが大きい（他の層間の複数のビアメタル２８のサイズの合計より大きい）単一のビアメタルからなる点が異なる。
【００５１】
このような放熱器の構造は、第１の実施形態に係る放熱器２０よりもメタル配線層の層間の接触面積を広くとることが可能になり、熱伝導性が向上し、放熱効果が向上する。
【００５２】
上記したような大きなサイズの単一のビアメタルは、図５を参照して前述した放熱器２０ｄ のような単層構造にも適用することが可能である。この場合には、単層のシンプルな構造であるので製造工程が簡単であり、放熱効果が高い。
【００５３】
＜第７の実施形態＞
図７は、第７の実施形態に係る放熱器の断面構造の一例を示しており、図７において二層配線層Ｍ１，Ｍ２ に分割して流れる電流量と各配線層Ｍ１，Ｍ２ の発熱温度増加量の関係（ＣＳの規模を０．１ ％に固定した場合）を図８に示す。
【００５４】
図７に示す放熱器は、図５に示した第５の実施形態に係る放熱器２０ｄ と比べて、上層配線層Ｍ２（メタル配線層２９）上の層間絶縁膜２７上に主成分がアルミニウム（Ａｌ）からなるパッド領域（例えばボンディングパッド７１）が配置されている点が異なり、その他の下層配線層Ｍ１（ドレイン配線２５）、コンタクト（ＣＳ）２２などは同じであるので同じ符号を付している。
【００５５】
上記ボンディングパッド７１は、Ａｌ配線が表面保護膜で覆われ、その一部が開口されることによってＡｌ配線の一部が露呈したものである。
【００５６】
図８に示す特性図において、Ａ１およびＡ２は、実施例においてＣＳの規模を０．１ ％に固定した場合の各配線層Ｍ１，Ｍ２ に対応する特性である。
【００５７】
また、特性Ａ１，Ａ２ と対比するために、上層配線層Ｍ２（メタル配線層２９）のみを追加した（ボンディングパッド７１が配置されていない）場合の各配線層Ｍ１，Ｍ２ に対応する特性Ｂ１，Ｂ２ と、ドレイン配線２５のみ設けた場合（上層配線層Ｍ２が配置されていない）の特性Ｃ１を示している。
【００５８】
この特性図から分かるように、上層配線層Ｍ２（メタル配線層２９）による放熱効果によって特性Ｂ１，Ｂ２ は特性Ｃ１よりも改善されており、さらに、ボンディングパッド７１による放熱効果によって特性Ａ１，Ａ２ は特性Ｂ１，Ｂ２ よりも改善されていることが分かる。
【００５９】
＜第８の実施形態＞
図９は、第８の実施形態に係る放熱器の断面構造の一例を示しており、図９において二層配線層Ｍ１，Ｍ２ に分割して流れる電流量（Ｃｕｒｒｅｎｔ） と各配線層Ｍ１，Ｍ２ の発熱温度増加量（Ｔｅｍｐｅｒａｔｕｒｅ ｉｎｃｒｅａｓｅ）の関係を図１０に示す。
【００６０】
図９に示す放熱器は、図７に示した第７の実施形態に係る放熱器と比べて、ボンディングパッド７１とメタル配線層２９とを接続するための複数のビアメタル（Ｐｒｅ ＴＶ）７２が層間絶縁膜２７に埋め込み形成されている点が異なり、その他は同じである。
【００６１】
図１０に示す特性図は、ボンディングパッド７１を上層配線層Ｍ２（メタル配線層２９）に接続するビアメタル（Ｐｒｅ ＴＶ）７２の規模（メタル配線層２９の表面積に対するＰｒｅ ＴＶ面積の比率）を１０％、ＣＳの規模を例えば０．１ ％に固定し、上層配線層Ｍ２（メタル配線層２９）を下層配線層Ｍ１（ドレイン配線２５）に接続するビアメタル（Ｖ２）２８の規模（ドレイン配線２５の表面積に対するＶ２面積の比率）をパラメータ（１％、５ ％）として各配線層Ｍ１，Ｍ２ の電流量と発熱温度増加量の関係を示している。
【００６２】
ここで、Ａ１およびＡ２は、実施例においてビアメタル（Ｖ２）２８の規模が１ ％の場合の各配線層Ｍ１，Ｍ２ に対応する特性である。Ａ３およびＡ４は、実施例においてビアメタル（Ｖ２）２８の規模が５ ％の場合の各配線層Ｍ１，Ｍ２ に対応する特性である。
【００６３】
また、特性Ａ１，Ａ２，Ａ３，Ａ４ と対比するために、ビアメタル（Ｖ２）２８が埋め込み形成されていない場合（Ｖ２の規模が０ ％）の各配線層Ｍ１，Ｍ２ に対応する特性Ｂ１，Ｂ２ を示している。
【００６４】
この特性図から、上層配線層Ｍ２（メタル配線層２９）は下層配線層Ｍ１（ドレイン配線２５）よりも放熱効果が高いので発熱温度増加量が低くなり、ビアメタル（Ｖ２）２８の規模を大きくする程、上層配線層Ｍ２（メタル配線層２９）の発熱が下層配線層Ｍ１（ドレイン配線２５）とコンタクト（ＣＳ）２２を経由して半導体基板に吸収され、各配線層Ｍ１，Ｍ２ の発熱温度増加量が低下することが分かる。
【００６５】
＜第９の実施形態＞
図１１は、第９の実施形態に係る放熱器の断面構造の一例を示しており、図１１における二層配線層Ｍ１，Ｍ２ 中の下層配線層Ｍ１（ドレイン配線２５）に流れる電流量（Ｃｕｒｒｅｎｔ） と各配線層Ｍ１，Ｍ２ の発熱温度増加量（Ｔｅｍｐｅｒａｔｕｒｅ ｉｎｃｒｅａｓｅ）の関係（ＣＳの規模を０．１ ％に固定した場合）を図１２に示す。
【００６６】
図１１中に示す放熱器は、図５に示した第５の実施形態に係る放熱器２０ｄ と比べて、上層配線層Ｍ２（メタル配線層２９）をドレイン配線２５に接続するビアメタル２８が省略され、上層配線層Ｍ２が電気的に浮遊状態（ダミー配線層）である点と、メタル配線層２９上の層間絶縁膜２７上に主成分がＡｌからなるボンディングパッド７１が配置されている点が異なり、その他は同じである。
【００６７】
図１２中に示す特性図において、Ａ１およびＡ２は、実施例においてＣＳの規模を０．１ ％に固定した場合の各配線層Ｍ１，Ｍ２ に対応する特性である。
【００６８】
また、特性Ａ１，Ａ２ と対比するために、上層配線層Ｍ２（メタル配線層２９）のみを追加した（ボンディングパッド７１が配置されていない）場合の各配線層Ｍ１，Ｍ２ に対応する特性Ｂ１，Ｂ２ と、ドレイン配線２５のみ設けた場合（上層配線層Ｍ２が配置されていない）の特性Ｃ１を示している。
【００６９】
この特性図から分かるように、ダミー配線層である上層配線層Ｍ２（メタル配線層２９）は下層配線層Ｍ１（ドレイン配線２５）よりも発熱温度増加量が低く、特性Ｂ１，Ｂ２ は、上層配線層Ｍ２による放熱効果によって特性Ｃ１よりも改善されており、特性Ａ１，Ａ２ は、ボンディングパッド７１による放熱効果によって特性Ｂ１，Ｂ２ よりも改善されていることが分かる。
【００７０】
＜第１０の実施形態＞
図１３は、第１０の実施形態に係る放熱器の断面構造の一例を示しており、図１３における二層配線層Ｍ１，Ｍ２ 中の下層配線層Ｍ１（ドレイン配線２５）に流れる電流量（Ｃｕｒｒｅｎｔ） と各配線層Ｍ１，Ｍ２ の発熱温度増加量（Ｔｅｍｐｅｒａｔｕｒｅ ｉｎｃｒｅａｓｅ）の関係を図１４に示す。
【００７１】
図１３に示す放熱器は、図１１に示した第９の実施形態に係る放熱器と比べて、ボンディングパッド７１とメタル配線層２９とを接続するための複数のビアメタル（Ｐｒｅ ＴＶ）７２が層間絶縁膜７３に埋め込み形成されている点が異なり、その他は同じである。
【００７２】
図１４に示す特性図は、ＣＳの規模を０．１ ％に固定し、ボンディングパッド７１を上層配線層Ｍ２（メタル配線層２９）に接続するビアメタル（Ｐｒｅ ＴＶ）７２の規模（メタル配線層２９の表面積に対するＰｒｅ ＴＶ面積の比率）をパラメータ（１ ％、１０％）として各配線層Ｍ１，Ｍ２ の電流量と発熱温度増加量の関係を示している。
【００７３】
ここで、Ａ１およびＡ２は、実施例においてＰｒｅ ＴＶの規模が１ ％の場合の各配線層Ｍ１，Ｍ２ に対応する特性である。Ａ３およびＡ４は、実施例においてＰｒｅ ＴＶの規模が１０％の場合の各配線層Ｍ１，Ｍ２ に対応する特性である。
【００７４】
また、特性Ａ１，Ａ２，Ａ３，Ａ４ と対比するために、ビアメタル（Ｐｒｅ ＴＶ）７２が埋め込み形成されていない場合（Ｐｒｅ ＴＶの規模が０ ％）の各配線層Ｍ１，Ｍ２ に対応する特性Ｂ１，Ｂ２ を示している。
【００７５】
この特性図から、ダミー配線層である上層配線層Ｍ２（メタル配線層２９）は下層配線層Ｍ１（ドレイン配線２５）よりも発熱温度増加量が低く、ビアメタル（Ｐｒｅ ＴＶ）７２の規模を大きくする程、上層配線層Ｍ２（メタル配線層２９）の発熱がビアメタル（Ｐｒｅ ＴＶ）７２とボンディングパッド７１を経由して放熱され、各配線層Ｍ１，Ｍ２ の発熱温度増加量が低下することが分かる。
【００７６】
尚、本発明は上記した実施例に限定されるものでは無く、その要旨を逸脱しない範囲で様々に変更して実施することができる。
【００７７】
【発明の効果】
上述したように本発明の半導体装置によれば、ＥＳＤ 保護回路のサージ電流経路に使用される配線層に生じる熱を効率よく放熱でき、サージ電流経路に使用される配線層も保護することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置に内蔵されたＥＳＤ 保護回路に用いられている保護素子の一例およびＥＳＤ 保護回路の配線に接続された放熱器の構造の一例を示す断面図。
【図２】第２の実施形態に係る放熱器の構造の一例を示す断面図。
【図３】第３の実施形態に係る放熱器の構造の一例を示す断面図。
【図４】第４の実施形態に係る放熱器の構造の一例を示す断面図。
【図５】第５の実施形態に係る放熱器の構造の一例を示す断面図。
【図６】図１に示した放熱器を備えたＥＳＤ 保護回路のメタル配線層に流れる電流密度と多層メタル配線層中の三層のメタル配線層Ｍ１，Ｍ２，Ｍ３に生じる発熱温度増加量の関係をコンタクトプラグの規模をパラメータとして示す特性図。
【図７】第７の実施形態に係る放熱器の構造の一例を示す断面図。
【図８】図７において二層配線層Ｍ１，Ｍ２ に分割して流れる電流量と各配線層Ｍ１，Ｍ２ の発熱温度増加量の関係を示す特性図。
【図９】第８の実施形態に係る放熱器の構造の一例を示す断面図。
【図１０】図９において二層配線層Ｍ１，Ｍ２ に分割して流れる電流量と各配線層Ｍ１，Ｍ２ の発熱温度増加量の関係を示す特性図。
【図１１】第９の実施形態に係る放熱器の構造の一例を示す断面図。
【図１２】図１１において二層配線層Ｍ１，Ｍ２ 中の下層配線層Ｍ１に流れる電流量と各配線層Ｍ１，Ｍ２ の発熱温度増加量の関係を示す特性図。
【図１３】第１０の実施形態に係る放熱器の構造の一例を示す断面図。
【図１４】図１３において二層配線層Ｍ１，Ｍ２ 中の下層配線層Ｍ１に流れる電流量と各配線層Ｍ１，Ｍ２ の発熱温度増加量の関係を示す特性図。
【図１５】従来の半導体装置に内蔵されたＥＳＤ 保護回路の一例を示す等価回路図。
【図１６】図１５のＥＳＤ 保護回路に用いられている保護素子の一例を示す断面図。
【図１７】図１６中のメタル配線層を半導体基板の拡散層に接続するコンタクトプラグの規模をパラメータとしてメタル配線層の電流と発熱温度増加量の関係を示す特性図。
【符号の説明】
２０…放熱器、２２…ドレインコンタクト、２５…ドレイン配線、２７…複数の層間絶縁膜、２８…メタルコンタクト、２９…複数のメタル配線層、５１…最上層のメタル配線層（一部はボンディングパッド）。

Claims (15)

  1. 外部端子と内部回路との間の配線に接続され、外部端子に印加された過大な静電サージ入力から前記内部回路を保護する保護素子を有する入力保護回路と、
    前記入力保護回路に接続され、そのサージ電流経路に含まれる第１のメタル配線層と、
    前記第１のメタル配線層に連なり、熱伝導性が良好な材質の配線を用いてなる放熱器
    とを具備することを特徴とする半導体装置。
  2. 前記放熱器は、
    前記第１のメタル配線層上にそれぞれ層間絶縁膜を介して複数の階層構造を持つように形成された第２のメタル配線層と、
    前記複数の層間絶縁膜にそれぞれ埋め込まれて複数の階層構造を持ち、下層のメタル配線層に上層のメタル配線層を接続する複数のビアメタル
    とを具備することを特徴とする請求項１記載の半導体装置。
  3. 前記複数の階層構造を持つ第２のメタル配線層およびそれに連なる複数のビアメタルは、複数の階層構造の一部分の層間の複数のビアメタルの数が残りの層間の複数のビアメタルの数とは異なることを特徴とする請求項２記載の半導体装置。
  4. 前記複数の階層構造を持つ第２のメタル配線層およびそれに連なる複数のビアメタルは、他の配線の配置を避けて配置されていることを特徴とする請求項３記載の半導体装置。
  5. 前記複数の階層構造の一部分の層間の複数のビアメタルは、複数の階層構造の一部が前記第１のメタル配線層の上方からずれた位置に配設されていることを特徴とする請求項３または４記載の半導体装置。
  6. 前記放熱器は、
    前記第１のメタル配線層上に層間絶縁膜を介して形成された第２のメタル配線層と、
    前記層間絶縁膜に埋め込まれて前記第１のメタル配線層に第２のメタル配線層を接続する複数のビアメタル
    とを具備することを特徴とする請求項１記載の半導体装置。
  7. 前記放熱器は、
    前記第１のメタル配線層上にそれぞれ層間絶縁膜を介して複数の階層構造を持つように形成された第２のメタル配線層と、
    前記複数の層間絶縁膜にそれぞれ埋め込まれ、前記第１のメタル配線層に第２のメタル配線層を接続するビアメタル
    とからなり、前記複数の層間絶縁膜のうちで少なくとも一つの層間絶縁膜に形成されるビアメタルは、他の多層配線構造におけるビアメタルよりもサイズが大きい単一のビアメタルであることを特徴とする請求項１記載の半導体装置。
  8. 前記放熱器は、
    前記第１のメタル配線層上に層間絶縁膜を介して形成された第２のメタル配線層と、
    前記層間絶縁膜に埋め込まれて前記第１のメタル配線層に第２のメタル配線層を接続するビアメタル
    とからなり、前記ビアメタルは、他の多層配線構造におけるビアメタルよりもサイズが大きい単一のビアメタルであることを特徴とする請求項１記載の半導体装置。
  9. 前記放熱器は、絶縁層中に埋め込まれていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記放熱器は、最上層のメタル配線層が表面保護膜で覆われており、前記最上層のメタル配線層のうちの入力パッド領域に対応して前記表面保護膜が開口されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  11. 前記第１のメタル配線層は、コンタクトによって半導体基板の拡散層に接続されていることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 外部端子と内部回路との間の配線に接続され、外部端子に印加された過大な静電サージ入力から前記内部回路を保護する保護素子を有する入力保護回路と、
    前記入力保護回路のサージ電流経路に含まれ、コンタクトによって半導体基板の拡散層に接続されている第１のメタル配線層と、
    前記第１のメタル配線層上に層間絶縁膜を介して形成され、熱伝導性が良好な材質の配線を用いてなる放熱器
    とを具備することを特徴とする半導体装置。
  13. 前記放熱器は、
    前記第１のメタル配線層上に第１の層間絶縁膜を介して形成された少なくとも一層の第２のメタル配線層を具備することを特徴とする請求項１２記載の半導体装置。
  14. 前記第２のメタル配線層上に第２の層間絶縁膜を介して形成され、パッド領域に対応して開口される表面保護膜で覆われた最上層のメタル配線層
    をさらに具備することを特徴とする請求項１３記載の半導体装置。
  15. 前記第２の層間絶縁膜に埋め込まれ、前記第２のメタル配線層に前記最上層のメタル配線層を接続するビアメタルをさらに具備することを特徴とする請求項１４記載の半導体装置。
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US11/730,948 US7495288B2 (en) 2003-06-23 2007-04-05 Semiconductor apparatus including a radiator for diffusing the heat generated therein
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250965A (ja) * 2006-03-17 2007-09-27 Nec Electronics Corp 半導体集積回路装置
JP2007266450A (ja) * 2006-03-29 2007-10-11 Nec Electronics Corp 半導体装置
US7622792B2 (en) 2005-12-08 2009-11-24 Panasonic Corporation Semiconductor device and method of manufacturing the same
WO2012121255A1 (ja) * 2011-03-09 2012-09-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2013120797A (ja) * 2011-12-06 2013-06-17 Toshiba Corp 半導体装置
JP2017191840A (ja) * 2016-04-12 2017-10-19 ローム株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050191788A1 (en) * 2001-02-15 2005-09-01 Integral Technologies, Inc. Low cost magnetic brakes and motion control devices manufactured from conductive loaded resin-based materials
JP4445189B2 (ja) 2002-08-29 2010-04-07 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2005019452A (ja) * 2003-06-23 2005-01-20 Toshiba Corp 半導体装置
US7038280B2 (en) * 2003-10-28 2006-05-02 Analog Devices, Inc. Integrated circuit bond pad structures and methods of making
KR100558046B1 (ko) * 2004-12-28 2006-03-07 주식회사 하이닉스반도체 온도에 둔감한 포화전류를 갖는 모스트랜지스터 및 그를이용한 정전압 발생기
DE102005013478A1 (de) * 2005-03-23 2006-10-05 Infineon Technologies Ag Verfahren und ESD-Schutzvorrichtung zum verbesserten ESD-Schutz einer Halbleiterschaltung sowie entsprechende Halbleiterschaltung
US20060244156A1 (en) * 2005-04-18 2006-11-02 Tao Cheng Bond pad structures and semiconductor devices using the same
JP2007042817A (ja) * 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
DE102005042706B4 (de) * 2005-09-01 2008-08-14 Atmel Germany Gmbh Halbleiter-Chip zur Erzeugung einer steuerbaren Frequenz
US8836146B2 (en) * 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
US9305859B2 (en) * 2006-05-02 2016-04-05 Advanced Analogic Technologies Incorporated Integrated circuit die with low thermal resistance
US7749778B2 (en) * 2007-01-03 2010-07-06 International Business Machines Corporation Addressable hierarchical metal wire test methodology
US20080174923A1 (en) * 2007-01-22 2008-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection scheme for semiconductor devices having dummy pads
JP5165967B2 (ja) * 2007-08-22 2013-03-21 セイコーインスツル株式会社 半導体装置
JP5226260B2 (ja) * 2007-08-23 2013-07-03 セイコーインスツル株式会社 半導体装置
US7786584B2 (en) * 2007-11-26 2010-08-31 Infineon Technologies Ag Through substrate via semiconductor components
JP2009147001A (ja) * 2007-12-12 2009-07-02 Seiko Instruments Inc 半導体装置
US8581423B2 (en) * 2008-11-17 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Double solid metal pad with reduced area
US8053898B2 (en) * 2009-10-05 2011-11-08 Samsung Electronics Co., Ltd. Connection for off-chip electrostatic discharge protection
KR101690487B1 (ko) * 2010-11-08 2016-12-28 삼성전자주식회사 반도체 장치 및 제조 방법
US9041204B2 (en) * 2012-03-30 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad structure with dense via array
US9773732B2 (en) * 2013-03-06 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for packaging pad structure
US9245846B2 (en) 2014-05-06 2016-01-26 International Business Machines Corporation Chip with programmable shelf life
US10276524B2 (en) * 2016-05-13 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure for bonding improvement
CN108269776A (zh) * 2016-12-30 2018-07-10 应广科技股份有限公司 焊垫下电路结构及其制造方法
US10741476B2 (en) * 2017-04-19 2020-08-11 Infineon Technologies Ag Passive electrical component with thermal via
US10916497B2 (en) 2018-09-27 2021-02-09 Micron Technology, Inc. Apparatuses and methods for protecting transistor in a memory circuit

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01246546A (ja) 1988-03-29 1989-10-02 Tosoh Corp 導電性フィルムにより保護されたペリクル
JPH03248567A (ja) 1990-02-27 1991-11-06 Matsushita Electron Corp 入力保護用トランジスタ
JP3134357B2 (ja) 1991-06-26 2001-02-13 日本電気株式会社 半導体装置
JPH05326851A (ja) 1992-05-19 1993-12-10 Hitachi Ltd 半導体集積回路装置
JP3336636B2 (ja) 1992-09-16 2002-10-21 ソニー株式会社 導体部の信頼性試験方法
JPH08293523A (ja) * 1995-02-21 1996-11-05 Seiko Epson Corp 半導体装置およびその製造方法
US5789783A (en) 1996-04-02 1998-08-04 Lsi Logic Corporation Multilevel metallization structure for integrated circuit I/O lines for increased current capacity and ESD protection
JPH10270640A (ja) 1997-03-26 1998-10-09 Mitsubishi Electric Corp 半導体集積回路装置
JP2001057366A (ja) 1999-08-18 2001-02-27 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3348785B2 (ja) 1999-11-25 2002-11-20 日本電気株式会社 半導体装置及びその製造方法
KR100393220B1 (ko) 2001-03-23 2003-07-31 삼성전자주식회사 Ｅｓｄ 보호용 반도체 장치
US6642622B2 (en) 2002-02-28 2003-11-04 Kabushiki Kaisha Toshiba Semiconductor device with protective layer
US6762466B2 (en) * 2002-04-11 2004-07-13 United Microelectronics Corp. Circuit structure for connecting bonding pad and ESD protection circuit
US20040251549A1 (en) * 2003-06-11 2004-12-16 Tai-Chun Huang Hybrid copper/low k dielectric interconnect integration method and device
JP2005019452A (ja) * 2003-06-23 2005-01-20 Toshiba Corp 半導体装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7622792B2 (en) 2005-12-08 2009-11-24 Panasonic Corporation Semiconductor device and method of manufacturing the same
JP2007250965A (ja) * 2006-03-17 2007-09-27 Nec Electronics Corp 半導体集積回路装置
US8399954B2 (en) 2006-03-17 2013-03-19 Renesas Electronics Corporation Semiconductor integrated circuit device
US8310010B2 (en) 2006-03-29 2012-11-13 Renesas Electronics Corporation Semiconductor device
US7843008B2 (en) 2006-03-29 2010-11-30 Nec Electronics Corporation Semiconductor device
JP4519097B2 (ja) * 2006-03-29 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2007266450A (ja) * 2006-03-29 2007-10-11 Nec Electronics Corp 半導体装置
US8643112B2 (en) 2006-03-29 2014-02-04 Renesas Electronics Corporation Semiconductor device
WO2012121255A1 (ja) * 2011-03-09 2012-09-13 ルネサスエレクトロニクス株式会社 半導体装置
JP5583266B2 (ja) * 2011-03-09 2014-09-03 ルネサスエレクトロニクス株式会社 半導体装置
US9263399B2 (en) 2011-03-09 2016-02-16 Renesas Electronics Corporation Semiconductor device with electro-static discharge protection device above semiconductor device area
US9530769B2 (en) 2011-03-09 2016-12-27 Renesas Electronics Corporation Semiconductor device with electro-static discharge protection device above semiconductor device area
KR101862900B1 (ko) * 2011-03-09 2018-05-30 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP2013120797A (ja) * 2011-12-06 2013-06-17 Toshiba Corp 半導体装置
JP2017191840A (ja) * 2016-04-12 2017-10-19 ローム株式会社 半導体装置および半導体装置の製造方法

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Publication number Publication date
US20090127582A1 (en) 2009-05-21
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