TWI792433B - 半導體裝置以及其製造方法 - Google Patents

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鄭明達
莊詠涵
王學聖
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台灣積體電路製造股份有限公司
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Abstract

一種用於形成虛設凸塊下金屬結構的方法、以及藉由此方法形成的半導體裝置被揭露。根據一實施例，一種半導體裝置包括第一重分佈線以及第二重分佈線、第一鈍化層、第二鈍化層、第一凸塊下金屬結構、以及第二凸塊下金屬結構。第一重分佈線以及第二重分佈線在半導體基板之上；第一鈍化層在第一重分佈線以及第二重分佈線之上；第二鈍化層在第一鈍化層之上；第一凸塊下金屬結構在第一重分佈線之上，第一凸塊下金屬結構延伸通過第一鈍化層以及第二鈍化層，且電性耦接到第一重分佈線；以及第二凸塊下金屬結構在第二重分佈線之上，第二凸塊下金屬結構延伸通過第二鈍化層，第二凸塊下金屬結構藉由第一鈍化層與第二重分佈線電性隔離。

Description

半導體裝置以及其製造方法
本揭露係有關於一種形成虛設凸塊下金屬結構的方法、以及藉由此方法形成的半導體裝置。
半導體裝置係用於各種電子應用中，例如，個人電腦、行動電話、數位相機、和其他電子裝備。通常藉由以下方式製造半導體裝置：依次在半導體基板上沉積材料的絕緣層或介電層、導電層、和半導體層，並使用微影技術圖案化各種材料層以在其上形成電路組件和元件。
半導體工業藉由持續地減小最小特徵尺寸來不斷提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度(integration density)，這允許將更多的組件一體化(integrated)到給定的區域中。
根據一實施例，一種半導體裝置包括第一重分佈線以及第二重分佈線、第一鈍化層、第二鈍化層、第一凸塊下金屬結構、以及第二凸塊下金屬結構。第一重分佈線以及第二重分佈線在半導體基板之上；第一鈍化層在第一 重分佈線以及第二重分佈線之上；第二鈍化層在第一鈍化層之上；第一凸塊下金屬結構在第一重分佈線之上，第一凸塊下金屬結構延伸通過第一鈍化層以及第二鈍化層，且電性耦接到第一重分佈線；以及第二凸塊下金屬結構在第二重分佈線之上，第二凸塊下金屬結構延伸通過第二鈍化層，第二凸塊下金屬結構藉由第一鈍化層與第二重分佈線電性隔離。
根據另一實施例，一種半導體裝置包括重分佈線以及複數個導電跡線在半導體基板之上；鈍化結構在重分佈線以及複數個導電跡線之上；第一凸塊下金屬結構在重分佈線之上，第一凸塊下金屬結構延伸通過鈍化結構，且電性耦接到重分佈線；以及第二凸塊下金屬結構在複數個導電跡線之上，第二凸塊下金屬結構藉由鈍化結構與複數個導電跡線電性隔離。
根據另一實施例，一種半導體裝置的製造方法包括在半導體基板之上形成第一導電特徵以及第二導電特徵；形成鈍化結構在第一導電特徵以及第二導電特徵之上；蝕刻鈍化結構，以形成第一開口暴露第一導電特徵；在第二導電特徵之上，蝕刻鈍化結構，以形成第二開口，鈍化結構的第一部份餘留在第二開口以及第二導電特徵之間；形成第一凸塊下金屬結構在第一開口中，且第一凸塊下金屬結構電性耦接到第一導電特徵；以及形成第二凸塊下金屬結構在第二開口中，第二凸塊下金屬結構藉由鈍化結構的第一部份與第二導電特徵電性隔離。
100:半導體裝置
102:半導體基板
104:積體電路裝置
106:晶粒
108:層間介電質
110:接觸插塞
112:內連接結構
114:金屬線
116:金屬通孔
118:介電層
120:頂部金屬特徵
121:頂部介電層
122:第一鈍化層
124:第二鈍化層
126:開口
128:種晶層
130:圖案化光阻
132:開口
134:導電材料
136:重分布層
136A:重分布層
136B:重分布層
138:第三鈍化層
140:第四鈍化層
142:保護層
144:第一開口
146:第二開口
150:凸塊下金屬結構
150A:凸塊下金屬結構
150B:凸塊下金屬結構
152:導電連接器
160:開口
162:種晶層
164:導電材料
166:重分布層
168:導電跡線
170:第三鈍化層
172:第四鈍化層
174:保護層
176:第一開口
178:第二開口
180:凸塊下金屬結構
182:凸塊下金屬結構
184:導電連接器
D1:深度
D2:深度
T1:厚度
T2:厚度
T3:厚度
T4:厚度
H1:高度
H2:高度
H3:高度
H4:高度
H5:高度
H6:高度
H7:高度
H8:高度
H9:高度
H10:高度
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
W6:寬度
W7:寬度
W8:寬度
W9:寬度
W10:寬度
W11:寬度
W12:寬度
W13:寬度
W14:寬度
W15:寬度
W16:寬度
W17:寬度
S1:間隔
當結合附圖閱讀時，根據以下實施方式能最好地理解本揭露的各方面。應注意的是，根據業界中的標準實踐，各種特徵未必按比例繪製。實際 上，為了論述的清晰性，各種特徵的尺寸可以任意地增加或減小。
第1圖到第18圖為根據本揭露的一些實施例，半導體裝置的製造中的中間階段的剖面圖。
以下揭露提供了用於實現本揭露的不同特徵的許多不同的實施例或示例。以下描述組件和佈置的特定示例以簡化本揭露。當然，這些僅是示例，且並不旨在進行限制。舉例來說，在下方的描述中，在第二特徵之上或上形成第一特徵可以包括第一特徵和第二特徵直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成額外的特徵的實施例，使得第一特徵和第二特徵可以不直接接觸。除此之外，本揭露可以在各個示例中重複參考數字及/或字母。此重複是出於簡化和清晰的目的，並且其本身並不指示所論述的各種實施例及/或配置之間的關係。
此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...上”等的空間相對術語，以便於描述如圖所示的一個元件或特徵與其他元件或特徵的關係。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋在使用或操作中的裝置的不同方位。設備可以以其他方式定向(旋轉90度或其他方位)，並且在此使用的空間相對描述語可以同樣地被相應地解釋。
各種實施例提供方法用於在重分佈層(redistribution layers,RDLs)以及導電跡線之上形成改善的虛設凸塊，以及由此方法形成的半導體裝置。此方法包括在重分佈層以及/或導電跡線之上形成鈍化結構，且在鈍化結構之上形 成聚合物結構。鈍化結構可包括一個或多個介電層，例如氧化物層以及在氧化物層之上的氮化物層。形成用於主動凸塊的開口延伸通過聚合物結構以及鈍化結構，且形成用於虛設凸塊的開口延伸通過聚合物結構且部分地通過鈍化結構。在一些實施例中，聚合物結構可被省略，且用於虛設凸塊的開口可僅部分地延伸通過鈍化結構而形成。在鈍化結構包括兩層的實施例中，用於虛設凸塊的開口延伸通過鈍化結構的頂層，同時藉由鈍化結構的底層而與重分佈層以及/或導電跡線分隔。然後，主動凸塊以及虛設凸塊形成在相應的開口中，在主動凸塊與相應的重分佈層實體接觸、且電性耦接與相應的重分佈層、且虛設凸塊藉由鈍化結構的至少一部分與相應的重分佈層以及/或導電跡線實體地分隔且與之電性隔離的情況下。虛設凸塊包括通孔部份，延伸通過聚合物結構以及/或鈍化結構的部分，其改善虛設凸塊的剪力強度。這減少裝置缺陷且改善裝置效能。此外，虛設凸塊藉由鈍化結構的部分與下面(underlying)的重分佈層以及/或導電跡線電性隔離，這允許主動佈線，以在虛設凸塊之下延伸、且增加佈線的可用面積。這輔助裝置的佈局且降低裝置大小。此外，虛設凸塊的更大的數量可被包括，其可被使用以改善半導體裝置之間的結合。
第1圖到第18圖示出根據本揭露的一些實施例，裝置的形成中的中間階段的剖面圖。應當理解，儘管使用裝置晶圓和裝置晶粒被用來作為示例，但是本揭露的實施例也可應用於形成其他裝置(例如，封裝組件)中的導電特徵，包括但不限於封裝基板、中介層、封裝等等。
第1圖示出半導體裝置100的剖面圖。在一些實施例中，半導體裝置100為裝置晶圓，包括被呈現為積體電路裝置104的主動裝置以及/或被動裝置。半導體裝置100可被分化(singulated)以從其中形成複數個晶片/晶粒106。在 第1圖中，繪示單個晶粒106。在一些實施例中，半導體裝置100為中介層晶圓，其不具有主動裝置且可包括被動裝置。在一些實施例中，半導體裝置100是封裝基板帶，其包括無芯封裝基板或其中具有芯的有芯封裝基板。在隨後的論述中，裝置晶圓被用來作為半導體裝置100的示例，且半導體裝置100可以被稱為晶圓。本揭露的實施例也可應用於中介層晶圓、封裝基板、封裝體等。
在一些實施例中，晶粒106為邏輯晶粒(例如，中央處理單元(central processing units,CPUs)、單晶片系統(system-on-chips,SoCs)、應用處理器(application processors,APs)、微控制器、專用積體電路(application-specific integrated circuit,ASIC)晶粒等等)、記憶晶粒(例如，動態隨機存取記憶體(dynamic random access memory,DRAM)晶粒、靜態隨機存取記憶體(static random access memory,SRAM)晶粒、高頻寬記憶體(high bandwidth memory,HBM)晶粒等等)、電源管理晶粒(例如，電源管理積體電路(power management integrated circuit,PMIC)晶粒)、射頻(radio frequency,RF)晶粒、感測器晶粒、微機電系統(micro-electro-mechanical-system,MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(digital signal processing,DSP)晶粒等等)、前端晶粒(例如，類比前端(analog front-end,AFE)晶粒)等等，或其組合。
在一些實施例中，半導體裝置100包括半導體基板102以及形成在半導體基板102的頂部表面的特徵。半導體基板102可為主體半導體(bulk semiconductor)、絕緣體上半導體(semiconductor-on-insulator,SOI)基板等等，其可被摻雜(例如，帶有p型或n型摻雜物)或未摻雜。半導體基板102可為晶圓，例如矽晶圓。一般來說，矽晶絕緣體基板為形成在絕緣層上的半導體材料的層。絕緣層可為例如埋入氧化物層(buried oxide(BOX)layer)、矽氧化物層等等。絕 緣層被提供於基板上，一般為矽或玻璃基板。也可使用其他基板，例如多層或梯度基板。在一些實施例中，半導體基板102的半導體材料可包括矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及/或銻化銦)、合金半導體(包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦以及/或磷化砷化鎵銦)，或其組合。淺溝槽隔離(Shallow trench isolation,STI)區域(未分開地示出)可形成在半導體基板102中，以隔絕半導體基板102中的主動區域。可形成通孔(未分開地示出)延伸至半導體基板102或通過半導體基板102(例如貫穿孔)，且可用以使位在半導體裝置100的相反側上的電特徵相互耦接。
在一些實施例中，半導體裝置100包括積體電路裝置104，積體電路裝置104形成在半導體基板102的頂部表面上。積體電路裝置104可包括互補式金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)電晶體、電阻器、電容器、二極體等等。積體電路裝置104的細節未在此示出。在一些實施例中，半導體裝置100被用來形成中介層(其不具有主動裝置)，且半導體基板102可為半導體基板或介電基板。
層間介電質(ILD)108在半導體基板102之上形成，且填補積體電路裝置104中電晶體(未分開地示出)的閘極堆疊之間的空間。在一些實施例中，層間介電質108由磷矽玻璃(phosphosilicate glass,PSG)、硼矽玻璃(borosilicate glass,BSG)、摻硼磷矽玻璃(boron-doped phosphosilicate glass,BPSG)、摻氟矽酸鹽玻璃(fluorine-doped silicate glass,FSG)、氧化矽、其組合或其多層等等而形成。層間介電質108可使用旋轉塗布、流動式化學氣相沉積(flowable chemical vapor deposition,FCVD)等等形成。在一些實施方式中，使用例如電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)、低壓化學氣相沉積 (low-pressure chemical vapor deposition,LPCVD)等沉積方法來形成層間介電質108。
接觸插塞110形成在層間介電質108中，且電性耦接積體電路裝置104，以覆蓋(overlying)於金屬線以及/或通孔。在一些實施例中，接觸插塞110由導電材料形成，例如鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、其合金或其多層等等。接觸插塞110的形成可包括形成層間介電質108中的接觸開口、填補導電材料至接觸開口、以及執行平坦化製程(例如，化學機械拋光(chemical mechanical polish,CMP)製程、機械研磨製程、回蝕刻製程等等)，以使接觸插塞110的頂部表面與層間介電質108的頂部表面齊平(level)。
內連接結構112形成在層間介電質108以及接觸插塞110之上。內連接結構112包括形成在介電層118(也被稱為金屬間介電質(inter-metal dielectrics,IMDs))中的金屬線114以及金屬通孔116。形成在相同的水平(level)的金屬線114被統稱為金屬層。在一些實施例中，內連接結構112包括複數個金屬層，包括內連接通過金屬通孔116的金屬線114。金屬線114以及金屬通孔116可由銅、銅合金、其他金屬等等形成。
在一些實施例中，介電層118由低介電常數介電材料所形成。低介電常數介電材料的介電常數(k值)可低於大約3.0。介電層118可包括含碳的低介電常數的介電材料、氫倍半矽氧烷(hydrogen silsesquioxane,HSQ)、甲基倍半矽氧烷(methylsilsesquioxane,MSQ)、其組合物或其多層等等。在一些實施例中，介電層118可包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻硼磷矽玻璃(BPSG)、未摻雜矽玻璃(undoped silicate glass,USG)等等。在一些實施例中，介電層118可包括氧化物(例如，氧化矽等等)、氮化物(例如，氮化矽等等)、其組合物等等。介電 層118可藉由流動式化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積等等形成。在一些實施例中，介電層118的形成包括在介電層118中沉積含致孔劑的介電質材料，然後執行固化製程以驅除(drive out)致孔劑。如此一來，介電層118可為多孔的。
在介電層118中的金屬線114以及金屬通孔116的形成可包括單鑲嵌製程以及/或雙鑲嵌製程。在單鑲嵌製程中，溝槽或是通孔開口形成在介電層118之其中一者中，且溝槽或是通孔開口被導電材質填補。然後，執行例如化學機械拋光製程的平坦化製程，以移除可能高於介電層118的頂部表面的導電材料的多餘的部分，留下金屬線114或金屬通孔116在對應的溝槽或通孔開口中。在雙鑲嵌製程中，溝槽以及通孔開口皆形成在介電層118中，其中下方的通孔開口連接到溝槽。導電材料被填補至溝槽以及通孔開口，以分別形成金屬線114以及金屬通孔116。導電材料可包括擴散阻障層(diffusion barrier layer)以及在擴散阻障層之上的含銅金屬材料。擴散阻障層可包括鈦、氮化鈦、鉭、氮化鉭等等。
頂部金屬特徵120可形成在頂部介電層121中。頂部金屬特徵120可由相同於或相似於金屬線114以及金屬通孔116的材料形成，且可藉由相同於或相似於金屬線114和金屬通孔116的製程形成。頂部介電層121可由相同於或相似於介電層118的材料形成，且可藉由相同於或相似於介電層118的製程形成。頂部介電層121以及就在頂部介電層121下面的下方介電層118可形成為單個連續介電層，或者可以是使用不同的製程、以及/或由彼此不同的材料所形成的不同介電層。
第一鈍化層122以及第二鈍化層124可形成在內連接結構112之上。第一鈍化層122以及第二鈍化層124可被統稱為第一鈍化結構。在一些實施 例中，第一鈍化層122以及第二鈍化層124可包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻硼磷矽玻璃(BPSG)、未摻雜矽玻璃(USG)等等。在一些實施例中，第一鈍化層122以及第二鈍化層124可包括無機的介電材料，其可包括選自於氮化矽(SiNx)、二氧化矽(SiO2)、氮氧化矽(SiONx)、碳氧化矽(SiOCx)、碳化矽(SiC)的材料、前述的組合或其多層等等。第一鈍化層122以及第二鈍化層124可由不同的材料形成。例如，第一鈍化層122可包括氮化矽(SiN)、且第二鈍化層124可包括未摻雜矽玻璃(USG)。在一些實施例中，第一鈍化層122可包括單層，且第二鈍化層124可被省略。在一些實施例中，頂部介電層121的頂部表面與頂部金屬特徵120共平面(例如，彼此齊平)。因此，第一鈍化層122以及第二鈍化層124可為平面層。在一些實施例中，頂部金屬特徵120突出高於頂部介電層121的頂部表面，且第一鈍化層122以及第二鈍化層124為非平面。第一鈍化層122以及第二鈍化層124可藉由化學氣相沉積(Chemical Vapor Deposition,CVD)、物理氣相沉積(Physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)等等來沉積。
在第2圖中，開口126形成在第一鈍化層122以及第二鈍化層124中。開口126可使用蝕刻製程形成，蝕刻製程可包括乾蝕刻製程。蝕刻製程可包括形成圖案化的蝕刻光罩(未分開地示出)，例如圖案化的光阻，然後使用圖案化的光阻作為光罩來蝕刻第一鈍化層122和第二鈍化層124。然後移除圖案化的蝕刻光罩。可通過第一鈍化層122以及第二鈍化層124而將開口126圖案化，且開口126可暴露頂部金屬特徵120。
在第3圖中，種晶層128形成在第二鈍化層124、第一鈍化層122以及頂部金屬特徵120之上，且形成在開口126中。種晶層128可包括鈦層以及在鈦 層之上的銅層。在一些實施例中，種晶層128包括與第二鈍化層124、第一鈍化層122以及頂部金屬特徵120接觸的銅層。種晶層128可藉由沉積製程而形成，例如物理氣相沉積等等。
在第4圖中，圖案化光阻130形成在種晶層128之上。圖案化光阻130可藉由使用旋轉塗布等等將光敏層沉積在種晶層128之上而形成。然後，可藉由將光敏層暴露到圖案化的能量源(例如，圖案化光源)、以及顯影光敏層以移除光敏層的暴露或未受暴露的部分而將光敏層圖案化，從而形成圖案化光阻130。形成暴露種晶層128的開口132延伸通過圖案化光阻130。圖案化光阻130的圖案對應要形成在圖案化光阻130中的重分佈層(RDLs)，以下將配合第5圖來說明。
在第5圖中，導電材料134形成在種晶層128的暴露的部分之上，且填補開口126以及開口132。導電材料134可藉由例如電鍍或化學鍍等等的鍍覆而形成。導電材料134可包括金屬，例如銅、鈦、鎢、鋁等等。導電材料134以及種晶層128下面的部分的組合形成重分佈層136A以及重分佈層136B(被統稱為重分佈層136)。重分佈層136的每一個可包括通孔部份，延伸通過第二鈍化層124、第一鈍化層122以及在第二鈍化層124之上的跡線/線部分。雖然在第5圖中只繪示兩個重分佈層136，但可在晶粒106的每一個之上形成任何數量的重分佈層136。
在第6圖中，圖案化光阻130以及種晶層128上未形成導電材料134的部分被移除。圖案化光阻130可藉由可接受的灰化或去光阻製程被移除，例如使用氧電漿等等。一旦圖案化光阻130被移除，種晶層128的暴露的部分使用可接受的蝕刻製程被移除，例如濕蝕刻或乾蝕刻。
在第7圖中，在第二鈍化層124之上且沿著重分佈層136的側壁以及頂部表面之上形成第三鈍化層138、第四鈍化層140以及保護層142、。第三鈍化層138以及第四鈍化層140可被統稱為第二鈍化結構。第三鈍化層138以及第四鈍化層140可由相同於或不同於形成第一鈍化層122以及第二鈍化層124的材料所形成。在一些實施例中，第三鈍化層138以及第四鈍化層140可由無機的介電材料形成，例如氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳化矽、其組合或其多層等等。在一些實施例中，第三鈍化層138可包括氧化矽，且第四鈍化層140可包括氮化矽。第三鈍化層138可由與第四鈍化層140具有高蝕刻選擇比(high etching selectivity)的材料所製成，使得第三鈍化層138可當作在蝕刻第四鈍化層140的製程中的蝕刻終止層。在一些實施例中，第三鈍化層138可包括單層，且第四鈍化層140可被省略。可藉由化學氣相沉積、原子層沉積等等來沉積第三鈍化層138以及第四鈍化層140。
在一些實施例中，第三鈍化層138可具有介於大約0.3微米到大約2.5微米的範圍的厚度T1。提供第三鈍化層138此範圍中的厚度提供充足的材料以電性隔離隨後從重分佈層136形成的虛設凸塊(例如以下在第10圖所論述的凸塊下金屬結構150B)，同時最小化第三鈍化層138的厚度。第四鈍化層140可具有介於大約0.3微米到大約2.5微米的範圍的厚度T2。
然後，保護層142形成在第四鈍化層140之上。在一些實施例中，保護層142由聚合物材料(可以是光敏的)形成，例如聚醯亞胺(polyimide)、聚苯并噁唑(polybenzoxazole,PBO)、苯環丁烯(benzocyclobutene,BCB)、環氧樹脂等等。保護層142可藉由化學氣相沉積、電漿增強化學氣相沉積、旋轉塗布製程等等形成。在一些實施例中，保護層142的形成包括以可流動形式塗布保護層142，然 後烘烤以使保護層142硬化。可執行例如化學機械拋光或機械研磨製程的平坦化製程，以使保護層142的頂部表面齊平。保護層142在重分佈層136之上可具有介於大約1.5微米到大約10微米的範圍的高度H3。保護層142更可在第二鈍化層124之上、重分佈層136之間具有介於大約4.5微米到大約20微米的範圍的高度H4。
在第8圖中，形成通過保護層142、第四鈍化層140以及在重分佈層136A之上的第三鈍化層138的第一開口144。在保護層142包括光敏材料的實施例中，保護層142可藉由將保護層142暴露到圖案化的能量源(例如，圖案化光源)、以及顯影保護層142以移除保護層142的暴露或未受暴露的部分而將保護層142圖案化，從而形成第一開口144。然後，第一開口144可延伸通過第四鈍化層140以及第三鈍化層138，以使用保護層142作為光罩暴露重分佈層136A。可使用任何可接受的蝕刻製程來蝕刻第四鈍化層140以及第三鈍化層138，例如反應式離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)等等，或其組合。蝕刻製程可為非等向性的。如第8圖中所示，第一開口144可具有漸縮的側壁，其在朝向半導體基板102的方向變窄。在一些實施例中，第一開口144的側壁可實質上為直立的，或者可為漸縮的且可在朝向半導體基板102的方向變寬。第一開口144可具有與保護層142的頂部表面齊平的寬度W1，介於大約5微米到大約50微米的範圍，且可具有與位於重分佈層136A之上的第三鈍化層138的底部表面齊平的寬度W2，介於大約5微米到大約50微米的範圍。
在第9圖中，形成第二開口146通過保護層142以及在重分佈層136B之上的第四鈍化層140。在保護層142包括光敏材料的實施例中，保護層142可藉由將保護層142暴露到圖案化的能量源(例如，圖案化光源)、以及顯影保護層142以移除保護層142的暴露或未受暴露的部分而將保護層142圖案化，從而形 成第二開口146。然後，第二開口146可使用保護層142作為光罩、以及第三鈍化層138作為蝕刻終止層而延伸通過第四鈍化層140。在第四鈍化層140被省略的實施例中，第二開口146可僅延伸通過保護層142。可使用任何可接受的蝕刻製程來蝕刻第四鈍化層140，例如反應式離子蝕刻(RIE)、中性束蝕刻(NBE)等等，或其組合。蝕刻製程可為非等向性的。如第9圖中所示，第二開口146可具有漸縮的側壁，其在朝向半導體基板102的方向變窄。在一些實施例中，第二開口146的側壁實質上可為直立的，或者可為漸縮的且可在朝向半導體基板102的方向變寬。第二開口146可具有與保護層142的頂部表面齊平的寬度W3，介於大約5微米到大約50微米的範圍，且可具有與在重分佈層136B之上的第四鈍化層140的底部表面齊平的寬度W4，介於大約5微米到大約50微米的範圍。第三鈍化層138在第二開口146的下方可實質上未被蝕刻，使得在重分佈層136B之上的厚度保持在介於大約0.5微米到2.5微米的範圍。
然後，可使用固化製程來將保護層142固化。固化製程可包括使用回火製程或其他加熱的製程，將保護層142以預定的時間段加熱至預定溫度。固化製程也可包括紫外線暴露製程(ultra-violet(UV)light exposure process)、紅外能量暴露製程(infrared(IR)energy exposure process)，或其組合，或是具有加熱製程的其組合。或者，可使用其他方法來將保護層142固化。在一些實施例中，不包括固化製程，或者在第一開口144以及第二開口146形成之前執行固化製程。
雖然第二開口146被描述為形成在第一開口144之後，在一些實施例中，第二開口146可形成在第一開口144之前，或與第一開口144在相同的時間形成。例如，相同的蝕刻製程可被用來形成第二開口146以及部分地形成第一開口144，且額外的蝕刻製程可被用來完成第一開口144。
在第10圖中，凸塊下金屬結構150A以及凸塊下金屬結構150B(被統稱為凸塊下金屬結構150)分別形成在重分佈層136A以及重分佈層136B之上。形成凸塊下金屬結構150A以與重分佈層136A實體接觸、且電性耦接至重分佈層136A，而凸塊下金屬結構150B形成在第三鈍化層138之上、且與重分佈層136B電性隔離。可藉由在保護層142之上、且在第一開口144以及第二開口146中形成種晶層(未分開地示出)，以沿著保護層142、第四鈍化層140、以及第三鈍化層138的側表面和沿著重分佈層136A(例如，在第一開口144中)、第三鈍化層138(例如，在第二開口146中)的頂部表面形成凸塊下金屬結構150。在一些實施例中，種晶層為金屬層，其可為單層或包括由不同材料形成複數個子層的複合層。在一些實施例中，種晶層包括鈦層以及在鈦層之上的銅層。種晶層可使用例如物理氣相沉積等等而形成。
然後，光阻(未分開地示出)形成且圖案化在種晶層上。光阻可藉由旋轉塗布等等而形成，且可暴露到圖案化的能量來源(例如，圖案化光源)。然後，光阻可被顯影以移除光阻的暴露或未受暴露的部分。光阻的圖案對應凸塊下金屬結構150的墊部份(padportions)，墊部份沿著保護層142的頂部表面延伸在其之上。圖案化形成通過光阻的開口以暴露種晶層。
然後，導電材料形成在種晶層的暴露的部分之上、且填補光阻的開口。導電材料可藉由電鍍或化學鍍等等的鍍覆而形成。導電材料可包括金屬，例如銅、鈦、鎢、鋁等等。導電材料以及種晶層下面的部分的組合形成凸塊下金屬結構150A以及凸塊下金屬結構150B。凸塊下金屬結構150A包括通孔部份，延伸通過保護層142、第四鈍化層140、以及第三鈍化層138。凸塊下金屬結構150A的通孔部份與重分佈層136A實體接觸，且電性耦接至重分佈層136A。凸塊下金 屬結構150A的通孔部份在與保護層142的頂部表面齊平處可具有介於大約5微米到大約50微米的範圍的寬度W1，凸塊下金屬結構150A的通孔部份的底部表面可具有介於大約5微米到大約50微米的範圍的寬度W2，且量測於與保護層142的頂部表面齊平處以及凸塊下金屬結構150A的通孔部份的底部表面之間的凸塊下金屬結構150A的通孔部份的高度H1可介於大約1.5微米到大約20微米的範圍。凸塊下金屬結構150B包括通孔部份，其延伸通過保護層142以及第四鈍化層140，且並不延伸通過第三鈍化層138。凸塊下金屬結構150B的通孔部份藉由第三鈍化層138與重分佈層136B電性隔離。凸塊下金屬結構150B的通孔部份在與保護層142的頂部表面齊平處可具有介於大約5微米到大約50微米的範圍的寬度W3，且凸塊下金屬結構150B的通孔部份的底部表面可具有介於大約5微米到大約50微米的範圍的寬度W4，且量測於與保護層142的頂部表面齊平處以及凸塊下金屬結構150B的通孔部份的底部表面之間的凸塊下金屬結構150B的通孔部份的高度H2可介於大約0.5微米到大約20微米的範圍。凸塊下金屬結構150更包括墊部份，沿著保護層142的頂部表面延伸在其之上。
凸塊下金屬結構150B與重分佈層136B電性隔離，且被稱為虛設凸塊下金屬結構。形成具有通孔部份延伸通過保護層142以及第四鈍化層140的凸塊下金屬結構150B，使得通孔部份接觸保護層142的側壁以及第四鈍化層140，且第三鈍化層138的頂部表面增加凸塊下金屬結構150B和下面的介電結構之間的接觸面積，其改善凸塊下金屬結構150B的附著力、且增加凸塊下金屬結構150B的剪力強度。此外，因為凸塊下金屬結構150B與重分佈層136B電性隔離，重分佈層136B可為主動重分佈層，其允許用來佈線重分佈層136更多的空間。再者，使凸塊下金屬結構150B與重分佈層136B電性隔離允許更多虛設凸塊下金屬結構 150B形成，其提供更多凸塊接觸面積、且允許凸塊下金屬結構150以及其他半導體裝置之間建立更強的連接。例如，凸塊下金屬結構150可形成為具有介於大約10微米到大約150微米的範圍的節距(pitches)。
在形成凸塊下金屬結構150之後，導電連接器152形成在凸塊下金屬結構150上。導電連接器152可為球柵陣列(ball grid array,BGA)連接器、焊球(solder balls)、金屬柱(metal pillars)、覆晶互連技術(controlled collapse chip connection,C4)凸塊、微凸塊、化學鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold technique,ENEPIG)形成的凸塊等等。導電連接器152可包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等等，或其組合。在一些實施例中，藉由一開始通過蒸發、電鍍、印刷、焊料轉移、焊球放置等等形成焊料層，而形成導電連接器152。一旦焊料層形成在結構上，可執行回流以將材料成形為想要的凸塊形狀。在另一實施例中，導電連接器152包括藉由濺射、印刷、電鍍、化學鍍、化學氣相沉積等等形成的金屬柱(例如銅柱)。金屬柱可為免焊的(solder-free)、且具有實質上直立的側壁。在一些實施例中，金屬蓋層形成在金屬柱的頂部上。金屬蓋層可包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金等等，或其組合，且可藉由鍍覆製程形成。
第11圖示出保護層142被省略的實施例。在第11圖中示出的實施例中，凸塊下金屬結構150A包括通孔部份，延伸通過第四鈍化層140以及第三鈍化層138，以實體接觸重分佈層136A，且電性耦接重分佈層136A。凸塊下金屬結構150A的通孔部份在與第四鈍化層140的頂部表面齊平處可具有介於大約5微米到大約50微米的範圍的寬度W5，凸塊下金屬結構150A的通孔部份的底部表面可具有介於大約5微米到大約50微米的範圍的寬度W6，且凸塊下金屬結構150A 的通孔部份在量測於與第四鈍化層140的頂部表面齊平處以及凸塊下金屬結構150A的通孔部份的底部表面之間可具有介於大約1微米到大約20微米的範圍的高度H5。凸塊下金屬結構150B包括通孔部份，延伸通過第四鈍化層140，而未延伸通過第三鈍化層138。凸塊下金屬結構150B藉由第三鈍化層138與重分佈層136B電性隔離。凸塊下金屬結構150B的通孔部份在與第四鈍化層140的頂部表面齊平處可具有介於大約5微米到大約50微米的範圍的寬度W7，凸塊下金屬結構150B的通孔部份的底部表面可具有介於大約5微米到50微米的範圍的寬度W8，且凸塊下金屬結構150B的通孔部份在量測於與第四鈍化層140的頂部表面齊平處以及凸塊下金屬結構150B的通孔部份的底部表面之間可具有介於大約0.5微米到大約20微米的範圍的高度H6。凸塊下金屬結構150包括墊部份，沿著第四鈍化層140的頂部表面延伸在其之上。在寬度W5以及寬度W7為相對地小(例如，大約小於5微米)的實施例中，保護層142可被省略。省略保護層142可減少形成有凸塊下金屬結構150的通孔部分的開口的深寬比(例如，高度對於寬度的比例)，其允許凸塊下金屬結構150能夠更容易地形成，且防止孔洞(voids)或其他缺陷形成在凸塊下金屬結構150中。這減少裝置缺陷且改善裝置性能。
第12圖到第18圖示出一實施例，其中凸塊下金屬結構180以及182分別形成在重分佈層166以及導電跡線168(示出在第17圖中)之上，而不是形成在重分佈層136之上。在第12圖中，形成開口160延伸通過第1圖中所示出的結構的第二鈍化層124以及第一鈍化層122。可藉由相似於或相同於以上論述且在第2圖所示出的用來形成開口126的方法來形成開口160。
在第13圖中，重分佈層166以及導電跡線168形成在第二鈍化層124之上。藉由首先在第二鈍化層124、第一鈍化層122以及頂部金屬特徵120之 其中一者的頂部之上且在開口160中形成種晶層162，以形成重分佈層166以及導電跡線168。種晶層162可包括鈦層以及在鈦層之上的銅層。在一些實施例中，種晶層162包括接觸第二鈍化層124、第一鈍化層122以及頂部金屬特徵120的銅層。種晶層162可藉由例如物理氣相沉積等等的沉積製程而形成。
然後，圖案化光阻(未分開地示出)形成在種晶層162之上。可藉由使用旋轉塗布等等將光敏層沉積在種晶層162之上來形成圖案化光阻。然後，光敏層可藉由將光敏層暴露到圖案化的能量源(例如，圖案化光源)、以及顯影光敏層以移除光敏層的暴露或未受暴露的部分而將光敏層圖案化，從而形成圖案化光阻。形成延伸通過圖案化光阻的開口而暴露種晶層162。圖案化光阻130的圖案對應將要形成在圖案化光阻中的重分佈層166以及導電跡線168。
導電材料164形成在種晶層162的暴露的部分之上，且填補開口160以及形成在圖案化光阻中的開口。導電材料164可藉由例如電鍍或化學鍍等等的鍍覆而形成。導電材料164可包括金屬，例如銅、鈦、鎢、鋁等等。導電材料164以及種晶層162下面的部分的組合形成重分佈層166以及導電跡線168。重分佈層166可包括通孔部份，延伸通過第二鈍化層124以及第一鈍化層122以及在第二鈍化層124之上的跡線/線部分。在一些實施例中，導電跡線168在第二鈍化層124之上可僅包括跡線/線部分。雖然一個重分佈層166以及四個導電跡線168在第13圖中被示出，可在每一個晶粒106之上形成任何數量的重分佈層166以及導電跡線168。
在相鄰的導電跡線168之間的間隔S1可大於大約1.0微米。確保在相鄰的導電跡線168之間的間隔S1大於此最小值確保隨後用來形成凸塊下金屬結構(例如以下在第17圖所論述的凸塊下金屬結構182)的種晶層可被沉積在開口 (例如以下在第16圖所論述的第二開口178)中，開口在相鄰的導電跡線168之間延伸。
未形成在圖案化光阻以及種晶層162的部分上的導電材料164被移除。圖案化光阻可藉由可接受的灰化或去光阻製程而被移除，例如使用氧電漿等等。一旦圖案化光阻被移除，種晶層162的暴露的部分使用可接受的蝕刻製程被移除，例如濕蝕刻或乾蝕刻。
在第14圖中，第三鈍化層170、第四鈍化層172以及保護層174形成在第二鈍化層124、重分佈層166以及導電跡線168之上。第三鈍化層170以及第四鈍化層172可被統稱為第二鈍化結構。第三鈍化層170以及第四鈍化層172可由相同於或不同於第三鈍化層138以及第四鈍化層140的材料所形成。在一些實施例中，第三鈍化層170以及第四鈍化層172可由無機的介電材料形成，例如氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳化矽、其組合或其多層等等。在一些實施例中，第三鈍化層170可包括氧化矽、且第四鈍化層172可包括氮化矽。第三鈍化層170可由與第四鈍化層172具有高蝕刻選擇比(high etching selectivity)的材料所製成，使得第三鈍化層170可當作在蝕刻第四鈍化層172的製程中的蝕刻終止層。在一些實施例中，第三鈍化層170可包括單層、且第四鈍化層172可被省略。第三鈍化層170以及第四鈍化層172可藉由化學氣相沉積、原子層沉積等等而沉積。
如第14圖中所示出，第三鈍化層170以及第四鈍化層172皆可被共形地沉積。設置在相鄰的導電跡線168之間的第四鈍化層172的部分可彼此融合(merge)。第四鈍化層172的頂部部分可維持未融合，使得凹陷(dimple)形成在相鄰的導電跡線168之間的第四鈍化層172中。在第四鈍化層172中的凹陷的底部表 面可被設置在導電跡線168的頂部表面之下，如第14圖中所示出的，或者在第四鈍化層172中的凹陷的底部表面可被設置為與導電跡線168的頂部表面齊平或在導電跡線168的頂部表面的上方。在一些實施例中，被設置在相鄰的導電跡線168之間的第四鈍化層172的部分可融合，使得在相鄰的導電跡線168之間的第四鈍化層172的頂部表面實質上為平坦的或平面的。
在一些實施例中，第三鈍化層170在重分佈層166以及導電跡線168之上可具有介於大約0.3微米到大約2.5微米的範圍的厚度T3。提供第三鈍化層170此範圍中的厚度提供充足的材料以電性隔離隨後從導電跡線168形成的虛設凸塊(例如以下在第17圖所論述的凸塊下金屬結構182)，同時最小化第三鈍化層170的厚度。第四鈍化層172在重分佈層166以及導電跡線168之上可具有介於大約0.3微米到大約2.5微米的範圍的厚度T4。
然後，保護層174形成在第四鈍化層172之上。在一些實施例中，保護層174由聚合物材料(可為光敏的)形成，例如聚醯亞胺、聚苯并噁唑(PBO)、苯環丁烯(BCB)、環氧樹脂等等。保護層174可藉由化學氣相沉積、電漿增強化學氣相沉積、旋轉塗布製程等等而形成。在一些實施例中，保護層174的形成包括以可流動形式塗布保護層174，然後烘烤以使保護層174硬化。可執行例如化學機械拋光或機械研磨製程的平坦化製程，以使保護層174的頂部表面齊平。保護層174在重分佈層166以及導電跡線168之上可具有介於大約1.5微米到大約10微米的範圍的高度H9。保護層174在第二鈍化層124之上、重分佈層166以及導電跡線168之間更可具有介於大約1.5微米到大約10微米的範圍的高度H10。如第14圖中所示出，第三鈍化層170以及第四鈍化層172皆可形成在相鄰的導電跡線168之間。保護層174可填補任何在相鄰的導電跡線168之間的第四鈍化層中的凹陷。
在第15圖中，第一開口176通過保護層174、第四鈍化層172以及在重分佈層166之上的第三鈍化層170而形成。在保護層174包括光敏材料的實施例中，保護層174可藉由將保護層174暴露到圖案化的能量來源(例如，圖案化光源)、且顯影保護層174以移除保護層174的暴露或未受暴露的部分而將其圖案化，從而形成第一開口176。然後，第一開口176可延伸通過第四鈍化層172以及第三鈍化層170，以使用保護層174做為光罩暴露重分佈層166。第四鈍化層172以及第三鈍化層170可使用任何可接受的蝕刻製程而被蝕刻，例如反應式離子蝕刻(RIE)、中性束蝕刻(NBE)等等，或其組合。蝕刻製程可為非等向性的。如第15圖中所示出，第一開口176可具有漸縮的側壁，其在朝向半導體基板102的方向變窄。在一些實施例中，第一開口176的側壁實質上可為直立的或可為漸縮的、且可在朝向半導體基板102的方向變寬。第一開口176可具有與保護層174的頂部表面齊平的寬度W9，介於大約5微米到大約50微米的範圍，且第一開口176可具有與在重分佈層166之上的第三鈍化層170的底部表面齊平的寬度W10，介於大約5微米到大約50微米的範圍。
在第16圖中，第二開口178通過保護層174而形成，且至少部分地通過在相鄰的導電跡線168之間的第四鈍化層172。在保護層174包括光敏材料的實施例中，可藉由將保護層174暴露到圖案化的能量源(例如，圖案化光源)、且顯影保護層174以移除保護層174的暴露或未受暴露的部分而將保護層174圖案化，從而形成第二開口178。然後，第二開口178可使用保護層174作為光罩延伸通過第四鈍化層172。在一些實施例中，額外的光罩可被沉積在第二開口178中、進行圖案化、且用來作為光罩以延伸第二開口178至第四鈍化層172。雖然第二開口178僅示出為延伸通過保護層174以及第四鈍化層172的部分，在一些實施例 中，第二開口178也可延伸通過第三鈍化層170的部分。在一些實施例中，第三鈍化層170可當作蝕刻終止層。在第四鈍化層172被省略的實施例中，第二開口178僅可延伸通過保護層174。第四鈍化層172可使用任何可接受的蝕刻製程而被蝕刻，例如反應式離子蝕刻(RIE)、中性束蝕刻(NBE)等等，或其組合。蝕刻製程可為非等向性的。
如第16圖中所示出，第二開口178可具有漸縮的側壁，其在朝向半導體基板102的方向變窄。在一些實施例中，第二開口178的側壁實質上可為直立的，或者可為漸縮的且可在朝向半導體基板102的方向變寬。延伸通過保護層174的第二開口178的部分可具有相對大的寬度，而延伸至第四鈍化層172的第二開口178的部分可具有相對窄的寬度。第二開口178可具有與保護層174的頂部表面齊平的寬度W13，介於大約5微米到大約60微米的範圍，且第二開口178可具有與第四鈍化層172的頂部表面齊平的寬度W11，介於大約1.3微米到大約10微米的範圍。第二開口178的底部表面可具有介於大約0.8微米到9.0微米的範圍的寬度W12。第二開口178可具有介於大約0.2微米到5.0微米的範圍的深度D1，且第二開口178延伸至第四鈍化層172的部分可具有介於大約0.1微米到3.0微米的範圍的深度D2。藉由用來形成第二開口178的製程，第三鈍化層170可實質上為未蝕刻的，使得在導電跡線168以及第二開口178之間的第三鈍化層170的厚度至少介於大約1.0微米到大約2.5微米。
在第17圖中，凸塊下金屬結構180以及凸塊下金屬結構182分別形成在重分佈層166以及導電跡線168之上。形成凸塊下金屬結構180以與重分佈層166實體接觸，且電性耦接至重分佈層166。第三鈍化層170的至少部分位在凸塊下金屬結構182以及導電跡線168之間，使得凸塊下金屬結構182與導電跡線168 電性隔離。藉由在保護層174之上、在第一開口176中且沿著保護層174、第四鈍化層172、以及第三鈍化層170的側壁和重分佈層166的頂部表面形成種晶層(未分開地示出)，而形成凸塊下金屬結構180。藉由在保護層174之上、在第一開口176中且沿著保護層174、第四鈍化層172的側壁和第四鈍化層172的頂部表面形成種晶層(未分開地示出)，而形成凸塊下金屬結構182。在一些實施例中，種晶層為金屬層，其可為單層或包括由不同材料形成複數個子層的複合層。在一些實施例中，種晶層包括鈦層以及在鈦層之上的銅層。種晶層可使用例如物理氣相沉積等等而形成。
在形成種晶層之後，光阻(未分開地示出)形成且圖案化在種晶層上。光阻可藉由旋轉塗布等等而形成、且可被暴露到圖案化的能量源(例如，圖案化光源)。然後，光阻可被顯影以移除光阻的暴露或未受暴露的部分。光阻的圖案對應凸塊下金屬結構180和182的墊部份，墊部份沿著保護層174的頂部表面延伸在其之上。圖案化形成通過光阻的開口以暴露種晶層。
然後，導電材料形成在種晶層的暴露的部分之上，且填補光阻的開口。導電材料可藉由例如電鍍或化學鍍等等的鍍覆而形成。導電材料可包括金屬，例如銅、鈦、鎢、鋁等等。導電材料以及種晶層下面的部分的組合形成凸塊下金屬結構180和182。凸塊下金屬結構180包括通孔部份，延伸通過保護層174、第四鈍化層172以及第三鈍化層170，且實體接觸重分佈層166、且電性耦接重分佈層166。凸塊下金屬結構180的通孔部份在與保護層174的頂部表面齊平處可具有介於大約5微米到大約50微米的範圍的寬度W9，以及在與重分佈層166之上的第三鈍化層170的底部表面齊平處介於大約5微米到大約50微米的範圍的寬度W10。凸塊下金屬結構180的通孔部份具有介於大約1.5微米到大約20微米的 範圍的高度H7，高度H7量測於與保護層174的頂部表面齊平處以及與在重分佈層166之上的第三鈍化層170的底部表面齊平處之間。凸塊下金屬結構180的通孔部份實體接觸保護層174的側表面、第四鈍化層172的側表面、第三鈍化層170的側表面、以及重分佈層166的頂部表面。凸塊下金屬結構180更包括墊部份，沿著保護層174的頂部表面延伸在其之上。
凸塊下金屬結構182包括通孔部份，延伸通過保護層174、且可更延伸通過第四鈍化層172以及第三鈍化層170的部分。凸塊下金屬結構182的通孔部份被設置在相鄰的導電跡線168之間。凸塊下金屬結構182藉由第三鈍化層170的至少部分與導電跡線168電性隔離。凸塊下金屬結構182的通孔部份在與保護層174的頂部表面齊平處可具有介於大約5微米到大約60微米的範圍的寬度W13，凸塊下金屬結構182的通孔部份可具有與第四鈍化層172的頂部表面齊平的寬度W11，介於大約1.3微米到大約10微米的範圍，且凸塊下金屬結構182的通孔部份的底部表面可具有介於大約0.8微米到大約9.0微米的範圍的寬度W12。凸塊下金屬結構182的通孔部份的高度H8可介於大約0.2微米到大約5.0微米的範圍，高度H8量測於與保護層174的頂部表面齊平處以及凸塊下金屬結構182的通孔部份的底部表面之間。在一些實施例中，凸塊下金屬結構182的通孔部份實體接觸保護層174的側表面、第四鈍化層172的側表面、以及第四鈍化層172的頂部表面。在一些實施例中，凸塊下金屬結構182的通孔部份實體接觸保護層174的側表面、第四鈍化層172的側表面、第三鈍化層170的側表面以及第四鈍化層172的頂部表面。凸塊下金屬結構182更包括墊部份，沿著保護層174的頂部表面延伸在其之上。雖然三個通孔部份被示出為從凸塊下金屬結構182的墊部份延伸，可從凸塊下金屬結構182的墊部份延伸例如多於三個、兩個、或一個等任何數量的 通孔部份。凸塊下金屬結構180和182可具有介於大約10微米到大約150微米的範圍的節距。
凸塊下金屬結構182與導電跡線168電性隔離，且可被稱為虛設凸塊下金屬結構。凸塊下金屬結構182形成為具有一個或多個通孔部份，通孔部份延伸在導電跡線168的頂部表面之下，其允許凸塊下金屬結構182以及下面的層之間的接觸面積增加(例如，保護層174、第四鈍化層172、以及第三鈍化層170)，其改善凸塊下金屬結構182的附著力、且增加凸塊下金屬結構182的剪力強度。對於包括數個通孔部份的單個凸塊下金屬結構182更改善凸塊下金屬結構182的剪力強度。這減少裝置缺陷且改善裝置效能。凸塊下金屬結構182藉由至少第三鈍化層170與導電跡線168電性隔離，其允許導電跡線168在虛設凸塊下金屬結構182的下方佈線，其增加可使用的佈線空間。這減少裝置面積且簡化裝置佈局。此外，可形成更多的虛設凸塊下金屬結構182，其提供更多的凸塊接觸面積、且允許建立與其他半導體裝置更強的連接。
在形成凸塊下金屬結構180和182之後，導電連接器184形成在凸塊下金屬結構180和182上。導電連接器184可為球柵陣列(BGA)連接器、焊球、金屬柱、覆晶互連技術(C4)凸塊、微凸塊、化學鍍鎳鈀浸金(ENEPIG)所形成的凸塊等等。導電連接器184可包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等等，或其組合。在一些實施例中，藉由一開始通過蒸鍍、電鍍、印刷、焊料轉移、焊球放置等等形成焊料層，而形成導電連接器184。一旦焊料層形成在結構上，可執行回流以將材料成形為想要的凸塊形狀。在另一實施例中，導電連接器184包括藉由濺射、印刷、電鍍、化學鍍、化學氣相沉積等等形成的金屬柱(例如銅柱)。金屬柱可為免焊的、且具有實質上直立的側壁。在一些實施例 中，金屬蓋層形成在金屬柱的頂部上。金屬蓋層可包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金等等，或其組合，且可藉由鍍覆製程形成。
第18圖示出保護層174被省略的實施例。在第18圖中示出的實施例中，凸塊下金屬結構180包括通孔部份，延伸通過第四鈍化層172以及第三鈍化層170，以實體接觸重分佈層166、且電性耦接重分佈層166。凸塊下金屬結構180的通孔部份在與第四鈍化層172的頂部表面齊平處可具有介於大約5微米到大約50微米的範圍的寬度W14，凸塊下金屬結構180的通孔部份的底部表面可具有介於大約5微米到大約50微米的範圍的寬度W15，且凸塊下金屬結構180的通孔部份可具有介於大約1微米到大約20微米的範圍的高度H9，高度H9量測於與第四鈍化層172的頂部表面齊平處以及凸塊下金屬結構180的通孔部份的底部表面之間。凸塊下金屬結構182包括通孔部份，延伸至第四鈍化層172、而未延伸通過第三鈍化層170。凸塊下金屬結構182藉由第三鈍化層170來與導電跡線168電性隔離。凸塊下金屬結構182的通孔部份可具有與第四鈍化層172的頂部表面齊平的寬度W16，介於大約1.3微米到大約10微米的範圍。凸塊下金屬結構182的通孔部份的底部表面可具有介於大約0.8微米到9.0微米的範圍的寬度W17，且凸塊下金屬結構182的通孔部份可具有介於大約0.1微米到大約3.0微米的範圍的高度H10，高度H10量測於與第四鈍化層172的頂部表面齊平處以及凸塊下金屬結構182的通孔部份的底部表面之間。凸塊下金屬結構180和182包括墊部份，沿著第四鈍化層172的頂部表面延伸在其之上。省略保護層174可減少形成有凸塊下金屬結構180和182的通孔部分的開口的深寬比(例如，高度與寬度的比例)，其允許凸塊下金屬結構180和182能夠更容易地形成，且防止孔洞或其他缺陷形成在凸塊下金屬結構180和182中。這減少裝置缺陷且改善裝置性能。
實施例可實現各種優點。例如，形成虛設凸塊下金屬結構，其包括延伸通過下面的聚合物層以及/或鈍化層的通孔部份，以改善虛設凸塊下金屬結構對下面的層的附著力、且增加虛設凸塊下金屬結構的剪力強度。這減少裝置缺陷且改善裝置效能。形成具有數個通孔部份的虛設凸塊下金屬結構更改善虛設凸塊下金屬結構對下面的層的附著力、且增加虛設凸塊下金屬結構的剪力強度。形成具有位在虛設凸塊下金屬結構和重分佈層或導電跡線之間的鈍化層的虛設凸塊下金屬結構允許虛設凸塊下金屬結構與重分佈層或導電跡線電性隔離、且提供在虛設凸塊下金屬結構的下方用於佈線重分佈層或導電跡線的較大的面積。這減少裝置面積且簡化裝置佈局。
根據一實施例，一種半導體裝置包括第一重分佈線以及第二重分佈線在半導體基板之上；第一鈍化層在第一重分佈線以及第二重分佈線之上；第二鈍化層在第一鈍化層之上；第一凸塊下金屬結構在第一重分佈線之上，第一凸塊下金屬結構延伸通過第一鈍化層以及第二鈍化層，且電性耦接到第一重分佈線；以及第二凸塊下金屬結構在第二重分佈線之上，第二凸塊下金屬結構延伸通過第二鈍化層，第二凸塊下金屬結構藉由第一鈍化層與第二重分佈線電性隔離。在一實施例中，半導體裝置更包括保護層在第二鈍化層之上，第一凸塊下金屬結構以及第二凸塊下金屬結構延伸通過保護層。在一實施例中，保護層包括聚合物材料。在一實施例中，第一鈍化層為共形層，第二鈍化層為共形層，且保護層具有平面頂部表面。在一實施例中，第一鈍化層包括氧化物，且其中第二鈍化層包括氮化物。在一實施例中，第一凸塊下金屬結構在與第二鈍化層的頂部表面齊平處的第一寬度、以及第二凸塊下金屬結構在與第二鈍化層的頂部表面齊平處的第二寬度小於50微米。在一實施例中，第一凸塊下金屬結 構包括第一通孔部份，延伸通過第一鈍化層以及第二鈍化層，第一通孔部份在第一凸塊下金屬結構的底部表面以及與第二鈍化層的頂部表面齊平處之間具有第一高度，第二凸塊下金屬結構包括第二通孔部份延伸通過第二鈍化層，第二通孔部份在第二凸塊下金屬結構的底部表面以及與第二鈍化層的頂部表面齊平處之間具有第二高度，且第一高度大於第二高度1.0微米到2.5微米。
根據另一實施例，一種半導體裝置包括重分佈線以及複數個導電跡線在半導體基板之上；鈍化結構在重分佈線以及複數個導電跡線之上；第一凸塊下金屬結構在重分佈線之上，第一凸塊下金屬結構延伸通過鈍化結構，且電性耦接到重分佈線；以及第二凸塊下金屬結構在複數個導電跡線之上，第二凸塊下金屬結構藉由鈍化結構與複數個導電跡線電性隔離。在一實施例中，複數個導電跡線包括第一導電跡線以及第二導電跡線，第二凸塊下金屬結構包括第二通孔部份，延伸在第一導電跡線以及第二導電跡線之間，且第二通孔部份的底部表面在第一導電跡線的頂部表面以及第二導電跡線的頂部表面之下。在一實施例中，第一導電跡線與第二導電跡線線分隔至少2.7微米。在一實施例中，第一凸塊下金屬結構包括第一通孔部份，延伸通過鈍化結構以實體地接觸重分佈線，第一通孔部份包括第一高度，量測於第一通孔部份的底部表面以及與鈍化結構的頂部表面齊平處之間，第二通孔部份包括第二高度，在第二通孔部份的底部表面以及與鈍化結構的頂部表面齊平處之間，且其中第二高度大於第一高度。在一實施例中，半導體裝置更包括第三導電跡線，第二凸塊下金屬結構更包括第三通孔部份以及墊部份，第三通孔部份在第二導電跡線以及第三導電跡線之間延伸，墊部份延伸在鈍化結構之上，且將第二通孔部份耦接到第三通孔部份。在一實施例中，鈍化結構包括在重分佈線以及複數個導電跡線之上的 第一鈍化層、以及在第一鈍化層之上的第二鈍化層，第一鈍化層包括氧化物，且第二鈍化層包括氮化物。在一實施例中，半導體裝置更包括保護層，在第二鈍化層之上，保護層包括聚合物材料，第一凸塊下金屬結構包括第一墊部份，沿著保護層的頂部表面延伸，且第二凸塊下金屬結構包括第二墊部份，沿著保護層的頂部表面延伸。
根據另一實施例，一種半導體裝置的製造方法包括在半導體基板之上形成第一導電特徵以及第二導電特徵；形成鈍化結構在第一導電特徵以及第二導電特徵之上；蝕刻鈍化結構，以形成第一開口暴露第一導電特徵；在第二導電特徵之上，蝕刻鈍化結構，以形成第二開口，鈍化結構的第一部份餘留在第二開口以及第二導電特徵之間；形成第一凸塊下金屬結構在第一開口中，且第一凸塊下金屬結構電性耦接到第一導電特徵；以及形成第二凸塊下金屬結構在第二開口中，第二凸塊下金屬結構藉由鈍化結構的第一部份與第二導電特徵電性隔離。在一實施例中，形成鈍化結構包括沉積第一鈍化層在第一導電特徵以及第二導電特徵之上；以及沉積第二鈍化層在第一鈍化層之上，第一開口延伸通過第二鈍化層以及第一鈍化層，且第二開口延伸通過第二鈍化層。在一實施例中，形成第一凸塊下金屬結構包括形成第一通孔部份在第一開口中、以及形成第一墊部份沿著第二鈍化層的頂部表面延伸，且形成第二凸塊下金屬結構包括形成第二通孔部份在第二開口中、以及形成第二墊部份沿著第二鈍化層的頂部表面延伸。在一實施例中，此方法更包括沉積保護層在鈍化結構之上，保護層包括聚合物材料；以及將保護層平坦化。在一實施例中，蝕刻鈍化結構以形成第一開口更包括蝕刻保護層，且蝕刻鈍化結構以形成第二開口更包括蝕刻保護層。在一實施例中，此方法更包括形成第三導電特徵在半導體基板之上， 形成第二開口以平行於半導體基板的主要表面的方向在第二導電特徵以及第三導電特徵之間延伸。
前述概述了數個實施例的特徵，使得本領域中具有通常知識者可以更好地理解本揭露的各方面。本領域中具有通常知識者應該理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實行與本文介紹的實施例相同的目的及/或實現相同的優點。本領域中具有通常知識者還應該認識到，這樣的等效構造並未脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以進行各種改變、替換和變更。
102:半導體基板
104:積體電路裝置
108:層間介電質
110:接觸插塞
112:內連接結構
114:金屬線
116:金屬通孔
118:介電層
120:頂部金屬特徵
121:頂部介電層
122:第一鈍化層
124:第二鈍化層
128:種晶層
134:導電材料
136:重分佈層
136A:重分佈層
136B:重分佈層
138:第三鈍化層
140:第四鈍化層
150:凸塊下金屬結構
150A:凸塊下金屬結構
150B:凸塊下金屬結構
152:導電連接器
W5:寬度
W6:寬度
W7:寬度
W8:寬度
H5:高度
H6:高度

Claims (15)

  1. 一種半導體裝置，包括：一內連線結構，在一半導體基板之上，其中該內連線結構包括一頂部介電層以及形成於該頂部介電層中的複數個頂部金屬特徵；一鈍化結構，在該內連線結構之上，該鈍化結構包括至少一鈍化層；一第一重分佈線以及一第二重分佈線，在該鈍化結構之上，並分別延伸通過該鈍化結構以接觸該些頂部金屬特徵；一第一鈍化層，共形地形成在該第一重分佈線以及該第二重分佈線之上；一第二鈍化層，共形地形成在該第一鈍化層之上；一第一凸塊下金屬結構，在該第一重分佈線之上，該第一凸塊下金屬結構延伸通過該第一鈍化層以及該第二鈍化層，且電性耦接到該第一重分佈線；以及一第二凸塊下金屬結構，在該第二重分佈線之上，該第二凸塊下金屬結構延伸通過該第二鈍化層，該第二凸塊下金屬結構藉由該第一鈍化層與該第二重分佈線電性隔離。
  2. 如請求項1之半導體裝置，更包括一保護層，在該第二鈍化層之上，其中該第一凸塊下金屬結構以及該第二凸塊下金屬結構延伸通過該保護層。
  3. 如請求項2之半導體裝置，其中該保護層包括一聚合物材料，且其中該保護層具有一平面頂部表面。
  4. 如請求項1之半導體裝置，其中該第一凸塊下金屬結構在與該第二鈍化層的一頂部表面齊平處的一第一寬度、以及該第二凸塊下金屬結構在與該第二鈍化層的該頂部表面齊平處的一第二寬度小於50微米。
  5. 如請求項1之半導體裝置，其中該第一凸塊下金屬結構包括一第 一通孔部份，延伸通過該第一鈍化層以及該第二鈍化層，該第一通孔部份在該第一凸塊下金屬結構的一底部表面以及與該第二鈍化層的一頂部表面齊平處之間具有一第一高度，其中該第二凸塊下金屬結構包括一第二通孔部份，延伸通過該第二鈍化層，該第二通孔部份在該第二凸塊下金屬結構的一底部表面以及與該第二鈍化層的該頂部表面齊平處之間具有一第二高度，且其中該第一高度大於該第二高度1.0微米到2.5微米。
  6. 一種半導體裝置，包括：一內連線結構，在一半導體基板之上，其中該內連線結構包括一頂部介電層以及形成於該頂部介電層中的複數個頂部金屬特徵；一鈍化結構，在該內連線結構之上，該鈍化結構包括至少一鈍化層；一重分佈線以及複數個導電跡線，在該鈍化結構之上，其中該重分佈線延伸通過該鈍化結構以接觸該些頂部金屬特徵中之一者，而該些導電跡線僅包括在該鈍化結構上的跡線部分；一第二鈍化結構，在該重分佈線以及該等導電跡線之上；一第一凸塊下金屬結構，在該重分佈線之上，該第一凸塊下金屬結構延伸通過該第二鈍化結構，且電性耦接到該重分佈線；以及一第二凸塊下金屬結構，在該等導電跡線之上，該第二凸塊下金屬結構藉由該第二鈍化結構與該等導電跡線電性隔離。
  7. 如請求項6之半導體裝置，其中該等導電跡線包括一第一導電跡線以及一第二導電跡線，其中該第二凸塊下金屬結構包括一第二通孔部份，延伸在該第一導電跡線以及該第二導電跡線之間，且其中該第二通孔部份的一底部表面在該第一導電跡線的頂部表面以及該第二導電跡線的頂部表面之下。
  8. 如請求項7之半導體裝置，其中該第一導電跡線與該第二導電跡線分隔至少2.7微米，該第一凸塊下金屬結構包括一第一通孔部份，延伸通過該第二鈍化結構以實體地接觸該重分佈線，其中該第一通孔部份包括一第一高度，量測於該第一通孔部份的一底部表面以及與該第二鈍化結構的一頂部表面齊平處之間，其中該第二通孔部份包括一第二高度，在該第二通孔部份的該底部表面以及與該第二鈍化結構的該頂部表面齊平處之間，且其中該第二高度大於該第一高度。
  9. 如請求項7之半導體裝置，更包括一第三導電跡線，其中該第二凸塊下金屬結構更包括一第三通孔部份以及一墊部份，該第三通孔部份在該第二導電跡線以及該第三導電跡線之間延伸，該墊部份延伸於該第二鈍化結構之上，且將該第二通孔部份耦接到該第三通孔部份。
  10. 如請求項6之半導體裝置，其中該第二鈍化結構包括一第一鈍化層以及一第二鈍化層，該第一鈍化層在該重分佈線以及該等導電跡線之上，該第二鈍化層在該第一鈍化層之上，其中該第一鈍化層包括一氧化物，且其中該第二鈍化層包括一氮化物。
  11. 一種半導體裝置的製造方法，包括：在一半導體基板之上形成一內連線結構，其中該內連線結構包括一頂部介電層以及形成於該頂部介電層中的複數個頂部金屬特徵；在該內連線結構之上形成一鈍化結構，該鈍化結構包括至少一鈍化層；在該鈍化結構之上形成一第一導電特徵以及一第二導電特徵；在該第一導電特徵以及該第二導電特徵之上形成一第二鈍化結構；蝕刻該第二鈍化結構，以形成一第一開口，暴露該第一導電特徵； 在該第二導電特徵之上，蝕刻該第二鈍化結構，以形成一第二開口，其中該第二鈍化結構的一第一部份餘留在該第二開口以及該第二導電特徵之間；形成一第一凸塊下金屬結構於該第一開口中，且該第一凸塊下金屬結構電性耦接到該第一導電特徵；以及形成一第二凸塊下金屬結構於該第二開口中，其中該第二凸塊下金屬結構藉由該第二鈍化結構的該第一部份與該第二導電特徵電性隔離。
  12. 如請求項11之半導體裝置的製造方法，其中形成該第二鈍化結構包括：沉積一第一鈍化層在該第一導電特徵以及該第二導電特徵之上；以及沉積一第二鈍化層在該第一鈍化層之上，其中該第一開口延伸通過該第二鈍化層以及該第一鈍化層，且其中該第二開口延伸通過該第二鈍化層。
  13. 如請求項12之半導體裝置的製造方法，其中形成該第一凸塊下金屬結構包括形成一第一通孔部份於該第一開口中、以及形成一第一墊部份沿著該第二鈍化層的一頂部表面延伸，且其中形成該第二凸塊下金屬結構包括形成一第二通孔部份於該第二開口中、以及形成一第二墊部份沿著該第二鈍化層的該頂部表面延伸。
  14. 如請求項11之半導體裝置的製造方法，更包括：沉積一保護層在該第二鈍化結構之上，該保護層包括一聚合物材料；以及將該保護層平坦化。
  15. 如請求項11之半導體裝置的製造方法，更包括形成一第三導電特徵在該半導體基板之上，其中形成該第二開口以平行於該半導體基板的一主要表面的方向在該第二導電特徵以及該第三導電特徵之間延伸。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140061897A1 (en) * 2012-08-31 2014-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bump Structures for Semiconductor Package
US20150130052A1 (en) * 2013-11-08 2015-05-14 Imec Method for producing microbumps on a semiconductor component

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314400B2 (en) * 2005-04-27 2012-11-20 Lawrence Livermore National Security, Llc Method to planarize three-dimensional structures to enable conformal electrodes
US9263405B2 (en) * 2013-12-05 2016-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
DE102020135087A1 (de) * 2020-03-27 2021-09-30 Samsung Electronics Co., Ltd. Halbleitergehäuse
US11742309B2 (en) * 2020-08-21 2023-08-29 Micron Technology, Inc. Bump coplanarity for semiconductor device assembly and methods of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140061897A1 (en) * 2012-08-31 2014-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bump Structures for Semiconductor Package
US20150130052A1 (en) * 2013-11-08 2015-05-14 Imec Method for producing microbumps on a semiconductor component

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