TWI501354B - 半導體基板、絕緣閘極型場效電晶體及半導體基板之製造方法 - Google Patents

半導體基板、絕緣閘極型場效電晶體及半導體基板之製造方法 Download PDF

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Description

半導體基板、絕緣閘極型場效電晶體及半導體基板之製造方法
本發明係關於一種半導體基板、絕緣閘極型場效電晶體、以及半導體基板之製造方法。
 [背景技術]
作為更加提升高電子遷移率電晶體(HEMT：High Electron Mobility Transistor)之電子遷移率及電子濃度之構造，有假形變之高電子遷移率電晶體(P-HEMT)構造。接著，肖脫基(Schottky)閘極構造或pn結合閘極構造之P-HEMT，則活用其高遷移率特性，被大量利用在高頻通訊元件。
專利文獻1及專利文獻2揭示P-HEMT用之磊晶基板。在揭示於該文獻之磊晶基板中，係採用InGaAs層作為歪通道層，採用AlGaAs層作為前側及後側之電子供應層。此外，專利文獻3揭示絕緣體-化合物半導體之界面構造。該界面構造包含化合物半導體、配置於該化合物半導體表面上之間隔層、以及配置於該間隔層上之絕緣層，該間隔層具有帶隙更寬於該化合物半導體之帶隙之半導體物質。
專利文獻4揭示具備通道層2、p型障蔽層4、p型基極層6、閘極電極16、源極電極12、和汲極電極14之GaN異構造場效電晶體。通道層2係由i-GaN層形成，例如由組成式Alx Ga1-x N(0≦x≦1)表示。n型障蔽層4例如藉由組成式Aly Ga1-y N(0≦y≦1、x＜y)表示，對藉由n-AlGaN層形成在通道層2上之通道供應電子。p型基極層6係藉由p-GaN層選擇性地形成在障蔽層4之上，例如藉由組成式Alx Ga1-x N(0≦X≦1)表示。專利文獻5揭示由包含形成於基板1上之氮化物之半導體組成之異接合場效型電晶體中，具備位於基板1上之通道層3、接合在通道層3而位於通道層3上之障蔽層8、以及位於障蔽層8上之閘極電極5之異接合場效型電晶體。在該異接合場效型電晶體中，在閘極電極5和通道層3之間，至少在閘極電極下之區域，配置包含受體原子之半導體之p型半導體層7。
專利文獻1：日本特開2004-207471號公報
專利文獻2：日本特開2004-207473號公報
專利文獻3：日本特開平10-275806號公報
專利文獻4：日本特許第4041075號公報
專利文獻5：日本特開2004-273486號公報
藉由記載於專利文獻1或專利文獻2之P-HEMT構造，可以得到高電子遷移率以及高2次元電子氣體濃度。為了得到更高閘極耐壓等良好之電晶體性能，最佳為實現如專利文獻3揭示之MIS(金屬-絕緣體-半導體)型之閘極構造。
但是，如果採用MIS型閘極構造，則無法避免在絕緣體-半導體界面形成界面位準，並且，絕緣體-半導體界面之界面位準不同於半導體-半導體界面(異界面)之界面位準，不容易減低其密度。界面位準可能會降低通道中載體之電場控制性，導致由於充放電而造成之動作速度降低。此外，也可以成為由於界面再鍵結等而造成載體消滅之要因。此外，界面位準可以成為載體遷移率降低等電晶體性能劣化之要因。本發明之目的係提供一種可以在絕緣閘極型(MIS型)之P-HEMT構造中提高通道層之載體遷移率，且減低界面位準之影響以實現良好之電晶體性能之技術。
為了解決前述之課題，本發明之第1形態提供一種半導體基板，具有基座基板、第1結晶層、第2結晶層、以及絕緣層，基座基板、第1結晶層、第2結晶層、以及絕緣層係依照基座基板、第1結晶層、第2結晶層、絕緣層之順序，復具有位於第1結晶層和第2結晶層之間或是基座基板和第1結晶層之間之第3結晶層，第2結晶層係由以晶格整合或準晶格整合於構成第1結晶層之結晶，並且禁制帶幅寬較構成第1結晶層之結晶為大之結晶所組成，第3結晶層係由以晶格整合或準晶格整合於構成第1結晶層之結晶，並且禁制帶幅寬較構成第1結晶層之結晶為大之結晶所組成，第3結晶層包含成為施體或受體之第1原子，在第3結晶層包含成為施體之第1原子之狀態下，第2結晶層包含成為受體之第2原子，在第3結晶層包含成為受體之第1原子之狀態下，第2結晶層包含成為施體之第2原子。
第1結晶層可為能夠適用於場效電晶體之通道層之層，絕緣層可為能夠適用於場效電晶體之閘極絕緣層之層。此時，在場效電晶體為N通道型之狀態下，第3結晶層中之第1原子成為施體，在場效電晶體為P通道型之狀態下，第3結晶層中之第1原子成為受體。
復可具有第4結晶層，此時，在第3結晶層位於第1結晶層和第2結晶層之間之狀態下，第4結晶層位於基座基板和第1結晶層之間，在第3結晶層位於基座基板和第1結晶層之間之狀態下，第4結晶層位於第1結晶層和第2結晶層之間。作為第4結晶層係由能夠以晶格整合或準晶格整合於構成第1結晶層之結晶，並且禁制帶幅寬較構成第1結晶層之結晶為大之結晶所組成，而且，可以包含第1原子。
第1原子之片(sheet)濃度N1 和第2原子之片濃度N2 ，最好能滿足數學式1之關係。
[數學式1]
N0min +SFmin ×N2 ＜N1 ＜N0max +SFmax ×N2
但是，N0min 及N0max 係分別在第2結晶層無摻雜第2原子之狀態下，場效電晶體之閥值電壓成為設計值之第1原子之片濃度N0 (單位係[atoms/cm2 ]，以下，有時候單位表記顯示成為「cm2 」。)之最小值及最大值，SFmin 及SFmax 係分別顯示場效電晶體之層構造之構造因子SF[無單位]之最小值及最大值。
在場效電晶體為N通道型之狀態下，作為N0 可以例舉數學式5，在場效電晶體為P通道型之狀態下，作為N0 可以例舉數學式6。
[數學式5]
[數學式6]
但是，W[V]係場效電晶體之閘極電極之功函數，Vt[V]係場效電晶體之閥值電壓。Cf[V]係通道材料物性之修正值，具體地說，相當於場效電晶體之閘極電壓成為Vt時之通道位置之費米位準和真空位準之差。在場效電晶體為N通道型之狀態下，Cf幾乎一致於電子親和力。在場效電晶體之通道為量子井之狀態下，Cf幾乎一致於由基底位準開始至真空位準為止之電位。在場效電晶體為P通道型之狀態下，Cf幾乎一致於電離勢之電位差。Cf係隨結晶層之組成而異。
(d/ε)1 係絕緣層之電性膜厚[cm]，(d/ε)2 係絕緣層之第2結晶層側之界面和第2結晶層之第2原子之摻雜中心位置之間之電性膜厚[cm]，(d/ε)3 係第2結晶層之第2原子之摻雜中心位置和第1結晶層之中心位置之間之電性膜厚[cm]。所謂「電性膜厚」係指以層之實際膜厚d[cm]除以比介電率ε[無單位]之值。在層積不同之比介電率之複數層之狀態下，複數積層之電性膜厚係就各層之電性膜厚(各層之膜厚di 除以比介電率εi 之值(di /εi )之各層之和Σ(di /εi )。所謂「第2結晶層之第2原子之摻雜中心位置」係指賦予存在於第2結晶層中之第2原子之深度方向密度分布之重心之深度位置。例如在第2原子均勻分布於第2結晶層中之狀態下，「摻雜中心位置」為第2結晶層之厚度方向之膜厚×1/2之位置。「第1結晶層之中心位置」係第1結晶層之厚度方向之膜厚×1/2之位置。
ε0 係真空介電率[F/cm]，q係素電荷[C]。Const[atoms/cm2 ]係常數，但是，隨結晶層之各設計條件而變化。具體地說，在無摻雜第2原子之狀態下，閥值電壓Vt係相當於成為W-Cf之N1 。通常在通道層和基座基板之間，形成緩衝層。該緩衝層之通道側附近，係在緩衝層形成電場，而關閉通道載體。Const係相當於剛好抵銷該電場之第1原子之片濃度。通常之化合物半導體如後述，於2.3×1011 至1.4×1012 [atoms/cm2 ]程度之範圍變化。也就是說，No在Const變化之範圍內變化，N0min 係對應於Const最小時之N0 ，N0max 係對應於Const最大時之N0 。此外，在無法設計適當緩衝層之狀態下，可以使用由實驗求出之值作為N0 。在該狀態下，可以將實驗求出之第1原子之片濃度N0cxp 設定為N0cxp =N0 =N0min =N0max 。
作為SF可以例舉數學式7。在場效電晶體之閥值電壓Vt成為一定之狀態下，配合第2原子之片濃度N2 而增加第1原子之片濃度N1 。SF係近似第1原子之片濃度N1 之增加量相對於第2原子之片濃度N2 之比值(dN1 /dN2 )之因子。由於成為dN1 /dN2 比值之近似式，因此，可以在某種程度之範圍使近似dN1 /dN2 比值，例如在SF±10%之範圍內相當於dN1 /dN2 比值。也就是說，可以設定為SFmin =SF×0.9、SFmax =SF×1.1。
[數學式7]
(d/ε)1 、(d/ε)2 及(d/ε)3 如前面之說明。
包含於第2結晶層之第2原子之片濃度N2 ，較佳為滿足N2 ＞1×1012 (cm-2 )之數學式2。或是在有效電性膜厚成為藉由數學式3所定義之(d/ε)E 之時，較佳為滿足N2 ×(d/ε)E ＞1×105 (cm-1 )之數學式4。在此，有效電性膜厚(d/ε)E 係藉由數學式3加以定義。
[數學式3]
(d/ε)1 、(d/ε)2 及(d/ε)3 如前面之說明。
此外，第2原子之片濃度N2 可藉由以下之考察而賦予上限。在藉由第2結晶層和絕緣層構成MOS界面之狀態下，MOS界面之費米位準之移位Δ[eV]可近似Δ=q/ε0 ×(d/ε)E ×N2 。於是，在場效電晶體為N通道型之狀態(傳導之主要載體為電子之狀態)，在增大受體(第2原子)之片濃度N2 時，MOS界面之電位提高，費米位準僅移位Δ[eV]。在該狀態下，對於電子雖增大電位，對於電洞則降低電位。也就是說，如果增大N2 ，則激發電子之閘極電壓(也就是閥值電壓)和激發電洞之閘極電壓之差變小。
在電晶體之閘極電壓為閥值電壓時，最好不產生電洞。也就是說，第2結晶層最好為空乏化。具體地說，第2結晶層之價電子帶上端和第1結晶層之傳導帶下端之差係最好為正。例如在第2結晶層為Al0.24 Ga0.76 As而第1結晶層為In0.3 Ga0.7 As之狀態下，費米位準移位量最好是1.5eV以下，最好是(d/ε)E ×N2 ≦8×105 [cm-1 ]。此外，在第2結晶層為GaAs而第1結晶層為In0.4 Ga0.6 As之狀態下，第2結晶層之價電子帶上端和第1結晶層之傳導帶下端之差更加縮小。第2結晶層之禁制帶幅寬以大為佳，通常作為第2結晶層係使用禁制帶幅寬大於GaAs層之材料，因此，使費米位準移位量成為1.2eV以下更佳。在該狀態下，最好是(d/ε)E ×N2 ≦6.65×105 [cm-1 ]。
此外，藉由pn構造形成之電場最好是絕緣破壞電場以下。夾持於通道層(第1結晶層)和閘極絕緣膜(絕緣層)間之禁制帶幅寬大之層之合計膜厚大小，成為藉由第2原子之摻雜而造成之費米位準移位和電晶體之相互電導之交換(trade-off)。為了維持場效電晶體之特性，在不降低載體遷移率之程度內，合計膜厚小者為佳，較佳為30nm以下，更佳為20nm以下。在GaAs層之狀態下，絕緣破壞電場強度被指出為0.4MV/cm，AlGaAs層之絕緣破壞電場被認為高於GaAs層。以膜厚為20nm且絕緣破壞電場為0.4MV/cm之條件來計算，則施加之電壓為0.8V，費米位準移位量以低於0.8V程度為佳。在該狀態下，最好是(d/ε)E ×N2 ≦4.4×105 [cm-1 ]。
可列舉由Inx Ga1-x As(0≦x≦1)表示之結晶作為第1結晶層、由Ink Alm Ga1-k-m Asn P1-n (0≦k≦1、0≦m≦1、0≦k+m≦1、0≦n≦1)表示之結晶作為第2結晶層為例。在該狀態下，基座基板係最好是GaAs或InP基板。
另可列舉由能夠以晶格整合或準晶格整合於GaAs之Inx Ga1-x As(0≦x≦1)表示之結晶形成之層作為第1結晶層、由Alm Ga1-m As(0≦m≦1)表示之結晶形成之層作為第2結晶層為例。或可列舉由能夠以晶格整合或準晶格整合於GaAs之Inx Ga1-x As(0≦x≦1)表示之結晶形成之層作為第1結晶層、由Ink Alm Ga1-k-m P(0≦k≦1、0≦m≦1、0≦k+m≦1)表示之結晶形成之層作為第2結晶層為例。在第2結晶層由Ink Alm Ga1-k-m P表示之結晶構成且場效電晶體為N通道型之狀態下，第2結晶層較佳由具有自然超格子之Ink Alm Ga1-k-m P(0≦k≦1、0≦m≦1、0≦k+m≦1)表示之結晶構成。在第2結晶層由Ink Alm Ga1-k-m P表示之結晶構成之層或由具有自然超格子之Ink Alm Ga1-k-m P表示之結晶構成之層之狀態下，第2結晶層更佳為由Ink Ga1-k P(0≦k≦1)表示之結晶構成之層。在這些狀態下，基座基板最好是GaAs基板。
在此，所謂「具有自然超格子」係指在由In原子、Al原子和Ge原子混合形成之特定結晶面，具有交互形成In濃度高於平均混合比之面和Ga濃度或Al濃度高之面之狀態。此外，亦指在各個面與平均混合比之偏離越大秩序化之程度越強之意。
此外，可列舉能夠以晶格整合或準晶格整合於GaN之Iny Ga1-y N(0≦y≦1)表示之結晶構成之層作為第1結晶層；由Inp Alq Ga1-p-q N(0≦p≦1、0≦q≦1、0≦p+q≦1)表示之結晶構成之層作為第2結晶層。在該狀態下，基座基板係最好是GaN基板。
在場效電晶體為N通道型之狀態下，可列舉C原子或Zn原子作為第2原子。可使絕緣層和第2結晶層接合而形成。在該狀態下，接合於第2結晶層之絕緣層之全部或一部分區域，以存在氧化鋁為佳。
在本發明之第2形態，提供一種絕緣閘極型場效電晶體，具有第1形態之半導體基板，以半導體基板中之第1結晶層作為通道層，以半導體基板中之絕緣層作為閘極絕緣層，具有形成於閘極絕緣層之上面或上方之閘極電極。此外，在本說明書中所謂形成於「～之上面」，係指形成於～之上面並與～接合之狀態，對應於藉由英語所表現之狀態之「on」。此外，所謂形成於「～之上方」，係指形成於～之更加上方並與～分離之狀態，對應於藉由英語所表現之狀態之「above」。
第2結晶層可以僅形成在閘極電極之下方。或者第2結晶層之包含第2原子之區域可以僅形成在閘極電極之下方。在該狀態下，能夠以增強(enhance)型運作絕緣閘極型場效電晶體。作為將第2原子導入第2結晶層之導入法，可列舉熱擴散法、離子注入法。
在本發明之第3形態，提供一種半導體基板之製造方法，係第1形態之半導體基板之製造方法，具備：在基座基板之上面或上方，藉由磊晶成長法形成第1結晶層之步驟；在第1結晶層之上面或上方，藉由磊晶成長法而形成第2結晶層之步驟；在第2結晶層摻雜第2原子之步驟；以及在第2結晶層之上面或上方，形成絕緣層之步驟。
第2原子可以是Zn，在該狀態下，摻雜第2原子之步驟最好是藉由熱擴散法摻雜Zn之步驟。
 [發明之實施形態]
第1圖顯示半導體基板100之剖面例。半導體基板100具有基座基板102、第1結晶層104、絕緣層106、第2結晶層108、和第3結晶層110。基座基板102、第1結晶層104、絕緣層106、和第2結晶層108，係依照基座基板102、第1結晶層104、第2結晶層108、絕緣層106之順序定位。本例之第3結晶層110，位於基座基板102和第1結晶層104之間。此外，第3結晶層110亦可位在第1結晶層104和第2結晶層108之間。
基座基板102只要可在其上形成P-HEMT用之磊晶層，可以選擇任意之材料及構造。也就是說，作為基座基板102之材料，可以選擇GaAs、InP、GaN、SiC、Si、藍寶石(Al2 O3 )等，作為基座基板102之構造，可選擇單結晶、多結晶、或非結晶(非晶質)。在選擇InGaAs作為P-HEMT構造之通道層、選擇GaAs或AlGaAs作為異接合於通道層之結晶層之狀態下，作為基座基板102適合使用GaAs單結晶基板。此外，在選擇GaN或AlGaN來作為結晶層之狀態下，作為基座基板102適合使用GaN基板、SiC基板、Si基板、或藍寶石基板。
第1結晶層104可以適用在場效電晶體之通道層。將第1結晶層104適用於場效電晶體之通道層之狀態下，構成N通道型或P通道型之通道。在N通道型之通道，以自由電子作為載體擔任傳導，在P通道型之通道，以電洞作為載體擔任傳導。基座基板102為GaAs時，可以例舉Inx Ga1-x As(0≦x≦1)作為第1結晶層104。基座基板102為InP時，可以例舉Inx Ga1-x As(0≦x≦1)作為第1結晶層104。基座基板102為GaN、SiC、Si、或藍寶石時，可以例舉Iny Ga1-y As(0≦y≦1)作為第1結晶層104。
絕緣層106可以適用在場效電晶體之閘極絕緣層。絕緣層106只要可以適用在場效電晶體之閘極絕緣層，其材料及構造可為任意。例如作為絕緣層106之材料可列舉Al2 O3 、HfO2 、SiO2 、Si3 N4 等，作為絕緣層106之構造可列舉單結晶、多結晶或非結晶(非晶質)。但是，由儘可能地使得閘極絕緣膜之實效膜厚變薄之觀點來看，絕緣層106最好是Al2 O3 、HfO2 等高介電率材料。
作為絕緣層106之製膜方法，可列舉真空蒸鍍法、濺鍍法、熱CVD(Thermal Chemical Vapor Deposition：熱化學氣相沉積)法、PCVD(Plasma Chemical Vapor Deposition：電漿化學氣相沉積)法、CATCVD(Catalytic Chemical Vapor Deposition：催化性化學氣相沉積)法、MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法、MBE(Molecular Beam Epitaxy：分子線磊晶)法等，但是由減低界面位準之觀點來看，以ALD(Atomic Layer Deposition：原子層沉積)法為特佳。作為各結晶層之製膜方法，可列舉MOCVD法、MBE法，但是由生產性之優勢性觀點來看，以MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法為特佳。
第2結晶層108係以晶格整合或準晶格整合於構成第1結晶層104之結晶，並且由禁制帶幅寬大於構成第1結晶層104之結晶之結晶組成。第2結晶層108包含成為摻雜物之第2原子。第1結晶層104被適用於N通道型場效電晶體之通道層之狀態下，第2結晶層108包含作為第2原子之受體。此外，第1結晶層104被適用於P通道型之場效電晶體之通道層之狀態下，第2結晶層108包含作為第2原子之施體原子。
第3結晶層110係以晶格整合或準晶格整合於構成第1結晶層104之結晶，並且由禁制帶幅寬大於構成第1結晶層104之結晶之結晶組成。第3結晶層110包含成為摻雜物之第1原子。第1結晶層104被適用於N通道型之場效電晶體之通道層之狀態下，第3結晶層110包含作為第1原子之施體原子。此外，第1結晶層104被適用於P通道型之場效電晶體之通道層之狀態下，第3結晶層110包含作為第1原子之受體原子。作為構成受體之第2原子或第1原子(受體原子)，可列舉C、Zn、Mg。作為構成施體之第2原子或第1原子(施體原子)，可列舉Si、S、Ge、Te、Se。
受體原子被摻雜於第2結晶層108或第3結晶層110時，在300°K程度之通常使用之溫度，形成負的固定空間電荷。施體原子被摻雜於第2結晶層108或第3結晶層110時，在300°K程度之通常使用之溫度，形成正的固定空間電荷。藉由在第2結晶層108摻雜受體原子，可形成固定空間電荷，藉由該固定空間電荷可調制閘極絕緣層及其鄰接之半導體界面附近之電位。只要形成此種固定空間電荷，則第2結晶層108不一定需要進行p型傳導。若在第2結晶層108摻雜施體原子，該施體原子被活化而形成固定空間電荷，但是，相同於前面之敘述，只要形成固定空間電荷，則第2結晶層108不一定需要進行n型傳導。
第1原子之片濃度N1 和第2原子之片濃度N2 滿足數學式1之關係。
(數學式1)
N0min +SFmin ×N2 ＜N1 ＜N0max +SFmax ×N2
但是，N0min 及N0max 係分別為在第2結晶層108無摻雜第2原子之狀態下使場效電晶體之閥值電壓成為設計值之第1原子之片濃度N0 之最小值及最大值，SFmin 及SFmax 分別為顯示場效電晶體之層構造之構造因子SF之最小值及最大值。
包含於第2結晶層108之第2原子，最好接近絕緣層106之側而分布。此係對應於減小電性膜厚(d/ε)2 。絕緣層106之第2結晶層108側之界面(MOS界面)和第1結晶層104之距離及絕緣層106(閘極絕緣膜)之厚度，影響電晶體之互導。MOS界面和第1結晶層104之距離越小互導越大，因此，希望該距離儘可能縮小。但是，在該距離縮小時，摻雜第2原子之效果也減少。於是，摻雜於第2結晶層108之不純物原子之量，最好儘可能增多。但是，不純物之摻雜量也有限度，因此，在摻雜不純物原子之效果和電晶體之互導之間，存在權衡。MOS界面和第1結晶層104之距離，最好是30nm以下。絕緣層106(閘極絕緣膜)之厚度和由絕緣層106開始至第1結晶層104為止之結晶層之膜厚之關係，最好是考慮其他之設計限制，同時，儘可能地增大前述有效電氣之膜厚。
基座基板102為GaAs且第1結晶層104為Inx Ga1-x As(0≦x≦1)時，作為第2結晶層108可以例舉Ink Alm Ga1-k-m Asn P1-n (0≦k≦1、0≦m≦1、0≦k+m≦1、0≦n≦1)。基座基板102為InP且第1結晶層104為Inx Ga1-x As(0≦x≦1)之時，作為第2結晶層108可以例舉Ink Alm Ga1-k-m Asn P1-n (0≦k≦1、0≦m≦1、0≦k+m≦1、0≦n≦1)。基座基板102為GaN、SiC、Si或藍寶石且第1結晶層104為Iny Ga1-y N(0≦y≦1)時，作為第2結晶層108可以例舉Inp Alq Ga1-p-q N(0≦p≦1、0≦q≦1、0≦p+q≦1)。
基座基板102為GaAs之狀態下，第1結晶層104最好是能夠以晶格整合或準晶格整合於GaAs之Inx Ga1-x As(0≦x≦1)，第2結晶層108最好是Alm Ga1-m As(0≦m≦1)。或者在基座基板102為GaAs之狀態下，第1結晶層104最好是能夠以晶格整合或準晶格整合於GaAs之Inx Ga1-x As(0≦x≦1)，第2結晶層108最好是Ink Alm Ga1-k-m P(0≦k≦1、0≦m≦1、0≦k+m≦1)。第2結晶層108為Ink Alm Ga1-k-m P(0≦k≦1、0≦m≦1、0≦k+m≦1)且場效電晶體為N通道型之狀態下，第2結晶層108最好是具有自然超格子之Ink Alm Ga1-k-m P(0≦k≦1、0≦m≦1、0≦k+m≦1)、特別是Ink Ga1-k P(0≦k≦1)。
在半導體基板100中，在半導體基板100使用於場效電晶體之狀態下，將顯示傳導型相反於在第1結晶層104傳導之載體之傳導型之不純物原子，導入帶隙寬於發揮作為通道層功能之第1結晶層104之第2結晶層108。因此，可以減低在藉由閘極電壓調制在絕緣閘極型場效電晶體構造之通道層之載體密度之際由MOS界面位準造成之不良影響。能夠減低由MOS界面位準造成之不良影響之機構，詳細敘述於後。此外，有時候將「載體密度」表記為「載體濃度」。
[實施例]
製作第2圖所示之半導體基板200。半導體基板200係在基座基板102之上，依序形成緩衝層202、摻雜層204、第1間隔層206、第2間隔層208、第1結晶層104、第3間隔層210、第4間隔層212、摻雜層214、無摻雜層215、第2通道層216、蝕刻阻擋抑制層218、以及接點層220。
基座基板102係使用GaAs單結晶基板。在基座基板102之上，以合計800nm以上之厚度形成作為緩衝層202之無摻雜Al0.25 Ga0.75 As層和無摻雜GaAs層。在緩衝層202之上，以5nm之厚度形成作為摻雜層204之n型Al0.24 Ga0.76 As層。以Si原子作為n型摻雜物，調整不純物濃度成為2.0×1018 cm-3 。在摻雜層204之上，以4nm之厚度形成作為第1間隔層206之無摻雜Al0.24 Ga0.76 As層。在第1間隔層206之上，以5nm之厚度形成作為第2間隔層208之無摻雜GaAs層。
在第2間隔層208之上，以7.5nm之厚度形成作為第1結晶層104之無摻雜In0.3 Ga0.7 As層。在第1結晶層104之上，以5nm之厚度形成作為第3間隔層210之無摻雜GaAs層。在第3間隔層210之上，以2nm之厚度形成作為第4間隔層212之無摻雜Al0.24 Ga0.76 As層。在第4間隔層212之上，形成作為摻雜層214之6nm厚度之n型Al0.24 Ga0.76 As層。該n型Al0.24 Ga0.76 As層係以Si原子作為n型摻雜物，調整不純物濃度成為2×1018 atoms/cm-3 (以下有時候表記為「cm-3 」)。在摻雜層214之上，形成作為無摻雜層215之2nm厚度之無摻雜Al0.24 Ga0.76 As層。在無摻雜層215之上，以10nm之厚度形成作為第2通道層216之無摻雜GaAs層。
在第2通道層216之上，以10nm之厚度形成作為蝕刻阻擋抑制層218之n型In0.48 Ga0.52 P層。以Si原子作為n型摻雜物，調整不純物濃度成為1×1018 cm-3 。最後，在蝕刻阻擋抑制層218之上，以100nm之厚度形成作為接點層220之n型GaAs層。以Si原子作為n型摻雜物，調整不純物濃度成為5×1018 cm-3 。
AlGaAs層、InGaAs層、以及GaAs層係藉由MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法形成。作為Al原子、In原子、Ga原子、和As原子之原料氣體，係使用TMA(三甲基鋁)、TMI(三甲基銦)、TMG(三甲基鎵)、及三氫化砷(AsH3 )。作為P原子之原料氣體，係使用磷化氫(PH3 )。作為Si原子之原料氣體，係使用乙矽烷(Si2 H6 )。依上述方法製成半導體基板200。
試作第3圖所示之絕緣閘極型場效電晶體300。絕緣閘極型場效電晶體300係由第2圖之半導體基板200製作。藉由蝕刻除去形成閘極電極302之區域(閘極電極形成區域)之接點層220及蝕刻阻擋抑制層218。然後，全面以12nm之厚度形成作為絕緣層106之Al2 O3 層。Al2 O3 層係藉由ALD法形成。在閘極電極形成區域之絕緣層106之上，形成閘極電極302。除去形成源極電極304及汲極電極306之區域之絕緣層106，形成源極電極304及汲極電極306。源極電極304及汲極電極306係以夾住閘極電極302並分別與閘極電極302下之通道呈電氣結合之方式形成。閘極電極302係藉由真空蒸鍍法形成Ti/Pt/Au層積膜，藉由移除法對該層積膜，進行圖案化而形成。源極電極304及汲極電極306係藉由真空蒸鍍法形成AuGe/Ni/Au層積膜，藉由移除法對該層積膜進行圖案化而形成。
此外，在絕緣閘極型場效電晶體300形成2個通道。一個係形成在第1結晶層104之無摻雜In0.3 Ga0.7 As層之第1通道。另一個係形成在第2通道層216之無摻雜GaAs層之第2通道。
第4圖係藉由實驗求出相對於絕緣閘極型場效電晶體300之閘極電壓之閘極電容之關係(C-V特性)圖。線312表示以1kHz測定頻率、閘極電壓由-2V掃描至+2V時之C-V特性，線314表示以1kHz測定頻率、閘極電壓由+2V掃描至-2V時之C-V特性。線316表示以1MHz測定頻率、閘極電壓由-2V掃描至+2V時之C-V特性，線318表示以1MHz測定頻率、閘極電壓由+2V開始掃描至-2V時之C-V特性。得知在閘極電壓小於0V程度之區域，並無觀測到由於測定頻率造成之C-V特性之不同(頻率分散)，藉由閘極電壓可良好地調制載體密度。但是，在閘極電壓大於0V程度之區域，發生頻率分散，在高頻(1MHz)幾乎無法觀測到由於閘極電壓之變化而造成之載體密度之調制。
另一方面，第5圖顯示假設在絕緣閘極型場效電晶體300之MOS界面不存在界面位準之狀態進行模擬之C-V特性。但是，設定絕緣層106之Al2 O3 層之帶隙能為6.0eV、比介電率為7。閘極電極302之功函數設定為4.83eV。將基座基板102(GaAs單結晶基板)和緩衝層202(無摻雜Al0.25 Ga0.75 As層和無摻雜GaAs層之層積構造)之界面之帶隙中央附近，扭轉成為0V。模擬器係使用一次元Schidinger-Poisson(薛定諤-泊松)法。也就是說，藉由Schidinger(薛定諤)方程式記述波動函數，藉由Fermi-Dirac(費米-狄拉克)統計記述載體濃度，藉由Poisson(泊松)方程式而記述頻帶電位，解除自行撞擊，求出頻帶電位之輪廓和載體濃度輪廓。
如果比較第4圖之實驗資料和第5圖之模擬，則判斷在閘極電壓小於0V程度之區域，實驗資料和模擬之一致性良好，但是，在閘極電壓大於0V程度之區域，實驗資料和模擬並不一致。
第6圖及第7圖係模擬4個量子位準之電子密度之深度輪廓(電子密度輪廓)之圖，第6圖表示閘極電壓為0V時，第7圖表示閘極電壓為+1.2V時。此外，有時候將電子密度表記為「電子濃度」。在第6圖及第7圖，也同時顯示傳導帶下端之能階之深度輪廓(Ec)。4個量子位準，也就是位準1、位準2、位準3及位準4之各位準，之電子密度輪廓之基準線係顯示電子密度為0，同時，顯示各位準之能階。電子密度之單位刻度(1×1018 cm-3 )之長度，顯示於圖式之左上部分。能階係參考縱軸右側之刻度。縱軸右側之刻度係以MOS界面之費米位準作為基準之能階，單位係電子能量(eV)。
位準1係最低能階，依位準2、位準3、位準4之順序，能階變高。在第6圖及第7圖，深度0至120係對應於絕緣層106，深度120至220係對應於第2通道層216，深度220至300係對應於無摻雜層215及摻雜層214，深度300至320係對應於第4間隔層212，深度320至370係對應於第3間隔層210，深度370至445係對應於第1結晶層104，深度445至495係對應於第2間隔層208，深度495至535係對應於第1間隔層206，深度535至585係對應於摻雜層204，比585更深之區域係對應於緩衝層202。
參考第6圖，可知閘極電壓為0V時，處於位準1之狀態之自由電子係蓄積在深度370至445之第1結晶層104(第1通道)。另一方面，處於位準2、位準3、及位準4之狀態之自由電子密度幾乎無增加。
參考第7圖，可知閘極電壓為1.2V時，處於位準1之狀態之自由電子係蓄積在第1結晶層104(第1通道)，同時，處於位準2之狀態之自由電子蓄積在深度120至220之第2結晶層216(第2通道)。
第8圖係就第1通道(在圖中，表記為「InGaAs通道」。)和第2通道(在圖中，表記為「GaAs通道」。)模擬相對於閘極電壓之變化之片電子密度之變化圖。隨著閘極電壓由-0.8V左右開始變大，第1通道(InGaAs通道)之電子密度增加。閘極電壓成為0.5V程度時，第1通道(InGaAs通道)之電子密度呈飽和，同時，第2通道(GaAs通道)之電子密度開始增加。整體之電子密度係隨著閘極電壓之增加而單調地增加。在將本發明之半導體基板使用於絕緣閘極型場效電晶體之狀態下，在電晶體之通道，利用半導體之異接合，「InGaAs通道」成為擔任主要傳導之通道，「GaAs通道」係通常寄生通道。也就是說，「InGaAs通道」呈飽和之電子密度愈高愈佳，「GaAs通道」之電子密度呈增加之閘極電壓愈大愈佳。
由第5圖至第8圖所示之模擬而認為是以下之模型。也就是說，隨著閘極電壓增加首先在第1通道(第1結晶層104)開始蓄積自由電子，直到閘極電壓達到至0.5V程度為止，增加第1通道(第1結晶層104)之自由電子密度(第5圖之C-V特性中以圓322顯示之狀態)。若超過0.5V程度還增加閘極電壓，在第2通道(第2通道層216)也蓄積自由電子(第5圖之C-V特性中以圓324顯示之狀態)。以此種模型為前提解釋第4圖之C-V特性(實測值)時，閘極電壓小於0.5V程度，在第1通道(第1結晶層104)傳導載體之狀態，頻率分散變小，可正常地調制載體。閘極電壓大於0.5V程度，在第1通道(第1結晶層104)及第2通道(第2通道層216)傳導載體之狀態，頻率分散變大，顯示典型之界面位準密度變高之扭轉特性，無法正常地調制載體。
作為在成為第1通道之第1結晶層104(InGaAs層)之載體調制良好時，另一方面在成為第2通道之第2通道層216(GaAs層)之載體調制不良之理由，本案發明人考察如下。
第9圖(a)係描繪改變閘極電壓時之MOS界面之費米位準之計算值之圖。在此，MOS界面係第2通道層216和絕緣層106之界面。第9圖(a)之縱軸以ΔEn(eV)表示來自傳導帶下端之能量差。閘極電壓越低MOS界面之費米位準越降低。另一方面，第9圖(b)顯示在GaAs之界面位準密度和其能階之關係。在第9圖(b)，縱軸以ΔEn(eV)表示來自傳導帶下端之能量差，橫軸以對數刻度(值係任意)表示界面位準密度。一般而言，隨著能量接近電荷中性位準，界面位準密度降低，在電荷中性位準，界面位準密度最小。此外，「電荷中性位準」係半導體之隙內位準，位於價電子帶上端附近之類施體位準和傳導帶下端附近之類受體位準之間，係價電子帶性質與傳導帶性質各半之境界位準。
第9圖(a)和第9圖(b)係配合縱軸之刻度，使得傳導帶下端之位準一致而進行配置。在第1結晶層104(InGaAs層)進行載體調制之狀態下之閘極電壓之範圍，係在第9圖(a)由「InGaAs」顯示之範圍，在第2通道層216(GaAs層)進行載體調制之狀態下之閘極電壓之範圍，係在第9圖(a)由「GaAs」顯示之範圍。對應由「InGaAs」所示範圍之ΔEn(以傳導帶下端作為基準之MOS界面之費米位準)，係比對應由「GaAs」表示之範圍之ΔEn更接近電荷中性位準，界面位準密度也變小。也就是說，在第1結晶層104之通道調制比在第2通道層216之載體調制，可在減少界面位準密度之影響之狀態進行動作，比起第2通道層216，第1結晶層104能夠良好調制載體之原因，可以說是使MOS界面之費米位準在更接近電荷中性位準之狀態進行動作所致。
在試作之絕緣閘極型場效電晶體300中，在調制InGaAs通道時之MOS界面之費米位準，係由傳導帶下端移位至價電子帶上端側之更深位置，得到所謂可得頻率分散小之C-V特性之理想結果。如此則有助於絕緣閘極型場效電晶體300之閥值電壓Vt成為比較大之負值。
在N通道型之絕緣閘極型場效電晶體之狀態下，閥值電壓Vt為正的常關型電晶體在應用上重要。使閥值電壓成為正值時，在調制InGaAs通道時之MOS界面之費米位準係上升至傳導帶下端側，因此，場效電晶體之特性劣化。具體地說，在電晶體之動作中，界面位準之影響變大。此外，降低在GaAs通道之電子密度開始增加時之InGaAs通道之電子密度。即使場效電晶體之閥值電壓Vt為正值，也希望MOS界面之費米位準更加移位至價電子帶上端側。
本案發明人係基於以上之發現而完成本件發明。也就是說，下工夫在第1結晶層104和絕緣層106之間之磊晶層構造而使得MOS界面之費米位準接近電荷中性位準。但是，為了使電晶體之MOS動作良好，製作界面位準密度小之閘極絕緣膜最好重要，但是不容易完全消除界面位準。特別是帶端附近之尾態部之位準密度，與電荷中性位準附近之位準密度差異更大而無法忽略。於是，作為界面位準密度小之MOS界面之形成技術以外之對策，係準備減低目前存在之界面位準影響之技術，在MOS型P-HEMT進行實用化方面極為重要。
表1顯示本發明之某一實施例之半導體基板400之層構造。表1所示之各層係以層號碼變小之順序，形成於GaAs基板上而成為半導體基板400。半導體基板400係使用在N通道型場效電晶體之半導體基板。
層402係無摻雜GaAs層和無摻雜Al0.25 Ga0.75 As層之層積構造。層402之合計膜厚係500nm。層402可以發揮作為緩衝層之功能。此外，第2圖之半導體基板200及第3圖之絕緣閘極型場效電晶體300之緩衝層202之厚度和層402之厚度不同，但是，對於本發明效果之影響可以忽略。
層404係摻雜第1原子之厚度5nm之Al0.24 Ga0.76 As層。層404係第3結晶層或第4結晶層之一例。層404係禁制帶幅寬大於第1結晶層104，包含作為第1原子之施體原子。施體原子之摻雜濃度係4.85×1018 cm-3 。層404可以發揮例如作為調整電晶體之閥值之閥值調整層之功能。也就是說，可以對應層416之受體原子之摻雜量，調整層404之施體原子之摻雜量，使得電晶體之閥值成為一定。在本實施例，調整層404和層416之摻雜量使電晶體之閥值電壓成為+0.2V。
層406和層414係厚度2nm之無摻雜Al0.24 Ga0.76 As層，層408和層412係厚度5nm之無摻雜GaAs層。層406、層414、層408、和層412可以發揮作為間隔層之功能。層410係厚度7.5nm之無摻雜In0.3 Ga0.7 As層。層410係第1結晶層104之一例。
層416係摻雜第2原子之厚度6nm之Al0.24 Ga0.76 As層。層416係第2結晶層108之一例。層416包含受體原子作為第2原子。受體原子之摻雜濃度係5.0×1018 cm-3 。
層418係2nm之無摻雜之Al0.24 Ga0.76 As層。層420係厚度12nm之Al2 O3 層。層420係絕緣層106之一例。層420之帶隙能為6.0eV，比介電率為7。
第10圖係描繪改變閘極電壓時之半導體基板400之MOS界面之費米位準之計算值之圖。在該計算中，假設在成為絕緣膜之層420之表面為閘極金屬。閘極金屬之功函數設定為4.83eV。此外，在該計算，調整基座基板表面之帶隙中央附近成為0V。可知閘極電壓為0V至1.2V程度時，ΔEn(與MOS界面之傳導帶下端為基準之閘極電極之費米位準之能量差)為-1至-0.3eV程度。
另一方面，表2表示與表1所示之半導體基板400比較之半導體基板500之層構造。相同於半導體基板400，表2所示之各層係以層號碼變小之順序形成於GaAs基板上而成為半導體基板500。半導體基板500係使用在N通道型場效電晶體之半導體基板。
在半導體基板500，形成比較結晶層502取代半導體基板400之層416。比較結晶層502並非包含於層416之受體原子，而是包含施體原子。包含比較結晶層502之構造，係習知P-HEMT構造之一般層構造。在比較結晶層502，摻雜濃度4.35×1017 cm-3 之施體原子。此外，摻雜於層404之施體原子之濃度設定為4.35×1017 cm-3 ，調整場效電晶體之閥值電壓為+0.2V。
第11圖係描繪改變閘極電壓時之半導體基板500之MOS界面之費米位準之計算值之圖。計算之諸條件係相同於第10圖之狀態。可知閘極電壓為0V至1.2V程度時，ΔEn係-0.7至0.0eV程度。
如果比較第10圖和第11圖，可知半導體基板400之ΔEn比半導體基板500(先前技術)之ΔEn低0.3eV程度。此現象表示比起半導體基板500(先前技術)，半導體基板400在MOS界面之費米位準比較接近電荷中性位準，顯示藉由使用半導體基板400可比習知者減小界面位準之影響。也就是說，在場效電晶體運作時，閘極電壓改變之際，費米位準係往界面位準密度小之區域移動，結果，可以更減小由於界面位準而捕集之電荷量之變化。也就是說，即使是使用相同之MOS界面，也可以減小場效電晶體運作時之不良影響。
接著，說明其他實施例。製作第12圖所示之半導體基板550。使用GaAs單結晶基板作為基座基板102。在基座基板102之上，以合計800nm之厚度形成作為緩衝層202之無摻雜Al0.25 Ga0.75 As層和無摻雜GaAs層。在緩衝層202上形成5nm厚之n型Al0.24 Ga0.76 As層作為摻雜層204。n型摻雜物為Si原子，調整不純物濃度成為2.31×1018 cm-3 。在摻雜層204之上，以4nm之厚度形成作為第1間隔層206之無摻雜Al0.24 Ga0.76 As層。在第1間隔層206之上，以6nm之厚度形成作為第2間隔層208之無摻雜GaAs層。
在第2間隔層208之上，以5.5nm之厚度形成作為第1結晶層104之無摻雜In0.4 Ga0.6 As層。在第1結晶層104之上，以6nm之厚度形成作為第3間隔層210之無摻雜GaAs層。在第3間隔層210之上，以4nm之厚度形成作為第4間隔層212之無摻雜Al0.24 Ga0.76 As層。在第4間隔層212之上，以10nm之厚度形成作為摻雜層214之n型Al0.24 Ga0.76 As層。n型摻雜物為Si原子，調整不純物濃度成為3×1018 cm-3 。在摻雜層214之上，以10nm之厚度形成作為無摻雜層216之無摻雜Al0.24 Ga0.76 As層。
在摻雜層216之上，以10nm之厚度形成作為蝕刻阻擋抑制層218之n型In0.24 Ga0.76 P層。n型摻雜物為Si原子，調整不純物濃度成為3×1018 cm-3 。最後，在蝕刻阻擋抑制層218之上，以100nm之厚度形成作為接點層220之n型GaAs層。n型摻雜物為Si原子，調整不純物濃度成為5×1018 cm-3 。
AlGaAs層、InGaAs層、GaAs層、和InGaP層係藉由MOCVD法形成。作為Al原子、In原子、Ga原子、和As原子之原料氣體，係使用TMA(三甲基鋁)、TMI(三甲基銦)、TMG(三甲基鎵)、TEG(三乙基鎵)、及三氫化砷(AsH3 )。作為P原子之原料氣體係使用磷化氫(PH3 )。作為Si原子之原料氣體係使用乙矽烷(Si2 H6 )。依照以上方法製成半導體基板550。
使用半導體基板550，試作第13圖所示之絕緣閘極型場效電晶體560。藉由蝕刻除去形成閘極電極302之區域(閘極電極形成區域)之接點層220及蝕刻阻擋抑制層218。然後，全面以12nm之厚度形成作為絕緣層106之Al2 O3 層。Al2 O3 層係藉由ALD法形成。在閘極電極形成區域之絕緣層106之上，形成閘極電極302。除去形成源極電極304及汲極電極306之區域之絕緣層106，形成源極電極304及汲極電極306。源極電極304及汲極電極306係以夾住閘極電極302並分別與閘極電極302下之通道呈電氣結合之方式形成。閘極電極302係藉由真空蒸鍍法形成Ti/Pt/Au層積膜，藉由移除法對該層積膜進行圖案化而形成。源極電極304及汲極電極306係藉由真空蒸鍍法形成AuGe/Ni/Au層積膜，藉由移除法對該層積膜進行圖案化而形成。
第14圖及第15圖係藉由實驗求出以SplitCV法測定之絕緣閘極型場效電晶體560之載體遷移率和電荷密度之關係之實驗圖形。但是，第15圖之絕緣閘極型場效電晶體，係在絕緣閘極型場效電晶體560之閘極區域之無摻雜層216和絕緣層106之間，以10nm之厚度殘留蝕刻阻擋抑制層218之n型In0.48 Ga0.52 P層者。也顯示第1結晶層104之In組成x為0.3之狀態。在該狀態下，使用絕緣閘極型場效電晶體300。SplitCV法係藉由MOSFET之CV測定，由電容算出通道之電荷量，由藉著IV測定求出之電流，藉著根據gradual channel近似之解析方法，算出載體遷移率之方法。藉由SplitCV法算出之遷移率影響捕集於界面位準之電荷，因此，一般係由藉著電洞測定(Van der Pauw法)而造成之遷移率，成為評價為過小之值。在第14圖及第15圖之實驗中，設定絕緣閘極型場效電晶體之閘極長為100μm，閘極幅寬為200μm。測定時之汲極電壓設定為0.05V，閘極電壓係以0.05V之節距，於-2V至+2V之範圍變化。
在第1結晶層104之In組成x為0.4之狀態下，相對於在第14圖之無摻雜層216之AlGaAs層之上形成閘極絕緣層106之構造之最大遷移率為4800cm-2 /Vs，在第15圖之蝕刻阻擋抑制層218之n型InGaP層之上形成閘極絕緣層106之狀態下，可得到最大遷移率為7700cm-2 /Vs之高值。在第1結晶層104之In組成x為0.3之狀態下，也得到相同之傾向。該splitCV遷移率之不同，推測係起因於接觸閘極絕緣層106之半導體層之不同。也就是說，在直接接觸閘極絕緣層106形成MOS界面之半導體材料為InGaP層之狀態下，與GaAs層或AlGaAs層之狀態比較，顯示可以形成SplitCV之遷移率高之MOS界面。也就是說，得知在閘極絕緣層106直接接合InGaP層之MOS構造，在絕緣閘極型場效電晶體中顯示適當之遷移率特性。
此外，說明其他之實施例。表3係顯示本發明之其他實施例之半導體基板600之層構造。相同於半導體基板400，表3所示之各層係以層號碼變小之順序形成於GaAs基板上而成為半導體基板600。半導體基板600係使用在N通道型場效電晶體之半導體基板。
層602係厚度4nm之n型Al0.24 Ga0.76 As層。施體原子之摻雜濃度係調整為使場效電晶體之閥值電壓成為0.2V。配合受體原子摻雜至層616之摻雜濃度，施體原子之摻雜濃度係調整於1.2×1018 至1.1×1019 cm-3 之範圍。在表4顯示對於層616之p型摻雜濃度和對於層602之n型摻雜濃度之對應。層604係厚度2nm之無摻雜Al0.24 Ga0.76 As層。層606係厚度2nm之無摻雜GaAs層。層608係厚度7.5nm之無摻雜In0.3 Ga0.7 As層。層610係厚度2nm之無摻雜GaAs層。層612係厚度6nm之無摻雜Al0.24 Ga0.76 As層。層614係厚度4nm之p型Al0.24 Ga0.76 As層。受體原子之摻雜濃度係5×1017 至1.6×1019 cm-3 ，將片濃度設定為2×1011 至6.4×1012 cm-2 之範圍。層616係厚度12nm之絕緣層(Al2 O3 )。絕緣層之比介電率設定為7。層602係第3結晶層之例，層608係第1結晶層104之例。層614係第2結晶層108之例，層616係絕緣層106之例。層402係相同於半導體基板400之層402。
第16圖係描繪改變層614之不純物濃度時之半導體基板600之MOS界面之費米位準之計算值之圖。計算之諸條件係相同於第10圖之狀態。縱軸係ΔEn(以傳導帶下端為基準之費米位準)，橫軸係N2 ×(d/ε)E 。其中，N2 係包含於層614之受體原子之片濃度。(d/ε)E 係有關層616、層614至層608之各絕緣層之前述之有效電性膜厚。在同一圖，顯示在0V至1.6V之範圍改變閘極電壓Vg之計算結果。在任何閘極電壓中，N2 ×(d/ε)E 超過1×105 (cm-1 )則ΔEn之移位變得顯著。ΔEn越低MOS界面之費米位準越接近電荷中性位準，因此，最好是N2 ×(d/ε)E 超過1×105 (cm-1 )。此外，N2 ×(d/ε)E 超過1×105 (cm-1 )之條件係對應於大約N2 ＞1×1012 (cm-2 )。於是，包含於層614之不純物原子之片濃度N2 ，最好滿足N2 ＞1×1012 (cm-2 )之公式。
第17圖係在半導體基板600構成MOS構造之狀態下，描繪通道之片電子密度之計算值與閘極電壓之關係之圖。各計算值係就改變層614之不純物濃度之狀態求出。計算之諸條件係相同於第16圖。在圖中，記載層614之不純物濃度。縱軸係MOS構造之通道之片電子濃度，橫軸係閘極電壓。相同於第8圖，閘極電壓係由0.2V附近開始，提高第1通道之「InGaAs通道」之片電子濃度，隨著閘極電壓之上升而一起增加。此外，在閘極電壓變高時，第2通道之「AlGaAs通道」之片電子濃度開始增加，亦即發生所謂「Spillover」。相同於第8圖，相對於閘極電壓提高第2通道之「AlGaAs通道」之片電子濃度時，第1通道之「InGaAs通道」之片電子濃度之變化降低。在以下，將此種現象，稱為電子濃度之「飽和」。
「AlGaAs通道」係相同於第8圖之「GaAs通道」，係形成在成為閘極絕緣膜下之層614之p-Al0.24 Ga0.76 As層附近之寄生通道。在關於本發明之絕緣閘極型場效電晶體中，在電晶體之通道利用半導體之異接合，「InGaAs通道」成為擔任主要傳導之通道，「AlGaAs通道」為通常寄生通道。也就是說，在第2通道之「AlGaAs通道」之片電子濃度提高之閘極電壓中，以「InGaAs通道」之片電子密度高者為佳(以抑制「spillover」為佳)。
隨著層614之受體不純物濃度增加，使「AlGaAs通道」之片電子濃度提高之閘極電壓移位至正側。同時開始降低第1通道之「InGaAs通道」之片電子濃度之變化之片電子濃度增加。在場效電晶體，一般而言，比起第1通道電子之電子遷移率，第2通道之電子遷移率係相當低。也就是說，對應於保持互導高之電流為止。
第18圖係藉由相同於第17圖之計算，描繪第2通道「AlGaAs通道」之片電子濃度為1×1011 [cm-2 ]時之第1通道「InGaAs通道」之片電子濃度之計算值與層614之受體片濃度之關係之圖。得知隨著層614之受體濃度增加，在第2通道「AlGaAs通道」之片電子濃度為1×1011 [cm-2 ]時之第1通道「InGaAs通道」之片電子濃度增加，作為電晶體基板以在層614具有許多受體為佳。
也就是說，在關於本發明之絕緣閘極場效電晶體基板中，藉由在層614具有受體，可提高電晶體動作中之MOS界面之電位，減低界面位準之影響，同時，抑制寄生通道之發生，提高電晶體之動作電流密度。
此外，在第17圖，在層614之受體密度p為1.2×1019 cm-3 、1.6×1019 cm-3 之構造中，相對於閘極電壓之第1通道「InGaAs通道」之片電子濃度之變化量(dNs/dVg)降低。由於在層614之受體密度p為8×1018 cm-3 之狀態下並未看到dNs/dVg之降低，因此，在表3之層構造，層614之受體密度p可謂適合為8×1018 cm-3 附近。由該層614之高受體濃度造成電子濃度變化量之降低，係因為以層614之受體密度形成之電場增加使得第1通道「InGaAs通道」中之電子平均位置多少移位至基板側為主要原因。此外，「InGaAs通道」中之電子濃度提高之惡化，係由於通道下之層602之n型不純物摻雜層之n-Al0.24 Ga0.76 As之電位降低，而且載體靠近基板側之緣故。在實用之半導體基板之設計之狀態下，必須考慮元件之要求性能而適度地設計這些條件。
第19圖係改變層614之Al組成時，描繪MOS構造之通道之片電子密度之計算值與閘極電壓之關係之圖。計算之諸條件係相同於第17圖。但是，將層614之p型Al0.24 Ga0.76 As層之不純物濃度設定為4×1018 cm-3 ，層602之n型Al0.24 Ga0.76 As層之不純物濃度設定為3.47×1018 cm-3 ，使層614和層612之AlGaAs層之Al組成變更為0.24、0.34、0.44。
藉由提高Al組成，將使寄生通道之第2通道「AlGaAs通道」之電子濃度昇高之閘極電壓移位至正側，同時，使第1通道「InGaAs通道」之電子濃度變化量開始降低之電子濃度增加。也就是說，藉由提高層614和層612之AlGaAs層之Al組成，抑制寄生通道，結果可以提高第1通道之「InGaAs通道」中之電子濃度，顯示可適合於絕緣閘極場效電晶體。
第20圖係改變層614之Al組成時，描繪MOS界面之費米位準之計算值與閘極電壓之關係之圖。使用在第19圖計算之半導體基板之構造，相同於第11圖，計算在改變閘極電壓時之MOS界面之費米位準和成為層614之AlGaAs層之傳導帶下端之能量差。計算之諸條件係相同於第19圖。藉由增加成為層614之AlGaAs層之Al組成，使得MOS界面之費米位準，對於AlGaAs層之傳導帶下端位準相對地降低。由此得知：可得到第19圖所示之第1通道「InGaAs通道」之電子濃度之閘極電壓依附性。
第21圖係改變層614之Al組成時，描繪費米位準相對於MOS界面之AlGaAs層之GaAs層換算之中間間隙位準之計算值與閘極電壓之關係之圖。以在MOS界面之AlGaAs層接合GaAs層之狀態下之GaAs層之禁制帶中心能階作為基準，描繪在第20圖計算之MOS界面之費米位準之能量。得知Al組成之增加並未造成在接合GaAs層之狀態下之GaAs層之禁制帶中心能階作為基準之費米能量之差異。雖不了解AlGaAs層之MOS界面之電荷中性位準以及界面位準密度之能量依附性等MOS界面特性之細節，但是，正如前面之敘述，由於在電晶體動作中之MOS界面之費米能量降低而接近電荷中性位準，因此，增加AlGaAs層之Al組成，有可能效果小。也就是說，不僅藉由提高AlGaAs層之Al組成，藉由在本發明之內容之AlGaAs摻雜受體不純物、也就是與形成負的固定空間電荷互相組合，可提供更加適當之絕緣閘極場效電晶體用基板。由上可知，第2結晶層之禁制帶幅寬最好比第3結晶層及第4結晶層相同或更大。
正如以上之說明，例如在前述之場效電晶體為N通道型之狀態下，藉由在閘極絕緣層106和通道層之第1結晶層104之間接近閘極絕緣層之側形成負的固定空間電荷，相對於電子提高MOS界面之電位，可以提供適當之絕緣閘極型場效電晶體用基板。負的固定空間電荷，可以藉由摻雜在室溫充分地活化之成為受體之第2原子而形成。此時，在第3結晶層110摻雜成為施體之第1原子。施體原子最好摻雜在通道層之附近。為了設定電晶體之閥值電壓成為目的之值，第1原子之片濃度N1 係配合前述第2原子之片濃度N2 而設定。
第22圖係將表4之摻雜量轉換成片濃度而描繪施體片濃度N1 和受體片濃度N2 之關係之圖。場效電晶體之閥值電壓Vt係固定成為0.2V。絕緣層106之厚度為6nm時之施體片濃度N1 也同樣地進行計算及描繪。在Vt為一定之條件下，施體片濃度N1 係相對於受體片濃度N2 幾乎呈直線增加。此時之施體片濃度N1 之增加和N2 之增加之比值dN1 /dN2 ，推測近似於數學式7。
[數學式7]
實際比較第22圖之dN1 /dN2 和數學式7之值時，如表5所示相當一致。
數學式7之值若作為顯示場效電晶體之層構造之「構造因子SF」，在場效電晶體之閥值電壓Vt為一定時之施體片濃度N1 ，可以近似於N1 =N0 +構造因子SF×N2 [cm-2 ]。N0 係在第2結晶層無摻雜第2原子之狀態下，場效電晶體之閥值電壓成為設計值之Vt之第1原子之片濃度。
此時，SF係dN1 /dN2 之近似者，如表5所示，可以確保充分之精度，因此，實際之dN1 /dN2 係SF之1±0.1倍之範圍。於是，藉由成為N0 +SF×0.9×N2 ＜N1 ＜N0 +SF×1.1×N2 [cm-2 ]，可以提供滿足本案發明之目的之電晶體用基板之構造。
此外，進行詳細之檢討，結果得知在表3之構造中，在前述場效電晶體為N通道型之狀態下，N0 係藉由數學式5而賦予，在前述場效電晶體為P通道型之狀態下，N0 係藉由數學式6而賦予。
[數學式5]
[數學式6]
但是，W[V]係場效電晶體之閘極電極之功函數，Vt[V]係場效電晶體之閥值電壓。Cf[V]係通道材料物性之修正值，具體地說，相當於場效電晶體之閘極電壓成為Vt時之通道位置之費米位準和真空位準之差。在場效電晶體為N通道型之狀態下，Cf係幾乎一致於電子親和力。在場效電晶體之通道為量子井之狀態下，Cf係幾乎一致於由基底位準開始至真空位準為止之電位。在場效電晶體為P通道型之狀態下，Cf係幾乎一致於電離勢之電位差。Cf係隨結晶層之組成而異。
Cf可以包含藉由以閘極絕緣層和半導體層間之界面位準形成之空間電荷所產生之在閘極絕緣層之電位差。具體地說，在相當於場效電晶體之閥值電壓之電壓賦予閘極電極之狀態下之閘極絕緣層之電位差，可以包含在修正值Cf。此種電位差係藉由閘極絕緣層和半導體層之界面位準形成之空間電荷所產生。在以下，考量此時之閘極絕緣層對於界面位準密度N0 之影響。
藉由本案發明之適用，可以調整在場效電晶體運作時之MOS界面之費米位準之位置。在場效電晶體運作時，MOS界面之費米位準之位置最好是接近電荷中性位準。如果MOS界面之費米位準一致於電荷中性位準的話，則由於MOS界面之界面位準而造成之空間電荷之影響係成為零。在場效電晶體為N通道型之狀態下，使閘極電壓比閥值電壓Vt更為正側而使電流增加之狀態下，MOS界面之費米位準移位至MOS界面之半導體之傳導帶下端側。因此，在閘極電壓為閥值電壓Vt時，MOS界面之費米位準最好設定在電荷中性位準附近或價電子帶之更上端側。
現在，假設在閘極電壓為閥值電壓Vt時之MOS界面之費米位準設定在高於電荷中性位準0.3eV之價電子帶上端側。實用上之實際之界面位準密度係3×1011 cm-2 程度以下。此時，對於形成在MOS界面之N0 之影響減少大約4×1010 cm-2 。在P通道型之狀態下，能階之討論係成為相反，但是，對於N0 之影響係與N通道型相同而成為減少之方向。
MOS界面之半導體之帶隙設定為Eg時，在N通道型之狀態下，在閘極電壓為閥值電壓Vt時之MOS界面之費米位準和電荷中性位準之差異，最好設定在+Eg/8至-Eg/3程度。此外，更加理想是設定在0至-Eg/4。在符號為負之狀態下，表示價電子帶上端側之方向，在正之狀態下，表示傳導帶下端側之方向。在P通道型之狀態下，最好是相同於N通道型之狀態進行設定，使得費米位準比電荷中性位準更成為傳導帶下端側。電荷中性位準亦可取代幾乎禁制帶之中央位準。
Const[atoms/cm2 ]雖為常數，但是，依附於結晶層之諸設計條件、例如由通道層形成於基座基板側之緩衝層之設計條件。具體地說，在無摻雜第2原子之狀態下，閥值電壓Vt係相當於成為W-Cf之N1 。通常在通道層和基座基板之間形成緩衝層。藉由在該緩衝層摻雜第2原子，而在緩衝層之通道側附近形成空乏層，在緩衝層形成電場而關閉通道載體。Const係相當於剛好抵銷該電場之第1原子之片濃度。摻雜於緩衝層之第2原子之濃度，通常調整為使Const之值成為4.7×1011 (cm2 )程度之濃度。最好是不要縮小緩衝層之該電場，因此，導入至緩衝層之第2原子之濃度，最好是不要成為先前之通常濃度之1/2以下。可以藉由提高該第2原子之濃度強化該電場，藉由更淺之接合構造可製成更薄之緩衝層，可以有助於藉由在微細化時之短通道效果之抑制、薄膜化而達成低成本化。另一方面，提高緩衝層之第2原子濃度時，有可能發生側閘極之效果、扭曲之發生、緩衝層耐破壞壓之降低等問題。現狀之緩衝層之空乏層為500nm以上，被認為可以進行薄膜化而成為1/3程度之厚度。在該狀態下，摻雜於緩衝層之第2原子之濃度成為通常濃度之3倍左右。於是，Const最好是2.3×1011 至1.4×1012 [cm-2 ]。此外，在可以設計適當之緩衝層之狀態下，可以使用實驗求出之值作為N0 。在該狀態下，可以將實驗求出之第1原子之片濃度N0exp 設定為N0exp =N0 =N0min =N0max 。
此外，進行詳細之檢討，結果得知：成為場效電晶體之通道層之第1結晶層104，能夠以Inx Ga1-x As(0.2≦x＜0.45)準晶格整合於GaAs之條件，Cf(V)可近似以下之公式。
Cf=-1.69x2 +1.66x+4.33
但是，x係通道之In組成。
常數Const如前述係依附於前述緩衝層之設計。常數Const係考慮短通道效果、夾斷特性、汲極電導、扭曲之發生、側閘極效果、電流OFF(截止)時之殘留閘極電容等電場電晶體之諸特性，同時以經驗進行最適當化檢討而決定之極為重要之設計因子。在表3假設之緩衝層，設定前述之常數Const成為4.7×1011 (cm-2 )程度。常數Const如前述最好是2.3×1011 至1.4×1012 (cm-2 )之範圍。此外，常數Const由於夾斷特性、汲極電導，需要某程度之大小。由於扭曲之發生、殘留閘極電容等，限制常數Const之上限，最好是3×1011 至1×1012 (cm-2 )之範圍。此外，由長年製造pHEMT用之磊晶基板之經驗，常數Const最好是4×1011 至7×1011 (cm-2 )。
表6表示本發明之其他實施例之半導體基板700之層構造。相同於半導體基板400，表5所示之各層係以層號碼變小之順序形成於GaAs基板上而成為半導體基板700。半導體基板700係使用在N通道型場效電晶體之半導體基板。
半導體基板700係在具有成為第1結晶層104之一例之層410、成為第2結晶層108之一例之層416、以及成為第3結晶層之一例之層404之半導體基板400之層構造中，具有附加成為第4結晶層之一例之層716之層構造者。
層402係相同於半導體基板400之層402。層704係摻雜施體原子之厚度5nm之Al0.24 Ga0.76 As層。施體原子之摻雜濃度係1.125×1018 cm-3 。層704係第3結晶層之一例。層706及層714係厚度2nm之無摻雜Al0.24 Ga0.76 As層，層708及層712係厚度2nm之無摻雜GaAs層。層706、層714、層708、及層712可發揮作為間隔層之功能。層710係厚度7.5nm之無摻雜In0.3 Ga0.7 As層。層710係第1結晶層104之一例。
層716係摻雜施體原子之厚度5nm之Al0.24 Ga0.76 As層。施體原子之摻雜濃度係2.251×1018 cm-3 。層716係第4結晶層之一例。層716位於對應在第1結晶層104之層710和對應在第2結晶層108之層720之間，禁制帶幅寬大於對應在第1結晶層104之層710。
層718係厚度10nm之無摻雜Al0.24 Ga0.76 As層。層720係摻雜受體原子之厚度2nm之Al0.24 Ga0.76 As層。層720係第2結晶層108之一例。層720之受體原子之摻雜濃度設定為1.0×1019 cm-3 。層722係厚度5nm之無摻雜Al0.24 Ga0.76 As層。層724係厚度12nm之Al2 O3 層。層724係絕緣層106之一例。層724之帶隙能為6.0eV，比介電率為7。
藉由具有層716，可以防止對應於第3結晶層之層704之過度之高摻雜濃度，使得對應於第1結晶層104之層710周邊之帶彎曲接近成為對稱形。因此，可以防止載體電子染出至對應於第4結晶層之層704，防止場效電晶體之特性惡化。
在進行改變閘極電壓時之半導體基板700之MOS界面之費米位準之計算時，另對作為比較例之半導體基板750以及作為其他之實施例之半導體基板760同樣地計算該費米位準。在半導體基板750，以表3之層720作為厚度2nm之無摻雜Al0.24 Ga0.76 As層，設定施體原子對層716之摻雜濃度為6.00×1017 cm-3 ，設定施體原子對層704之摻雜濃度為3.00×1017 cm-3 ，進行調整使Vt成為0.2V。在半導體基板760，設定為削除作為表3之層722之厚度5nm之無摻雜Al0.24 Ga0.76 As層之構造。此時，設定施體原子對層716之摻雜濃度為2.120×1018 cm-3 ，設定施體原子對層704之摻雜濃度為1.060×1018 cm-3 ，進行調整使Vt成為0.2V。
第23圖係描繪相對於半導體基板700、750、760之MOS界面傳導帶下端之費米位準之計算值ΔEn與閘極電壓之關係之圖。半導體基板700係對半導體基板600之層構造追加包含成為施體之第1原子之第4結晶層之構造。圖中之計算結果以虛線表示。不具備包含成為受體之第2原子之第2結晶層之比較例之半導體基板750之計算結果，以圖中之實線表示。得知：藉由包含成為受體之第2原子之第2結晶層，使在MOS界面之費米位準ΔEn在負側移位0.2eV以上。半導體基板760係削除位於半導體基板700之層722之厚度5nm之無摻雜Al0.24 Ga0.76 As層之構造，包含成為受體之第2原子之第2結晶層，係直接形成在發揮作為閘極絕緣層功能之層724之上之構造。圖中之計算結果以點線表示。判斷在MOS界面之費米位準ΔEn藉由半導體基板700更加移位至負側，藉由使包含成為受體之第2原子之第2結晶層形成在發揮作為閘極絕緣層功能之層724之附近，可得到更大之效果。此可藉由數學式5之(d/ε)2 值變小、有效電性膜厚(d/ε)E 增加進行說明。
第24圖係描繪半導體基板700、750、760之MOS構造之通道之片電子密度之計算值與閘極電壓之關係之圖。半導體基板700之結果以虛線表示，半導體基板750之結果以實線表示，半導體基板760之結果之點線表示。相對於半導體基板750之結果，半導體基板700之結果為：相對於閘極電壓Vg，InGaAs通道之電子濃度之變化變小之飽和濃度提高，AlGaAs通道之電子濃度降低，半導體基板700係適合作為電晶體用基板。此外，半導體基板760之結果比半導體基板700更適合作為電晶體用基板。
第25圖係描繪在第24圖中第2通道「AlGaAs通道」之片電子濃度為1×1011 cm-2 時之第1通道「InGaAs通道」之片電子濃度之圖。判斷藉由包含成為受體之第2原子之第2結晶層之效果以及由於降低(d/ε)2 造成之有效電性膜厚增加，而增加在第2通道「AlGaAs通道」之片電子濃度為1×1011 cm-2 時之第1通道「InGaAs通道」之片電子濃度。
藉由包含成為受體之第2原子之第2結晶層之效果，抑制「AlGaAs通道」之發生，提高「InGaAs」通道之「飽和」現象發生之最大電子濃度Ns。此外，看到藉由縮小(d/ε)2 而抑制「AlGaAs通道」發生之效果。此外，相對於閘極電壓，電子濃度Ns之變化變大。此係由於藉著縮小(d/ε)2 而減小閘極電極到通道為止之距離，改善調制效率之緣故。在場效電晶體，最好是關連到互導Gm之增加。
由第23圖、第24圖、第25圖可知，半導體基板700、半導體基板760之層構造，可使MOS界面之費米位準接近電荷中性位準，可以減低起因於界面位準之MOS動作時之不良影響。此外，藉由更加提高包含於第2結晶層之成為受體之第2原子之片濃度N2 可以增加效果。
如以上說明，藉由在成為閘極絕緣層之絕緣層106和成為通道層之第1結晶層104之間，配置通道傳導型之相反傳導型之第2結晶層108，可以使在MOS界面之費米位準接近電荷中性位準進行MOS動作，結果可以減低MOS界面之界面位準之影響。於是，可以提高在第1結晶層104之載體遷移率，提高絕緣閘極型場效電晶體之性能。
在前述之實施例，雖僅顯示場效電晶體為N通道型之狀態，但是P通道型之狀態也得到相同之效果。但是，在場效電晶體為P通道型之狀態下，在層404、層602、層704、及層716包含成為受體之原子，在層416、層614、及層720包含成為施體之原子。
說明以上之實施形態，但是，本件發明並非限定在前述之實施形態，可以進行變更。例如在第2結晶層108為Ink Ga1-k P(0≦k≦1)時，可以將Ink Ga1-k P(0≦k≦1)，視為具有自然超格子者。在此之所謂「InGaP層具有自然超格子」，係指在由In原子和Ga原子之混合而形成之特定結晶面，具有In濃度高於平均混合比之面和Ga濃度高於平均混合比之面交互形成之狀態。此外，可謂在各個面與平均混合比之偏差越大，秩序化程度越強。藉由具有自然超格子，在InGaP層，產生壓電電荷，得到相同於在MOS界面側摻雜成為受體之原子且在通道側摻雜成為施體之原子之效果。於是，可以藉由自然超格子，增大MOS使界面之費米位準接近電荷中性位準之效果。此時，場效電晶體最好是N通道型。
表7、表8、表9、及表10分別表示成為本發明之其他比較例或實施例之半導體基板910、920、930、940之各層構造。相同於半導體基板600，表7、表8、表9、及表10所示之各層係以層號碼變大之順序形成於GaAs基板上，成為半導體基板910、920、930、940。半導體基板910、920、930、940係使用在N通道型場效電晶體之半導體基板。
在此，將InGaP層視為具有自然超格子者進行模擬。藉由具有自然超格子使InGaP層產生壓電電荷。這個雖係偶極子力矩，但是藉由在InGaP層之上面形成負的固定空間電荷，在下面形成正的固定空間電荷，可模擬壓電電荷。固定空間電荷之面密度係1×1012 cm-2 。另外，實際上，本計算忽略在InGaP層具有自然超格子時帶隙和電子親合力發生之變化。
第26圖係使用表7至表10之各半導體基板910至940之構造，相同於第11圖，計算相對於閘極電壓由MOS界面費米位準之MOS界面之無摻雜InGaP層之傳導帶下端開始之能量差之結果。計算之諸條件係相同於第19圖。圖中之「i-InGaP」或「習知構造」係顯示使用表7之半導體基板910之結果，「o-InGaP」或「ordered InGaP」係顯示使用表8之半導體基板920之結果，「P+InGaP」係顯示使用表9之半導體基板930之結果，「p+o-InGaP」、「ordered+P+InGaP」或「P+ordered-InGaP」係顯示使用表10之半導體基板940之結果。在以下，就第27圖至第32圖而也相同。但是，第27圖至第32圖之全部例子之羅馬字母及記號係不區別大寫、小寫、半角、全角。此外，-＿(底線)、空格也不區別。
第27圖至第30圖係模擬在Vg=1V時之MOS構造之電子密度之深度輪廓之圖。第27圖係顯示半導體基板910之MOS構造之狀態，第28圖係顯示半導體基板920之MOS構造之狀態，第29圖係顯示半導體基板930之MOS構造之狀態，第30圖係顯示半導體基板940之MOS構造之狀態。在各圖，顯示3個量子位準之電子密度及傳導帶下端之能量深度輪廓。得知藉由InGaP層進行秩序化，而降低以InGaP層之傳導帶下端作為基準之MOS界面之費米位準。藉由將受體不純物摻雜於InGaP層，以InGaP層之傳導帶下端作為基準之MOS界面之費米位準之下降係相同於半導體基板600之結果。此外，還得知藉由秩序化和摻雜受體不純物之組合，可得到更加大之效果。
第31圖係計算使用具備前述MOS構造之半導體基板形成成為第1通道之「InGaAs通道」以及成為形成於InGaP層之第2通道之「InGaP通道」之電子濃度之閘極偏壓依附性之結果。其他計算之細節係相同於第19圖。藉由InGaP層之秩序化和受體之摻雜以及其組合，使成為第2通道之「InGaP通道」發生之閘極電壓移位至正側，「InGaAs通道」之「飽和」閘極電壓移位至正側，同時提高「飽和」之電子濃度。
第32圖係計算在「InGaP通道」之電子密度成為1×1011 cm-2 時之「InGaAs通道」之電子濃度之結果。如前述，MOS界面之半導體層成為InGaP層，顯示適合藉由使用GaAs層、AlGaAs層形成絕緣閘極場效電晶體。此外，藉由此次之實施例，以InGaP之秩序化、受體不純物之摻雜，可以提供適當之半導體基板。
說明以上之實施形態，但是，本件發明係並非限定在前述之實施形態，可以進行變更。例如第2結晶層108可以在磊晶成長中，摻雜不純物原子而形成，在該狀態下，可以藉由離子注入法或磊晶再成長法，形成分別連接在源極電極304和汲極電極306之源極區域及汲極區域。但是，第2結晶層108不需要形成在半導體基板之整個面。
第33圖顯示絕緣閘極型場效電晶體800之剖面。絕緣閘極型場效電晶體800具有基座基板102、第4結晶層801、第1結晶層104、第2結晶層108、絕緣層106、半導體層802、接點層804、閘極電極806、源極電極808、及汲極電極810。基座基板102及第1結晶層104係相同於半導體基板100。絕緣層106係閘極絕緣層，第2結晶層108係僅形成在閘極電極806之下部。在源極電極808及汲極電極810之下面未形成第2結晶層108，因此，可以降低與源極電極808及汲極電極810和閘極電極806下面之通道之存取電阻。此狀況於絕緣閘極型場效電晶體800於增強(enhance)型之狀態運作時更為有用。若使第2結晶層108在閘極電極806之下部以相等於閘極電極區域或者更加狹窄之區域形成時，第2結晶層108存在之區域成為電晶體之真性通道區域，可以設定源極或汲極電極和閘極電極之間以及閘極電極之無第2結晶層部分之載體濃度高於真性通道區域。因此，可以更加降低該部分之電阻，可以更加降低源極及汲極電極和電晶體之真性通道區域間之存取電阻。此外，最好在基座基板102和第4結晶層801之間形成緩衝層。
在絕緣閘極型場效電晶體800為N通道型之狀態下，作為摻雜於第2結晶層108之不純物原子最好是Zn。Zn可以藉由離子注入或熱擴散而導入，因此，適合僅在閘極下形成第2結晶層108之構造。
第34圖至第36圖係顯示絕緣閘極型場效電晶體800之製造過程之一例之剖面圖。如第34圖所示，在基座基板102之上，第4結晶層801、第1結晶層104及半導體層802，依序進行磊晶成長。可以在基座基板102和第4結晶層801之間形成緩衝層。半導體層802係摻雜不純物而成為第2結晶層108之結晶層。此外，在半導體層802之上，形成遮罩層820。
如第35圖所示，加工遮罩層820，在形成閘極電極806之區域形成開口。接著，以遮罩層820作為遮罩，在開口內部之半導體層802，進行Zn離子注入。此外，可以在開口內部之半導體層802，使用氣相法，藉由熱擴散而摻雜Zn，來取代Zn之離子注入。摻雜半導體層802之Zn之區域成為第2結晶層108。
如第36圖所示，除去遮罩層820而形成接點層804及絕緣層106。然後形成閘極電極806、源極電極808和汲極電極810，即可製成絕緣閘極型場效電晶體800。
100．．．半導體基板
102．．．基座基板
103．．．第2結晶層
104．．．第1結晶層
106．．．絕緣層
108．．．第2結晶層
110．．．第3結晶層
200．．．半導體基板
202．．．緩衝層
204．．．摻雜層
206．．．第1間隔層
208．．．第2間隔層
210．．．第3間隔層
212．．．第4間隔層
214．．．摻雜層
215．．．無摻雜層
216．．．第2通道層
218．．．蝕刻阻擋抑制層
220．．．接點層
300．．．絕緣閘極型場效電晶體
302．．．閘極電極
304．．．源極電極
306．．．汲極電極
400．．．半導體基板
500．．．半導體基板
502．．．比較結晶層
550．．．半導體基板
560．．．絕緣閘極型場效電晶體
600．．．半導體基板
700．．．半導體基板
750．．．半導體基板
760．．．半導體基板
800．．．絕緣閘極型場效電晶體
801．．．第4結晶層
802．．．半導體層
804．．．接點層
806．．．閘極電極
808．．．源極電極
810．．．汲極電極
820．．．遮罩層
910．．．半導體基板
920．．．半導體基板
930．．．半導體基板
940．．．半導體基板
第1圖表示半導體基板100之剖面。
第2圖表示半導體基板200之剖面。
第3圖表示絕緣閘極型場效電晶體300之剖面。
第4圖係藉由實驗求出絕緣閘極型場效電晶體300之閘極電壓相對於閘極電容之關係(C-V特性)之圖形。
第5圖表示在假設絕緣閘極型場效電晶體300之MOS界面不存在界面位準之理想狀態進行模擬之狀況之C-V特性。
第6圖表示閘極電壓為0V時，模擬電子密度之深度輪廓之圖。
第7圖表示閘極電壓為+1.2V時，模擬電子密度之深度輪廓之圖。
第8圖係在每位準模擬片電子密度相對於閘極電壓變化之圖。
第9圖(a)描繪改變閘極電壓時之MOS界面之費米位準之計算值之圖。第9圖(b)表示GaAs之界面位準密度和其能階之關係之圖。
第10圖描繪改變閘極電壓時之半導體基板400之MOS界面之費米位準之計算值之圖。
第11圖描繪改變閘極電壓時之半導體基板500之MOS界面之費米位準之計算值之圖。
第12圖表示半導體基板550之剖面。
第13圖表示絕緣閘極型場效電晶體560之剖面。
第14圖係藉由SplitCV法測定絕緣閘極型場效電晶體560之載體遷移率和電荷密度之關係之實驗圖形。
第15圖係藉由SplitCV法測定其他絕緣閘極型場效電晶體之載體遷移率和電荷密度之關係之實驗圖形。
第16圖係描繪改變層614之不純物濃度時之半導體基板600之MOS界面之費米位準之計算值之圖。
第17圖係描繪在半導體基板600構成MOS構造之狀態下之通道之片電子密度之計算值與閘極電壓之關係之圖。
第18圖係描繪第17圖之第2通道「AlGaAs通道」之片電子濃度為1×1011 cm-2 時之第1通道「InGaAs通道」之片電子濃度之計算值與受體片濃度之關係之圖。
第19圖係描繪改變層614之Al組成時之MOS構造之通道之片電子密度之計算值與閘極電壓之關係之圖。
第20圖係描繪改變層614之Al組成時之MOS界面之費米位準之計算值與閘極電壓之關係之圖。
第21圖係描繪改變層614之Al組成時相對於MOS界面之AlGaAs層之GaAs層換算中間間隙位準之費米位準之計算值與閘極電壓之關係之圖。
第22圖係描繪將表4之摻雜量轉換成片濃度之施體片濃度N1 和受體片濃度N2 之關係之圖。
第23圖係描繪相對於半導體基板700、750、760之MOS界面傳導帶下端之費米位準之計算值ΔEn與閘極電壓之關係之圖。
第24圖係描繪半導體基板700、750、760之MOS構造之通道之片電子密度之計算值與閘極電壓之關係之圖。
第25圖係描繪在第24圖中第2通道「AlGaAs通道」之片電子濃度為1×1011 cm-2 時之第1通道「InGaAs通道」之片電子濃度之圖。
第26圖係描繪在半導體基板910、920、930、940之MOS界面之費米位準之計算值與閘極電壓之關係之圖。
第27圖表示閘極電壓為1.0V時，模擬半導體基板910之電子密度之深度輪廓之圖。
第28圖表示閘極電壓為1.0V時，模擬半導體基板920之電子密度之深度輪廓之圖。
第29圖表示閘極電壓為1.0V時，模擬半導體基板930之電子密度之深度輪廓之圖。
第30圖表示閘極電壓為1.0V時，模擬半導體基板940之電子密度之深度輪廓之圖。
第31圖係描繪在半導體基板910、920、930、940之MOS構造之通道之片電子密度之計算值與閘極電壓之關係之圖。
第32圖係描繪在第31圖中第2通道「InGaP通道」之片電子濃度為1×1011 cm-2 時之第1通道「InGaAs通道」之片電子濃度之圖。
第33圖表示絕緣閘極型場效電晶體800之剖面。
第34圖表示絕緣閘極型場效電晶體800之製造過程之一例之剖面圖。
第35圖表示絕緣閘極型場效電晶體800之製造過程之一例之剖面圖。
第36圖表示絕緣閘極型場效電晶體800之製造過程之一例之剖面圖。
100．．．半導體基板
102．．．基座基板
104．．．第1結晶層
106．．．絕緣層
108．．．第2結晶層
110．．．第3結晶層

Claims (22)

  1. 一種半導體基板，係具有基座基板、第1結晶層、第2結晶層、和絕緣層，前述基座基板、前述第1結晶層、前述第2結晶層、及前述絕緣層係依照前述基座基板、前述第1結晶層、前述第2結晶層、前述絕緣層之順序定位，復具有位於前述第1結晶層和前述第2結晶層之間或前述基座基板和前述第1結晶層之間之第3結晶層，前述第2結晶層係由以晶格整合或準晶格整合於構成前述第1結晶層之結晶，並且禁制帶幅寬較構成前述第1結晶層之結晶為大之結晶所組成，前述第3結晶層係由以晶格整合或準晶格整合於構成前述第1結晶層之結晶，並且禁制帶幅寬較構成前述第1結晶層之結晶為大之結晶所組成，前述第3結晶層包含成為施體或受體之第1原子，在前述第3結晶層包含成為施體之第1原子之狀態下，前述第2結晶層包含成為受體之第2原子，在前述第3結晶層包含成為受體之第1原子之狀態下，前述第2結晶層包含成為施體之第2原子。
  2. 如申請專利範圍第1項所述之半導體基板，其中，前述第1結晶層係可適用於場效電晶體之通道層之層，前述絕緣層係可適用於前述場效電晶體之閘極絕緣層之層，在前述場效電晶體為N通道型之狀態下，前述第3結晶層中之前述第1原子係成為施體，在前述場效電晶體為P通道型之狀態下，前述第3結晶層中之前述第1原子係成為受體。
  3. 如申請專利範圍第1項所述之半導體基板，其中，復具有第4結晶層，在前述第3結晶層位於前述第1結晶層和前述第2結晶層之間之狀態下，前述第4結晶層位於前述基座基板和前述第1結晶層之間，在前述第3結晶層位於前述基座基板和前述第1結晶層之間之狀態下，前述第4結晶層位於前述第1結晶層和前述第2結晶層之間，前述第4結晶層係由以晶格整合或準晶格整合於構成前述第1結晶層之結晶，並且禁制帶幅寬較構成前述第1結晶層之結晶為大之結晶所組成，前述第4結晶層包含前述第1原子。
  4. 如申請專利範圍第2項所述之半導體基板，其中，前述第1原子之片濃度N1 和前述第2原子之片濃度N2 滿足數學式1之關係：(數學式1)N0min +SFmin ×N2 ＜N1 ＜N0max +SFmax ×N2 但是，N0min 及N0max 係分別在前述第2結晶層無摻雜前述第2原子之狀態下前述場效電晶體之閥值電壓成為設計值之前述第1原子之片濃度N0 之最小值及最大值，SFmin 及SFmax 係分別為表示前述場效電晶體之層構造之構造因子SF之最小值及最大值。
  5. 如申請專利範圍第1項所述之半導體基板，其中，在前述第2原子之片濃度為N2 時，滿足數學式2之關係：(數學式2)N2 ＞1×1012 (cm-2 )。
  6. 如申請專利範圍第1項所述之半導體基板，其中，以有效電性膜厚作為由數學式3定義之(d/ε)E ，在前述第2原子之片濃度為N2 時，滿足數學式4之關係：(數學式3) 但是，(d/ε)1 係前述絕緣層之電性膜厚[cm]，(d/ε)2 係前述絕緣層之前述第2結晶層側之界面和前述第2結晶層之前述第2原子之摻雜中心位置之間之電性膜厚[cm]，(d/ε)3 係前述第2結晶層之前述第2原子之摻雜中心位置和前述第1結晶層之中心位置之間之電性膜厚[cm]，所謂電性膜厚係指以層之實際膜厚d[cm]除以比介電率ε[無單位]之值；(數學式4)N2 ×(d/ε)E ＞1×105 (cm-1 )。
  7. 如申請專利範圍第2項所述之半導體基板，其中，前述第1結晶層係由Inx Ga1-x As(0≦x≦1)表示之結晶所組成，前述第2結晶層係由以Ink Alm Ga1-k-m Asn P1-n (0≦k≦1、0≦m≦1、0≦k+m≦1、0≦n≦1)表示之結晶所組成。
  8. 如申請專利範圍第7項所述之半導體基板，其中，前述基座基板係GaAs或InP基板。
  9. 如申請專利範圍第7項所述之半導體基板，其中，前述第1結晶層係由能夠以晶格整合或準晶格整合於GaAs之以Inx Ga1-x As(0≦x≦1)表示之結晶所組成，前述第2結晶層係由以Alm Ga1-m As(0≦m≦1)表示之結晶所組成。
  10. 如申請專利範圍第7項所述之半導體基板，其中，前述第1結晶層係由能夠以晶格整合或準晶格整合於GaAs之以Inx Ga1-x As(0≦x≦1)表示之結晶所組成，前述第2結晶層係由以Ink Alm Ga1-k-m P(0≦k≦1、0≦m≦1、0≦k+m≦1)表示之結晶所組成。
  11. 如申請專利範圍第10項所述之半導體基板，其中，前述場效電晶體係N通道型，前述第2結晶層係由具有自然超格子之以Ink Alm Ga1-k-m P(0≦k≦1、0≦m≦1、0≦k+m≦1)表示之結晶所組成。
  12. 如申請專利範圍第10項所述之半導體基板，其中，前述第2結晶層係由以Ink Ga1-k P(0≦k≦1)表示之結晶所組成。
  13. 如申請專利範圍第9項或第10項所述之半導體基板，其中，前述基座基板係GaAs基板。
  14. 如申請專利範圍第1項所述之半導體基板，其中，前述第1結晶層係由能夠以晶格整合或準晶格整合於GaN之以Iny Ga1-y N(0≦y≦1)表示之結晶所組成，前述第2結晶層係由以Inp Alq Ga1-p-q N(0≦p≦1、0≦q≦1、0≦p+q≦1)表示之結晶所組成。
  15. 如申請專利範圍第14項所述之半導體基板，其中，前述基座基板係GaN基板。
  16. 如申請專利範圍第2項所述之半導體基板，其中，前述場效電晶體係N通道型，前述第2原子係C原子或Zn原子。
  17. 如申請專利範圍第1項所述之半導體基板，其中，前述絕緣層和前述第2結晶層係接合形成。
  18. 如申請專利範圍第17項所述之半導體基板，其中，在前述絕緣層之全部或一部分區域之接合於前述第2結晶層之區域存在氧化鋁。
  19. 一種絕緣閘極型場效電晶體，係具有申請專利範圍第1項所述之半導體基板，並以前述半導體基板中之前述第1結晶層作為通道層，以前述半導體基板中之前述絕緣層作為閘極絕緣層，而具有形成於前述閘極絕緣層之上面或上方之閘極電極。
  20. 如申請專利範圍第19項所述之絕緣閘極型場效電晶體，其中，前述第2結晶層僅形成在前述閘極電極之下方，或前述第2結晶層之包含前述第2原子之區域僅形成在前述閘極電極之下方。
  21. 一種半導體基板之製造方法，係申請專利範圍第1項所述之半導體基板之製造方法，其具備在前述基座基板之上面或上方，藉由磊晶成長法形成前述第1結晶層之步驟；在前述第1結晶層之上面或上方，藉由磊晶成長法形成前述第2結晶層之步驟；在前述第2結晶層摻雜前述第2原子之步驟；以及在前述第2結晶層之上面或上方，形成前述絕緣層之步驟。
  22. 如申請專利範圍第21項所述之半導體基板之製造方法，其中，前述第2原子係Zn，摻雜前述第2原子之步驟係藉由熱擴散法摻雜前述Zn之步驟。
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