CN107731902B - 第iii族氮化物常关晶体管的层结构 - Google Patents

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Abstract

常关晶体管的层结构(100)，其包括由第III族氮化物材料制成的供电子层(910)、由第III族氮化物材料制成的背势垒层(906)、在供电子层(910)和背势垒层(906)之间由具有比其他所述层的带隙能更低的带隙能的第III族氮化物材料制成的沟道层(908)。背势垒层(906)的材料具有p型导电性，而供电子层(910)的材料和沟道层(908)的材料则不具有p型导电性，供电子层(910)的带隙能小于背势垒层(906)的带隙能；在不施加外加电压的情况下，在沟道层(908)中第三第III族氮化物材料导带下边沿在能量上高于沟道层(908)中的材料的费米能级。

Description

第III族氮化物常关晶体管的层结构
本申请是申请日为2014年2月14日的名称为“第III族氮化物常关晶体管的层结构”的申请号为201480009119.3的发明专利申请的分案申请。
技术领域
本发明涉及常关晶体管的第III族氮化物层结构。本发明还涉及在基底上包括层结构的晶片，涉及常关晶体管，特别是高电子迁移率晶体管(HEMT)，及涉及集成电路。
背景技术
针对大功率开关应用，有人广泛地研究了第III族氮化物异质结场效应晶体管(HFETs)。大多数报道的HFETs是常开型AlGaN/GaN HFETs，其优点是由固有极化电场产生的固有的高的载流子面密度。
然而，常开HFETs无法用于实际的功率开关应用，其中安全关闭运行是主要的关切。因此，在这些应用中，目前唯独使用Si基功率MOSFETs/IGBTs。
常关运行，即栅源电压为0V或者更一般而言栅源电压低于阈值电压值时的关状态的晶体管运行，对于AlGaN/GaN HFETs是特别期望的。同时期望获得晶体管的低的开状态电阻。为了符合这些要求，需要降低在栅压<0V的栅下方的沟道中的二维电子气(2DEG)密度。因为2DEG是由在GaN和AlGaN层之间在异质界面处极化诱发的固定电荷的不同造成的，减少Al摩尔分数或AlGaN的厚度有效地减少这些载流子，并由此使开状态运行的阈值电压Vth向着正方向漂移。该方法报道于文献M.A.Khan,Q.Chen,C.J.Sun,J.W.Yang,M.Blasingame,M.S.Shur,and H.Park,“Enhancement and depletion mode GaN/AlGaN heterostructurefield effect transistors”Appl.Phys.Lett,vol.68,no.4,514-516(1996)，下面称作Khan等人。该方法可以产生常关运行。然而，产生的漏电流非常小，因为可用的正栅压受到在GaN/AlGaN异质界面处比较低的势垒高度连同高薄层电阻的限制。因此，该方法限制了所期望的开状态电阻的降低。该方法也缺少典型地以高的正电压驱动栅的能力。替代性地，驱动电压典型地被限制到小于2V。Khan等人描述了一种器件，其特征在于阈值电压Vth<50mV的非常薄的AlGaN势垒层。
在过去几年有人公布了设计常关HEMTs的若干不同方法。在Kumar V,Kuliev A,Tanaka T,Otoki Y,Adesida I.,“High transconductance enhancement mode AlGaN/GaNHEMTs on SiC substrate”,Electron Lett.2003；39(24):1758-60中找到一种结构。作者针对凹栅器件报道了Vth＝75mV。
Cai等人在Cai Y,Zhou Y,Chen K,Lau K.,“High-performance enhancement-mode AlGaN/GaN HEMTs using fluoride-based plasma treatment”,IEEE Elec DevLett.2005；26(7):435-7中依赖基于氟化物的等离子体处理以实现阈值电压Vth＝900mV。虽然后一方法可以提供常关器件，但是稳定性关切以及由于凹槽蚀刻或F离子处理在高电压和高温下运行时导致的器件性能的损害将该方法限制到仅研发工作。
由Mizutani等人在Mizutani T,Ito M,Kishimoto S,Nakamura F.,“AlGaN/GaNHEMTs with thin InGaN cap layer for normally off operation”,IEEE Elec DevLett.2007；28(7):549-51中建议的更加新近的方法使用薄的InGaN盖层，其升高导带，由此实现常关运行。虽然善于获得正的阈值电压，但是仍然要求在栅极接点和漏极接点之间用于降低开状态电阻的凹槽蚀刻的可靠性是该方法的主要问题。
由于在获得基于氮化物的常关HEMTs中的固有困难，常开HEMT也可以用于与SiFET的栅地阴地放大器配置，从而制成常关器件(US 8,084,783)。该方法可以实现阈值电压最高为4V的常关GaN HEMT，但是也受到额外的芯片集成的困扰，并且依赖Si FET的缓慢内体(slow internal body)。
发明内容
根据本发明的第一方面，常关晶体管的第III族氮化物层结构包括
-由至少一种具有第一带隙能的第一第III族氮化物材料制成的供电子层；
-由至少一种具有第二带隙能的第二第III族氮化物材料制成的背势垒层；
-位于供电子层和背势垒层之间并且由具有低于第一和第二带隙能的第三带隙能的第三第III族氮化物材料制成的沟道层，其中
-背势垒层的第二第III族氮化物材料具有p型导电性，而供电子层的第一第III族氮化物材料和沟道层的第三第III族材料不具有p型导电性，
-供电子层的第一第III族氮化物材料的第一带隙能小于背势垒层的第二第III族氮化物材料的第二带隙能。
第III族氮化物层结构下面简写为层结构。
在本申请请求保护的该层结构的实施方案中，在不将外加电压施加至该层结构的情况下，沟道层中第三第III族氮化物材料的导带下边沿在能量上高于沟道层中第三第III族氮化物材料的费米能级。
该层结构可以通过比较简单的方法制造。具体而言，本发明的层结构允许由根据优选的实施方案的该层结构制造常关(也称作e模式)晶体管，其器件性能在若干关键参数上是优越的，并且具有独特的高的在片器件产率。
一个重要的优点是，该层结构允许制造实施方案，其是具有无凹槽的设计的常关晶体管。这是一个重要的优点，因为基于本发明的层结构实现了在制造该层结构之后常关晶体管的定型加工的明显简化。这又允许大幅降低该晶体管实施方案的成本。
这些优点是在优选的晶体管实施方案中实现的，其利用了本发明的层结构的有利的性质。具体而言，通过避免在使用该层结构的晶体管结构中电子电流损失的双异质结构设计，本发明的层结构实现了非常好的将载流子限制在沟道层。
该效应是通过该层结构的特征的组合实现的。具体而言，本发明的层结构利用p型背势垒层，其在沟道层中在主沟道区下方产生固有的空穴产生的电场，以使导带下边沿上升而高于费米能级。此外，具有比供电子层更宽的带隙的背势垒层支持该效应。因此，通过将至少一种第二第III族氮化物材料***包含具有比供电子层的第一第III族氮化物材料更高的能量值的能带隙的背势垒层中，此外通过提供背势垒层作为p型层，发现沟道层的导带下边沿整体处于比费米能级更高的能量值。因此，因为p型掺杂的背势垒层升高了晶体管结构的主2DEG区处的导带下边沿，所得的器件阈值电压具有正值。
本发明的层结构同时实现了良好的导电性调制性质。这一新概念还能够在用该层结构制成的晶体管中将常关运行和大电流驱动能力相结合，通过施加比较高的正栅压，同时获得小的栅电流。本发明的第III族氮化物层结构还允许获得大的漏电流。
在沟道层下方具有GaN缓冲层的已知的HEMTs中将电子限制到底侧是不充分的，这即使在小的漏电压和闭合沟道条件下也会产生穿通效应，然而通过本发明的层结构避免了该穿通效应。应当注意的是，供电子层在现有技术中也称作势垒层或肖特基势垒层。
下面描述该层结构的实施方案。
为了清楚在此已经指出，由本发明的层结构制成的常关晶体管构成一个优选的实施方案。由本发明的层结构制成的常关或e模式晶体管的结构可以称作p型掺杂的双异质结晶体管或p型掺杂的背势垒晶体管。
然而，有利地以其他方式提供该层结构的其他实施方案。作为一个例子，该层结构还以中间产物的形式进行买卖，例如承载该层结构的外延晶片，作为在基底上的外延层叠物。该外延晶片用作在制造晶体管晶片或单个晶体管中进一步加工的基础。该层结构的另一个实施方案采用在整体上与其他电路元件集成的常关晶体管中包括本发明的层结构的集成电路的形式。
可由该层结构获得的正的晶体管阈值电压的精确数值取决于若干因素，其中是沟道层厚度和背势垒层中p型掺杂的量。通过优化该层结构，可以实现大于1.5V、甚至2至6V的阈值电压漂移，下面更详细地加以描述。
该第III族氮化物层结构优选具有背势垒层和供电子层作为AlGaN层，而沟道层是由GaN制成的。在此类实施方案中，背势垒层的Al摩尔分数高于供电子层。这允许实现具有特别高的正值的阈值电压。在一个此类实施方案中，供电子层包含Al摩尔分数为至少15％且不大于26％的AlGaN，而背势垒层包含Al摩尔分数至少为25％的AlGaN。若供电子层的Al摩尔分数为26％，则背势垒层的Al摩尔分数高于26％。依据生长的层的所期望的晶体品质，目前将40％的Al摩尔分数作为上限。然而，在制造技术允许具有更高的Al摩尔分数的高品质薄膜的情况下，这些组成完全适合用于本发明的范畴内。
供电子层或背势垒层或两者可以在层生长方向(深度方向)上跨越它们各自的尺寸具有变化的组成。在一个实施方案中，该供电子层包含AlGaN，并且显示出组成梯度，其中供电子层的第一第III族氮化物材料在深度方向上在相对于沟道层较小的第一距离处的Al摩尔分数高于相对于沟道层较大的第二距离处。在一个实施方案中，该组成梯度连续地跨越供电子层的厚度。在另一个实施方案中，采用一个或多个Al和Ga的组成阶梯的形式。在另一个实施方案中，组成梯度并不是单调地改变，而是跨越供电子层的厚度包括至少一个Al或Ga摩尔分数增大然后减小的序列。在组成上逐渐变化的背势垒层的优点是允许制造具有与均匀组成的背势垒层相比特别高的晶体品质的层。特别是在该组成降低拉伸应变及背势垒层中非故意的背景掺杂水平时，实现了更高的晶体品质。
通过在背势垒层中采用较高的Al摩尔分数，可以实现更好地将电子限制在沟道层中。这具有额外的优点，因为不需要复杂的器件加工或额外的加工步骤，如栅开槽或离子处理以获得所期望的阈值电压。
在另一个实施方案中，该背势垒层包含AlGaN，背势垒层的第二第III族氮化物材料在相对于沟道层的第一距离处和在相对于沟道层的第二距离处的Al摩尔分数彼此不同。不同的实施方案使用具有Al和Ga的连续或阶梯式组成梯度或者具有超晶格如AlGaN/GaN超晶格的背势垒层。
在供电子层、背势垒层或两者具有改变的组成的实施方案中，背势垒层的最大带隙能大于供电子层的最大带隙能。最大带隙能是在带隙能作为在深度方向上的位置的函数绘图时改变供电子层材料或改变背势垒层材料达到的最大带隙能。当然，在各个层从头到尾具有均匀组成的情况下，其最大带隙能简单地就是带隙能。
可以对使用本发明的层结构的常关晶体管的阈值电压加以调节，而不会由于背势垒层中宽的范围的掺杂而损失电性能。该背势垒层优选具有至少1×1017cm-3的p型掺杂剂浓度，以获得至少1×1017cm-3的空穴浓度。在另一个实施方案中，该背势垒层的p型掺杂剂浓度为至少5×1017cm-3，以获得至少5×1017cm-3的空穴浓度。p型掺杂剂浓度更优选为至少1×1018cm-3，以获得至少1×1018cm-3的空穴浓度。背势垒层中空穴浓度的优选的上限为1×1019cm-3，在根据一个实施方案的背势垒层中提供相应的获得该值的p型掺杂剂浓度。
在理想情况下，换而言之，若不产生补偿效应，则可以选择p型掺杂剂浓度等于所期望的空穴浓度。依据掺杂剂补偿效应，可以要求具有比所期望的空穴浓度更高的数值的p型掺杂剂浓度，以获得所期望的空穴浓度。在示例性的实施方案中，现在实际上p型掺杂剂的掺杂剂浓度必须比所期望的空穴浓度各自高出5、10、20、50或100倍。待选择的倍数取决于制造该层结构时的加工条件，这些条件例如确定造成非故意地引入的n型缺陷水平的缺陷的浓度，其补偿一部分故意地引入的p型掺杂剂原子。引入氧是经常非期望的非故意的p型掺杂的一个例子。
合适的p型掺杂剂例如是Mg或C。
本发明的层结构允许制造阈值电压正向漂移超过零伏的晶体管，甚至是针对具有与供电子层相同的盖层的层结构实施方案。
然而，该层结构的优选的实施方案在供电子层上包括盖层，该盖层是由具有比供电子层更小的带隙的第四第III族氮化物材料制成的。盖层的合适的例子是GaN、InGaN、AlGaN或AlGaInN，后两种材料的Al含量优选仍然获得比供电子层较低的带隙能。一般而言，盖层厚度优选小于10nm，从而为正的阈值电压Vth提供额外的贡献。该背势垒层和作为盖层生长的InGaN层的组合允许达到超过+1V的阈值电压Vth。
在某些实施方案中，该盖层具有p型导电性，从而进一步提高阈值电压。具体而言，p型掺杂连同InGaN用作第四第III族氮化物材料。然而，优选根据所获得的空穴浓度保持盖层的p型掺杂为1×1018cm-3的最大值。在其他实施方案中，该盖层不是故意掺杂的。
若将AlGaN或AlInGaN用作盖层材料，换而言之，作为第四第III族氮化物材料，则必须小心地保持盖层的厚度足够小，以避免阈值电压向着会导致常开特性的负值范围漂移。
此外，若将介电材料用作栅-介电材料连同该层结构(在某些实施方案中，在适合于MIS-HEMT的层结构中)，换而言之，在盖层上或者在供电子层上，可以进一步提高由该层结构制成的常关晶体管的阈值电压，并且可以实现更高度饱和的电流容量，同时保持小的漏电流。合适的高K材料例如是HfO2和Al2O3和氮化硅。虽然氮化硅更容易整合到制造过程中，但是其与HfO2和Al2O3相比对阈值电压的影响较小。介电材料层也可以有助于避免位于下方的层非期望的氧化，因此提高了用该层结构制成的晶体管的稳定性和可靠性。
该背势垒层的厚度影响在沟道层和供电子层之间的界面处导带下边沿的位置。该层结构的不同实施方案具有厚度大于20纳米的背势垒层。优选的厚度范围通过大于50纳米、更优选至少300纳米的厚度区间确定。优选在异质基底上作为外延层结构的一部分生长的优选的背势垒层的晶体结构是通过引入晶格缺陷如位错而完全松弛的或者是至少部分地松弛的。
因此，一个影响厚度选择的因素是背势垒层与位于下方的缓冲层的晶格错配的所期望的数值。若晶格错配小，则在20和300nm之间的范围内的厚度可以足够获得至少部分地松弛的背势垒层。若使用具有甚至更大厚度的背势垒层，则甚至由于较大的晶格错配可以实现所期望的至少部分地松弛的晶格。例如，可以采用至少500nm、至少1000nm或者甚至更大数值的厚度。在此出于设计上的观点，对于背势垒层厚度没有上限。然而，其他的考虑会导致约为2000nm的限制。
在该层结构中沟道层的厚度也影响能带结构。在沟道层和供电子层之间的界面处的纯极化电荷优选小于沟道层和背势垒层之间的界面处。
该沟道层优选是由于位于下方的背势垒层的晶格常数的至少部分匹配而发生压缩应变。在使用AlGaN背势垒层时，合适的沟道层材料例如是InGaN或GaN。沟道层的厚度优选为至少20nm且小于200nm。通过在此区间内优化沟道层厚度，在AlGaN背势垒中可以采用低的Al摩尔分数，这仍然允许在背势垒层中获得比在沟道层中更大的带隙，因此仍然允许在沟道层和背势垒层之间的界面处获得高的能垒。在此方面，沟道层的厚度优选保持在最大100nm。
在一个实施方案中，以小的厚度生长供电子层，允许引入拉伸应变。
该层结构的优选的实施方案进一步包括在沟道层和供电子层之间由AlGaN或AlN制成的分隔层，AlN层的厚度不大于3纳米。若使用AlGaN分隔层，则分隔层的Al摩尔分数大于供电子层。
可由任何合适于生长第III族氮化物层的基底开始制造包括本发明的层结构的晶片。然而，必须小心提供击穿电场强度典型地为1至3MV/cm甚至更高的合适的高阻缓冲层结构，同时管理该层结构中的应变，以避免裂缝和晶片翘曲，并将晶体结构中的缺陷浓度保持在可接受的低值。通过合适的缓冲层结构实现的薄膜缺陷密度例如在5×107和4×109cm-2之间的范围内。
一种优选的基底材料是硅，因为其可以低成本、大直径、高纯度提供。此外，使用硅基底允许在单一晶片上连同其他硅基半导体器件一起制造根据本发明的常关晶体管。因此，使用硅基底甚至允许将该晶体管的制造集成到已知的高度发展的制造集成电路的工业过程中，如MOS、NMOS、PMOS、CMOS或BiCMOS过程。
本发明或其在此公开的一个实施方案的第III族氮化物层结构可以引入根据本发明的常关晶体管的各自的实施方案中。因此该晶体管包括各自的第III族氮化物层结构。
根据本发明的常关晶体管也具有源极接点、栅极接点和漏极接点。在根据本发明的常关晶体管中，沟道层中第三第III族氮化物材料的导带下边沿在能量上高于沟道层中第三第III族氮化物材料的费米能级。这至少应用在沟道层的侧向区中，大约对应于栅极接点的侧向尺寸。因此在不施加外部栅源电压的情况下，及在施加低于阈值电压值Vth的正的栅源电压时，沟道是不导电的，晶体管处于关状态。为了切换至开状态，必须施加高于阈值电压值的栅源电压。
根据本发明或其一个实施方案的常关晶体管具有各自有利的性质，对应于在第III族氮化物层结构的各个实施方案的范畴内所述的性质。
常关晶体管的一个优选的实施方案具有导电的源极接点、栅极接点和漏极接点，它们典型地由金属制成并且直接在该层结构上以彼此各自的侧向距离布置。该优选的实施方案的第III族氮化物层结构在源极接点和栅极接点之间以及在栅极接点和漏极接点之间的侧向上不具有凹槽。换而言之，在该实施方案中，不需要在源极接点和栅极接点之间以及在栅极接点和漏极接点之间的侧向区域内制造凹槽。
在该实施方案中，优选没有凹槽延伸进入第III族氮化物层结构中以容纳源极接点、栅极接点和漏极接点中的至少一个。替代性地，源极接点、栅极接点和漏极接点中的各自至少一个直接位于盖层上，或者若存在则直接位于第III族氮化物层结构的介电层上。
在该实施方案的一个改变方案中，提供凹槽仅用于容纳源极接点和漏极接点，并不是用于容纳栅极接点。凹槽优选在垂直方向上进入该层结构中，向下达到沟道层的沟道区，其在晶体管的开状态下承载2DEG。以此方式，可以实现特别低的开状态电阻。在该改变方案中，在栅极接点下方不制造凹槽。具体而言，使用具有高K介电材料的该层结构的一个实施方案，在栅极接点下方，允许在常关晶体管的设计过程中精确调节阈值电压。与由现有技术已知的凹槽蚀刻或离子处理方法相比，通过设计生长的层厚度和掺杂浓度，可以更加准确地控制阈值电压。因此，实现了具有特别良好的常关性能的无栅极凹槽的芯片设计。
在另一个改变方案中，制造引入了根据在此公开的一个实施方案的该层结构的常关晶体管，甚至根本无需任何凹槽蚀刻。在该实施方案中，该晶体管根本不具有凹槽。在该实施方案中，不要求对该层结构制作图案的步骤，接点直接施加至该层结构。源极接点、栅极接点和漏极接点直接位于供电子层上或在盖层上或在栅介电层中，其中任一个形成该层结构的最上层。
在该实施方案的某些改变方案中，通过允许金属原子由源极接点和漏极接点在垂直方向上扩散进入该层结构中，优选向下至沟道层，可以实现特别低的开状态电阻。通过在沉积源极接点和漏极接点之后进行退火，可以实现金属原子由源极接点和漏极接点向该层结构中的扩散。然而，在该层结构中扩散的金属原子不应被误解为获得具有良好的开状态特性的常关晶体管的要求。
下面阐述本发明的层结构和基于该层结构的常关晶体管的其他例子。
附图说明
图1所示为根据第一实施方案的第III族氮化物层结构；
图2所示为根据第二实施方案的第III族氮化物层结构；
图3所示为根据第三实施方案的第III族氮化物层结构。
图4所示为根据第四实施方案的第III族氮化物层结构。
图5所示为可与前述实施方案的任何层结构组合使用的缓冲层结构。
图6所示为根据现有技术的HEMT晶体管的层结构中的导带分布。
图7所示为根据本发明的常关晶体管的层结构的一个实施方案中的导带分布。
图8所示为根据本发明的具有如图7所示的导带分布的常关HEMT的一个实施方案。
图9所示为根据本发明的具有如图7所示的导带分布的常关HEMT的一个实施方案。
图10所示为在图9的HEMT的栅极接点下方在固定的侧向位置处价带上边沿和导带下边沿的所得的能带分布。
图11所示为图9的常关HEMT结构以安培计的漏电流相对于栅压绘制的曲线图。
图12所示为图9的常关HEMT结构在0V的栅压(关状态)时的漏电流相对于漏电压的图。
图13所示为图9的常关HEMT结构在漏电压为300V且栅压为0V时计算出的电子和空穴浓度分布。
图14所示为根据本发明的一个实施方案的无凹槽的晶体管设计。
具体实施方式
图1所示为根据第一实施方案的第III族氮化物层结构。该图及后序附图是示意性图示，层厚度并不是按比例绘制。此外，仅显示看上去可用于传达对各个实施方案的层结构的理解的层。然而，这并不意味着各图中所示的所有层均是实现根据本发明的层结构所实际需要的。
该层结构100是在基底102上沉积的，例如是硅晶片。可以使用其他已知的适合于沉积第III族氮化物材料的基底材料。然而，由于在采用工业标准的大尺寸晶片时涉及的经济和技术上的优点，硅是优选的。
在硅晶片102上生长形核和缓冲层结构103。该形核和缓冲层结构103典型地具有子层结构，从而能够生长无裂缝的低缺陷密度的实际上消除了晶片翘曲的层结构。具体而言，该形核和缓冲层结构用于适当地补偿在该层结构中在制造过程中由于基底和在基底上生长的第III族氮化物材料在晶格常数和热膨胀系数上的不同而导致的应力。合适的形核和缓冲层结构是在现有技术中已知的。
本实施方案的层结构100是在形核和缓冲层结构103上沉积的，并且根据所采用的沉积顺序包括背势垒层104、沟道层106和供电子层108。
背势垒层104是由AlGaN制成的。在权利要求的语言上，这构成第二第III族氮化物材料的一个例子。沟道层106是由GaN或InGaN(第三第III族氮化物材料)制成的，供电子层108是由AlGaN(第一第III族氮化物材料)制成的。
可以相当自由地选择背势垒层104和供电子层108的特定的Al和Ga摩尔分数。然而，沟道层是由第三第III族氮化物材料制成的，其带隙能小于第一和第二第III族氮化物材料的带隙能。同时，供电子层108的第一第III族氮化物材料的带隙能小于背势垒层104的第二第III族氮化物材料的第二带隙能。
背势垒层104的材料具有p型导电性，而供电子层108的材料和沟道层106的材料则不具有p型导电性。替代性地，它们典型地不进行故意的掺杂。对于第III族氮化物材料，这通常意味着它们是n型。
该背势垒层的厚度在50和2000nm之间。优选的是，该背势垒层是无应变的或几乎无应变的，并且能够在其上沉积的沟道层中产生压缩应变。因此若以与下面的缓冲层良好的晶格匹配沉积背势垒层，则可以保持该厚度更接近该区间的下端。厚度优选不大于1000nm。
该沟道层的厚度为至少15nm。在分子束外延(MBE)法中可以实现低至15nm的厚度。若将金属有机化学气相沉积(MOCVD)技术用于制造该层结构，则沟道层的厚度下限典型地为20nm。沟道层厚度不高于200nm。该沟道层的厚度优选为最大100nm。
该供电子层的厚度在10和30nm之间。
通过该层结构，在不向引入了该层结构的晶体管结构施加超过阈值的电压时，沟道层中第三第III族氮化物材料的导带下边沿在能量上高于沟道层中第三第III族氮化物材料的费米能级，特别是接近沟道层和供电子层之间的界面的能垒处。这在下面更详细地加以阐述。
本发明的层结构形成所谓的双异质结构(DH)。在沟道层106和供电子层108的界面处形成第一异质结。在向包括该层结构100的晶体管结构施加大于阈值电压Vth的合适数值的正电压时，该界面区容纳二维电子气(2DEG)。由于AlGaN背势垒层的升高的导带，电子沟道位于深的势阱中，其能够实现良好的2DEG限制。该晶体管结构典型地形成高电子迁移率晶体管(HEMT)。该沟道层106通过在沟道层和背势垒层之间的界面处形成的第二异质结与形核和缓冲层结构103分离。因此，该层结构100包括AlyGa1-yN/GaN/AlxGa1-xΝ或AlyGa1-yN/InGaN/AlxGa1-xΝ双异质结构。
在AlyGa1-yN/GaN界面和GaN/AlxGa1-xN界面处的电荷密度是通过AlyGa1-yN背势垒层、GaN沟道层和AlxGa1-xN供电子层的不同极化产生的。通过极化在GaN沟道层中产生强电场，这导致在GaN沟道层中对导带下边沿和价带上边沿的强烈修正。具体而言，在AlyGa1-yN/GaN界面中负的极化差异会在AlyGa1-yN/GaN的背势垒层接近与沟道层的界面的顶部区段中产生过量的正电荷。该电荷产生背势垒，这可以解释为极化诱发的p型掺杂。另一方面，在GaN/AlxGa1-xN界面中正的极化差异会在GaN沟道层接近与供电子层的界面的顶部区段中产生过量的负电荷。额外的故意的p型掺杂将导带下边沿升高至高于费米能级的水平，因此允许常关特性。掺杂剂浓度优选高于1×1018cm-3。至少5×1017cm-3、优选至少1×1018cm-3的整体空穴浓度对于获得良好的常关特性是有利的。公知的是，在调节掺杂剂浓度以获得所期望的空穴浓度时，必须考虑补偿效应。因为补偿效应取决于在生长过程中被引入这些层中的缺陷的种类和浓度发生改变，所以可能必须相应地调节掺杂剂浓度，但是优选保持在不会导致超过大于1×1019cm-2的空穴浓度的水平。
因此，在不施加外加电压的情况下，由于该层结构100，不形成2DEG，因此实现了该晶体管结构的常关特性。该DH-HEMT还具有高迁移率和高的最大电子浓度的潜力(potential)。2DEG仅在施加高于阈值的正电压的情况下形成。
图2所示为根据第二实施方案的层结构200的示意图。图中省略了缓冲层结构。该结构与图1相似，其具有背势垒层204、沟道层206和供电子层208。本实施方案与图1的区别在于，在沟道层206和供电子层208之间加入分隔层207。在本实施方案中，分隔层207是由AlN制成的，厚度最大为3nm，优选仅为1至2nm。在一个改变方案中，该分隔层是由AlGaN制成的。任何大于35％的Al摩尔分数是合适的。此外，在供电子层上提供盖层210。在本实施方案中，盖层210是由GaN制成的。替代性地，其可由InGaN制成。盖层的厚度在2和10nm之间，优选为4nm。
在本说明书的所有实施方案中，分隔层207是任选存在的层，其可以被省略掉，而不会影响该层结构的常关特性。分隔层207也可以称作中间层，其是有利的，因为其有助于屏蔽沟道不发生散射过程，包括通过声学或光学声子、电离杂质或界面粗糙度将电子散射到2DEG中。通过***分隔层，观察到室温电子迁移率和载流子密度的升高。
该盖层额外地有助于将导带下边沿升高至高于沟道层中的费米能级，因此可以进一步提高阈值电压。
图3所示为根据第三实施方案的层结构300的示意图。缓冲层结构未示出。该结构与图2相似，其中其具有背势垒层304、沟道层306、分隔层308、供电子层310和盖层312。其与图2的实施方案的区别在于，供电子层是在组成上逐渐变化的。在本实施方案中，该供电子层包括两个子层310.1和310.2。然而，该结构可以改变而包括大量的子层。本实施方案是优选的层结构的一个例子，其中该供电子层在组成上的渐变实现了供电子层310的带隙随着相对于沟道层306的距离增大而减小。具体而言，在本实施方案中，第一子层310.1的带隙大于第二子层310.2。例如，第一子层310.1是由Al摩尔分数在20％和30％之间的AlGaN制成的。在一个实施例中，第一子层310.1的Al摩尔分数为26％。与此不同，第二子层310.2可以由Al摩尔分数在15％和20％之间的AlGaN制成。在所述第一子层310.1的例子的组合中，(26％)第二子层可以具有16％的Al摩尔分数。全部供电子层的厚度在15和30nm之间。在一个实施例中为20nm。第一子层310.1的厚度优选大于第二子层301.2。第一子层的厚度可以是第二子层的超过两倍或超过三倍。在一个实施例中，第一子层310.1的厚度为16nm，第二子层310.2的厚度为4nm。
关于该层结构300的其他层的性质和参数，参见图3的实施方案的描述。
在供电子层中采用组成上的渐变是出于多重目的。首先减小了供电子层中的整体极化场，这更容易耗尽常关运行的沟道。这还减小了应变并降低了该层破裂的风险。
图4所示为根据第四实施方案的层结构400的示意图。同样，缓冲层结构未示出。该层结构400与图3相似，其中其具有背势垒层404、沟道层406、分隔层408、由两个子层410.1和410.2制成的供电子层410、及盖层412。
图4的该层结构400与图3的实施方案的区别在于在盖层上加入了介电层414，而且背势垒层也是在组成上逐渐变化的。
该介电层414优选为高K材料。合适的介电材料是铪基电介质如HfO2或HfSiON、锆基电介质如ZrO2或硅酸锆、Al2O3、SiON或Si3N4。其厚度在5和25nm之间，优选在7和20nm之间。
在本实施方案中，该背势垒层404包括两个子层404.1和404.2。然而，该结构可以改变而包括大量的子层。例如，在也可以用于图1至3的实施方案中的改变方案中，交替的AlGaN和GaN层的超晶格可以形成背势垒层404。
例如连续的或者通过在背势垒层404中使用多个不同组成的AlGaN子层的渐次变化，使得生长序列更容易制造，还减小了在该层中整体的应变和应力。在与缓冲结构结合时，渐变地或阶梯式地接近Al％也降低了在AlGaN背势垒层底部形成寄生的沟道的风险。关于该层结构400的其他层的性质和参数，参见图3的实施方案的描述。
图5为可以连同前述实施方案的任何层结构一起使用的缓冲层结构500的示意图。该缓冲层结构500本身是已知的，并且出于本说明书的目的假定连同根据本发明的任何实施方案的层结构一起使用。在图5中未示出在其上生长缓冲层结构的基底。该缓冲层结构500包括第一缓冲层516，其例如可以具有子结构，包括形核层如AlN、晶格匹配层和应力管理层。该晶格匹配层可以是在组成上逐渐变化的由AlGaN或InAlGaN制成的层或超晶格。该应力管理层可以包括引入了应力分量的不同层的序列，该应力分量与由基底和在基底上生长的材料之间的晶格错配及热膨胀差异产生的应力相反。其可以包括AlGaN和GaN层。在硅基底上，第一缓冲层的合适的厚度在2至6μm之间的范围内，例如4μm。
第二缓冲层518可以由GaN制成，并且具有在1和2μm之间的厚度，例如1.5μm。第三缓冲层可以由优选具有小于10％的低Al摩尔分数的AlGaN制成。在一个实施例中，其厚度在50和1000nm之间。
图6所示为根据现有技术的HEMT晶体管的层结构中的导带分布。该导带分布显示出导带下边沿以eV为单位在线性标度上沿垂直轴(纵坐标)的能级，作为在深度方向上的位置的函数沿水平轴(横坐标)绘制，以线性单元显示。现有技术的层结构的最上层在左侧与纵坐标相邻。现有技术的层结构包括以下层：
表1：现有技术的层结构，参见图6
层 组成 厚度
(未示出) 导体 ～4nm
(未示出) GaN ～20nm
603 AlGaN，x＝23％ ～20nm
602 AlN <1nm
601 GaN ～1500nm
可以看出，所得的较低的导带分布在GaN沟道层601和AlN分隔层603之间的界面处具有最小值504，其具有低于费米能级的能量(0eV，在图6中)。该最小值导致自发形成2DEG，甚至无需向该层结构施加运行电压。
图7所示为根据本发明如图8所示的常关晶体管700的一个实施方案中导带分布图。图6的图示对应于针对图6的解释。基于该导带分布的该层结构的参数细节下面在表2中给出。图7的导带分布取自金属栅极接点707下方，在图8中由用短划线绘制的箭头VII表示。晶体管设计700在栅极接点707下方及在栅极接点707和源极接点709(向左)和漏极接点701(向右)之间的侧向上不含凹槽。源极接点和漏极接点709和710容纳在向下延伸至沟道层702的上边沿的凹槽区域中，在该水平在晶体管运行时在开状态形成2DED。
可以看出，所得的较低的导带结构分布在GaN沟道层702和AlN分隔层703之间的界面处具有最小值708。然而，该最小值的能量高于0eV时的费米能级EF。这避免形成2DEG，无需将外加运行电压施加至该层结构。因此该层结构适合于常关HEMT。
表2：基于如图7所示的导带分布的层结构
Figure BDA0001432676500000181
图9和10所示为常关HEMT 800的一个实施方案。图9所示为HEMT800的结构的示意性截面视图，图10所示为价带和导带分布。该HEMT800是基于如表3中所示的层结构。栅极接点809位于在源极接点和栅极接点(未示出)之间的侧向位置上，并且在垂直方向上与栅介电层808相邻。在图10中所示的能带结构应用在栅极接点809下面，增大的位置坐标的方向在图9中由箭头X表示。图10所示为在HEMT 800的栅极接点下方在固定的侧向位置上的价带上边沿(下方曲线，短划线)和导带下边沿(上方曲线，实线)所得的能带分布。可以看出，由于导带下边沿的最小值所处的能级高于沟道层804的上部区域中的费米能级，所以HEMT800是常关HEMT。再次，针对图9的晶体管，实现了常关特性，详细的层结构下面在表3中给出。
表3：图8的层结构，基于图9中所示的模拟结果
Figure BDA0001432676500000191
在使用介电层809时，常关器件的栅可以驱向于更大的正电压。于是，这能够使Imax值接近常开器件。可以代替未掺杂的GaN盖层808使用p型掺杂的InGaN盖层，从而向着更大的正值进一步提高阈值电压Vth，其典型地在2和6V之间的范围内。
图11所示为表3和图10中的常关HEMT结构以安培计的漏电流，其是在线性标度上相对于以伏特计的栅压在漏源电压Vd为300V时绘制的。阈值电压约为1.3V。
图12所示为图8和表3的常关HEMT结构800相对于漏电压在栅压为0V(关状态)时的漏电流。发现Id-开/Id-关的比例>106。
图13所示为图8和表3的常关HEMT结构在漏电压为300V且栅压为0V时的电子浓度分布和空穴浓度分布的模拟结果。该分布表明，在AlN分隔层805和GaN沟道层804之间产生的2DEG处的电子浓度的最大值为5×1015/cm-3，而空穴浓度非常低，并且向着GaN沟道层和AlGaN背势垒层的界面增大。在GaN沟道层和AlGaN背势垒层的界面处发现，在2DEG中非常低的电子浓度及同时峰值为1×1018/cm-3的空穴浓度，确认了常关结构运行。
图14所示为根据本发明的一个实施方案的具有完全无凹槽的设计的晶体管的示意图。晶体管的该层结构以简化方式显示。在Si基底902上，提供缓冲层结构904。在缓冲层结构904上，提供p型掺杂的背势垒层906、沟道层908、供电子层和盖层912。背势垒层906具有比供电子层910更大的带隙。可以存在额外的层，例如针对本说明书的前部的其他实施方案所示。在盖层912上，以无凹槽的设计即直接在盖层912上沉积源极接点914、栅极接点916和漏极接点918。不施加大于阈值电压的栅源电压Vgs，晶体管处于关状态，如图14中所示。这在图14中表示为作为负的载荷子即电子的符号的圆圈，其能够在沟道层908中形成导电沟道，然而其在所示的关状态下中断。

Claims (15)

1.常关晶体管的第III族氮化物层结构(700)，该层结构包括
-由至少一种具有第一带隙能的第一第III族氮化物材料制成的供电子层；
-由至少一种具有第二带隙能的第二第III族氮化物材料制成的背势垒层(701)；
-位于所述供电子层和所述背势垒层(701)之间并且由具有比第一和第二带隙能更低的第三带隙能的第三第III族氮化物材料制成的沟道层，其中
-所述背势垒层(701)的第二第III族氮化物材料具有p型导电性，而所述供电子层的第一第III族氮化物材料和所述沟道层的第三第III族材料则不具有p型导电性，
-所述供电子层的第一第III族氮化物材料的第一带隙能小于所述背势垒层的第二第III族氮化物材料的第二带隙能；其中
-在不将外加电压施加至所述层结构的情况下，所述沟道层中第三第III族氮化物材料的导带下边沿在能量上高于所述沟道层中第三第III族氮化物材料的费米能级，
其特征在于，
-供电子层(310)包括第一子层(310.1)和第二子层(310.2)，第一子层(310.1)的带隙大于第二子层(310.2)，从而使供电子层(310)的带隙随着相对于沟道层(306)的距离增大而减小，
-所述第III族氮化物层结构(700)进一步包括在所述沟道层和所述供电子层之间的分隔层，所述分隔层的厚度不大于3纳米，并且是由具有比所述供电子层更高的Al摩尔分数的AlN或AlGaN制成的，
-所述第III族氮化物层结构进一步包括恰好两个垂直向下延伸并且在沟道层的沟道区的上边沿处结束的凹槽，每个凹槽适合于容纳源极接点或漏极接点。
2.根据权利要求1的第III族氮化物层结构，其中所述背势垒层和所述供电子层是由AlGaN制成的，而所述沟道层则是由GaN或InGaN制成的。
3.根据权利要求1或2的第III族氮化物层结构，其中所述供电子层包含Al摩尔分数为至少15％且不大于26％的AlGaN，所述背势垒层包含Al摩尔分数为至少25％的AlGaN。
4.根据权利要求1的第III族氮化物层结构，其中所述供电子层包含AlGaN或AlInGaN或AlInN。
5.根据权利要求4的第III族氮化物层结构，其中所述供电子层显示出组成梯度，其中所述供电子层的第一第III族氮化物材料在相对于所述沟道层较小的第一距离处的Al摩尔分数高于相对于所述沟道层较大的第二距离处。
6.根据权利要求1或2的第III族氮化物层结构，其中所述背势垒层包含AlGaN，所述背势垒层的第二第III族氮化物材料在相对于所述沟道层的第一距离处与在相对于所述沟道层的第二距离处的Al摩尔分数彼此不同。
7.根据权利要求1或2的第III族氮化物层结构，其中所述背势垒层的p型掺杂剂浓度为至少1×1017cm-3。
8.根据权利要求1或2的第III族氮化物层结构，其进一步包括在所述供电子层上非故意掺杂或p型掺杂的盖层。
9.根据权利要求8的第III族氮化物层结构，其进一步包括在所述供电子层上或者在所述盖层上的介电层。
10.根据权利要求1或2的第III族氮化物层结构，其中所述背势垒层的厚度为至少20纳米或至少50纳米，所述沟道层的厚度为至少15纳米且小于200纳米。
11.晶片，其包括在基底上的根据权利要求1至10之一的第III族氮化物层结构。
12.常关晶体管，其包括根据权利要求1至10之一的第III族氮化物层结构。
13.根据权利要求12的常关晶体管，其包括导电的源极接点、栅极接点和漏极接点，它们直接在所述层结构上以彼此各自的侧向距离布置，其中所述第III族氮化物层结构在所述源极接点和所述栅极接点之间及在所述栅极接点和所述漏极接点之间的侧向上不含凹槽。
14.根据权利要求12或13的常关晶体管，其中源极接点、栅极接点和漏极接点中的至少一个直接位于盖层上，或者若存在则直接位于所述第III族氮化物层结构的介电层上，其中没有凹槽延伸进入所述第III族氮化物层结构中以容纳源极接点、栅极接点和漏极接点中的各自至少一个。
15.集成电路，其包括根据权利要求12至14之一的常关晶体管。
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