KR20130092548A - 반도체 기판, 절연 게이트형 전계 효과 트랜지스터 및 반도체 기판의 제조 방법 - Google Patents

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Abstract

베이스 기판, 제1 결정층, 제2 결정층 및 절연층을 가지며, 베이스 기판, 제1 결정층, 제2 결정층 및 절연층이 베이스 기판, 제1 결정층, 제2 결정층, 절연층의 순으로 위치하고, 제1 결정층과 제2 결정층 사이 또는 베이스 기판과 제1 결정층 사이에 위치하는 제3 결정층을 더 가지며, 제2 결정층은, 제1 결정층을 구성하는 결정에 격자 정합 또는 의사 격자 정합하고, 또한 제1 결정층을 구성하는 결정보다 금제대 폭이 큰 결정으로 이루어지고, 제3 결정층은, 제1 결정층을 구성하는 결정에 격자 정합 또는 의사 격자 정합하고, 또한 제1 결정층을 구성하는 결정보다 금제대 폭이 큰 결정으로 이루어지고, 제3 결정층은, 도너 또는 억셉터가 되는 제1 원자를 포함하고, 제3 결정층이 도너가 되는 제1 원자를 포함하는 경우, 제2 결정층은 억셉터가 되는 제2 원자를 포함하고, 제3 결정층이 억셉터가 되는 제1 원자를 포함하는 경우, 제2 결정층은 도너가 되는 제2 원자를 포함하는 반도체 기판을 제공한다. 제1 결정층은 전계 효과 트랜지스터에 있어서의 채널층으로서 적용할 수 있고, 절연층은 전계 효과 트랜지스터에 있어서의 게이트 절연층으로서 적용할 수 있다.

Description

반도체 기판, 절연 게이트형 전계 효과 트랜지스터 및 반도체 기판의 제조 방법{SEMICONDUCTOR SUBSTRATE, INSULATED GATE FIELD EFFECT TRANSISTOR, AND METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 기판, 절연 게이트형 전계 효과 트랜지스터 및 반도체 기판의 제조 방법에 관한 것이다.
고(高) 전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)의 전자 이동도 및 전자 농도를 더 높이는 구조로서, 슈도모르픽(pseudomorphic) 고 전자 이동도 트랜지스터(P-HEMT) 구조가 있다. 그리고, 쇼트키 구조 또는 pn 접합 게이트 구조의 P-HEMT가 그 높은 이동도 특성을 살려, 고주파 통신 소자에 많이 이용되고 있다.
특허문헌 1 및 특허문헌 2는 P-HEMT용 에피택셜 기판을 개시한다. 이 문헌에 개시된 에피택셜 기판에 있어서는, 왜곡 채널층으로서 InGaAs층이 채용되고, 프론트 측 및 백 측의 전자 공급층으로서 AlGaAs층이 채용되어 있다. 또한, 특허문헌 3은 절연체-화합물 반도체의 계면 구조를 개시한다. 이 계면 구조는 화합물 반도체와 이 화합물 반도체의 표면 위에 배치된 스페이서층과 이 스페이서층 위에 배치된 절연층을 포함하고, 상기 스페이서층은 상기 화합물 반도체의 밴드갭보다 넓은 밴드갭을 갖는 반도체 물질임을 개시하고 있다.
특허문헌 4는 채널층(2)과 n형 배리어층(4)과 p형 베이스층(6)과 게이트 전극(16)과 소스 전극(12)과 드레인 전극(14)을 구비한 GaN 헤테로 구조 전계 효과 트랜지스터를 개시한다. 채널층(2)은 i-GaN층으로 형성되며, 예컨대 조성식 AlxGa1 -xN(0≤x≤1)에 의해 나타내어진다. n형 배리어층(4)은 예컨대 조성식 AlyGa1 -yN(0≤y≤1, x＜y)에 의해 나타내어지며, 채널층(2) 위에 n-AlGaN층으로 형성되어 채널에 전자를 공급한다. p형 베이스층(6)은 배리어층(4) 위에 p-GaN층으로 선택적으로 형성되며, 예컨대 조성식 AlxGa1 - xN(0≤x≤1)에 의해 나타내어진다. 특허문헌 5는, 기판(1) 위에 형성된 질화물을 포함하는 반도체로 이루어지는 헤테로 접합 전계 효과형 트랜지스터로서, 기판(1) 위에 위치하는 채널층(3)과 채널층(3)에 접하여 채널층(3) 위에 위치하는 배리어(8)층과 배리어층(8) 위에 위치하는 게이트 전극(5)을 구비하는 헤테로 접합 전계 효과형 트랜지스터를 개시한다. 이 헤테로 접합 전계 효과형 트랜지스터에 있어서, 게이트 전극(5)과 채널층(3) 사이에 있어서, 적어도 게이트 전극 아래의 영역에 억셉터 원자를 포함하는 반도체인 p형 반도체층(7)이 배치된다.
특허문헌 1: 일본 특허 공개 제2004-207471호 공보 특허문헌 2: 일본 특허 공개 제2004-207473호 공보 특허문헌 3: 일본 특허 공개 평성10-275806호 공보 특허문헌 4: 일본 특허 제4041075호 공보 특허문헌 5: 일본 특허 공개 제2004-273486호 공보
특허문헌 1 혹은 특허문헌 2에 기재된 P-HEMT 구조에 의해, 높은 전자 이동도와 높은 2차원 전자 가스 농도를 얻을 수 있다. 보다 높은 게이트 내압 등 양호한 트랜지스터 성능을 얻기 위해서는, 특허문헌 3에 나타내어지는 것과 같은 MIS(금속-절연체-반도체)형의 게이트 구조를 실현하는 것이 바람직하다.
그러나, MIS형 게이트 구조를 채용하면, 절연체-반도체 계면에 계면 준위가 형성되는 것은 피할 수 없고, 또한, 절연체-반도체 계면에 있어서의 계면 준위는 반도체-반도체 계면(헤테로 계면)에 있어서의 계면 준위와는 달리, 그 밀도를 저감시키는 것이 곤란하다. 계면 준위는 채널에 있어서의 캐리어의 전계 제어성을 저하시켜, 충방전에 의한 동작 속도의 저하를 초래할 가능성이 있다. 또한 계면 재결합 등에 의한 캐리어 소멸의 요인으로도 될 수 있다. 더욱이, 계면 준위는 캐리어 이동도의 저하 등 트랜지스터 성능을 열화시키는 요인이 될 수 있다. 본 발명의 목적은, 절연 게이트형(MIS형)의 P-HEMT 구조에 있어서, 채널층의 캐리어 이동도를 향상시켜 계면 준위의 영향을 저감시킨, 양호한 트랜지스터 성능을 실현할 수 있는 기술을 제공하는 데에 있다.
상기 과제를 해결하기 위해서, 본 발명의 제1 양태에 있어서는, 베이스 기판, 제1 결정층, 제2 결정층 및 절연층을 가지며, 베이스 기판, 제1 결정층, 제2 결정층 및 절연층이 베이스 기판, 제1 결정층, 제2 결정층, 절연층의 순으로 위치하고, 제1 결정층과 제2 결정층 사이 또는 베이스 기판과 제1 결정층 사이에 위치하는 제3 결정층을 더 가지며, 제2 결정층은, 제1 결정층을 구성하는 결정에 격자 정합 또는 의사 격자 정합하고, 제1 결정층을 구성하는 결정보다 금제대(禁制帶) 폭이 큰 결정으로 이루어지고, 제3 결정층은, 제1 결정층을 구성하는 결정에 격자 정합 또는 의사 격자 정합하고, 제1 결정층을 구성하는 결정보다 금제대 폭이 큰 결정으로 이루어지고, 제3 결정층은, 도너 또는 억셉터가 되는 제1 원자를 포함하고, 제3 결정층이 도너가 되는 제1 원자를 포함하는 경우, 제2 결정층은 억셉터가 되는 제2 원자를 포함하고, 제3 결정층이 억셉터가 되는 제1 원자를 포함하는 경우, 제2 결정층은 도너가 되는 제2 원자를 포함하는 반도체 기판을 제공한다.
제1 결정층이 전계 효과 트랜지스터의 채널층에 적용할 수 있는 층이라도 좋고, 절연층이 전계 효과 트랜지스터의 게이트 절연층에 적용할 수 있는 층이라도 좋다. 이 경우, 전계 효과 트랜지스터가 N 채널형인 경우, 제3 결정층에 있어서의 제1 원자는 도너가 되고, 전계 효과 트랜지스터가 P 채널형인 경우, 제3 결정층에 있어서의 제1 원자는 억셉터가 된다.
제4 결정층을 더 갖더라도 좋고, 이 경우, 제4 결정층은, 제3 결정층이 제1 결정층과 제2 결정층 사이에 위치하는 경우에는 베이스 기판과 제1 결정층 사이에 위치하고, 제3 결정층이 베이스 기판과 제1 결정층 사이에 위치하는 경우에는 제1 결정층과 제2 결정층 사이에 위치한다. 제4 결정층으로서, 제1 결정층을 구성하는 결정에 격자 정합 또는 의사 격자 정합하며, 또한 제1 결정층을 구성하는 결정보다 금제대 폭이 큰 결정으로 이루어지고, 또한 제1 원자를 포함하는 것으로 할 수 있다.
제1 원자의 시트 농도 N1과 제2 원자의 시트 농도 N2가 식 1의 관계를 만족하는 것이 바람직하다.
(식 1)
N0min+SFmin×N2＜N1＜N0max+SFmax×N2
단, N0min 및 N0max는 각각 제2 결정층에 제2 원자를 도핑하지 않는 경우에 있어서 전계 효과 트랜지스터의 임계값 전압이 설계값으로 되는 제1 원자의 시트 농도 N0(단위는 [atoms/㎠], 이하, 단위 표기에 있어서 「cm-2」라고 나타내는 경우가 있음)의 최소값 및 최대값이며, SFmin 및 SFmax는 각각 전계 효과 트랜지스터의 층 구조를 나타내는 구조 인자 SF[무단위]의 최소값 및 최대값이다.
전계 효과 트랜지스터가 N 채널형인 경우, N0으로서 식 5를 예시할 수 있고, 전계 효과 트랜지스터가 P 채널형인 경우, N0으로서 식 6을 예시할 수 있다.
(식 5)
Figure pct00001
(식 6)
Figure pct00002
단, W[V]는 전계 효과 트랜지스터의 게이트 전극의 일 함수이며, Vt[V]는 전계 효과 트랜지스터의 임계값 전압이다. Cf[V]는 채널 재료 물성의 보정값이며, 구체적으로는, 전계 효과 트랜지스터의 게이트 전압이 Vt가 될 때의, 채널 위치에서의 페르미 레벨과 진공 준위와의 차에 해당한다. 전계 효과 트랜지스터가 N 채널형인 경우, Cf는 전자 친화력과 거의 일치한다. 전계 효과 트랜지스터의 채널이 양자 우물인 경우, Cf는 기저 준위에서부터 진공 준위까지의 전위와 거의 일치한다. 전계 효과 트랜지스터가 P 채널형인 경우, Cf는 이온화 포텐셜과 거의 일치하는 전위차이다. Cf는 결정층의 조성에 따라 다르다.
(d/ε)1은 절연층의 전기적 막 두께[cm]이며, (d/ε)2는 절연층의 제2 결정층 측의 계면과 제2 결정층의 제2 원자의 도핑 중심 위치 사이의 전기적 막 두께[cm]이고, (d/ε)3은 제2 결정층의 제2 원자의 도핑 중심 위치와, 제1 결정층의 중심 위치 사이의 전기적 막 두께[cm]이다. 「전기적 막 두께」란, 층의 현실 막 두께 d[cm]를 비유전율 ε[무단위]로 나누기한 값을 말한다. 비유전율이 다른 복수의 층이 적층되어 있는 경우, 복수의 적층의 전기적 막 두께는 각 층의 전기적 막 두께(각 층의 막 두께 di를 비유전율 εi로 나눈 값 di/εi)의 각 층에 관한 합 Σ(di/εi)이다. 「제2 결정층의 제2 원자의 도핑 중심 위치」란, 제2 결정층 내에 존재하는 제2 원자의 깊이 방향 밀도 분포에 있어서의 무게 중심을 부여하는 깊이 위치를 말한다. 예컨대, 제2 원자가 제2 결정층 내에 균일하게 분포하고 있는 경우, 「도핑 중심 위치」는 제2 결정층의 두께 방향에 있어서의 막 두께×1/2의 위치가 된다. 「제1 결정층의 중심 위치」는 제1 결정층의 두께 방향에 있어서의 막 두께×1/2의 위치이다.
ε0은 진공의 유전율[F/cm]이며, q는 기본 전하[C]이다. Const[atoms/㎠]는 상수인데 결정층의 제반 설계 조건으로 변화된다. 구체적으로는, 제2 원자를 도핑하지 않는 경우에, 임계값 전압(Vt)이 W-Cf가 되는 N1에 상당한다. 통상, 채널층과 베이스 기판 사이에 버퍼층을 형성한다. 이 버퍼층의 채널 측 근방은 채널 캐리어를 가두도록 버퍼층에 전계를 형성한다. Const는 이 전계를 정확히 없애는 제1 원자의 시트 농도에 상당한다. 통상의 화합물 반도체에서는, 후술하는 바와 같이 2.3×1011∼1.4×1012[atoms/㎠] 정도의 범위에서 변화된다. 즉 Const가 변화되는 범위에서 N0이 변화되며, N0min은 가장 Const가 작을 때의 N0에 대응하고, N0max는 가장 Const가 클 때의 N0에 대응한다. 한편, 적절한 버퍼층이 설계되어 있는 경우, N0으로서 실험적으로 구한 값을 이용하더라도 좋다. 이 경우, 실험적으로 구한 제1 원자의 시트 농도 N0exp를 N0exp =N0=N0min=N0max로 할 수 있다.
SF로서, 식 7을 예시할 수 있다. 전계 효과 트랜지스터의 임계값 전압(Vt)을 일정하게 하는 경우, 제2 원자의 시트 농도 N2에 맞추어, 제1 원자의 시트 농도 N1을 증가시킨다. SF는 제2 원자의 시트 농도 N2에 대한 제1 원자의 시트 농도 N1의 증가량의 비(dN1/dN2)를 근사하는 인자이다. dN1/dN2비의 근사식이기 때문에, 어느 정도의 범위에서 dN1/dN2비를 근사할 수 있으며, 예컨대 SF±10%의 범위에서 dN1/dN2비에 타당하다. 즉, SFmin=SF×0.9, SFmax=SF×1.1로 할 수 있다.
(식 7)
Figure pct00003
(d/ε)1, (d/ε)2 및 (d/ε)3은 앞의 설명과 같다.
제2 결정층에 포함되는 제2 원자의 시트 농도 N2는 N2＞1×1012(cm-2)의 식 2를 만족하는 것이 바람직하다. 혹은 유효 전기적 막 두께를 식 3에서 정의되는 (d/ε)E로 했을 때, N2×(d/ε)E＞1×105(cm-1)의 식 4를 만족하는 것이 바람직하다. 여기서, 유효 전기적 막 두께(d/ε)E는 식 3으로 정의된다.
(식 3)
Figure pct00004
(d/ε)1, (d/ε)2 및 (d/ε)3은 앞의 설명과 같다.
한편, 제2 원자의 시트 농도 N2는 다음과 같은 고찰에 의해 상한이 주어진다. 제2 결정층과 절연층으로 MOS 계면을 구성한 경우, MOS 계면의 페르미 레벨의 시프트 Δ[eV]는 Δ=q/ε0×(d/ε)E×N2로 근사할 수 있다. 따라서, 전계 효과 트랜지스터가 N 채널형인 경우(전도의 주된 캐리어가 전자인 경우), 억셉터(제2 원자)의 시트 농도 N2를 크게 해 가면, MOS 계면의 포텐셜이 위로 올라가, 페르미 레벨이 Δ[eV]만큼 시프트된다. 이 경우, 전자에 대하여 포텐셜은 커지지만, 정공에 대해서는 포텐셜이 낮아진다. 즉, N2가 커지면, 전자가 유기하는 게이트 전압(즉 임계값 전압)과 정공이 유기하는 게이트 전압의 차가 작아진다.
트랜지스터의 게이트 전압이 임계값 전압일 때, 정공이 발생하지 않는 것이 바람직하다. 즉, 제2 결정층이 공핍화되어 있는 것이 바람직하다. 구체적으로는, 제2 결정층의 가전자대 상단과 제1 결정층의 전도대 하단의 차가 플러스인 것이 바람직하다. 예컨대, 제2 결정층이 Al0 .24Ga0 .76As, 제1 결정층이 In0 .3Ga0 .7As인 경우, 페르미 레벨 시프트량은 1.5 eV 이하가 바람직하고, (d/ε)E×N2≤8×105[cm-1]인 것이 바람직하다. 또한, 제2 결정층이 GaAs, 제1 결정층이 In0 .4Ga0 .6As인 경우, 제2 결정층의 가전자대 상단과 제1 결정층의 전도대 하단의 차가 더 작아진다. 제2 결정층의 금제대 폭은 큰 쪽이 바람직하고, 통상 제2 결정층으로서 GaAs층보다 금제대 폭이 큰 재료를 이용하기 때문에, 페르미 레벨 시프트량은 1.2 eV 이하로 하면 더욱 좋다. 이 경우, (d/ε)E×N2≤6.65×105[cm-1]이 바람직하다.
또한, pn 구조에 의한 전계는 절연 파괴 전계 이하인 것이 바람직하다. 채널층(제1 결정층)과 게이트 절연막(절연층)에 끼워진 금제대 폭이 큰 층의 합계 막 두께의 크기는, 제2 원자의 도핑에 의한 페르미 레벨 시프트와 트랜지스터의 상호 컨덕턴스의 트레이드오프가 된다. 전계 효과 트랜지스터의 특성 유지를 위해서는 캐리어의 이동도를 저하시키지 않을 정도로 합계 막 두께가 작은 쪽이 좋으며, 바람직하게는 30 nm 이하, 보다 바람직하게는 20 nm 이하인 것이 바람직하다. GaAs층의 경우, 절연 파괴 전계 강도는 0.4 MV/cm라고 알려져 있으며, AlGaAs층의 절연 파괴 전계는 GaAs층보다 높다고 생각된다. 막 두께를 20 nm, 절연 파괴 전계를 0.4 MV/cm라는 조건으로 계산하면, 가해지는 전압은 0.8 V가 되고, 페르미 레벨 시프트량도 0.8 V 정도보다 낮게 하는 것이 요망된다. 이 경우, (d/ε)E×N2≤4.4×105[cm-1]가 바람직하다.
제1 결정층으로서, InxGa1 - xAs(0≤x≤1)로 나타내어지는 결정을, 제2 결정층으로서 InkAlmGa1 -k- mAsnP1 -n(0≤k≤1, 0≤m≤1, 0≤k+m≤1, 0≤n≤1)로 나타내어지는 결정을 들 수 있다. 이 경우, 베이스 기판이 GaAs 또는 InP 기판인 것이 바람직하다.
제1 결정층으로서, GaAs에 격자 정합 또는 의사 격자 정합할 수 있는 InxGa1 -xAs(0≤x≤1)로 나타내어지는 결정으로 이루어지는 층을, 제2 결정층으로서 AlmGa1 -mAs(0≤m≤1)로 나타내어지는 결정으로 이루어지는 층을 들 수 있다. 혹은 제1 결정층으로서, GaAs에 격자 정합 또는 의사 격자 정합할 수 있는 InxGa1 - xAs(0≤x≤1)로 나타내어지는 결정으로 이루어지는 층을, 제2 결정층으로서 InkAlmGa1 -k- mP(0≤k≤1, 0≤m≤1, 0≤k+m≤1)로 나타내어지는 결정으로 이루어지는 층을 들 수 있다. 제2 결정층이 InkAlmGa1 -k- mP로 나타내어지는 결정으로 이루어지고, 전계 효과 트랜지스터가 N 채널형인 경우, 제2 결정층은 자연 초격자(超格子)를 갖는 InkAlmGa1 -k- mP(0≤k≤1, 0≤m≤1, 0≤k+m≤1)로 나타내어지는 결정으로 이루어지는 것이 바람직하다. 제2 결정층이 InkAlmGa1 -k- mP로 나타내어지는 결정으로 이루어지는 층 혹은 자연 초격자를 갖는 InkAlmGa1-k-mP로 나타내어지는 결정으로 이루어지는 층인 경우, 제2 결정층은 InkGa1-kP(0≤k≤1)로 나타내어지는 결정으로 이루어지는 층인 것이 더 바람직하다. 이들의 경우, 베이스 기판이 GaAs 기판인 것이 바람직하다.
여기서, 「자연 초격자를 갖는다」란, In 원자, Al 원자 및 Ga 원자의 혼합으로 형성되는 특정 결정면에 있어서, 평균의 혼합비보다 In 농도가 많은 면과 Ga 농도 혹은 Al 농도가 많은 면이 교대로 형성된 상태를 갖는 것을 말한다. 또한, 각각의 면에서 평균 혼합비로부터의 어긋남이 클수록 질서화의 정도가 강하다고 한다.
또한, 제1 결정층으로서 GaN에 격자 정합 또는 의사 격자 정합할 수 있는 InyGa1-yN(0≤y≤1)로 나타내어지는 결정으로 이루어지는 층을, 제2 결정층으로서 InpAlqGa1-p-qN(0≤p≤1, 0≤q≤1, 0≤p+q≤1)로 나타내어지는 결정으로 이루어지는 층을 들 수 있다. 이 경우, 베이스 기판이 GaN 기판인 것이 바람직하다.
전계 효과 트랜지스터가 N 채널형인 경우, 제2 원자로서 C 원자 또는 Zn 원자를 들 수 있다. 절연층과 제2 결정층이 접하여 형성되어 있더라도 좋다. 이 경우, 절연층의 전부 또는 일부의 영역이며 제2 결정층과 접하는 영역에 산화알루미늄이 존재하는 것이 바람직하다.
본 발명의 제2 양태에 있어서는, 제1 양태의 반도체 기판을 가지며, 반도체 기판에 있어서의 제1 결정층을 채널층으로 하고, 반도체 기판에 있어서의 절연층을 게이트 절연층으로 하여, 게이트 절연층 위 또는 위쪽에 형성된 게이트 전극을 갖는 절연 게이트형 전계 효과 트랜지스터를 제공한다. 한편, 본 명세서에 있어서, 「∼ 위에」 형성이란, ∼에 접하여 ∼ 위에 형성되어 있는 모습을 말하며, 영어로 표현한 경우 「on」에 대응한다. 또한, 「∼ 위쪽에」 형성되었다란, ∼로부터 떨어져 ∼보다 위에 형성되어 있는 모습을 말하며, 영어로 표현한 경우 「above」에 대응한다.
제2 결정층이 게이트 전극의 아래쪽에만 형성되어 있더라도 좋다. 혹은 제2 결정층의 제2 원자를 포함하는 영역이 게이트 전극의 아래쪽에만 형성되어 있더라도 좋다. 이 경우, 절연 게이트형 전계 효과 트랜지스터를 인핸스먼트형으로 동작시킬 수 있다. 제2 결정층에 제2 원자를 도입하는 방법으로서 열확산법, 이온주입법을 들 수 있다.
본 발명의 제3 양태에 있어서는, 제1 양태의 반도체 기판의 제조 방법이며, 베이스 기판 위 또는 위쪽에 제1 결정층을 에피택셜 성장법에 의해 형성하는 단계와, 제1 결정층 위 또는 위쪽에 제2 결정층을 에피택셜 성장법에 의해 형성하는 단계와, 제2 결정층에 제2 원자를 도핑하는 단계와, 제2 결정층 위 또는 위쪽에 절연층을 형성하는 단계를 구비한 반도체 기판의 제조 방법을 제공한다. 제2 원자가 Zn이라도 좋으며, 이 경우, 제2 원자를 도핑하는 단계는 Zn을 열확산법에 의해 도핑하는 단계인 것이 바람직하다.
도 1은 반도체 기판(100)의 단면을 도시한다.
도 2는 반도체 기판(200)의 단면을 도시한다.
도 3은 절연 게이트형 전계 효과 트랜지스터(300)의 단면을 도시한다.
도 4는 절연 게이트형 전계 효과 트랜지스터(300)의 게이트 전압에 대한 게이트 용량의 관계(C-V 특성)을 실험에 의해 구한 그래프이다.
도 5는 절연 게이트형 전계 효과 트랜지스터(300)의 MOS 계면에 계면 준위가 존재하지 않는 이상 상태를 가정하여 시뮬레이트한 경우의 C-V 특성을 도시한다.
도 6은 전자 밀도의 깊이 프로파일을 시뮬레이트한 도면이며, 게이트 전압이 0 V일 때를 나타낸다.
도 7은 전자 밀도의 깊이 프로파일을 시뮬레이트한 도면이며, 게이트 전압이 +1.2 V일 때를 도시한다.
도 8은 게이트 전압의 변화에 대한 시트 전자 밀도를 준위마다 시뮬레이트한 도면이다.
도 9의 (a)는 게이트 전압을 변화시켰을 때의 MOS 계면에 있어서의 페르미 레벨의 계산값을 플롯한 도면이다. (b)는 GaAs에 있어서의 계면 준위 밀도와 그 에너지 레벨의 관계를 도시한 도면이다.
도 10은 게이트 전압을 변화시켰을 때의 반도체 기판(400)에 있어서의 MOS 계면에서의 페르미 레벨의 계산값을 플롯한 도면이다.
도 11은 게이트 전압을 변화시켰을 때의 반도체 기판(500)에 있어서의 MOS 계면에서의 페르미 레벨의 계산값을 플롯한 도면이다.
도 12는 반도체 기판(550)의 단면을 도시한다.
도 13은 절연 게이트형 전계 효과 트랜지스터(560)의 단면을 도시한다.
도 14는 절연 게이트형 전계 효과 트랜지스터(560)의 캐리어 이동도와 전하 밀도의 관계를 SplitCV법에 의해 측정한 실험 그래프이다.
도 15는 다른 절연 게이트형 전계 효과 트랜지스터의 캐리어 이동도와 전하 밀도의 관계를 SplitCV법에 의해 측정한 실험 그래프이다.
도 16은 층(614)의 불순물 농도를 변화시켰을 때의 반도체 기판(600)에 있어서의 MOS 계면에서의 페르미 레벨의 계산값을 플롯한 도면이다.
도 17은 반도체 기판(600)으로 MOS 구조를 구성한 경우의, 채널에 있어서의 시트 전자 밀도의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다.
도 18은 도 17의 제2 채널「AlGaAs 채널」에 있어서의 시트 전자 농도가 1×1011 cm-2가 될 때의, 제1 채널「InGaAs 채널」에 있어서의 시트 전자 농도의 계산값을 억셉터 시트 농도와의 관계로서 플롯한 도면이다.
도 19는 층(614)의 Al 조성을 바꾸었을 때의, MOS 구조의 채널에 있어서의 시트 전자 밀도의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다.
도 20은 층(614)의 Al 조성을 바꾸었을 때의, MOS 계면에서의 페르미 레벨의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다.
도 21은 층(614)의 Al 조성을 바꾸었을 때의, MOS 계면에서의 AlGaAs층의 GaAs층 환산 미드갭 레벨에 대한 페르미 레벨의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다.
도 22는 표 4의 도핑량을 시트 농도로 변환하여, 도너 시트 농도 N1과 억셉터 시트 농도 N2의 관계를 플롯한 도면이다.
도 23은 반도체 기판(700, 750, 760)의 MOS 계면 전도대 하단에 대한 페르미 레벨의 계산값 ΔEn을 게이트 전압과의 관계로서 플롯한 도면이다.
도 24는 반도체 기판(700, 750, 760)에 있어서의 MOS 구조의 채널의 시트 전자 밀도의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다.
도 25는 도 24에 있어서 제2 채널「AlGaAs 채널」의 시트 전자 농도가 1×1011 cm-2가 될 때의 제1 채널「InGaAs 채널」의 시트 전자 농도를 플롯한 도면이다.
도 26은 반도체 기판(910, 920, 930, 940)에 있어서의 MOS 계면에서의 페르미 레벨의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다.
도 27은 반도체 기판(910)에 있어서의 전자 밀도의 깊이 프로파일을 시뮬레이트한 도면이며, 게이트 전압이 1.0 V일 때를 도시한다.
도 28은 반도체 기판(920)에 있어서의 전자 밀도의 깊이 프로파일을 시뮬레이트한 도면이며, 게이트 전압이 1.0 V일 때를 도시한다.
도 29는 반도체 기판(930)에 있어서의 전자 밀도의 깊이 프로파일을 시뮬레이트한 도면이며, 게이트 전압이 1.0 V일 때를 도시한다.
도 30은 반도체 기판(940)에 있어서의 전자 밀도의 깊이 프로파일을 시뮬레이트한 도면이며, 게이트 전압이 1.0 V일 때를 도시한다.
도 31은 반도체 기판(910, 920, 930, 940)에 있어서의 MOS 구조의 채널의 시트 전자 밀도의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다.
도 32는 도 31에 있어서 제2 채널「InGaP 채널」의 시트 전자 농도가 1×1011 cm-2가 될 때의, 제1 채널「InGaAs 채널」의 시트 전자 농도를 플롯한 도면이다.
도 33은 절연 게이트형 전계 효과 트랜지스터(800)의 단면을 도시한다.
도 34는 절연 게이트형 전계 효과 트랜지스터(800)의 제조 과정의 일례를 도시한 단면도이다.
도 35는 절연 게이트형 전계 효과 트랜지스터(800)의 제조 과정의 일례를 도시한 단면도이다.
도 36은 절연 게이트형 전계 효과 트랜지스터(800)의 제조 과정의 일례를 도시한 단면도이다.
도 1은 반도체 기판(100)의 단면예를 도시한다. 반도체 기판(100)은 베이스 기판(102)과 제1 결정층(104)과 절연층(106)과 제2 결정층(108)과 제3 결정층(110)을 갖는다. 베이스 기판(102), 제1 결정층(104), 절연층(106) 및 제2 결정층(108)은 베이스 기판(102), 제1 결정층(104), 제2 결정층(108), 절연층(106)의 순으로 위치한다. 본 예의 제3 결정층(110)은 베이스 기판(102)과 제1 결정층(104) 사이에 위치한다. 한편, 제3 결정층(110)은 제1 결정층(104)과 제2 결정층(108) 사이에 위치하더라도 좋다.
베이스 기판(102)은 그 위에 P-HEMT용 에피택셜층을 형성할 수 있는 한, 임의의 재료 및 구조를 선택할 수 있다. 즉, 베이스 기판(102)의 재료로서 GaAs, InP, GaN, SiC, Si, 사파이어(Al2O3) 등을 선택할 수 있고, 베이스 기판(102)의 구조로서 단결정, 다결정 혹은 아모르퍼스(비정질)를 선택할 수 있다. P-HEMT 구조의 채널층으로서 InGaAs를 선택하고, 채널층과 헤테로 접합하는 결정층으로서 GaAs 또는 AlGaAs를 선택하는 경우에는, 베이스 기판(102)으로서 GaAs 단결정 기판을 이용하는 것이 적절하다. 또한, 결정층으로서 GaN 또는 AlGaN을 선택하는 경우에는, 베이스 기판(102)으로서 GaN 기판, SiC 기판, Si 기판 또는 사파이어 기판을 이용하는 것이 적절하다.
제1 결정층(104)은 전계 효과 트랜지스터의 채널층에 적용할 수 있다. 제1 결정층(104)은 그것이 전계 효과 트랜지스터의 채널층에 적용된 경우에, N 채널형 또는 P 채널형의 채널을 구성한다. N 채널형의 채널에서는 자유 전자가 캐리어로서 전도를 담당하고, P 채널형의 채널에서는 홀이 캐리어로서 전도를 담당한다. 베이스 기판(102)이 GaAs일 때, 제1 결정층(104)으로서 InxGa1 - xAs(0≤x≤1)를 예시할 수 있다. 베이스 기판(102)이 InP일 때, 제1 결정층(104)으로서 InxGa1 - xAs(0≤x≤1)를 예시할 수 있다. 베이스 기판(102)이 GaN, SiC, Si 또는 사파이어일 때, 제1 결정층(104)으로서 InyGa1 - yN(0≤y≤1)을 예시할 수 있다.
절연층(106)은 전계 효과 트랜지스터의 게이트 절연층에 적용할 수 있다. 절연층(106)은 전계 효과 트랜지스터의 게이트 절연층에 적용할 수 있는 것인 한, 그 재료 및 구조는 임의적이다. 예컨대 절연층(106)의 재료로서, Al2O3, HfO2, SiO2, Si3N4등을 들 수 있고, 절연층(106)의 구조로서 단결정, 다결정 혹은 아모르퍼스(비정질)를 들 수 있다. 단, 게이트 절연막의 실효 막 두께를 가능한 한 얇게 한다는 관점에서, 절연층(106)은 Al2O3, HfO2 등의 고유전율 재료가 바람직하다.
절연층(106)의 제막 방법으로서, 진공 증착법, 스퍼터법, 열CVD(Thermal Chemical Vapor Deposition)법, PCVD(Plasma Chemical Vapor Deposition)법, CATCVD(Catalytic Chemical Vapor Deposition)법, MOCVD(Metal Organic Chemical Vapor Deposition)법, MBE(Molecular Beam Epitaxy)법을 들 수 있지만, 계면 준위를 저감시킨다는 관점에서, 특히 ALD(Atomic Layer Deposition)법이 바람직하다. 각 결정층의 제막(製膜) 방법으로서 MOCVD법, MBE법을 들 수 있지만, 생산성의 우위성을 고려하면 특히 MOCVD(Metal Organic Chemical Vapor Deposition)법이 바람직하다.
제2 결정층(108)은 제1 결정층(104)을 구성하는 결정에 격자 정합 또는 의사 격자 정합하고, 또한 제1 결정층(104)을 구성하는 결정보다 금제대 폭이 큰 결정으로 이루어진다. 제2 결정층(108)은 도펀트가 되는 제2 원자를 포함한다. 제2 결정층(108)은 제1 결정층(104)이 N 채널형의 전계 효과 트랜지스터의 채널층에 적용되는 경우, 제2 원자로서 억셉터를 포함한다. 또한, 제2 결정층(108)은 제1 결정층(104)이 P 채널형의 전계 효과 트랜지스터의 채널층에 적용되는 경우, 제2 원자로서 도너 원자를 포함한다.
제3 결정층(110)은 제1 결정층(104)을 구성하는 결정에 격자 정합 또는 의사 격자 정합하고, 또한 제1 결정층(104)을 구성하는 결정보다 금제대 폭이 큰 결정으로 이루어진다. 제3 결정층(110)은 도펀트가 되는 제1 원자를 포함한다. 제3 결정층(110)은 제1 결정층(104)이 N 채널형의 전계 효과 트랜지스터의 채널층에 적용되는 경우, 제1 원자로서 도너 원자를 포함한다. 또한, 제3 결정층(110)은 제1 결정층(104)이 P 채널형의 전계 효과 트랜지스터의 채널층에 적용되는 경우, 제1 원자로서 억셉터 원자를 포함한다. 억셉터가 되는 제2 원자 또는 제1 원자(억셉터 원자)로서 C, Zn, Mg을 들 수 있다. 도너가 되는 제2 원자 또는 제1 원자(도너 원자)로서 Si, S, Ge, Te, Se를 들 수 있다.
억셉터 원자가 제2 결정층(108) 혹은 제3 결정층(110)에 도핑되면, 300 K 정도의 통상 사용되는 온도에서 마이너스의 고정 공간 전하를 형성한다. 도너 원자가 제2 결정층(108) 혹은 제3 결정층(110)에 도핑되면, 300 K 정도의 통상 사용되는 온도에서 플러스의 고정 공간 전하를 형성한다. 제2 결정층(108)에 억셉터 원자를 도핑함으로써 고정 공간 전하가 형성되고, 이 고정 공간 전하에 의해 게이트 절연층과 그것에 인접하는 반도체의 계면 근방에 있어서의 전위를 변조할 수 있다. 이러한 고정 공간 전하가 형성되는 한, 제2 결정층(108)은 반드시 p형 전도할 필요는 없다. 제2 결정층(108)에 도너 원자가 도핑되면, 그 도너 원자가 활성화되어 고정 공간 전하가 형성되는데, 전술한 바와와 마찬가지로 고정 공간 전하가 형성되는 한, 제2 결정층(108)은 반드시 n형 전도할 필요는 없다.
제1 원자의 시트 농도 N1과 제2 원자의 시트 농도 N2는 식 1의 관계를 만족한다.
(식 1)
N0min+SFmin×N2＜N1＜N0max+SFmax×N2
단, N0min 및 N0max는 각각 제2 결정층(108)에 제2 원자를 도핑하지 않는 경우에 있어서 전계 효과 트랜지스터의 임계값 전압이 설계값이 되는 제1 원자의 시트 농도 N0의 최소값 및 최대값이며, SFmin 및 SFmax는 각각 전계 효과 트랜지스터의 층 구조를 나타내는 구조 인자 SF의 최소값 및 최대값이다.
제2 결정층(108)에 포함되는 제2 원자는, 절연층(106) 측에 접근하여 분포하고 있는 것이 바람직하다. 이것은 전기적 막 두께 (d/ε)2를 작게 하는 것에 대응한다. 절연층(106)의 제2 결정층(108) 측의 계면(MOS 계면)과 제1 결정층(104)과의 거리 및 절연층(106)(게이트 절연막)의 두께는 트랜지스터의 상호 컨덕턴스에 영향을 준다. MOS 계면과 제1 결정층(104)과의 거리가 작을수록 상호 컨덕턴스가 커지기 때문에 그 거리는 가능한 한 작게 하고 싶다. 그러나, 그 거리를 작게 하면, 제2 원자를 도핑한 효과가 감소한다. 따라서 제2 결정층(108)에 도핑하는 불순물 원자의 양은 가능한 한 많은 것이 바람직하다. 단, 불순물의 도핑량에도 한계가 있기 때문에, 불순물 원자를 도핑하는 효과와 트랜지스터의 상호 컨덕턴스 사이에는 트레이드오프가 존재한다. MOS 계면과 제1 결정층(104)과의 거리는 30 nm 이하인 것이 바람직하다. 절연층(106)(게이트 절연막)의 두께와 절연층(106)에서부터 제1 결정층(104)까지의 결정층의 막 두께의 관계는, 다른 설계 제한을 배려하면서 전술한 유효 전기적 막 두께를 가능한 한 크게 하는 것이 바람직하다.
베이스 기판(102)이 GaAs, 제1 결정층(104)이 InxGa1 - xAs(0≤x≤1)일 때, 제2 결정층(108)으로서 InkAlmGa1 -k- mAsnP1 -n(0≤k≤1, 0≤m≤1, 0≤k+m≤1, 0≤n≤1)을 예시할 수 있다. 베이스 기판(102)이 InP, 제1 결정층(104)이 InxGa1 - xAs(0≤x≤1)일 때, 제2 결정층(108)으로서 InkAlmGa1 -k- mAsnP1 -n(0≤k≤1, 0≤m≤1, 0≤k+m≤1, 0≤n≤1)을 예시할 수 있다. 베이스 기판(102)이 GaN, SiC, Si 또는 사파이어, 제1 결정층(104)이 InyGa1 - yN(0≤y≤1)일 때, 제2 결정층(108)으로서 InpAlqGa1 -p- qN(0≤p≤1, 0≤q≤1, 0≤p+q≤1)을 예시할 수 있다.
베이스 기판(102)이 GaAs인 경우, 제1 결정층(104)은 GaAs에 격자 정합 또는 의사 격자 정합할 수 있는 InxGa1 - xAs(0≤x≤1)인 것이 바람직하고, 제2 결정층(108)은 AlmGa1 - mAs(0≤m≤1)인 것이 바람직하다. 혹은 베이스 기판(102)이 GaAs인 경우, 제1 결정층(104)은 GaAs에 격자 정합 또는 의사 격자 정합할 수 있는 InxGa1 - xAs(0≤x≤1)인 것이 바람직하고, 제2 결정층(108)은 InkAlmGa1 -k- mP(0≤k≤1, 0≤m≤1, 0≤k+m≤1)인 것이 바람직하다. 제2 결정층(108)이 InkAlmGa1 -k- mP(0≤k≤1, 0≤m≤1, 0≤k+m≤1)이며, 전계 효과 트랜지스터가 N 채널형인 경우, 제2 결정층(108)은 자연 초격자(超格子)를 갖는 InkAlmGa1 -k- mP(0≤k≤1, 0≤m≤1, 0≤k+m≤1), 특히 InkGa1 -kP(0≤k≤1)인 것이 바람직하다.
반도체 기판(100)에 있어서는, 반도체 기판(100)을 전계 효과 트랜지스터에 이용한 경우에 제1 결정층(104)에 전도하는 캐리어의 전도형과는 반대의 전도형을 보이는 불순물 원자를, 채널층으로서 기능하는 제1 결정층(104)보다 밴드갭이 넓은 제2 결정층(108)에 도입한다. 이 때문에, 절연 게이트형 전계 효과 트랜지스터 구조에 있어서의 채널층에서의 캐리어 밀도를 게이트 전압으로 변조할 때의 MOS 계면 준위에 의한 악영향을 저감시킬 수 있다. MOS 계면 준위에 의한 악영향을 저감시킬 수 있는 메카니즘에 관해서는 이후에 상술한다. 한편, 「캐리어 밀도」를 「캐리어 농도」라고 표기하는 경우가 있다.
실시예
도 2에 도시하는 반도체 기판(200)을 제작했다. 반도체 기판(200)으로서, 베이스 기판(102) 위에 버퍼층(202), 도핑층(204), 제1 스페이서층(206), 제2 스페이서층(208), 제1 결정층(104), 제3 스페이서층(210), 제4 스페이서층(212), 도핑층(214), 비도핑층(215), 제2 채널층(216), 에칭 스토퍼층(218) 및 컨택트층(220)을 순차 형성했다.
베이스 기판(102)으로서 GaAs 단결정 기판을 이용했다. 베이스 기판(102) 위에 버퍼층(202)으로서 비도핑의 Al0 .25Ga0 .75As층과 비도핑의 GaAs층을 합계 800 nm 이상의 두께로 형성했다. 버퍼층(202) 위에 도핑층(204)으로서 n형의 Al0 .24Ga0 .76As층을 5 nm의 두께로 형성했다. n형 도펀트를 Si 원자로 하여, 불순물 농도가 2.0×1018 cm-3이 되도록 조정했다. 도핑층(204) 위에 제1 스페이서층(206)으로서 비도핑의 Al0 .24Ga0 .76As층을 4 nm의 두께로 형성했다. 제1 스페이서층(206) 위에 제2 스페이서층(208)으로서 비도핑의 GaAs층을 5 nm의 두께로 형성했다.
제2 스페이서층(208) 위에 제1 결정층(104)으로서 비도핑의 In0 .3Ga0 .7As층을 7.5 nm의 두께로 형성했다. 제1 결정층(104) 위에 제3 스페이서층(210)으로서 비도핑의 GaAs층을 5 nm의 두께로 형성했다. 제3 스페이서층(210) 위에 제4 스페이서층(212)으로서 비도핑의 Al0 .24Ga0 .76As층을 2 nm 두께로 형성했다. 제4 스페이서층(212) 위에 도핑층(214)으로서 6 nm 두께의 n형 Al0 .24Ga0 .76As층을 형성했다. 이 n형 Al0 .24Ga0 .76As층은 n형 도펀트를 Si 원자로 하여, 불순물 농도가 2×1018 atoms/cm-3(이하 「cm-3」이라고 표기하는 경우가 있음)이 되도록 조정했다. 도핑층(214) 위에 비도핑층(215)으로서 2 nm 두께의 비도핑의 Al0 .24Ga0 .76As층을 형성했다. 비도핑층(215) 위에 제2 채널층(216)으로서 비도핑의 GaAs층을 10 nm의 두께로 형성했다.
제2 채널층(216) 위에 에칭 스토퍼층(218)으로서 n형의 In0 .48Ga0 .52P층을 10 nm의 두께로 형성했다. n형 도펀트를 Si 원자로 하여, 불순물 농도가 1×1018 cm-3이 되도록 조정했다. 마지막으로, 에칭 스토퍼층(218) 위에 컨택트층(220)으로서 n형 GaAs층을 100 nm의 두께로 형성했다. n형 도펀트를 Si 원자로 하여, 불순물 농도가 5×1018 cm-3이 되도록 조정했다.
AlGaAs층, InGaAs층 및 GaAs층은 MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 형성했다. Al 원자, In 원자, Ga 원자 및 As 원자의 원료 가스로서 TMA(트리메틸알루미늄), TMI(트리메틸인듐), TMG(트리메틸갈륨) 및 아르신(AsH3)을 이용했다. P 원자의 원료 가스로서 포스핀(PH3)을 이용했다. Si 원자의 원료 가스로서 디실란(Si2H6)을 이용했다. 이상과 같이 하여 반도체 기판(200)을 제작했다.
도 3에 도시하는 절연 게이트형 전계 효과 트랜지스터(300)를 시작(試作)했다. 절연 게이트형 전계 효과 트랜지스터(300)는 도 2의 반도체 기판(200)으로 제작했다. 게이트 전극(302)이 형성되는 영역(게이트 전극 형성 영역)의 컨택트층(220) 및 에칭 스토퍼층(218)을 에칭에 의해 제거했다. 그 후, 전면에 절연층(106)으로서 Al2O3층을 12 nm의 두께로 형성했다. Al2O3층은 ALD법에 의해 형성했다. 게이트 전극 형성 영역의 절연층(106) 위에 게이트 전극(302)을 형성했다. 소스 전극(304) 및 드레인 전극(306)이 형성되는 영역의 절연층(106)을 제거하고, 소스 전극(304) 및 드레인 전극(306)을 형성했다. 소스 전극(304) 및 드레인 전극(306)은 각각이 게이트 전극(302) 아래의 채널에 전기적으로 결합하도록 게이트 전극(302)을 사이에 두고서 형성했다. 게이트 전극(302)은 Ti/Pt/Au의 적층막을 진공 증착법으로 형성하고, 그 적층막을 리프트오프법에 의해 패터닝하여 형성했다. 소스 전극(304) 및 드레인 전극(306)은 AuGe/Ni/Au의 적층막을 진공 증착법으로 형성하고, 그 적층막을 리프트오프법에 의해 패터닝하여 형성했다.
한편, 절연 게이트형 전계 효과 트랜지스터(300)에는 2개의 채널이 형성되어 있다. 하나는 제1 결정층(104)인 비도핑 In0 .3Ga0 .7As층에 형성되는 제1 채널이다. 다른 하나는 제2 채널층(216)인 비도핑 GaAs층에 형성되는 제2 채널이다.
도 4는 절연 게이트형 전계 효과 트랜지스터(300)의 게이트 전압에 대한 게이트 용량의 관계(C-V 특성)을 실험에 의해 구한 그래프이다. 라인 312는 측정 주파수를 1 kHz로 하고, 게이트 전압을 -2 V에서 +2 V로 스캔했을 때의 C-V 특성을 나타내고, 라인 314는 측정 주파수를 1 kHz로 하고, 게이트 전압을 +2 V에서 -2 V로 스캔했을 때의 C-V 특성을 나타낸다. 라인 316은 측정 주파수를 1 MHz로 하고, 게이트 전압을 -2 V에서 +2 V로 스캔했을 때의 C-V 특성을 나타내고, 라인 318은 측정 주파수를 1 MHz로 하고, 게이트 전압을 +2 V에서 -2 V로 스캔했을 때의 C-V 특성을 나타낸다. 게이트 전압이 0 V 정도보다 작은 영역에서는 측정 주파수에 의한 C-V 특성의 차이(주파수 분산)는 관측되지 않고, 게이트 전압에 의해 캐리어 밀도가 양호하게 변조되고 있음을 알 수 있다. 그러나, 게이트 전압이 0 V 정도보다 큰 영역에서는 주파수 분산이 발생하고 있으며, 고주파(1 MHz)에서는 게이트 전압의 변화에 의한 캐리어 밀도의 변조는 거의 관측되지 않음을 알 수 있다.
한편, 도 5는 절연 게이트형 전계 효과 트랜지스터(300)의 MOS 계면에 계면 준위가 존재하지 않는 상태를 가정하여 시뮬레이트한 경우의 C-V 특성을 도시한다. 단, 절연층(106)인 Al2O3층의 밴드갭 에너지를 6.0 eV, 비유전율을 7로 설정했다. 게이트 전극(302)의 일 함수는 4.83 eV로 했다. 베이스 기판(102)(GaAs 단결정 기판)과 버퍼층(202)(비도핑 Al0 .25Ga0 .75As층과 비도핑의 GaAs층과의 적층 구조)과의 계면에 있어서의 밴드갭 중앙 부근을 0 V로 피닝(pinning)했다. 시뮬레이터는 일차원 슈레딩거-포아슨법을 이용했다. 즉, 파동 함수를 슈레딩거 방정식으로, 캐리어 농도를 페르미-디락 통계로, 밴드 포텐셜을 포아슨 방정식으로 기술하여, 자기 모순적으로 풀어, 밴드 포텐셜의 프로파일과 캐리어 농도 프로파일을 구했다.
도 4의 실험 데이터와 도 5의 시뮬레이션을 비교하면, 게이트 전압이 0 V 정도보다 작은 영역에서는, 실험 데이터와 시뮬레이션은 잘 일치하고 있지만, 게이트 전압이 0 V 정도보다 큰 영역에서는 실험 데이터와 시뮬레이션이 일치하고 있지 않음을 알 수 있다.
도 6 및 도 7은 4개의 양자 준위에 있어서의 전자 밀도의 깊이 프로파일(전자 밀도 프로파일)을 시뮬레이트한 도면이며, 도 6은 게이트 전압이 0 V일 때, 도 7은 게이트 전압이 +1.2 V일 때를 나타낸다. 한편, 전자 밀도를 「전자 농도」라고 표기하는 경우가 있다. 도 6 및 도 7에는 전도대 하단의 에너지 레벨의 깊이 프로파일(Ec)도 동시에 나타내고 있다. 4개의 양자 준위 즉, 준위 1, 준위 2, 준위 3 및 준위 4의 각 준위에 있어서의 전자 밀도 프로파일의 베이스라인은, 전자 밀도가 0임을 나타내고, 각 준위의 에너지 레벨을 나타낸다. 전자 밀도의 단위 스케일(1×1018 cm-3)의 길이를 도면 좌측 윗부분에 나타낸다. 에너지 레벨은 종축 우측의 스케일을 참조한다. 종축 우측의 스케일은 MOS 계면에 있어서의 페르미 레벨을 기준으로 한 에너지 레벨이며, 단위는 전자 에너지(eV)이다.
준위 1이 가장 낮은 에너지 레벨이며, 준위 2, 준위 3, 준위 4의 순으로 에너지 레벨이 높아진다. 도 6 및 도 7에 있어서, 깊이 0∼120 Å이 절연층(106)에, 깊이 120∼220 Å이 제2 채널층(216)에, 깊이 220∼300 Å이 비도핑층(215) 및 도핑층(214)에, 깊이 300∼320 Å이 제4 스페이서층(212)에, 깊이 320∼370 Å이 제3 스페이서층(210)에, 깊이 370∼445 Å이 제1 결정층(104)에, 깊이 445∼495 Å이 제2 스페이서층(208)에, 깊이 495∼535 Å이 제1 스페이서층(206)에, 깊이 535∼585 Å이 도핑층(204)에, 585 Å보다 깊은 영역이 버퍼층(202)에 대응한다.
도 6을 참조하면, 게이트 전압이 0 V일 때, 준위 1의 상태에 있는 자유 전자가 깊이 370∼445 Å의 제1 결정층(104)(제1 채널)에 축적되어 있는 것을 알 수 있다. 한편, 준위 2, 준위 3 및 준위 4의 상태에 있는 자유 전자의 밀도는 거의 증가하지 않고 있다.
도 7을 참조하면, 게이트 전압이 1.2 V일 때, 준위 1의 상태에 있는 자유 전자가 제1 결정층(104)(제1 채널)에 축적되고, 준위 2의 상태에 있는 자유 전자가 깊이 120∼220 Å의 제2 채널층(216)(제2 채널)에 축적되어 있는 것을 알 수 있다.
도 8은 게이트 전압의 변화에 대한 시트 전자 밀도의 변화를 제1 채널(도면에서 「InGaAs 채널」이라고 표기함)과 제2 채널(도면에서 「GaAs 채널」이라고 표기함)에 관해서 시뮬레이트한 도면이다. 게이트 전압이 -0.8 V 정도에서 커짐에 따라서, 제1 채널(InGaAs 채널)의 전자 밀도가 증가한다. 게이트 전압이 0.5 V 정도가 되면 제1 채널(InGaAs 채널)의 전자 밀도가 포화되게 되는 동시에 제2 채널(GaAs 채널)의 전자 밀도가 증가하기 시작한다. 토탈 전자 밀도는 게이트 전압의 증가에 따라서 단조롭게 증가한다. 본 발명의 반도체 기판을 절연 게이트형 전계 효과 트랜지스터에 이용하는 경우에 있어서는 트랜지스터의 채널에 반도체의 헤테로 접합을 이용하고 있으며, 「InGaAs 채널」이 주된 전도를 담당하는 채널이 되고, 「GaAs 채널」은 통상 기생 채널이다. 즉 「InGaAs 채널」이 포화되는 전자 밀도는 가능한 한 높은 것이 바람직하고, 「GaAs 채널」의 전자 밀도가 증가하는 게이트 전압은 가능한 한 큰 것이 바람직하다.
도 5에서부터 도 8에 도시하는 시뮬레이션으로부터 다음과 같은 모델이 생각된다. 즉, 게이트 전압이 증가함에 따라서, 우선 제1 채널(제1 결정층(104))에 자유 전자가 축적되기 시작하고, 게이트 전압이 0.5 V 정도에 이를 때까지는 제1 채널(제1 결정층(104))의 자유 전자 밀도가 증가한다(도 5의 C-V 특성에 있어서의 원 322로 나타낸 상태). 0.5 V 정도를 넘어 더욱 게이트 전압을 증가시키면, 제2 채널(제2 채널층(216))에도 자유 전자가 축적되게 된다(도 5의 C-V 특성에 있어서의 원324로 나타낸 상태). 이러한 모델을 전제로 도 4의 C-V 특성(실측치)을 해석하면, 게이트 전압이 0.5 V 정도보다 작은, 제1 채널(제1 결정층(104))에 있어서 캐리어가 전도되는 상태에서는, 주파수 분산은 작고, 캐리어가 정상적으로 변조되고 있다고 말할 수 있다. 게이트 전압이 0.5 V 정도보다 큰, 제1 채널(제1 결정층(104)) 및 제2 채널(제2 채널층(216))에 있어서 캐리어가 전도되는 상태에서는, 주파수 분산이 크고, 전형적인 계면 준위 밀도가 높은 피닝의 특성을 보이고 있어, 캐리어가 정상적으로 변조되지 않게 된다고 말할 수 있다.
제1 채널인 제1 결정층(104)(InGaAs층)에서의 캐리어 변조가 양호한 한편 제2 채널인 제2 채널층(216)(GaAs층)에서의 캐리어 변조가 불량인 이유로서 본 발명자는 다음과 같이 고찰했다.
도 9의 (a)는 게이트 전압을 변화시켰을 때의 MOS 계면에 있어서의 페르미 레벨의 계산값을 플롯한 도면이다. 여기서 MOS 계면은 제2 채널층(216)과 절연층(106)과의 계면이다. 도 9의 (a)의 종축은 전도대 하단으로부터의 에너지차를 ΔEn(eV)로서 나타낸다. 게이트 전압이 낮을수록 MOS 계면에 있어서의 페르미 레벨은 내려간다. 한편, 도 9의 (b)는 GaAs에 있어서의 계면 준위 밀도와 그 에너지 레벨의 관계를 도시한다. 도 9의 (b)에 있어서, 종축은 전도대 하단으로부터의 에너지차를 ΔEn(eV)로서 나타내고, 횡축은 계면 준위 밀도를 대수 스케일(값은 임의적)로 나타낸다. 일반적으로, 에너지가 전하 중성 레벨에 근접함에 따라서 계면 준위 밀도가 저하하여, 전하 중성 레벨에서 계면 준위 밀도는 최소가 된다. 한편, 「전하 중성 레벨」은 반도체의 갭 내 준위이며, 가전자대 상단 부근의 도너 라이크(donor-like) 준위와 전도대 하단 부근의 억셉터 라이크(acceptor-like) 준위 사이에 위치하는, 가전자대의 성질과 전도대의 성질이 서로 반반이 되는 경계 레벨이다.
도 9의 (a)와 도 9의 (b)는 종축의 스케일을 맞추고, 전도대 하단의 레벨을 일치시켜 배치하고 있다. 제1 결정층(104)(InGaAs층)에서 캐리어 변조하는 경우의 게이트 전압의 범위는 도 9의 (a)에 있어서 「InGaAs」로 나타낸 범위이며, 제2 채널층(216)(GaAs층)에서 캐리어 변조하는 경우의 게이트 전압의 범위는 도 9의 (a)에 있어서 「GaAs」로 나타낸 범위이다. 「InGaAs」로 나타내는 범위에 대응하는 ΔEn(전도대 하단을 기준으로 한 MOS 계면의 페르미 레벨)은 「GaAs」로 나타내는 범위에 대응하는 ΔEn보다 전하 중성 레벨에 가깝고, 계면 준위 밀도도 작다. 즉, 제1 결정층(104)에서의 채널 변조는 제2 채널층(216)에서의 캐리어 변조와 비교하여 계면 준위 밀도의 영향을 적게 한 상태에서 동작시키고 있고, 제2 채널층(216)보다 제1 결정층(104)에서 양호하게 캐리어가 변조되는 것은 MOS 계면에 있어서의 페르미 레벨을 전하 중성 레벨에 보다 가깝게 한 상태에서 동작시키고 있기 때문이라고 말할 수 있다.
시작(試作)한 절연 게이트형 전계 효과 트랜지스터(300)에 있어서는, InGaAs 채널이 변조되어 있을 때의 MOS 계면의 페르미 레벨이 전도대 하단보다 가전자대 상단 측의 깊은 위치로 시프트하고 있어, 주파수 분산이 작은 C-V 특성을 얻을 수 있다고 하는 바람직한 결과를 얻고 있다. 이것은, 절연 게이트형 전계 효과 트랜지스터(300)의 임계값 전압(Vt)이 비교적 큰 마이너스 값으로 되어 있는 것이 기여하고 있다.
N 채널형의 절연 게이트형 전계 효과 트랜지스터의 경우, 임계값 전압(Vt)이 플러스인 노멀리-오프의 트랜지스터가 응용상 중요하다. 임계값 전압을 플러스로 하면, InGaAs 채널이 변조되고 있을 때의 MOS 계면의 페르미 레벨이 전도대 하단 측으로 올라가 버리기 때문에, 전계 효과 트랜지스터의 특성이 열화된다. 구체적으로는, 트랜지스터 동작 중에 계면 준위의 영향이 커진다. 나아가서는, GaAs 채널의 전자 밀도가 증가하기 시작할 때의 InGaAs 채널의 전자 밀도가 내려가 버린다. 전계 효과 트랜지스터의 임계값 전압(Vt)이 플러스라도, MOS 계면의 페르미 레벨을 더욱 가전자대 상단 측으로 시프트시킬 것이 요망된다.
본 발명자는 이상의 지견을 기초로 본건 발명을 이뤄냈다. 즉, MOS 계면에 있어서의 페르미 레벨을 전하 중성 레벨에 가깝게 하도록, 제1 결정층(104)과 절연층(106) 사이의 에피택셜층 구성을 강구했다. 그렇다고는 해도, 트랜지스터에 있어서의 MOS 동작을 양호하게 하기 위해서는, 계면 준위 밀도가 작은 게이트 절연막을 제작하는 것이 첫째로 중요한데, 계면 준위를 완전히 없애는 것은 곤란하다. 특히, 밴드단 부근의 테일 스테이트부에 있어서의 준위 밀도는 전하 중성 레벨 근처에 있어서의 준위 밀도와 비교하여 현격한 차이로 커서 무시할 수 없다. 따라서, 계면 준위 밀도가 작은 MOS 계면의 형성 기술 이외의 대책으로서, 실제로 존재하는 계면 준위의 영향을 저감시키는 기술을 준비하는 것은 MOS형 P-HEMT을 실용화하는 데에 있어서 매우 중요하다.
표 1은 본 발명의 일 실시예를 나타내는 반도체 기판(400)의 층 구성을 나타낸다. 표 1에 나타내는 각 층을 층 번호가 빠른 순으로 GaAs 기판 위에 형성하여 반도체 기판(400)으로 했다. 반도체 기판(400)은 N 채널형 전계 효과 트랜지스터에 이용하는 반도체 기판이다.
Figure pct00005
층(402)은 비도핑 GaAs층과 비도핑 Al0 .25Ga0 .76As층과의 적층 구조이다. 층(402)의 합계 막 두께는 500 nm로 했다. 층(402)은 버퍼층으로서 기능하게 될 수 있다. 한편, 도 2의 반도체 기판(200) 및 도 3의 절연 게이트형 전계 효과 트랜지스터(300)에 있어서의 버퍼층(202)의 두께와 층(402)의 두께가 다르지만, 본 발명의 효과에 대하여 영향은 무시할 수 있다.
층(404)은 제1 원자를 도핑한 두께 5 nm의 Al0 .24Ga0 .76As층이다. 층(404)은 제3 결정층 또는 제4 결정층의 일례이다. 층(404)은 제1 결정층(104)보다 금제대 폭이 크고, 제1 원자로서 도너 원자를 포함한다. 도너 원자의 도핑 농도는 4.85×1018 cm-3으로 했다. 층(404)은 예컨대 트랜지스터의 임계값을 조정하는 임계값 조정층으로서 기능하게 될 수 있다. 즉, 층(416)의 억셉터 원자의 도핑량에 따라서 층(404)의 도너 원자의 도핑량을 조정하여 트랜지스터의 임계값을 일정하게 할 수 있다. 본 실시예에서는 트랜지스터의 임계치 전압이 +0.2 V가 되도록 층(404)과 층(416)의 도핑량을 조정했다.
층(406) 및 층(414)은 두께 2 nm의 비도핑 Al0 .24Ga0 .76As층이며, 층(408) 및 층(412)은 두께 5 nm의 비도핑 GaAs층이다. 층(406), 층(414), 층(408) 및 층(412)은 스페이서층으로서 기능하게 될 수 있다. 층(410)은 두께 7.5 nm의 비도핑 In0.3Ga0.7As층이다. 층(410)은 제1 결정층(104)의 일례이다.
층(416)은 제2 원자를 도핑한 두께 6 nm의 Al0 .24Ga0 .76As층이다. 층(416)은 제2 결정층(108)의 일례이다. 층(416)은 제2 원자로서 억셉터 원자를 포함한다. 억셉터 원자의 도핑 농도는 5.0×1018 cm-3으로 했다.
층(418)은 2 nm의 비도핑 Al0 .24Ga0 .76As층이다. 층(420)은 두께 12 nm의 Al2O3층이다. 층(420)은 절연층(106)의 일례이다. 층(420)의 밴드갭 에너지를 6.0 eV, 비유전율을 7로 했다.
도 10은 게이트 전압을 변화시켰을 때의 반도체 기판(400)에 있어서의 MOS 계면에서의 페르미 레벨의 계산값을 플롯한 도면이다. 이 계산에 있어서, 절연막인 층(420)의 표면에 게이트 금속을 가정했다. 게이트 금속의 일 함수는 4.83 eV로 했다. 또한, 이 계산에서는, 베이스 기판 표면의 밴드갭 중앙 부근을 0 V로 피닝했다. 게이트 전압이 0 V∼1.2 V 정도일 때, ΔEn(MOS 계면에서의 전도대 하단을 기준으로 한 게이트 전극의 페르미 레벨과의 에너지차)가 -1∼-0.3 eV 정도인 것을 알 수 있었다.
한편, 표 2는 표 1에 나타내는 반도체 기판(400)과의 비교로서 나타낸 반도체 기판(500)의 층 구성을 나타낸다. 반도체 기판(400)과 마찬가지로, 표 2에 나타내는 각 층을 층 번호가 빠른 순으로 GaAs 기판 위에 형성하여 반도체 기판(500)으로 했다. 반도체 기판(500)은 N 채널형 전계 효과 트랜지스터에 이용하는 반도체 기판이다.
Figure pct00006
반도체 기판(500)에서는, 반도체 기판(400)에 있어서의 층(416) 대신에 비교 결정층(502)을 형성했다. 비교 결정층(502)은 층(416)에 포함되는 억셉터 원자가 아니라 도너 원자를 포함한다. 비교 결정층(502)을 포함하는 구성은 종래의 P-HEMT 구조에 있어서 일반적인 층 구성이다. 비교 결정층(502)에는, 농도가 4.35×1017 cm-3인 도너 원자를 도핑했다. 또한, 층(404)에 도핑한 도너 원자의 농도를 4.35×1017 cm-3으로 하고, 전계 효과 트랜지스터의 임계값 전압을 +0.2 V로 조정했다.
도 11은 게이트 전압을 변화시켰을 때의 반도체 기판(500)에 있어서의 MOS 계면에서의 페르미 레벨의 계산값을 플롯한 도면이다. 계산의 제반 조건은 도 10의 경우와 같다. 게이트 전압이 0 V∼1.2 V 정도일 때, ΔEn이 -0.7∼0.0 eV 정도인 것을 알 수 있었다.
도 10과 도 11을 비교하면, 반도체 기판(400)에 있어서의 ΔEn이 반도체 기판(500)(종래 기술)에 있어서의 ΔEn과 비교하여, 0.3 eV 정도 낮은 것을 알 수 있다. 이것은 반도체 기판(500)(종래 기술)과 비교하여 반도체 기판(400) 쪽이 MOS 계면에서의 페르미 레벨이 전하 중성 레벨에 보다 가까운 것을 보이고 있으며, 반도체 기판(400)을 이용함으로써 종래보다 계면 준위의 영향을 작게 할 수 있음을 보이고 있다. 즉, 전계 효과 트랜지스터 동작시에 게이트 전압을 변화시킬 때에, 페르미 레벨이 계면 준위 밀도가 작은 영역을 이동하게 되어, 결과적으로 계면 준위에 의해 트랩되는 전하량의 변화을 보다 작게 할 수 있다. 즉, 동일한 MOS 계면을 이용하더라도 전계 효과 트랜지스터 동작시의 악영향을 작게 할 수 있다.
이어서, 다른 실시예를 설명한다. 도 12에 도시하는 반도체 기판(550)을 제작했다. 베이스 기판(102)으로서 GaAs 단결정 기판을 이용했다. 베이스 기판(102) 위에 버퍼층(202)으로서 비도핑의 Al0 .25Ga0 .75As층과 비도핑의 GaAs층을 합계 800 nm의 두께로 형성했다. 버퍼층(202) 위에 도핑층(204)으로서 n형의 Al0 .24Ga0 .76As층을 5 nm의 두께로 형성했다. n형 도펀트를 Si 원자로 하고, 불순물 농도가 2.31×1018 cm-3이 되도록 조정했다. 도핑층(204) 위에 제1 스페이서층(206)으로서 비도핑의 Al0.24Ga0.76As층을 4 nm의 두께로 형성했다. 제1 스페이서층(206) 위에 제2 스페이서층(208)으로서 비도핑의 GaAs층을 6 nm의 두께로 형성했다.
제2 스페이서층(208) 위에 제1 결정층(104)으로서 비도핑의 In0 .4Ga0 .6As층을 5.5 nm의 두께로 형성했다. 제1 결정층(104) 위에 제3 스페이서층(210)으로서 비도핑의 GaAs층을 6 nm의 두께로 형성했다. 제3 스페이서층(210) 위에 제4 스페이서층(212)으로서 비도핑의 Al0 .24Ga0 .76As층을 4 nm의 두께로 형성했다. 제4 스페이서층(212) 위에 도핑층(214)으로서 n형의 Al0 .24Ga0 .76As층을 10 nm의 두께로 형성했다. n형 도펀트를 Si 원자로 하여, 불순물 농도가 3×1018 cm-3이 되도록 조정했다. 도핑층(214) 위에 비도핑층(216)으로서 비도핑의 Al0 .24Ga0 .76As층을 10 nm의 두께로 형성했다.
비도핑층(216) 위에 에칭 스토퍼층(218)으로서 n형의 In0 .24Ga0 .76P층을 10 nm의 두께로 형성했다. n형 도펀트를 Si 원자로 하여, 불순물 농도가 3×1018 cm-3이 되도록 조정했다. 마지막으로 에칭 스토퍼층(218) 위에 컨택트층(220)으로서 n형 GaAs층을 100 nm의 두께로 형성했다. n형 도펀트를 Si 원자로 하여, 불순물 농도가 5×1018 cm-3이 되도록 조정했다.
AlGaAs층, InGaAs층, GaAs층 및 InGaP층은 MOCVD법에 의해 형성했다. Al 원자, In 원자, Ga 원자 및 As 원자의 원료 가스로서 TMA(트리메틸알루미늄), TMI(트리메틸인듐), TMG(트리메틸갈륨), TEG(트리에틸갈륨) 및 아르신(AsH3)을 이용했다. P 원자의 원료 가스로서 포스핀(PH3)을 이용했다. Si 원자의 원료 가스로서 디실란(Si2H6)을 이용했다. 이상과 같이 하여 반도체 기판(550)을 제작했다.
반도체 기판(550)을 이용하여, 도 13에 도시하는 절연 게이트형 전계 효과 트랜지스터(560)를 시작했다. 게이트 전극(302)이 형성되는 영역(게이트 전극 형성 영역)의 컨택트층(220) 및 에칭 스토퍼층(218)을 에칭에 의해 제거했다. 그 후, 전면에 절연층(106)으로서 Al2O3층을 12 nm의 두께로 형성했다. Al2O3층은 ALD법에 의해 형성했다. 게이트 전극 형성 영역의 절연층(106) 위에 게이트 전극(302)을 형성했다. 소스 전극(304) 및 드레인 전극(306)이 형성되는 영역의 절연층(106)을 제거하고, 소스 전극(304) 및 드레인 전극(306)을 형성했다. 소스 전극(304) 및 드레인 전극(306)은 각각이 게이트 전극(302) 아래의 채널에 전기적으로 결합하도록 게이트 전극(302)을 사이에 두고서 형성했다. 게이트 전극(302)은, Ti/Pt/Au의 적층막을 진공 증착법으로 형성하고, 그 적층막을 리프트오프법에 의해 패터닝하여 형성했다. 소스 전극(304) 및 드레인 전극(306)은 AuGe/Ni/Au의 적층막을 진공 증착법으로 형성하고, 그 적층막을 리프트오프법에 의해 패터닝하여 형성했다.
도 14 및 도 15는 SplitCV법으로 측정한 절연 게이트형 전계 효과 트랜지스터(560)의 캐리어 이동도와 전하 밀도의 관계를 실험에 의해 구한 실험 그래프이다. 단, 도 15의 절연 게이트형 전계 효과 트랜지스터는, 절연 게이트형 전계 효과 트랜지스터(560)의 게이트 영역에 있어서의 비도핑층(216)과 절연층(106) 사이에, 에칭 스토퍼층(218)의 n형 In0 .48Ga0 .52P층을 10 nm의 두께로 남긴 것이다. 제1 결정층(104)의 In 조성(x)이 0.3인 경우도 나타냈다. 이 경우 절연 게이트형 전계 효과 트랜지스터(300)를 이용했다. SplitCV법은 MOSFET의 CV 측정에 의한 용량으로부터 채널의 전하량을 산출하고, IV 측정으로 구한 전류로부터 gradual channel 근사에 기초한 해석 수법으로 캐리어 이동도를 산출하는 방법이다. SplitCV법에 의한 이동도는 계면 준위에 트랩된 전하가 영향을 주기 때문에, 홀 측정(Van der Pauw법)에 의한 이동도보다 과소 평가된 값으로 되는 것이 일반적이다. 도 14 및 도 15에 관한 실험에 있어서 절연 게이트형 전계 효과 트랜지스터의 게이트 길이를 100 ㎛, 게이트 폭을 200 ㎛로 했다. 측정시의 드레인 전압은 0.05 V로 하고, 게이트 전압은 -2 V∼+2 V의 범위를 0.05 V의 스텝으로 변화시켰다.
제1 결정층(104)의 In 조성(x)이 0.4인 경우, 도 14의 비도핑층(216)의 AlGaAs층 위에 게이트 절연층(106)을 형성한 구조에서 최대 이동도가 4800 cm-2/Vs인 데 대하여, 도 15의 에칭 스토퍼층(218)의 n형 InGaP층 위에 게이트 절연층(106)을 형성한 경우, 최대 이동도가 7700 cm-2/Vs로 높은 값을 얻을 수 있었다. 제1 결정층(104)의 In 조성(x)이 0.3인 경우에도 같은 경향을 얻을 수 있었다. 이 splitCV 이동도의 차이는 게이트 절연층(106)과 접촉하고 있는 반도체층의 차이에 원인이 있다고 추측된다. 즉, 게이트 절연층(106)에 직접 접촉하여 MOS 계면을 형성하는 반도체의 재료가 InGaP층인 경우, GaAs층 혹은 AlGaAs층의 경우와 비교하여 SplitCV의 이동도가 높은 MOS 계면을 형성할 수 있음을 보이고 있다. 즉, 게이트 절연층(106)에 InGaP층이 직접 접하는 MOS 구조는 절연 게이트형 전계 효과 트랜지스터에 있어서 적합한 이동도 특성을 보이는 것을 알 수 있었다.
또 다른 실시예를 설명한다. 표 3은 본 발명의 다른 실시예인 반도체 기판(600)의 층 구성을 도시한다. 반도체 기판(400)과 마찬가지로, 표 3에 나타내는 각 층을 층 번호가 빠른 순으로 GaAs 기판 위에 형성하여 반도체 기판(600)으로 했다. 반도체 기판(600)은 N 채널형 전계 효과 트랜지스터에 이용하는 반도체 기판이다.
Figure pct00007
층(602)은 두께가 4 nm인 n형 Al0 .24Ga0 .76As층이다. 도너 원자의 도핑 농도는 전계 효과 트랜지스터의 임계값 전압이 0.2 V가 되도록 조정했다. 층(616)에의 억셉터 원자의 도핑 농도에 따라서, 도너 원자의 도핑 농도는 1.2×1018∼1.1×1019 cm-3의 범위에서 조정했다. 층(616)에의 p형 도핑 농도와 층(602)에의 n형 도핑 농도와의 대응을 표 4에 나타낸다. 층(604)은 두께가 2 nm인 비도핑 Al0 .24Ga0 .76As층이다. 층(606)은 두께가 2 nm인 비도핑 GaAs층이다. 층(608)은 두께가 7.5 nm인 비도핑 In0 .3Ga0 .7As층이다. 층(610)은 두께가 2 nm인 비도핑 GaAs층이다. 층(612)은 두께가 6 nm인 비도핑 Al0 .24Ga0 .76As층이다. 층(614)은 두께가 4 nm인 p형 Al0 .24Ga0 .76As층이다. 억셉터 원자의 도핑 농도는 5×1017∼1.6×1019 cm-3, 시트 농도로 2×1011∼6.4×1012 cm-2의 범위로 했다. 층(616)은 두께가 12 nm인 절연층(Al2O3)이다. 절연층의 비유전율은 7로 했다. 층(602)은 제3 결정층의 예이며, 층(608)은 제1 결정층(104)의 예이다. 층(614)은 제2 결정층(108)의 예이며, 층(616)은 절연층(106)의 예이다. 층(402)은 반도체 기판(400)에 있어서의 층(402)과 같게 했다.
Figure pct00008
도 16은 층(614)의 불순물 농도를 변화시켰을 때의 반도체 기판(600)에 있어서의 MOS 계면에서의 페르미 레벨의 계산값을 플롯한 도면이다. 계산의 제반 조건은 도 10의 경우와 같다. 종축은 ΔEn(전도대 하단을 기준으로 한 페르미 레벨)이며, 횡축은 N2×(d/ε)E이다. 단 N2는 층(614)에 포함되는 억셉터 원자의 시트 농도이다. (d/ε)E는 절연층인 층(616), 층(614)에서부터 층(608)까지의 각 층에 따른 상기 유효 전기적 막 두께이다. 동 도면에 있어서, 게이트 전압(Vg)을 0 V∼1.6 V의 범위에서 바꿔 계산한 결과를 나타냈다. 어느 게이트 전압에 있어서나 N2×(d/ε)E가 1×105(cm-1)를 넘으면 ΔEn의 시프트가 현저하게 된다. ΔEn이 저하될수록 MOS 계면에 있어서의 페르미 레벨이 전하 중성 레벨에 근접하기 때문에, N2×(d/ε)E가 1×105(cm-1)를 넘는 것이 바람직하다고 말할 수 있다. 한편, N2×(d/ε)E가 1×105(cm-1)를 넘는 조건은, 대략 N2＞1×1012(cm-2)에 대응한다. 따라서 층(614)에 포함되는 불순물 원자의 시트 농도 N2는 N2＞1×1012(cm-2)의 식을 만족하는 것이 바람직하다.
도 17은 반도체 기판(600)으로 MOS 구조를 구성한 경우의 채널에 있어서의 시트 전자 밀도의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다. 각 계산값은 층(614)의 불순물 농도를 변화시킨 경우에 관해서 구했다. 계산의 제반 조건은 도 16과 같다. 층(614)의 불순물 농도를 도면 내에 기재했다. 종축은 MOS 구조 채널의 시트 전자 농도, 횡축은 게이트 전압이다. 도 8과 마찬가지로, 게이트 전압이 0.2 V 부근에서부터 제1 채널의 「InGaAs 채널」의 시트 전자 농도가 수직 상승하여, 게이트 전압의 상승과 함께 증가한다. 또한 게이트 전압이 높아지면 제2 채널의 「AlGaAs 채널」의 시트 전자 농도가 증가하기 시작하여, 소위 「Spillover」가 발생한다. 도 8과 마찬가지로 게이트 전압에 대하여, 제2 채널의 「AlGaAs 채널」의 시트 전자 농도가 수직 상승하면, 제1 채널의 「InGaAs 채널」의 시트 전자 농도의 변화가 저하된다. 이하에 있어서 이러한 현상을 전자 농도의 「포화」라고 부른다.
「AlGaAs 채널」은 도 8의 「GaAs 채널」과 마찬가지로, 게이트 절연막 아래의 층(614)인 p-Al0 .24Ga0 .76As층 부근에 형성되는 기생 채널이다. 본 발명에 따른 절연 게이트형 전계 효과 트랜지스터에서는 트랜지스터의 채널에 반도체의 헤테로 접합을 이용하고 있으며, 「InGaAs 채널」이 주된 전도를 담당하는 채널이 되고, 「AlGaAs 채널」은 통상 기생 채널이다. 즉 제2 채널의 「AlGaAs 채널」의 시트 전자 농도가 수직 상승하는 게이트 전압에 있어서의 「InGaAs 채널」의 시트 전자 밀도는 높은 것이 바람직하다(「spillover」는 억제하는 것이 바람직함).
층(614)의 어셉터 불순물 농도가 증가함에 따라서, 「AlGaAs 채널」의 시트 전자 농도가 수직 상승하는 게이트 전압이 플러스 측으로 시프트하고 있다. 이와 동시에, 제1 채널의 「InGaAs 채널」의 시트 전자 농도의 변화가 저하하기 시작하는 시트 전자 농도가 증가한다. 전계 효과 트랜지스터에서는 일반적으로 제1 채널 전자의 전자 이동도와 비교하여 제2 채널의 전자 이동도는 꽤 낮다. 즉, 상호 컨덕턴스가 높은 전류까지 유지되는 것에 대응한다.
도 18은 도 17과 같은 식의 계산에 의해 제2 채널「AlGaAs 채널」의 시트 전자 농도가 1×1011[cm-2]가 될 때의 제1 채널「InGaAs 채널」의 시트 전자 농도의 계산값을, 층(614)의 억셉터의 시트 농도와의 관계로서 플롯한 도면이다. 층(614)의 억셉터 농도의 증가에 따라서, 제2 채널「AlGaAs 채널」의 시트 전자 농도가 1×1011[cm-2]가 될 때의 제1 채널「InGaAs 채널」의 시트 전자 농도가 증가하고 있으며, 층(614)에 많은 억셉터를 갖는 것이 트랜지스터 기판으로서는 바람직하다는 것을 알 수 있다.
즉, 본 발명에 따른 절연 게이트 전계 효과 트랜지스터 기판에 있어서는, 층(614)에 억셉터를 가짐으로써, 트랜지스터 동작 중인 MOS 계면의 전위를 들어올려, 계면 준위의 영향을 저감시키고, 기생 채널의 발생을 억제하여, 트랜지스터의 동작 전류 밀도를 올릴 수 있다.
한편, 도 17에 있어서, 층(614)의 억셉터 밀도(p)가 1.2×1019 cm-3, 1.6×1019 cm-3인 구조에 있어서, 게이트 전압에 대한 제1 채널「InGaAs 채널」의 시트 전자 농도의 변화량(dNs/dVg)이 저하되고 있다. 층(614)의 억셉터 밀도(p)가 8×1018 cm-3인 경우에 dNs/dVg의 저하가 보이지 않으므로, 표 3에서의 층 구조에서는, 층(614)의 억셉터 밀도(p)가 8×1018 cm-3 부근인 것이 적합하다고 할 수 있다. 이 층(614)의 높은 억셉터 농도에 의한 전자 농도의 변화량 저하는 층(614)의 억셉터 밀도로 형성되는 전계 증가에 의해, 제1 채널「InGaAs 채널」 중의 전자의 평균 위치가 약간 기판 측으로 시프트하는 것이 주된 원인이다. 또한, 「InGaAs 채널」 중의 전자 농도의 수직 상승의 악화는 채널 아래 층(602)의 n형 불순물 도핑층인 n-Al0.24Ga0.76As의 전위가 저하되고 또한 캐리어가 기판 측으로 다가서고 있음에 의한 것이다. 실용적인 반도체 기판의 설계인 경우는 디바이스의 요구 성능을 배려하여 이들을 적합하게 설계할 필요가 있다.
도 19는 층(614)의 Al 조성을 바꾸었을 때의 MOS 구조의 채널에 있어서의 시트 전자 밀도의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다. 계산의 제반 조건은 도 17과 같다. 단, 층(614)의 p형 Al0 .24Ga0 .76As층의 불순물 농도를 4×1018 cm-3, 층(602)의 n형 Al0 .24Ga0 .76As층의 불순물 농도를 3.47×1018 cm-3으로 하고, 층(614)과 층(612)의 AlGaAs층의 Al 조성을 0.24, 0.34, 0.44로 변화시켰다.
Al 조성을 높게 함으로써, 기생 채널의 제2 채널「AlGaAs 채널」에 있어서의 전자 농도가 수직 상승하는 게이트 전압이 플러스 측으로 시프트하고, 제1 채널「InGaAs 채널」의 전자 농도의 변화량이 저하하기 시작하는 전자 농도는 증가한다. 즉, 층(614)과 층(612)의 AlGaAs층의 Al 조성을 높임으로써 기생 채널을 억제하여, 결과적으로 제1 채널의 「InGaAs 채널」내의 전자 농도를 높일 수 있어, 절연 게이트 전계 효과 트랜지스터에 적합하다는 것을 보이고 있다.
도 20은 층(614)의 Al 조성을 바꾸었을 때의 MOS 계면에서의 페르미 레벨의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다. 도 19에서 계산한 반도체 기판의 구조를 이용하여, 도 11과 같은 식으로 게이트 전압을 변화시켰을 때의 MOS 계면의 페르미 레벨과 층(614)인 AlGaAs층의 전도대 하단과의 에너지차를 계산했다. 계산의 제반 조건은 도 19와 같다. 층(614)인 AlGaAs층의 Al 조성을 증가시킴으로써 MOS 계면의 페르미 레벨은 AlGaAs층의 전도대 하단 레벨에 대하여 상대적으로 저하된다. 이 때문에, 도 19에 도시하는 것과 같은 제1 채널「InGaAs 채널」의 전자 농도의 게이트 전압 의존성을 얻을 수 있음을 알 수 있다.
도 21은 층(614)의 Al 조성을 바꾸었을 때의 MOS 계면에서의 AlGaAs층의 GaAs층 환산 미드갭 레벨에 대한 페르미 레벨의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다. 도 20에서 계산한 MOS 계면의 페르미 레벨의 에너지를, MOS 계면의 AlGaAs층에 GaAs층이 접합한 경우의 GaAs층의 금제대 중심 에너지 레벨을 기준으로 플롯했다. Al 조성의 증가에 의한, GaAs층이 접합한 경우의 GaAs층의 금제대 중심 에너지 레벨을 기준으로 한 페르미 에너지의 차가 없음을 알 수 있다. AlGaAs층의 MOS 계면의 전하 중성 레벨 및 계면 준위 밀도의 에너지 의존성 등, MOS 계면 특성의 세부 사항은 알 수 없지만, 전술한 바와 같이, 트랜지스터 동작 중인 MOS 계면에서의 페르미 에너지를 내려 전하 중성 레벨에 가깝게 하기 위해서 AlGaAs층의 Al 조성을 증가시키는 것은 효과가 작을 가능성이 있다. 즉, AlGaAs층의 Al 조성을 올릴 뿐만 아니라, 본 발명 내용의 AlGaAs에 어셉터 불순물을 도핑하는 것, 즉 마이너스의 고정 공간 전하를 형성하는 것과 조합시킴으로써 보다 적합한 절연 게이트 전계 효과 트랜지스터용 기판을 제공할 수 있다. 이상으로부터, 제2 결정층의 금제대 폭은 제3 결정층 및 제4 결정층과 비교하여 같거나 또는 보다 큰 것이 바람직하다.
이상 설명한 바와 같이, 예컨대 상기 전계 효과 트랜지스터가 N 채널형인 경우, 게이트 절연층(106)과 채널층 제1 결정층(104) 사이의 게이트 절연층에 가까운 측에, 마이너스의 고정 공간 전하를 형성하여 MOS 계면의 포텐셜을 전자에 대하여 높게 들어올림으로써 적합한 절연 게이트형 전계 효과 트랜지스터용 기판을 제공할 수 있다. 마이너스의 고정 공간 전하는 실온에서 충분히 활성화하는 소위 억셉터가 되는 제2 원자를 도핑함으로써 형성할 수 있다. 이때, 제3 결정층(110)에 도너가 되는 제1 원자를 도핑한다. 도너 원자는 채널층의 근처에 도핑하는 것이 바람직하다. 트랜지스터의 임계값 전압을 목적으로 하는 값으로 설정하기 위해서, 제1 원자의 시트 농도 N1은 전술한 제2 원자의 시트 농도 N2를 따라서 설정한다.
도 22는 표 4의 도핑량을 시트 농도로 변환하여 도너 시트 농도 N1과 억셉터 시트 농도 N2의 관계를 플롯한 도면이다. 전계 효과 트랜지스터의 임계값 전압(Vt)은 0.2 V로 일정하게 했다. 절연층(106)의 두께가 6 nm일 때의 도너 시트 농도 N1도 같은 식으로 계산하여 플롯했다. Vt가 일정한 조건이면, 도너 시트 농도 N1은 억셉터 시트 농도 N2에 대하여 거의 직선적으로 증가하게 된다. 이때의 도너 시트 농도 N1의 증가와 N2의 증가의 비(dN1/dN2)는 근사로서 식 7로 되는 것이 추측된다.
(식 7)
Figure pct00009
실제로 도 22의 dN1/dN2와 식 7의 값을 비교한 바, 표 5와 같이 잘 일치한다.
Figure pct00010
식 7의 값을 전계 효과 트랜지스터의 층 구조를 나타내는 「구조 인자 SF」라고 하면, 전계 효과 트랜지스터의 임계값 전압(Vt)을 일정하게 할 때의 도너 시트 농도 N1은,
N1=N0+구조 인자(SF)×N2[cm-2]
로 근사할 수 있다. N0은 제2 결정층에 제2 원자를 도핑하지 않는 경우에 있어서 전계 효과 트랜지스터의 임계값 전압이 설계값인 Vt가 되는 제1 원자의 시트 농도이다.
이때, SF는 dN1/dN2의 근사이기는 하지만, 표 5에 나타내는 바와 같이 충분한 정밀도를 확보할 수 있기 때문에, 실제의 dN1/dN2는 SF의 1±0.1배의 범위에 있다.
따라서, N0+SF×0.9×N2＜N1＜N0+SF×1.1×N2[cm-2]로 함으로써, 본원 발명의 목적을 만족하는 트랜지스터용 기판의 구조를 제공할 수 있다.
또한, 상세한 검토 결과, 표 3의 구조에 있어서는, 상기 전계 효과 트랜지스터가 N 채널형인 경우, N0이 식 5로 주어지고, 상기 전계 효과 트랜지스터가 P 채널형인 경우, N0이 식 6으로 주어지는 것을 알 수 있었다.
(식 5)
Figure pct00011
(식 6)
Figure pct00012
단, W[V]는 전계 효과 트랜지스터의 게이트 전극의 일 함수이며, Vt[V]는 전계 효과 트랜지스터의 임계값 전압이다. Cf[V]는 채널 재료 물성의 보정값이며, 구체적으로는, 전계 효과 트랜지스터의 게이트 전압이 Vt가 될 때의 채널 위치에서의 페르미 레벨과 진공 준위와의 차에 해당한다. 전계 효과 트랜지스터가 N 채널형인 경우, Cf는 전자 친화력과 거의 일치한다. 전계 효과 트랜지스터의 채널이 양자 우물인 경우, Cf는 기저 준위에서부터 진공 준위까지의 전위와 거의 일치한다. 전계 효과 트랜지스터가 P 채널형인 경우, Cf는 이온화 포텐셜과 거의 일치하는 전위차이다. Cf는 결정층의 조성에 따라 다르다.
Cf에는 게이트 절연층과 반도체층 사이의 계면 준위에 의해 형성된 공간 전하에 의해 발생하는 게이트 절연층에서의 전위차를 포함하더라도 좋다. 구체적으로는, 전계 효과 트랜지스터의 임계값 전압에 상당하는 전압을 게이트 전극에 부여한 상태에서의, 게이트 절연층에서의 전위차가 보정값 Cf에 포함되더라도 좋다. 이러한 전위차는 게이트 절연층과 반도체층의 계면 준위에 의해 형성된 공간 전하에 의해 발생한다. 이때의 게이트 절연층의 계면 준위 밀도의 N0에 대한 영향을 이하에 고찰한다.
본원 발명의 적용에 의해, 전계 효과 트랜지스터가 동작하고 있을 때의 MOS 계면의 페르미 레벨의 위치를 조정할 수 있다. 전계 효과 트랜지스터가 동작하고 있을 때, MOS 계면의 페르미 레벨의 위치는 전하 중성 레벨에 가깝게 하는 것이 바람직하다. MOS 계면의 페르미 레벨이 전하 중성 레벨과 일치하면, MOS 계면의 계면 준위에 의한 공간 전하의 영향은 제로가 된다. 전계 효과 트랜지스터가 N 채널형인 경우, 게이트 전압을 임계값 전압(Vt)보다 플러스 측으로 하고, 전류를 증가시킨 경우, MOS 계면의 페르미 레벨은 MOS 계면의 반도체의 전도대 하단 측으로 시프트해 간다. 이 때문에, 게이트 전압이 임계값 전압(Vt)일 때, MOS 계면의 페르미 레벨은 전하 중성 레벨 근방 혹은 보다 가전자대 상단 측에 설정하는 것이 바람직하다.
이제, 게이트 전압이 임계값 전압(Vt)일 때의 MOS 계면의 페르미 레벨을 전하 중성 레벨보다 0.3 eV 가전자대 상단 측에 설정했다고 가정한다. 실제 사용에서의 현실적인 계면 준위 밀도는 3×1011 cm-2 정도 이하이다. 이때 MOS 계면에 형성되는 N0에의 영향은, 4×1010 cm-2 정도 감소된다. P 채널형인 경우는, 에너지 레벨의 의론은 반대가 되지만, N0에의 영향은 N 채널형과 마찬가지로 감소 방향이 된다.
MOS 계면의 반도체의 밴드갭을 Eg라고 하면, N 채널형인 경우, 게이트 전압이 임계값 전압(Vt)일 때의 MOS 계면의 페르미 레벨과 전하 중성 레벨의 차는 +Eg/8∼-Eg/3 정도로 설정하는 것이 바람직하다. 나아가서는, 0∼-Eg/4로 설정하는 것이 바람직하다. 부호가 마이너스인 경우는 가전자대 상단 측의 방향, 플러스인 경우는 전도대 하단 측의 방향을 나타낸다. P 채널형인 경우는, 페르미 레벨이 전하 중성 레벨보다 전도대 하단 측으로 되도록 N 채널형인 경우와 같은 식으로 설정하는 것이 바람직하다. 전하 중성 레벨은 거의 금제대의 중앙 레벨로 치환하더라도 좋다.
Const[atoms/㎠]는 상수인데 결정층의 제반 설계 조건, 예컨대 채널층보다 베이스 기판 측에 형성하는 버퍼층의 설계 조건에 의존한다. 구체적으로는, 제2 원자를 도핑하지 않는 경우에, 임계값 전압(Vt)이 W-Cf가 되는 N1에 상당한다. 통상, 채널층과 베이스 기판 사이에 버퍼층을 형성한다. 이 버퍼층에 제2 원자를 도핑함으로써, 버퍼층의 채널 측 근방에는 공핍층이 형성되어, 채널 캐리어를 가두도록 버퍼층에 전계를 형성한다. Const는 이 전계를 정확하게 없애는 제1 원자의 시트 농도에 상당한다. 버퍼층에 도핑하는 제2 원자의 농도는 통상 Const의 값이 4.7×1011(cm-2) 정도가 되는 농도로 조정한다. 버퍼층의 이 전계를 작게 하는 것은 바람직하지 않기 때문에, 버퍼층에 도입하는 제2 원자의 농도를 앞의 통상의 농도의 1/2 이하로 하는 것은 바람직하지 않다. 이 제2 원자의 농도를 높게 함으로써 그 전계를 강하게 하여, 보다 얕은(shallow) 접합 구조로 하는 함으로써 보다 얇은 버퍼층으로 하는 것이 가능하여, 미세화할 때의 쇼트 채널 효과 억제, 박막화에 의한 저비용화에 기여할 수 있다. 한편, 버퍼층의 제2 원자 농도를 올리면, 사이드 게이트 효과, 킹크의 발생, 버퍼층 파괴 내압 저하 등의 문제가 발생할 가능성이 있다. 현재의 버퍼층의 공핍층이 500 nm 이상이며, 1/3 정도의 두께로 박막화하는 것이 가능하다고 생각된다. 이 경우, 버퍼층에 도핑하는 제2 원자의 농도는 통상 농도의 3배 정도가 된다. 따라서, Const는 2.3×1011∼1.4×1012[cm-2]로 하는 것이 바람직하다. 한편, 적절한 버퍼층이 설계 가능한 경우, N0으로서 실험적으로 구한 값을 이용하더라도 좋다. 이 경우, 실험적으로 구한 제1 원자의 시트 농도 N0exp를 N0exp=N0=N0min=N0max로 할 수 있다.
더욱 상세한 검토 결과, 전계 효과 트랜지스터의 채널층인 제1 결정층(104)이 InxGa1 -xAs(0.2≤x＜0.45)로 GaAs에 의사 격자 정합하고 있는 조건에서는, Cf(V)는 이하의 식으로 근사할 수 있음을 알 수 있었다.
Cf=-1.69x2+1.66x+4.33
단 x는 채널의 In 조성이다.
상수 Const는 전술한 바와 같이 상기 버퍼층의 설계에 의존한다. 상수 Const는 쇼트 채널 효과, 핀치오프 특성, 드레인 컨덕턴스, 킹크의 발생, 사이드 게이트 효과, 전류 OFF일 때의 잔류 게이트 용량 등의 전계 트랜지스터의 제반 특성을 고려하면서 경험적으로 최적화 검토를 하여 결정되는 매우 중요한 설계 인자이다. 표 3에서 가정한 버퍼층은 상기 상수 Const를 4.7×1011(cm-2) 정도로 설정해 놓는다. 상수 Const는 전술한 바과 같이 2.3×1011∼1.4×1012(cm-2)의 범위가 바람직하다. 또한, 상수 Const는 핀치오프 특성, 드레인 컨덕턴스 때문에 어느 정도의 크기가 필요하다. 킹크의 발생, 잔류 게이트 용량 등 때문에 상수 Const의 상한도 제한되며, 3×1011∼1×1012(cm-2)의 범위가 바람직하다. 또한, 오랜 시간 pHEMT용 에피택셜 기판을 제조한 경험에서 보면, 상수 Const는 4×1011∼7×1011(cm-2)이 바람직하다.
표 6은 본 발명의 또 다른 실시예인 반도체 기판(700)의 층 구성을 나타낸다. 반도체 기판(400)과 마찬가지로, 표 5에 나타내는 각 층을 층 번호가 빠른 순으로 GaAs 기판 위에 형성하여 반도체 기판(700)으로 했다. 반도체 기판(700)은 N 채널형 전계 효과 트랜지스터에 이용하는 반도체 기판이다.
Figure pct00013
반도체 기판(700)은 제1 결정층(104)의 일례인 층(410), 제2 결정층(108)의 일례인 층(416) 및 제3 결정층의 일례인 층(404)을 갖는 반도체 기판(400)의 층 구성에, 제4 결정층의 일례인 층(716)을 부가한 층 구성을 갖는다.
층(402)은 반도체 기판(400)에 있어서의 층(402)과 같다. 층(704)은 도너 원자를 도핑한 두께 5 nm의 Al0 .24Ga0 .76As층이다. 도너 원자의 도핑 농도는 1.125×1018 cm-3으로 했다. 층(704)은 제3 결정층의 일례이다.
층(706) 및 층(714)은 두께 2 nm의 비도핑 Al0 .24Ga0 .76As층이며, 층(708) 및 층(712)은 두께 2 nm의 비도핑 GaAs층이다. 층(706), 층(714), 층(708) 및 층(712)은 스페이서층으로서 기능하게 될 수 있다. 층(710)은 두께 7.5 nm의 비도핑 In0.3Ga0.7As층이다. 층(710)은 제1 결정층(104)의 일례이다.
층(716)은 도너 원자를 도핑한 두께 5 nm의 Al0 .24Ga0 .76As층이다. 도너 원자의 도핑 농도는 2.251×1018 cm-3으로 했다. 층(716)은 제4 결정층의 일례이다. 층(716)은 제1 결정층(104)에 대응하는 층(710)과 제2 결정층(108)에 대응하는 층(720) 사이에 위치하고, 제1 결정층(104)에 대응하는 층(710)보다 금제대 폭이 크다.
층(718)은 두께 10 nm의 비도핑 Al0 .24Ga0 .76As층이다. 층(720)은 억셉터 원자를 도핑한 두께 2 nm의 Al0 .24Ga0 .76As층이다. 층(720)은 제2 결정층(108)의 일례이다. 층(720)의 억셉터 원자의 도핑 농도는 1.0×1019 cm-3으로 했다. 층(722)은 두께 5 nm의 비도핑 Al0 .24Ga0 .76As층이다. 층(724)은 두께 12 nm의 Al2O3층이다. 층(724)은 절연층(106)의 일례이다. 층(724)의 밴드갭 에너지를 6.0 eV, 비유전율을 7로 했다.
층(716)을 가짐으로써 제3 결정층에 대응하는 층(704)의 과도한 높은 도핑 농도를 막아, 제1 결정층(104)에 대응하는 층(710) 주변에 있어서의 밴드의 굴곡을 대칭형에 가깝게 할 수 있다. 이 때문에, 제4 결정층에 대응하는 층(704)에 캐리어 전자가 배어나오는 것을 방지할 수 있어, 전계 효과 트랜지스터의 특성 열화를 막을 수 있다.
게이트 전압을 변화시켰을 때의 반도체 기판(700)에 있어서의 MOS 계면에서의 페르미 레벨을 계산함에 있어서, 더욱 비교예로서 반도체 기판(750) 및 다른 실시예로서 반도체 기판(760)에 관해서 상기 페르미 레벨을 같은 식으로 계산했다. 반도체 기판(750)에서는, 표 3의 층(720)을 두께 2 nm의 비도핑 Al0 .24Ga0 .76As층으로 하여, 층(716)에의 도너 원자의 도핑 농도를 6.00×1017 cm-3으로 하고, 층(704)에의 도너 원자의 도핑 농도를 3.00×1017 cm-3으로 하여, Vt가 0.2 V가 되도록 조정했다. 반도체 기판(760)에서는, 표 3의 층(722)인 두께 5 nm의 비도핑 Al0 .24Ga0 .76As층을 삭제한 구조로 했다. 이때, 층(716)에의 도너 원자의 도핑 농도를 2.120×1018 cm-3으로 하고, 층(704)에의 도너 원자의 도핑 농도를 1.060×1018 cm-3으로 하여, Vt가 0.2 V가 되도록 조정했다.
도 23은 반도체 기판(700, 750, 760)의 MOS 계면 전도대 하단에 대한 페르미 레벨의 계산값 ΔEn을 게이트 전압과의 관계로서 플롯한 도면이다. 반도체 기판(700)은, 반도체 기판(600)의 층 구조에 대하여, 도너가 되는 제1 원자를 포함하는 제4 결정층이 추가된 구조이다. 도면에서의 계산 결과는 파선으로 나타내고 있다. 억셉터가 되는 제2 원자를 포함하는 제2 결정층이 없는 비교예의 반도체 기판(750)의 계산 결과는 도면에서 실선으로 나타냈다. 억셉터가 되는 제2 원자를 포함하는 제2 결정층에 의해 MOS 계면에서의 페르미 레벨 ΔEn이 마이너스 측으로 0.2 eV 이상 시프트하고 있음을 알 수 있다. 반도체 기판(760)은 반도체 기판(700)에 있어서의 층(722)인 두께 5 nm의 비도핑 Al0 .24Ga0 .76As층을 삭제한 구성이며, 억셉터인 제2 원자를 포함하는 제2 결정층이 게이트 절연층으로서 기능하는 층(724) 위에 직접 형성된 구조이다. 도면에서의 계산 결과는 점선으로 나타내고 있다. MOS 계면에서의 페르미 레벨 ΔEn이 반도체 기판(700)보다 더욱 마이너스 측으로 시프트하고 있고, 억셉터가 되는 제2 원자를 포함하는 제2 결정층을 게이트 절연층으로서 기능하는 층(724)의 근처에 형성함으로써, 보다 큰 효과를 얻을 수 있음을 알 수 있다. 이것은 식 5의 (d/ε)2의 값이 작게 되고 있고, 유효 전기적 막 두께(d/ε)E가 증가하고 있는 것으로 설명할 수 있다.
도 24는 반도체 기판(700, 750, 760)에 있어서의 MOS 구조의 채널의 시트 전자 밀도의 계산값을 게이트 전압과의 관계로서 플롯한 도면이다. 반도체 기판(700)의 결과를 파선, 반도체 기판(750)의 결과를 실선, 반도체 기판(760)의 결과를 점선으로 나타냈다. 반도체 기판(750)의 결과에 대하여, 반도체 기판(700)의 결과는 게이트 전압(Vg)에 대한 InGaAs 채널의 전자 농도의 변화가 작아지는 포화 농도가 높아지고, AlGaAs 채널의 전자 농도가 낮아지고 있어, 반도체 기판(700)은 트랜지스터용 기판으로서는 적합하다. 또한, 반도체 기판(760)의 결과는 반도체 기판(700)보다 트랜지스터용 기판으로서는 적합하다.
도 25는 도 24에 있어서 제2 채널「AlGaAs 채널」의 시트 전자 농도가 1×1011 cm-2가 될 때의 제1 채널「InGaAs 채널」의 시트 전자 농도를 플롯한 도면이다. 억셉터가 되는 제2 원자를 포함하는 제2 결정층의 효과 및 (d/ε)2를 내림에 의한 유효 전기적 막 두께의 증가로, 제2 채널「AlGaAs 채널」의 시트 전자 농도가 1×1011 cm-2가 될 때의 제1 채널「InGaAs 채널」의 시트 전자 농도가 증가하고 있음을 알 수 있다.
억셉터가 되는 제2 원자를 포함하는 제2 결정층의 효과에 의해, 「AlGaAs 채널」의 발생이 억제되어, 「InGaAs」 채널의 「포화」 현상이 발생하는 최대 전자 농도 Ns가 높아진다. 또한, (d/ε)2를 작게 함으로써 「AlGaAs 채널」의 발생이 억제되는 효과가 보인다. 또한, 게이트 전압에 대한 전자 농도 Ns의 변화가 커지고 있다. 이것은 (d/ε)2를 작게 함으로써 게이트 전극과 채널까지의 거리가 작아져 변조 효율이 개선되었기 때문이다. 전계 효과 트랜지스터에서는 상호 컨덕턴스 Gm의 증가에 관련되어 있어 적합하다.
도 23, 도 24, 도 25로부터, 반도체 기판(700), 반도체 기판(760)의 층 구성에 있어서도 MOS 계면에서의 페르미 레벨을 전하 중성 레벨에 가깝게 할 수 있어, 계면 준위에 기인하는 MOS 동작시의 악영향을 저감시킬 수 있다. 한편, 제2 결정층에 포함되는 억셉터가 되는 제2 원자의 시트 농도 N2를 더욱 올림으로써 효과를 늘리는 것이 가능하다.
이상 설명한 대로, 게이트 절연층인 절연층(106)과 채널층인 제1 결정층(104) 사이에, 채널 전도형과는 반대 전도형의 제2 결정층(108)을 배치함으로써, MOS 계면에서의 페르미 레벨을 전하 중성 레벨에 가깝게 하여 MOS 동작시킬 수 있고, 그 결과, MOS 계면의 계면 준위의 영향을 저감시킬 수 있다. 따라서, 제1 결정층(104)에서의 캐리어 이동도를 높이고, 절연 게이트형 전계 효과 트랜지스터의 성능을 향상시킬 수 있다.
상기 실시예에서는, 전계 효과 트랜지스터가 N 채널형인 경우를 나타내고 있지만, P 채널형인 경우도 동일한 결과를 얻는다. 단, 전계 효과 트랜지스터가 P 채널형인 경우, 층(404), 층(602), 층(704) 및 층(716)에는 억셉터가 되는 원자를 포함하고, 층(416), 층(614) 및 층(720)에는 도너가 되는 원자를 포함한다.
이상 실시형태를 설명했지만, 본건 발명은 전술한 실시형태에 한정되지 않고, 변경이 가능하다. 예컨대, 제2 결정층(108)이 InkGa1 - kP(0≤k≤1)일 때, InkGa1 -kP(0≤k≤1)를 자연 초격자를 갖는 것으로 할 수 있다. 여기서 「InGaP층이 자연 초격자를 갖는다」란, In 원자와 Ga 원자와의 혼합으로 형성되는 특정한 결정면에 있어서 평균의 혼합비보다 In 농도가 많은 면과 Ga 농도가 많은 면이 교대로 형성된 상태를 갖는 것을 말한다. 또한, 각각의 면에서 평균의 혼합비로부터의 어긋남이 클수록 질서화의 정도가 강하다고 한다. 자연 초격자를 가짐으로써 InGaP층에 피에조 전하가 발생하여, MOS 계면 측에 억셉터가 되는 원자를 도핑하고, 채널 측에 도너가 되는 원자를 도핑한 것과 같은 효과를 얻을 수 있다. 따라서, 자연 초격자에 의해, MOS 계면에 있어서의 페르미 레벨을 전하 중성 레벨에 가깝게 하는 효과를 크게 할 수 있다. 이때 전계 효과 트랜지스터는 N 채널형이 바람직하다.
표 7, 표 8, 표 9, 표 10의 각각은 본 발명의 다른 비교예 혹은 실시예인 반도체 기판(910, 920, 930, 940)의 각 층 구조를 나타낸다. 반도체 기판(600)과 마찬가지로, 표 7, 표 8, 표 9, 표 10에 나타내는 각 층을 번호가 큰 순으로 GaAs 기판 위에 형성하여 반도체 기판(910, 920, 930, 940)으로 했다. 반도체 기판(910, 920, 930, 940)은 N 채널형 전계 효과 트랜지스터에 이용하는 반도체 기판이다.
Figure pct00014
Figure pct00015
Figure pct00016
Figure pct00017
여기서, InGaP층이 자연 초격자를 갖는 것으로 하여 시뮬레이트했다. 자연 초격자를 가짐으로써 InGaP층이 피에조 전하를 발생시킨다. 이것은 쌍극자 모멘트이지만, InGaP층의 상면에 마이너스의, 하면에 플러스의 고정 공간 전하를 형성함으로써 피에조 전하를 시뮬레이트할 수 있다. 고정 공간 전하의 면 밀도는 1×1012 cm-2로 했다. 그 밖에, 실제로는 InGaP층이 자연 초격자를 가지면, 밴드갭, 전자 친화력이 변화되지만, 본 계산에서는 무시했다.
도 26은 표 7∼표 10의 각 반도체 기판(910∼940)의 구조를 이용하여, 도 11과 같은 식으로 게이트 전압에 대하여, MOS 계면의 페르미 레벨의 MOS 계면의 비도핑 InGaP층의 전도대 하단으로부터의 에너지차를 계산한 결과이다. 계산의 제반 조건은 도 19와 같다. 도면에서 「i-InGaP」 또는 「종래 구조」는 표 7의 반도체 기판(910), 「o-InGaP」 또는 「orderd InGaP」은 표 8의 반도체 기판(920), 「P+InGaP」은 표 9의 반도체 기판(930), 「p+o-InGaP」, 「ordered+P+InGaP」 또는 「P+ordered-InGaP」는 표 10의 반도체 기판(940)을 이용한 결과를 나타낸다. 이하, 도 27∼도 32에 관해서 동일하다. 단, 도 27∼32의 범례의 알파벳 및 기호는 대문자, 소문자, 반각, 전각을 구별하지 않는다. 또한, -_(언더바), 스페이스도 구별하지 않는다.
도 27∼도 30은 Vg=1 V일 때의 MOS 구조에 있어서의 전자 밀도의 깊이 프로파일을 시뮬레이트한 도면이며, 도 27은 반도체 기판(910)에 있어서의 MOS 구조의 경우를, 도 28은 반도체 기판(920)에 있어서의 MOS 구조의 경우를, 도 29는 반도체 기판(930)에 있어서의 MOS 구조의 경우를, 도 30은 반도체 기판(940)에 있어서의 MOS 구조의 경우를 도시한다. 각 도면에서, 3개의 양자 준위에 있어서의 전자 밀도 및 전도대 하단의 에너지의 깊이 프로파일을 나타내고 있다. InGaP층이 질서화됨으로써, InGaP층의 전도대 하단을 기준으로 한 MOS 계면의 페르미 레벨이 내려가는 것을 알 수 있다. 어셉터 불순물을 InGaP층에 도핑함으로써, 역시 InGaP층의 전도대 하단을 기준으로 한 MOS 계면의 페르미 레벨이 내려가는 것은 반도체 기판(600)의 결과와 같다. 또한, 질서화와 어셉터 불순물의 도핑을 조합함으로써 더욱 큰 효과를 얻을 수 있음을 알 수 있다.
도 31은 상기한 MOS 구조를 갖는 반도체 기판을 이용하여 형성한, 제1 채널인 「InGaAs 채널」 및 InGaP층에 형성되는 제2 채널인 「InGaP 채널」의 전자 농도의 게이트 바이어스 의존성을 계산한 결과이다. 그 밖의 계산의 세부 사항은 도 19와 마찬가지다. InGaP층의 질서화 및 억셉터 도핑 나아가서는 그 조합에 의하여, 제2 채널인 「InGaP 채널」의 발생하는 게이트 전압이 플러스 측으로 시프트하고, 「InGaAs 채널」의 「포화」되는 게이트 전압이 플러스 측으로 시프트하고, 「포화」되는 전자 농도가 높아진다.
도 32는 「InGaP 채널」의 전자 밀도가 1×1011 cm-2가 될 때의 「InGaAs 채널」의 전자 농도를 계산한 결과이다. 전술한 바과 같이, MOS 계면의 반도체층을 InGaP층으로 하는 것은 GaAs층, AlGaAs층을 이용하는 것보다 절연 게이트 전계 효과 트랜지스터를 형성하는 데 적합하다는 것이 드러났다. 또한 이번 실시예로부터, InGaP의 질서화, 어셉터 불순물의 도핑에 의해, 더욱 적합한 반도체 기판을 제공할 수 있다.
이상 실시형태를 설명했지만, 본건 발명은 전술한 실시형태에 한정되지 않고, 변경이 가능하다. 예컨대, 제2 결정층(108)은 에피택셜 성장 중에 불순물 원자를 도핑하여 형성할 수 있고, 이 경우, 소스 전극(304) 및 드레인 전극(306)에 각각 접속하는 소스 영역 및 드레인 영역을 이온주입법 또는 에피택셜 재성장법에 의해 형성할 수 있다. 그러나, 제2 결정층(108)은 반도체 기판의 전체면에 형성될 필요는 없다.
도 33은 절연 게이트형 전계 효과 트랜지스터(800)의 단면을 도시한다. 절연 게이트형 전계 효과 트랜지스터(800)는 베이스 기판(102), 제4 결정층(801), 제1 결정층(104), 제2 결정층(108), 절연층(106), 반도체층(802), 컨택트층(804), 게이트 전극(806), 소스 전극(808) 및 드레인 전극(810)을 갖는다. 베이스 기판(102) 및 제1 결정층(104)은 반도체 기판(100)과 마찬가지다. 절연층(106)은 게이트 절연층이며, 제2 결정층(108)은 게이트 전극(806)의 하부에만 형성되어 있다. 제2 결정층(108)이 소스 전극(808) 및 드레인 전극(810) 아래에 형성되지 않기 때문에, 소스 전극(808) 및 드레인 전극(810)과 게이트 전극(806) 아래의 채널과의 액세스 저항을 낮게 할 수 있다. 이것은 절연 게이트형 전계 효과 트랜지스터(800)를 인핸스먼트형으로 동작시키는 경우에 보다 유용하다. 제2 결정층(108)을, 게이트 전극(806)의 하부에서 또한 게이트 전극 영역과 같거나 또는 보다 좁은 영역에 형성하면, 제2 결정층(108)이 존재하는 영역이 트랜지스터의 진성 채널 영역이 되고, 소스 또는 드레인 전극과 게이트 전극의 사이 및 게이트 전극의 제2 결정층이 없는 부분의 캐리어 농도를 진성 채널 영역보다 높게 설정할 수 있다. 이 때문에, 그 부분의 저항을 보다 낮게 하는 것이 가능하게 되어, 소스 및 드레인 전극과 트랜지스터의 진성 채널 영역 사이의 액세스 저항을 더욱 낮게 할 수 있다. 한편, 베이스 기판(102)과 제4 결정층(801) 사이에 버퍼층을 형성하는 것이 바람직하다.
절연 게이트형 전계 효과 트랜지스터(800)가 N 채널형인 경우, 제2 결정층(108)에 도핑하는 불순물 원자로서 Zn이 바람직하다. Zn은 이온 주입 또는 열 확산에 의해 도입할 수 있기 때문에, 게이트 아래에만 제2 결정층(108)을 형성하는 구성에 적합하다.
도 34에서부터 도 36은 절연 게이트형 전계 효과 트랜지스터(800)의 제조 과정의 일례를 도시한 단면도이다. 도 34에 도시하는 바와 같이, 베이스 기판(102) 위에 제4 결정층(801), 제1 결정층(104) 및 반도체층(802)을 순차 에피택셜 성장시킨다. 베이스 기판(102)과 제4 결정층(801) 사이에 버퍼층을 형성하더라도 좋다. 반도체층(802)은 불순물을 도핑하여 제2 결정층(108)으로 되는 결정층이다. 또한 반도체층(802) 위에 마스크층(820)을 형성한다.
도 35에 도시하는 바와 같이, 마스크층(820)을 가공하여, 게이트 전극(806)이 형성되는 영역에 개구를 형성한다. 그리고, 마스크층(820)을 마스크로 하여, 개구 내부의 반도체층(802)에 Zn을 이온 주입한다. 한편, Zn의 이온 주입 대신에, 개구 내부의 반도체층(802)에 기상법을 이용하여 Zn을 열 확산에 의해 도핑하더라도 좋다. 반도체층(802)의 Zn이 도핑된 영역은 제2 결정층(108)으로 된다.
도 36에 도시하는 것과 같이, 마스크층(820)을 제거하여 컨택트층(804) 및 절연층(106)을 형성한다. 그 후, 게이트 전극(806), 소스 전극(808) 및 드레인 전극(810)을 형성하여 절연 게이트형 전계 효과 트랜지스터(800)를 제조할 수 있다.
100: 반도체 기판, 102: 베이스 기판, 104: 제1 결정층, 106: 절연층, 108: 제2 결정층, 110: 제3 결정층, 200: 반도체 기판, 202: 버퍼층, 204: 도핑층, 206: 제1 스페이서층, 208: 제2 스페이서층, 210: 제3 스페이서층, 212: 제4 스페이서층, 214: 도핑층, 215: 비도핑층, 216: 제2 채널층, 218: 에칭 스토퍼층, 220: 컨택트층, 300: 절연 게이트형 전계 효과 트랜지스터, 302: 게이트 전극, 304: 소스 전극, 306: 드레인 전극, 400: 반도체 기판, 500: 반도체 기판, 502: 비교 결정층, 550: 반도체 기판, 560: 절연 게이트형 전계 효과 트랜지스터, 600: 반도체 기판, 700: 반도체 기판, 750: 반도체 기판, 760: 반도체 기판, 800: 절연 게이트형 전계 효과 트랜지스터, 801: 제4 결정층, 802: 반도체층, 804: 컨택트층, 806: 게이트 전극, 808: 소스 전극, 810: 드레인 전극, 820: 마스크층, 910: 반도체 기판, 920: 반도체 기판, 930: 반도체 기판, 940: 반도체 기판

Claims (22)

  1. 베이스 기판, 제1 결정층, 제2 결정층 및 절연층을 가지며, 상기 베이스 기판, 상기 제1 결정층, 상기 제2 결정층 및 상기 절연층이, 상기 베이스 기판, 상기 제1 결정층, 상기 제2 결정층, 상기 절연층의 순으로 위치하고,
    상기 제1 결정층과 상기 제2 결정층 사이 또는 상기 베이스 기판과 상기 제1 결정층 사이에 위치하는 제3 결정층을 더 가지며,
    상기 제2 결정층은, 상기 제1 결정층을 구성하는 결정에 격자 정합 또는 의사 격자 정합하고, 상기 제1 결정층을 구성하는 결정보다 금제대(禁制帶) 폭이 큰 결정으로 이루어지고,
    상기 제3 결정층은, 상기 제1 결정층을 구성하는 결정에 격자 정합 또는 의사 격자 정합하고, 상기 제1 결정층을 구성하는 결정보다 금제대 폭이 큰 결정으로 이루어지고,
    상기 제3 결정층은 도너 또는 억셉터가 되는 제1 원자를 포함하고,
    상기 제3 결정층이 도너가 되는 제1 원자를 포함하는 경우, 상기 제2 결정층은 억셉터가 되는 제2 원자를 포함하고,
    상기 제3 결정층이 억셉터가 되는 제1 원자를 포함하는 경우, 상기 제2 결정층은 도너가 되는 제2 원자를 포함하는 것인 반도체 기판.
  2. 제1항에 있어서, 상기 제1 결정층은 전계 효과 트랜지스터의 채널층에 적용할 수 있는 층이고,
    상기 절연층은 상기 전계 효과 트랜지스터의 게이트 절연층에 적용할 수 있는 층이며,
    상기 전계 효과 트랜지스터가 N 채널형인 경우, 상기 제3 결정층에 있어서의 상기 제1 원자는 도너가 되고,
    상기 전계 효과 트랜지스터가 P 채널형인 경우, 상기 제3 결정층에 있어서의 상기 제1 원자는 억셉터가 되는 것인 반도체 기판.
  3. 제1항에 있어서, 제4 결정층을 더 가지며,
    상기 제3 결정층이 상기 제1 결정층과 상기 제2 결정층 사이에 위치하는 경우에, 상기 제4 결정층은 상기 베이스 기판과 상기 제1 결정층 사이에 위치하고,
    상기 제3 결정층이 상기 베이스 기판과 상기 제1 결정층 사이에 위치하는 경우에, 상기 제4 결정층은 상기 제1 결정층과 상기 제2 결정층 사이에 위치하고,
    상기 제4 결정층은, 상기 제1 결정층을 구성하는 결정에 격자 정합 또는 의사 격자 정합하고, 상기 제1 결정층을 구성하는 결정보다 금제대 폭이 큰 결정으로 이루어지고,
    상기 제4 결정층은 상기 제1 원자를 포함하는 것인 반도체 기판.
  4. 제2항에 있어서, 상기 제1 원자의 시트 농도 N1과 상기 제2 원자의 시트 농도 N2는 식 1의 관계를 만족하는 것인 반도체 기판.
    (식 1)
    N0min+SFmin×N2＜N1＜N0max+SFmax×N2
    단, N0min 및 N0max는 각각 상기 제2 결정층에 상기 제2 원자를 도핑하지 않는 경우에 있어서 상기 전계 효과 트랜지스터의 임계값 전압이 설계값이 되는 상기 제1 원자의 시트 농도 N0의 최소값 및 최대값이며, SFmin 및 SFmax는 각각 상기 전계 효과 트랜지스터의 층 구조를 나타내는 구조 인자 SF의 최소값 및 최대값이다.
  5. 제1항에 있어서, 상기 제2 원자의 시트 농도를 N2로 했을 때, 식 2의 관계를 만족하는 반도체 기판.
    (식 2)
    N2＞1×1012(cm-2)
  6. 제1항에 있어서, 유효 전기적 막 두께를 식 3으로 정의되는 (d/ε)E로 하고, 상기 제2 원자의 시트 농도를 N2로 했을 때, 식 4의 관계를 만족하는 반도체 기판.
    (식 3)
    Figure pct00018

    단, (d/ε)1은 상기 절연층의 전기적 막 두께[cm]이며, (d/ε)2는 상기 절연층의 상기 제2 결정층 측의 계면과, 상기 제2 결정층의 상기 제2 원자의 도핑 중심위치 사이의 전기적 막 두께[cm]이고, (d/ε)3은 상기 제2 결정층의 상기 제2 원자의 도핑 중심 위치와, 상기 제1 결정층의 중심 위치 사이의 전기적 막 두께[cm]이며, 전기적 막 두께란, 층의 현실의 막 두께 d[cm]를 비유전율 ε[무단위]로 나눈 값을 말한다.
    (식 4)
    N2×(d/ε)E＞1×105(cm-1)
  7. 제2항에 있어서, 상기 제1 결정층은 InxGa1 - xAs(0≤x≤1)로 나타내어지는 결정으로 이루어지고,
    상기 제2 결정층은 InkAlmGa1 -k- mAsnP1 -n(0≤k≤1, 0≤m≤1, 0≤k+m≤1, 0≤n≤1)로 나타내어지는 결정으로 이루어지는 것인 반도체 기판.
  8. 제7항에 있어서, 상기 베이스 기판은 GaAs 또는 InP 기판인 것인 반도체 기판.
  9. 제7항에 있어서, 상기 제1 결정층은, GaAs에 격자 정합 또는 의사 격자 정합할 수 있는 InxGa1 - xAs(0≤x≤1)로 나타내어지는 결정으로 이루어지고,
    상기 제2 결정층은, AlmGa1 - mAs(0≤m≤1)로 나타내어지는 결정으로 이루어지는 것인 반도체 기판.
  10. 제7항에 있어서, 상기 제1 결정층은, GaAs에 격자 정합 또는 의사 격자 정합할 수 있는 InxGa1 - xAs(0≤x≤1)로 나타내어지는 결정으로 이루어지고,
    상기 제2 결정층은, InkAlmGa1 -k- mP(0≤k≤1, 0≤m≤1, 0≤k+m≤1)로 나타내어지는 결정으로 이루어지는 것인 반도체 기판.
  11. 제10항에 있어서, 상기 전계 효과 트랜지스터는 N 채널형이며,
    상기 제2 결정층은 자연 초격자(超格子)를 갖는 InkAlmGa1 -k- mP(0≤k≤1, 0≤m≤1, 0≤k+m≤1)로 나타내어지는 결정으로 이루어지는 것인 반도체 기판.
  12. 제10항에 있어서, 상기 제2 결정층은 InkGa1 - kP(0≤k≤1)로 나타내어지는 결정으로 이루어지는 것인 반도체 기판.
  13. 제9항 또는 제10항에 있어서, 상기 베이스 기판은 GaAs 기판인 것인 반도체 기판.
  14. 제1항에 있어서, 상기 제1 결정층은, GaN에 격자 정합 또는 의사 격자 정합할 수 있는 InyGa1 - yN(0≤y≤1)로 나타내어지는 결정으로 이루어지고,
    상기 제2 결정층은, InpAlqGa1 -p- qN(0≤p≤1, 0≤q≤1, 0≤p+q≤1)로 나타내어지는 결정으로 이루어지는 것인 반도체 기판.
  15. 제14항에 있어서, 상기 베이스 기판은 GaN 기판인 것인 반도체 기판.
  16. 제2항에 있어서, 상기 전계 효과 트랜지스터는 N 채널형이며,
    상기 제2 원자는 C 원자 또는 Zn 원자인 것인 반도체 기판.
  17. 제1항에 있어서, 상기 절연층과 상기 제2 결정층은 접하여 형성되어 있는 것인 반도체 기판.
  18. 제17항에 있어서, 상기 절연층의 전부 또는 일부의 영역으로서, 상기 제2 결정층과 접하는 영역에, 산화알루미늄이 존재하는 것인 반도체 기판.
  19. 제1항에 기재된 반도체 기판을 가지며, 상기 반도체 기판에 있어서의 상기 제1 결정층을 채널층으로 하고, 상기 반도체 기판에 있어서의 상기 절연층을 게이트 절연층으로 하고,
    상기 게이트 절연층 위 또는 위쪽에 형성된 게이트 전극을 가지는 것인 절연 게이트형 전계 효과 트랜지스터.
  20. 제19항에 있어서, 상기 제2 결정층은 상기 게이트 전극의 아래쪽에만 형성되어 있거나 또는
    상기 제2 결정층의 상기 제2 원자를 포함하는 영역은 상기 게이트 전극의 아래쪽에만 형성되어 있는 것인 절연 게이트형 전계 효과 트랜지스터.
  21. 제1항에 기재된 반도체 기판의 제조 방법으로서,
    상기 베이스 기판 위 또는 위쪽에, 상기 제1 결정층을 에피택셜 성장법에 의해 형성하는 단계와,
    상기 제1 결정층 위 또는 위쪽에, 상기 제2 결정층을 에피택셜 성장법에 의해 형성하는 단계와,
    상기 제2 결정층에, 상기 제2 원자를 도핑하는 단계와,
    상기 제2 결정층 위 또는 위쪽에, 상기 절연층을 형성하는 단계를 포함한 반도체 기판의 제조 방법.
  22. 제21항에 있어서, 상기 제2 원자는 Zn이며,
    상기 제2 원자를 도핑하는 단계는, 상기 Zn을 열확산법에 의해 도핑하는 단계인 것인 반도체 기판의 제조 방법.
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