TW201914014A - 高電洞移動率電晶體 - Google Patents

Abstract

本發明實施例提供一種高電洞移動率電晶體，包括：背阻障層，位於基板上；導通層，位於背阻障層上；通道區，位於導通層中，鄰近導通層與背阻障層之介面；摻雜層，位於導通層上；閘極電極，位於摻雜層上；源極/汲極電極，分別位於閘極電極之兩相對側；及能帶調整層，位於摻雜層上，並與閘極電極電性連接；其中能帶調整層為N型摻雜三五族半導體。

Description

高電洞移動率電晶體

本發明實施例係有關於一種半導體技術，特別是有關於一種高電洞移動率電晶體。

GaN材料因具有寬能帶間隙及高速移動電子，廣泛應用於高功率半導體裝置當中，特別是射頻與功率上的應用。

傳統上，高電子移動率電晶體(High Electron Mobility Transistor，HEMT)利用三五族半導體堆疊，在其介面處形成異質接面(heterojunction)。由於異質接面處的能帶彎曲，導帶(conduction band)彎曲深處形成位能井(potential well)，並在位能井中形成二維電子氣(two-dimensional electron gas，2DEG)。由於在通道中移動的是電子，因此高電子移動率電晶體為N型元件。

傳統上，亦可利用三五族半導體堆疊，在其介面處形成二維電洞氣(two-dimensional hold gas，2DHG)，並且利用凹蝕閘極(gate recess)的方式，改變能帶結構，減少二維電洞氣，形成增強型(enhancement mode，E-mode)高電洞移動率電晶體(High Hole Mobility Transistor，HHMT)。然而，由於凹蝕閘極深度與均勻性不易控制，容易導致電性參數的異常值。此外，閘極下凹的區域亦會造成通道高阻值。

雖然現有的高電洞移動率電晶體大致符合需求， 但並非各方面皆令人滿意，特別是增強型高電洞移動率電晶體之均勻性及通道阻值仍需進一步改善。

本發明實施例提供一種高電洞移動率電晶體，包括：背阻障層，位於基板上；導通層，位於背阻障層上；通道區，位於導通層中，鄰近導通層與背阻障層之介面；摻雜層，位於導通層上；閘極電極，位於摻雜層上；源極/汲極電極，分別位於閘極電極之兩相對側；及能帶調整層，位於摻雜層上，並與閘極電極電性連接；其中該能帶調整層為N型摻雜三五族半導體。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉數個實施例，並配合所附圖式，作詳細說明如下。

100、200、300、400‧‧‧高電洞移動率電晶體

102‧‧‧基板

104‧‧‧背阻障層

106‧‧‧導通層

108‧‧‧摻雜層

110‧‧‧通道區

112‧‧‧能帶調整層

114‧‧‧鈍化層

116‧‧‧閘極電極

118‧‧‧源極/汲極電極

120C、122C‧‧‧導帶

120V、122V‧‧‧價帶

120F‧‧‧費米能階

224、324、424‧‧‧介電層

AA’‧‧‧線段

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。

第1圖係根據一些實施例繪示出高電洞移動率電晶體之剖面示意圖。

第2圖係根據一些實施例繪示出高電洞移動率電晶體之能帶圖。

第3圖係根據另一些實施例繪示出高電洞移動率電晶體之剖面示意圖。

第4圖係根據又一些實施例繪示出高電洞移動率電晶體之 剖面示意圖。

第5圖係根據再一些實施例繪示出高電洞移動率電晶體之剖面示意圖。

以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。

此外，其中可能用到與空間相關用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意 的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

本發明實施例提供一種高電洞移動率電晶體(high hole mobility transistor，HHMT)，在通道區上形成能帶調整層(band adjustment layer)，以降低能帶，使二維電洞氣(two-dimensional hold gas，2DHG)消失，形成增強型(enhancement mode，E-mode)高電洞移動率電晶體，此元件相較於傳統製程具較佳的均勻度，且可保持通道為低阻值。

第1圖繪示出本發明一些實施例之高電洞移動率電晶體100之剖面圖。如第1圖所繪示，提供一基板102。在一些實施例中，基板102可包括Si、SiC、或Al₂O₃(藍寶石(sapphire))，可為單層基板、多層基板、梯度基板、其他適當之基板或上述之組合。在一些實施例中，基板102可為單晶基板。在一些實施例中，基板102亦可包括絕緣層覆半導體(semiconductor on insulator，SOI)基板，上述絕緣層覆半導體基板可包括底板、設置於底板上之埋藏氧化層、或設置於埋藏氧化層上之半導體層。在一些實施例中，基板102可包括單層或多層緩衝層(buffer layer)，避免矽基板與形成於其上的元件晶格失配(lattice mismatch)。在一些實施例中，基板102亦可包括III-V族半導體，例如GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、InGaAs、或上述之組合。在一些實施例中，基板為可耐受高壓的基板材料。

接著，在基板102上形成背阻障層(back barrier layer)104。在一些實施例中，背阻障層104包括III-V族半導體，例如Al_xGa_1-xN或Al_xIn_yGa_1-x-yN，其中0<x<1，且0<y<1。在一些實施例中，背阻障層104厚度介於0.1um至5um之間。在一些實施例中，可使用分子束磊晶法(molecular-beam epitaxy，MBE)、有機金屬氣相沉積法(metalorganic chemical vapor deposition，MOCVD)、化學氣相沉積法(chemical vapor deposition，CVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、其他適當之方法、或上述之組合在基板102上形成背阻障層104。

接著，在背阻障層104上形成導通層106。在一些實施例中，導通層106包括未摻雜的III-V族半導體，例如未摻雜的GaN。在一些實施例中，導通層106厚度介於0.1um至5um之間。在一些實施例中，可使用分子束磊晶法(molecular-beam epitaxy，MBE)、有機金屬氣相沉積法(metalorganic chemical vapor deposition，MOCVD)、化學氣相沉積法(chemical vapor deposition，CVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、其他適當之方法、或上述之組合在背阻障層104上形成導通層106。

接著，在導通層106上形成摻雜層108。在一些實施例中，摻雜層108包括P型摻雜III-V族半導體，例如P型摻雜的GaN。在一些實施例中，摻雜層108可以Mg、Zn、Ca、Be、Sr、Ba、Ra、或C進行摻雜，其P型摻雜濃度介於1E15/cm³至1E20/cm³之間。摻雜層108厚度介於0.1um至5um之間。在一些實施例中，可使用分子束磊晶法(molecular-beam epitaxy，MBE)、有機金屬氣相沉積法(metalorganic chemical vapor deposition， MOCVD)、化學氣相沉積法(chemical vapor deposition，CVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、其他適當之方法、或上述之組合在導通層106上形成摻雜層108。在一些實施例中，可使用原位(in-situ)摻雜，或以離子佈植(ion implantation)的方式形成摻雜層108。

由於摻雜層108/導通層106與背阻障層104材料能帶間隙(band gap)不同之故，在摻雜層108/導通層106與背阻障層104的介面處形成異質接面(heterojunction)，又因摻雜層108摻雜P型摻質，拉高了能帶，使異質接面處能帶彎曲，在價帶(valence band)彎曲處形成量子井(quantum well)，將電洞約束於量子井中，因此在導通層106與背阻障層104的介面處形成二維電洞氣(two-dimensional hole gas，2DHG)，進而形成導通電流。如第1圖所示，在導通層106與背阻障層104的介面處形成通道區110，通道區110即為二維電洞氣形成導通電流之處。通道區110厚度介於1nm至100nm之間。

接著，在摻雜層108上形成能帶調整層(band adjustment layer)112。在一些實施例中，能帶調整層112為N型摻雜三五族半導體，包括N型摻雜之GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、或InGaAs，其N型摻雜濃度介於1E15/cm³至1E20/cm³之間。能帶調整層112厚度介於10nm至5000nm之間。在一些實施例中，可使用分子束磊晶法(molecular-beam epitaxy，MBE)、有機金屬氣相沉積法(metalorganic chemical vapor deposition，MOCVD)、化學氣相沉積法(chemical vapor deposition，CVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、其他適當之方法、或上述之組合以沉積N型摻雜三五族半導體，再經由例如微影製程與蝕刻製程，將其圖案化形成能帶調整層112。在一些實施例中，能帶調整層112位於後續所形成的閘極電極之下方。

能帶調整層112由於摻雜N型摻質，可降低能帶，使高電洞移動率電晶體100成為增強型(enhancement mode，E-mode)高電洞移動率電晶體(將於下詳述)。與空乏型(depletion mode，D-mode)高電洞移動率電晶體相較之下，增強型(E-mode)高電洞移動率電晶體較為安全，待機功耗(standby power dissipation)較低，亦可降低電路複雜性以及製作成本。

接著，在摻雜層108及能帶調整層112上形成鈍化層(passivation layer)114。鈍化層114可包括SiO₂、SiN₃、SiON、Al₂O₃、AlN、聚亞醯胺(polyimide，PI)、苯環丁烯(benzocyclobutene，BCB)、聚苯并噁唑(polybenzoxazole，PBO)、其他絕緣材料、或上述之組合。鈍化層114厚度介於0.1um至1um之間。在一些實施例中，可使用有機金屬氣相沉積法(metalorganic chemical vapor deposition，MOCVD)、化學氣相沉積法(chemical vapor deposition，CVD)、旋轉塗佈法(spin-coating)、其他適當之方法、或上述之組合形成鈍化層114。在一些實施例中，鈍化層114可順應性地(conformally)形成於摻雜層108及能帶調整層112之上。在一些實施例中，鈍化層114經化學機械研磨(chemical mechanical polishing，CMP)而具有平坦的上表面。鈍化層114可保護下方的膜層，並提供物理隔 離及結構支撐。

接著，在能帶調整層112上形成閘極電極116，並在閘極電極116兩側的形成源極/汲極電極118。在一些實施例中，閘極電極116可包括金屬材料、多晶矽、金屬矽化物、其他適當之導電材料、或上述之組合。在一些實施例中，源極/汲極電極118可包括Ti、Al、Au、Pd、其他適當之金屬材料、其合金、或上述之組合。在一些實施例中，可先以微影與蝕刻製程在鈍化層114中形成開口，使一部分能帶調整層112及摻雜層108露出。再以電鍍法、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、物理氣相沉積製程(physical vapor deposition，PVD)、化學氣相沉積法(chemical vapor deposition，CVD)、原子層沉積製程(atomic layer deposition，ALD)、其他適當之方法、或上述之組合在鈍化層114開口處填入電極材料，以形成閘極電極116與源極/汲極電極118。

第1圖中的實施例僅為一範例，本發明實施例並不以此為限。例如，可在摻雜層108上另外形成其他摻雜層(圖未示)，其摻質與摻雜濃度可能與摻雜層108相同或不同。如此一來，藉由調整不同摻雜層的組成與濃度，可具有更高的自由度，以調整高電洞移動率電晶體的能帶結構。

第2圖為第1圖中沿線段AA’之剖面方向的能帶圖，比較例為未設置能帶調整層112的高電洞移動率電晶體之能帶結構，包括導帶120C及價帶120V。實施例為設置能帶調整層112的高電洞移動率電晶體之能帶結構，包括導帶122C及價帶122V。在第2圖的比較例中，P型摻雜層108使導通層106與背阻 障層104的介面處量子井能量高於費米能階(fermi level)120F，因此在導通層106中的費米能階以上形成二維電洞氣，進而形成導通電流。

在第2圖的實施例中，能帶調整層112為N型摻雜三五族半導體，N型摻雜造成能帶降低，使導通層106與背阻障層104的介面處價帶122V之能量低於費米能階(fermi level)120F，導致導通層106中無二維電洞氣產生，因而無導通電流。

上述實施例中，由於能帶調整層112降低能帶，未外加閘極電壓時，高電洞移動率電晶體100為截止狀態，因此高電洞移動率電晶體100為增強型(enhancement mode，E-mode)高電洞移動率電晶體。

如上所述，本發明在高電洞移動率電晶體的通道區上設置能帶調整層，利用N型摻雜改變能帶，形成增強型高電洞移動率電晶體。由於並非使用傳統的凹蝕閘極的方式形成，可避免因凹蝕閘極而導致均勻性不佳的問題，同時維持低通道阻值。

第3圖繪示出本發明另一些實施例之高電洞移動率電晶體200之剖面圖。其中與前述實施例相同或相似的製程或元件將沿用相同的元件符號，其詳細內容將不再贅述。與前述實施例的差別在於，在能帶調整層112與閘極電極116之間進一步設置了介電層224，形成金屬-絕緣體-半導體(metal-insulator-semiconductor，MIS)結構。介電層224包括SiO₂、SiN₃、SiON、Al₂O₃、MgO、Sc₂O₃、HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、TiO₂、ZnO₂、ZrO₂、AlSiN₃、 SiC、或Ta₂O₅、類似的材料、或上述之組合。在一些實施例中，可使用化學氣相沉積法(chemical vapor deposition，CVD)、電漿強化化學氣相沉積(plasma enhanced CVD，PECVD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、原子層沉積製程(atomic layer deposition，ALD)、旋轉塗佈法(spin-coating)、及/或其他合適技術沉積介電材料，再經由例如微影製程與蝕刻製程，將其圖案化形成介電層224。介電層224可降低閘極漏電電流，提升閘極可承受的電壓範圍，進一步使通道阻值降低。介電層224厚度介於1nm至100nm之間。若介電層224厚度太厚，則可能影響元件速度，若介電層224厚度太薄，則可能增加閘極漏電電流。

如第3圖所示之實施例中，在增強型高電洞移動率電晶體的能帶調整層與閘極電極間設置介電層，可降低閘極漏電電流，並提升閘極可承受的電壓範圍。

第4圖繪示出本發明另一些實施例之高電洞移動率電晶體300之剖面圖。其中與前述實施例相同或相似的製程或元件將沿用相同的元件符號，其詳細內容將不再贅述。與前述實施例的差別在於，介電層324延伸至摻雜層108的上表面。

相較於增強型高電洞移動率電晶體200的製程，增強型高電洞移動率電晶體300的製程在形成能帶調整層112後，順應性地(conformally)形成介電層324於摻雜層108及能帶調整層112上，接著再形成鈍化層114。

介電層324可降低閘極漏電電流，提升閘極可承受的電壓範圍，進一步使通道阻值降低。同時，由於未對介電層 324進行蝕刻製程，增強型高電洞移動率電晶體300製程可節省生產時間及成本。

第5圖繪示出本發明另一些實施例之高電洞移動率電晶體400之剖面圖。其中與前述實施例相同或相似的製程或元件將沿用相同的元件符號，其詳細內容將不再贅述。與前述實施例的差別在於，介電層424延伸至鈍化層114的上表面。

相較於增強型高電洞移動率電晶體200的製程，增強型高電洞移動率電晶體400製程在形成鈍化層114後，經由例如微影製程與蝕刻製程，在鈍化層114中形成開口，使一部分的能帶調整層112露出。接著，順應性地(conformally)形成介電層424於能帶調整層112及鈍化層114上，再形成閘極電極116。

介電層424可降低閘極漏電電流，提升閘極可承受的電壓範圍，進一步使通道阻值降低。增強型高電洞移動率電晶體400的製程提供另一種形成介電層424的方式，可視製程需求選擇。

綜上所述，本發明實施例提供一種高電洞移動率電晶體(High Hole Mobility Transistor，HHMT)結構，於通道區上方形成能帶調整層，藉由能帶結構改變，使局部二維電洞氣(two-dimensional hole gas，2DHG)消失，形成增強型高電洞移動率電晶體，同時保持良好均勻性及通道低阻值。此外，可在能帶調整層與閘極電極間設置介電層，降低閘極漏電電流，提升閘極可承受的電壓範圍，進一步使通道阻值降低。

上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面 向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

Claims (14)

1. 一種高電洞移動率電晶體(high hole mobility transistor,HHMT)，包括：一背阻障層(back barrier layer)，位於一基板上；一導通層，位於該背阻障層上；一通道區，位於該導通層中，鄰近該導通層與該背阻障層之一介面；一摻雜層，位於該導通層上；一閘極電極，位於該摻雜層上；一源極/汲極電極，分別位於該閘極電極之兩相對側；及一能帶調整層(band adjustment layer)，位於該摻雜層上，並與該閘極電極電性連接；其中該能帶調整層為N型摻雜三五族半導體。
2. 如申請專利範圍第1項所述之高電洞移動率電晶體，其中該能帶調整層包括N型摻雜之GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、或InGaAs。
3. 如申請專利範圍第1項所述之高電洞移動率電晶體，其中該能帶調整層之N型摻雜濃度介於1E15/cm ³至1E20/cm ³之間。
4. 如申請專利範圍第1項所述之高電洞移動率電晶體，其中該背阻障層包括Al _xGa _1-xN或Al _xIn _yGa _1-x-yN，其中0<x<1及0<y<1。
5. 如申請專利範圍第1項所述之高電洞移動率電晶體，其中該導通層包括GaN。
6. 如申請專利範圍第1項所述之高電洞移動率電晶體，其中該摻雜層包括P型摻雜之GaN。
7. 如申請專利範圍第6項所述之高電洞移動率電晶體，其中該摻雜層以Mg、Zn、Ca、Be、Sr、Ba、Ra、或C進行摻雜。
8. 如申請專利範圍第1項所述之高電洞移動率電晶體，其中該基板包括三五族半導體。
9. 如申請專利範圍第1項所述之高電洞移動率電晶體，更包括：一鈍化層，覆蓋於該摻雜層與該能帶調整層之上。
10. 如申請專利範圍第9項所述之高電洞移動率電晶體，其中該鈍化層包括SiO ₂、SiN ₃、SiON、Al ₂O ₃、AlN、聚亞醯胺(polyimide，PI)、苯環丁烯(benzocyclobutene，BCB)、或聚苯并噁唑(polybenzoxazole，PBO)。
11. 如申請專利範圍第9項所述之高電洞移動率電晶體，更包括：一介電層，位於該能帶調整層與該閘極電極之間。
12. 如申請專利範圍第11項所述之高電洞移動率電晶體，其中該介電層包括SiO ₂、SiN ₃、SiON、Al ₂O ₃、MgO、Sc ₂O ₃、HfO ₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、TiO ₂、ZnO ₂、ZrO ₂、AlSiN ₃、SiC、或Ta ₂O ₅。
13. 如申請專利範圍第11項所述之高電洞移動率電晶體，其中該介電層延伸至該摻雜層的上表面。
14. 如申請專利範圍第11項所述之高電洞移動率電晶體，其中該介電層延伸至該鈍化層的上表面。