JP2008198787A - ＧａＮ系半導体素子 - Google Patents
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Abstract
【課題】表面準位が形成されている素子であっても、表面準位を安定化させて、表面リークを抑制し、高周波動作の応答性も向上させたＧａＮ系半導体素子を提供する。
【解決手段】サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５が積層されており、ｐ型ＧａＮチャネル層５の上には、ｎ型ＧａＮソース層６が形成されている。リッジ部Ａ側面の傾斜面にゲート絶縁膜７が形成され、ゲート絶縁膜７上に積層されている。ドレイン電極１０とソース電極９が形成された半導体表面及びゲート絶縁膜７で被覆されている半導体表面とを除く露出した半導体表面に、その露出した半導体表面がすべて覆われるように絶縁膜１１が形成される。
【選択図】 図１
【解決手段】サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５が積層されており、ｐ型ＧａＮチャネル層５の上には、ｎ型ＧａＮソース層６が形成されている。リッジ部Ａ側面の傾斜面にゲート絶縁膜７が形成され、ゲート絶縁膜７上に積層されている。ドレイン電極１０とソース電極９が形成された半導体表面及びゲート絶縁膜７で被覆されている半導体表面とを除く露出した半導体表面に、その露出した半導体表面がすべて覆われるように絶縁膜１１が形成される。
【選択図】 図１
Description
本発明は、大電流が得られるパワートランジスタ等の半導体増幅素子等に用いられるＧａＮ系半導体素子に関する。
ＧａＮやＡｌＧａＮ等のＧａＮ系III−Ｖ族化合物半導体をチャネル層に用いたＭＯＳ型ＦＥＴやＨＥＭＴ（High Electron Mobility Transistor）等は、ＳｉやＧａＡｓ等を用いたＭＯＳ型ＦＥＴ、ＨＥＭＴに比べ、動作時のオン抵抗が１桁以上も小さく、高耐圧で高温動作や大電流動作が可能となるデバイスとして注目されている。
上記ＧａＮ系半導体素子は、例えば、非特許文献１に示すように、耐圧を向上させる等の理由からソース電極とドレイン電極とを縦方向に並べて配置した縦型構造のＧａＮ系半導体素子が知られている。
縦型構造のＧａＮ系半導体の中でも、オン抵抗を小さくするため、例えば特許文献１や２に示すように、ＭＩＳ（Metal Insulator Semiconductor）構造の斜めゲートを有するＧａＮ系半導体素子が提案されている。このＧａＮ系半導体を作製する場合には、例えば、半絶縁性のサファイア基板上に、ＧａＮバッファ層、アンドープＧａＮ層、ｎ型ＧａＮドレイン層、ｐ型ＧａＮチャネル層、ｎ型ＧａＮソース層を積層した後、メサエッチングによりｎ型ＧａＮドレイン層を露出させ、ｎ型ＧａＮドレイン層上にドレイン電極を形成し、メサエッチングによって形成された半導体層の斜面（界面）に酸化絶縁膜を形成し、この酸化絶縁膜を介してゲート電極を設けるようにしている。そして、ｎ型ＧａＮソース層上には、ソース電極が形成される。
特開２００３−１６３３５４号公報
特開２００４−１６５５２０号公報
大久保聡著、「もう光るだけじゃない、機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
しかし、上記のように、ＧａＮ系半導体層を積層した後、エッチング等により加工された界面では、半導体層中に損傷が発生する。特に、ＧａＮ系半導体層をエッチングする場合は、ドライエッチングが用いられるために、エッチングガスが界面を構成する半導体層やｎ型ＧａＮドレイン層にダメージを与える。このように、損傷を受けたＧａＮ系半導体層の表面には表面準位が形成されることになり、各電極間での表面リークの原因になるとともに、高周波動作のときの応答性悪化を招くという問題があった。
また、従来の特許文献１や２には、ドライエッチングにより、メサ形状を形成した後、半導体表面を絶縁膜で被覆するようにしているが、各電極間の半導体表面を覆う絶縁膜はゲート絶縁膜を使用しており、ゲート絶縁膜１種類で半導体表面を被覆している。この構造では、ゲート絶縁膜としての機能を優先させるために、バンドギャップの大きい材料を選択しており、表面リークを低減させる機能については考慮されていないので、常に電流が素子の表面近傍を流れてしまうという問題がある。
本発明は、上述した課題を解決するために創案されたものであり、表面準位が形成されている素子であっても、表面準位を安定化させて、表面リークを抑制し、高周波動作の応答性も向上させたＧａＮ系半導体素子を提供することを目的としている。
上記目的を達成するために、請求項１記載の発明は、ｐ型不純物を含む半導体層と該ｐ型不純物を含む半導体層を挟んで配置された２つのｎ型半導体層とを含む積層構造を備えたＧａＮ系半導体素子であって、前記積層構造の一部に形成された露出した界面上にゲート絶縁膜が被覆されており、前記ゲート絶縁膜で被覆された半導体表面及び電極が形成された半導体表面以外の半導体表面に前記ゲート絶縁膜とは異なる絶縁膜を形成したことを特徴とするＧａＮ系半導体素子である。
また、請求項２記載の発明は、前記界面の一部を構成する前記ｐ型不純物を含む半導体層壁面部に伝導特性の異なる領域を形成し、該領域に接してゲート絶縁膜を形成することを特徴とする請求項１記載のＧａＮ系半導体素子である。
また、請求項３記載の発明は、前記界面の傾斜角度は、前記積層構造の主面に対して１５度〜９０度の範囲で構成されていることを特徴とする請求項１又は請求項２のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項４記載の発明は、前記界面の形成は、ドライエッチングにより行われることを特徴とする請求項１〜請求項３のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項５記載の発明は、前記積層構造の主面は、Ｃ面であることを特徴とする請求項１〜請求項４のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項６記載の発明は、前記ゲート絶縁膜は、酸化物で形成されていることを特徴とする請求項１〜請求項５のいずれか１項に記載のＧａＮ系半導体素子である。
また、請求項７記載の発明は、前記ゲート絶縁膜と異なる絶縁膜は、酸化物又は窒化物で形成されていることを特徴とする請求項１〜請求項６のいずれか１項に記載のＧａＮ系半導体素子である。
本発明によれば、ＧａＮ系半導体の露出した表面のうち、ドレイン電極とソース電極が接している（形成されている）領域とゲート絶縁膜で被覆されている領域を除いて、ＧａＮ系半導体の露出した表面には、ゲート絶縁膜とは異なる絶縁膜で覆うようにしているので、表面リークの発生を抑制し、高周波応答特性を向上させることができる。
以下、図面を参照して本発明の一実施形態を説明する。図１は本発明の第１のＧａＮ系半導体素子の断面構造を示し、図２はリッジ部形状が異なる例を示す。
本発明のＧａＮ系半導体素子は、六方晶化合物半導体であるIII−Ｖ族ＧａＮ系半導体が用いられており、上記III−Ｖ族ＧａＮ系半導体は、４元混晶系のＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表される。また、図１はＮＰＮ構造の例を示す。
サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５が積層されており、ｐ型ＧａＮチャネル層５の上には、ｎ型ＧａＮソース層６が形成されている。ｎ型ＧａＮソース層６、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮドレイン層４の一部でストライプ状のリッジ部Ａを構成しており、このリッジ部Ａ側面の傾斜面（ゲート界面を含む界面）にゲート絶縁膜７が形成され、ゲート絶縁膜７が形成された領域内にゲート電極８がゲート絶縁膜７上に積層されている（ＭＩＳ構造）。リッジ部Ａ及びｎ型ＧａＮドレイン層４の平坦部等は、エッチング等の加工によって形成される。
また、ｎ型ＧａＮソース層６上にはソース電極９が設けられ、ｎ型ＧａＮドレイン層４の露出した表面にはドレイン電極１０が形成されている。ところで、図１に示されるように、２つのドレイン電極１０とソース電極９が形成された半導体表面、すなわち、ドレイン電極１０とｎ型ＧａＮドレイン層４とが接している領域及びソース電極９とｎ型ＧａＮソース層６とが接している領域とゲート絶縁膜７で被覆されている半導体表面とを除く露出した半導体表面には、その露出した半導体表面がすべて覆われるように絶縁膜１１が形成されている。なお、絶縁膜１１は、図１のＧａＮ系半導体素子の側面や正面、下面には被覆されておらず、少なくとも半導体表面（図では上面）が覆われる構成となっている。
ゲート絶縁膜７には、化学的に安定していることや強度が強いという点からＳｉＯ２、Ｇａ２Ｏ３、ＭｇＯ、ＺｒＯ２、Ａｌ２Ｏ３、Ｔｉ２Ｏ、Ｇｄ２Ｏ３等の酸化物が用いられる。一方、絶縁膜１１は、ゲート絶縁膜７とは異なる種類の材料が選択され、ＳｉＮ、ＳｉＸＮＹ、ＳｉＯＮ等の窒化物や、ＳｉＯ２、Ｇａ２Ｏ３、ＭｇＯ、ＺｒＯ２、Ａｌ２Ｏ３、Ｔｉ２Ｏ、Ｇｄ２Ｏ３等の酸化物による絶縁膜が用いられる。しかし、絶縁膜１１は、表面リークを防止するための被膜であるので、シリコン窒化物（ＳｉＮ、ＳｉＸＮＹ、ＳｉＯＮ等）がより好ましい。
上述したように、ドレイン電極とソース電極が形成された半導体表面及びゲート絶縁膜７で被覆されている半導体表面とを除く露出した半導体表面に、その露出した半導体表面がすべて覆われるように、ゲート絶縁膜７とは異なる絶縁膜１１が形成されているので、表面リークの発生を抑制し、高周波応答特性を向上させることができる。また、絶縁膜１１でＧａＮ系半導体素子の表面を被覆しているので、サブマウント等にフェースダウンで実装するフリップチップ実装（図１の素子の上下を逆にして基板等に直接実装）では、絶縁膜１１により絶縁性が維持できるとともに、保護膜ともなるので、容易に実装することができる。
図１のように、ｎ型ＧａＮドレイン層４，ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６の積層構造にリッジ部Ａが形成されているが、この積層構造の主面（積層方向とは垂直の方向）に対するリッジ部Ａの傾斜面の傾斜角度をθとすると、θは１５度〜９０度の範囲でドライエッチングにより形成される。
リッジ部Ａの側面の傾斜角度θを変えて９０度とした例を図２に示す。図１と同じ符号を付しているのは、同じ構成を示す。したがって、積層の構成は図１と全く同じであるが、リッジ部Ａの側面の傾斜角度θのみが異なるものである。
図１、図２においても、電流経路は、ソース電極９から、ｎ型ＧａＮソース層６、チャネル領域５ａ、ｎ型ＧａＮドレイン層４とリッジ部Ａの側面に沿った領域を通過してドレイン電極１０に至る経路となるので、リッジ部Ａの側面の傾斜角度θが小さい程、電流経路長は長くなり、素子の抵抗値は大きくなる。逆に、リッジ部Ａの側面の傾斜角度θが大きい程、電流経路長は短くなって、素子の抵抗値は小さくなり、θ＝９０度で電流経路長は最短となる。したがって、図１と図２の対応する層の厚みが同じの場合、図２の場合が最も素子の抵抗値を小さくすることができ、素子の動作を向上させることができる。
一方、図１、２のように、ドレイン電極を、ゲート電極やソース電極と同一面側に形成するのではなく、図３の第２のＧａＮ系半導体素子のように、ドレイン電極をソース電極と対向するように形成することもできる。例えば、ＧａＮ基板２１のように導電性基板が用いられ、そのＧａＮ基板２１上にｎ型ＧａＮドレイン層２２、ｐ型ＧａＮチャネル層２３が積層されており、ｐ型ＧａＮチャネル層２３の上には、ｎ型ＧａＮソース層２４が形成されている。ウエハ中央部にはＶ字形状の溝が形成されており、ｎ型ＧａＮソース層２４、ｐ型ＧａＮチャネル層２３、ｎ型ＧａＮドレイン層２２の一部で斜面（界面）を構成している。この界面上にゲート絶縁膜２５が形成され、ゲート絶縁膜２５が形成された領域内にゲート電極２６がゲート絶縁膜２５上に積層されている（ＭＩＳ構造）。また、ゲート電極２６と同一面側（表面側）にソース電極２７が、ソース電極２７と対向するようにドレイン電極２９がウエハの裏面全体に渡って形成されている。
ここで、絶縁膜２８は、ゲート絶縁膜２５で被覆されている半導体表面とソース電極２７が形成された半導体表面、すなわちソース電極２７とｎ型ＧａＮソース層２４とが接する領域とを除く露出した半導体表面に、その露出した半導体表面がすべて覆われるように、ゲート絶縁膜２５とは異なる絶縁膜２８が形成されている。絶縁膜２８とゲート絶縁膜２５に用いられる材料は、図１、２と同じである。
また、図３の構成の傾斜角度θを変えて９０度とした例を図４に示す。図３と同じ符号を付しているのは、同じ構成を示す。したがって、積層の構成は図３と全く同じであるが、傾斜角度θのみが異なるものである。この効果についても図２において説明しているのと同様であり、傾斜角度θが大きい程、電流経路長は短くなって、素子の抵抗値は小さくなり、θ＝９０度で電流経路長は最短で、抵抗値も最小となる。
図５は、六方晶系の面方位を示すユニットセル図である。サファイア単結晶やＧａＮ系半導体結晶は、六方晶系（ウルツ鉱型）の結晶構造を有しており、図のように、六方晶系の結晶は、Ｃ面（０００１）や結晶柱面であるＭ面（１０１０）、Ａ面（１１２０）等を有している。サァイア基板１上にＧａＮ系半導体層を積層する場合には、エピタキシャル成長の行いやすさからサファイア基板１のＣ面（０００１）が主面として用いられる。（０００１）方位のサファイア基板１上に積層したＧａＮ系半導体は（０００１）方位のウルツ鉱型の結晶構造を持ち、Ｇａのカチオン元素が成長表面方向になる結晶極性（ｃ軸方向に成長）を有する。したがって、ＧａＮバッファ層２〜ｎ型ＧａＮソース層６までは、すべて積層方向がｃ軸方向となり、成長面はＣ面となっている。
上記のように主面をＣ面として結晶成長させると、リッジ部Ａ側面の傾斜面は、例えば、ノンポーラ面（Ｍ面（１０−１０）もしくはＡ面（１１−２０））、またはセミポーラ面（（１０−１−１）、（１０−１−３）、（１１−２２）等）となる。
また、各半導体層において、ｎ型のドーパントにはＳｉが、ｐ型のドーパントにはＭｇが用いられる。ｎ型ＧａＮドレイン層４はドレイン電極１１とのオーミック接触を取るため、ｎ型ＧａＮソース層６はソース電極９とのオーミック接触を取るため、各々、例えば、不純物濃度が２×１０１８ｃｍ−３となるように不純物Ｓｉがドーピングされており、ｐ型ＧａＮチャネル層５は、ゲート電極に電圧がかからない状態で素子がオンとならないように、キャリア濃度を高めておく必要があり、例えば、不純物濃度が３×１０１９ｃｍ−３となるように不純物Ｍｇがドーピングされている。
次に、上記ＭＩＳ型のＧａＮ系半導体素子の動作について簡単に説明する。図１、２の構成では、ソース電極９とドレイン電極１０との間には、ドレイン電極１０側が正となる逆バイアス電圧が与えられる。これにより、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５で構成されるＰＮ接合には逆方向電圧が加えられる。このとき、ソース−ドレイン間は遮断状態となるが、この状態で、ソース電極９とゲート電極８との間に、ゲート電極８側が正となる所定の電圧を加えると、ｐ型ＧａＮチャネル層５に対するバイアスがゲート電極８に与えられる。
これにより、ｐ型ＧａＮチャネル層５のチャネル領域５ａには、電子が誘起されて、反転チャネルが形成される。この反転チャネルを介して、ｎ型ＧａＮドレイン層４とｎ型ＧａＮソース層６間が導通し、電子がソース電極９からｎ型ＧａＮソース層６の側面（リッジ部Ａの側面）及びチャネル領域５ａを通過し、ｎ型ＧａＮソース層６の側面を経由してドレイン電極１０に移動する（電流は逆の経路になる）ので、ソース−ドレイン間が導通する。このように、ゲート電極８に所定のバイアスを加えたときにソース−ドレイン間が導通し、ゲート電極８にバイアスを与えないときにはソース−ドレイン間が遮断状態となるノーマリオフ動作が可能となる。
他方、図３、４のＧａＮ系半導体素子の動作については、上記の説明で、ソース電極９をソース電極２７に、ドレイン電極１０をドレイン電極２９に、ゲート電極８をゲート電極２６に、ｎ型ＧａＮドレイン層４をｎ型ＧａＮドレイン層２２に、ｐ型ＧａＮチャネル層５をｐ型ＧａＮチャネル層２３に、チャネル領域５ａをチャネル領域２３ａに、ｎ型ＧａＮソース層６をｎ型ＧａＮソース層２４に置き換えれば良い。
次に、図１、２のＭＩＳ型ＧａＮ系半導体素子の製造方法を主体に以下説明する。製造方法としては、主としてＭＯＣＶＤ法（有機金属気相成長法）を用いる。まず、ＭＯＣＶＤ装置内に、サファイア基板１を搬送し、その上に、ＧａＮバッファ層２を６００〜７００℃の低温で成長させる。その後、１０００℃以上に基板温度を上げてＧａＮバッファ層２上にアンドープＧａＮ層３、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６を順にエピタキシャル成長させる。
例えば、ＧａＮ層を作製する場合は、キャリアガスの水素又は窒素とともに、Ｇａ原子の原料ガスであるトリメチルガリウム（ＴＭＧａ）、および、窒素原子の原料ガスであるアンモニア（ＮＨ３）を用いた。ｎ型ＧａＮとする場合には、ｎ型のドーパントガスとしてのシラン（ＳｉＨ４）等、ｐ型ＧａＮとする場合には、ｐ型のドーパントガスとしてのＣＰ２Ｍｇ（シクロペンタジエチルマグネシウム）等を上記反応ガスに加える。
このようにして各半導体層の成分に対応する反応ガス、ｎ型、ｐ型にする場合のドーパントガスを供給して、最適な成長温度に変化させて順次結晶成長させることにより、所定の組成で、所定の導電型の半導体層を、必要な厚さに形成した。不純物のドーピング濃度は、それぞれの原料ガスの流量によって制御した。
ところで、ＧａＮバッファ層２は、横方向選択エピタキシャル成長法により形成させることも可能である。そして、横方向選択エピタキシャル成長法を用いた場合には、このＧａＮバッファ層２の上に、上述したように、エピタキシャル成長によって、順に、アンドープＧａＮ層３、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６が積層されるが、これらの各半導体層は、ＧａＮバッファ層２からの転位を受け継ぐので、転位密度の高い領域と転位密度の低い領域（無転位領域）とを有することになる。
次に、ｎ型ＧａＮソース層６からｎ型ＧａＮドレイン層４の途中に至るまでメサエッチングを行い、残りのＧａＮ系半導体積層部をストライプ状の四角形状に形成してリッジ部Ａを作製する。リッジ部Ａの形成は、プラズマを用いたドライエッチングを用いて、上記メサエッチングを行うが、ドライエッチングによってダメージを受けたリッジ部Ａの壁面にウェットエッチング処理を施して、ダメージを受けた表層を除去するようにしても良い。
ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮＨ４ＯＨ（アンモニア水）などの塩基性溶液を用いることが好ましい。リッジ部Ａの壁面のダメージを低減しておくことにより、チャネル領域５ａの結晶状態を良好に保つことができ、また、ゲート絶縁膜７との界面を良好な界面とすることができるので、界面準位を低減することができる。
次に、ストライプ状のリッジ部Ａの側面にゲート絶縁膜７を形成する。ゲート絶縁膜７は、図１、２のように、リッジ部Ａの側面を覆うとともに、リッジ部Ａを構成するｎ型ＧａＮソース層６の上面の一部とｎ型ＧａＮドレイン層４の平坦領域の一部を覆うように形成される。ゲート絶縁膜９の形成には、ＰＥＣＶＤ（プラズマエンハンスド化学的気相堆積）法等も用いることができるが、より好ましいのは、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を適用することである。
ＥＣＲスパッタ法を用いると、ＥＣＲスパッタ法におけるＡｒプラズマ照射等により、リッジ部Ａの壁面付近の領域、特にｐ型ＧａＮチャネル層５の壁面下の領域に変質層が形成される。この変質層は、ｐ型ＧａＮチャネル層５とは伝導特性の異なる半導体層であり、ｐ−型、ｉ型、ｎ型のいずれかで構成される。また、変質層の領域は、ｐ型ＧａＮチャネル層５の反転分布を発生させるチャネル領域５ａに相当する。
上記のように、ｐ型ＧａＮチャネル層５が変質層を有し、この変質層をチャネル領域５ａの一部とすることで、チャネル領域の反転分布が発生しやすくなり、トランジスタのオン電圧を低くすることができる。
上述した変質層をｐ型ＧａＮチャネル層５に作製する手法は、図３、４の構成にも適用することができ、ｐ型ＧａＮチャネル層２３のチャネル領域２３ａとほぼ同じ領域に変質層を形成することができる。
次に、ゲート電極８をゲート絶縁膜７の領域内に収まるように、ゲート絶縁膜７上に形成する。その後、ドレイン電極１０とソース電極９が形成された半導体表面及びゲート絶縁膜７で被覆されている半導体表面とを除く露出した半導体表面に、その露出した半導体表面がすべて覆われるように絶縁膜１１を形成する。絶縁膜１１の形成には、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ、ＰＥＣＶＤ（Plasma Enhanced ＣＶＤ）、マグネトロンスパッタ等を用いる。そして、図１又は図２に示す構造のＭＩＳ型のＧａＮ系半導体素子を得ることができる。
なお、サファイア基板１上にストライプ状に形成されたリッジ部Ａは、２つの側面を有し、２つのゲート電極８とドレイン電極１０を有するので単位セルを２つ共有していることになる。すなわち、リッジ部Ａの左側面に形成されたゲート電極８とこのゲート電極を挟むように設けられたソース電極９とドレイン電極１０で１つのセルを構成し、リッジ部Ａの右側面に形成されたゲート電極８とこのゲート電極を挟むように設けられたソース電極９とドレイン電極１０とで１つのセルを構成しており、ソース電極９は、２つのセルで共通の電極となる。
１ サファイア基板
２ ＧａＮバッファ層
３ アンドープＧａＮ層
４ ｎ型ＧａＮドレイン層
５ ｐ型ＧａＮ系チャネル層
６ ｎ型ＧａＮソース層
７ ゲート絶縁膜
８ ゲート電極
９ ソース電極
１０ ドレイン電極
１１ 絶縁膜
２ ＧａＮバッファ層
３ アンドープＧａＮ層
４ ｎ型ＧａＮドレイン層
５ ｐ型ＧａＮ系チャネル層
６ ｎ型ＧａＮソース層
７ ゲート絶縁膜
８ ゲート電極
９ ソース電極
１０ ドレイン電極
１１ 絶縁膜
Claims (7)
- ｐ型不純物を含む半導体層と該ｐ型不純物を含む半導体層を挟んで配置された２つのｎ型半導体層とを含む積層構造を備えたＧａＮ系半導体素子であって、
前記積層構造の一部に形成された露出した界面上にゲート絶縁膜が被覆されており、前記ゲート絶縁膜で被覆された半導体表面及び電極が形成された半導体表面以外の半導体表面に前記ゲート絶縁膜とは異なる絶縁膜を形成したことを特徴とするＧａＮ系半導体素子。 - 前記界面の一部を構成する前記ｐ型不純物を含む半導体層壁面部に伝導特性の異なる領域を形成し、該領域に接してゲート絶縁膜を形成することを特徴とする請求項１記載のＧａＮ系半導体素子。
- 前記界面の傾斜角度は、前記積層構造の主面に対して１５度〜９０度の範囲で構成されていることを特徴とする請求項１又は請求項２のいずれか１項に記載のＧａＮ系半導体素子。
- 前記界面の形成は、ドライエッチングにより行われることを特徴とする請求項１〜請求項３のいずれか１項に記載のＧａＮ系半導体素子。
- 前記積層構造の主面は、Ｃ面であることを特徴とする請求項１〜請求項４のいずれか１項に記載のＧａＮ系半導体素子。
- 前記ゲート絶縁膜は、酸化物で形成されていることを特徴とする請求項１〜請求項５のいずれか１項に記載のＧａＮ系半導体素子。
- 前記ゲート絶縁膜と異なる絶縁膜は、酸化物又は窒化物で形成されていることを特徴とする請求項１〜請求項６のいずれか１項に記載のＧａＮ系半導体素子。
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