WO2021229702A1 - 半導体装置 - Google Patents

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WO2021229702A1
WO2021229702A1 PCT/JP2020/019050 JP2020019050W WO2021229702A1 WO 2021229702 A1 WO2021229702 A1 WO 2021229702A1 JP 2020019050 W JP2020019050 W JP 2020019050W WO 2021229702 A1 WO2021229702 A1 WO 2021229702A1
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semiconductor device
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尚史 齋藤
雄貴 滝口
茂佳 宇佐美
高寛 山田
茉里香 中村
栄治 柳生
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三菱電機株式会社
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    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Definitions

  • the present disclosure relates to a semiconductor device, particularly to a semiconductor device capable of operating in the microwave band.
  • a semiconductor device capable of operating at high output in a high frequency such as a microwave band by using a high electron mobility transistor (HEMT) structure or the like is used.
  • HEMT high electron mobility transistor
  • the present disclosure has been made to solve the above problems, and an object thereof is to provide a semiconductor device capable of suppressing the short channel effect even when the gate length is shortened. ..
  • the semiconductor device is operable in the microwave band and has a first direction and a second direction orthogonal to each other in the in-plane direction perpendicular to the thickness direction.
  • the semiconductor device includes a first p-type layer, a source layer, a source electrode, a drain layer, a drain electrode, a gate electrode, and a channel structure.
  • the first p-type layer is made of a nitride semiconductor.
  • the source layer is provided on the first p-type layer and includes a semiconductor region having electrons as carriers.
  • the source electrode is provided on the source layer.
  • the drain layer is provided on the first p-type layer so as to face each other in the first direction at a distance from the source layer, and includes a semiconductor region having electrons as carriers.
  • the drain electrode is provided on the drain layer.
  • the gate electrode is separated from the source electrode and the drain electrode, and is provided between the source electrode and the drain electrode in the first direction.
  • the channel structure is provided between the source layer and the drain layer on the first p-type layer, and channel regions and gate regions are alternately arranged in the second direction.
  • the channel structure includes a channel layer and a gate layer.
  • the channel layer constitutes at least a part of the channel region and is made of a nitride semiconductor.
  • the gate layer constitutes at least a part of the gate region, and electrically connects the gate electrode and the first p-type layer.
  • the channel layer in the channel region is subjected to the gate potential from both one side and the other side in the second direction.
  • An electric field can be applied.
  • the channel layer is arranged on the first p-type layer electrically connected to the gate electrode, an electric field corresponding to the gate potential can be applied to the channel layer in the channel region from the thickness direction. can. From the above, an electric field corresponding to the gate potential is applied to the channel layer in the channel region from three sides. As a result, the gate controllability is enhanced, so that the intrusion of electric lines of force from the drain is suppressed. Therefore, the short channel effect can be suppressed.
  • FIG. 3 is a cross-sectional perspective view schematically showing a configuration of a semiconductor device according to the first embodiment. It is a top view of FIG. It is sectional drawing which follows the line III-III of FIG. It is sectional drawing which follows the line IV-IV of FIG. It is sectional drawing which shows schematically the 1st process of the manufacturing method of the semiconductor device in Embodiment 1.
  • FIG. It is sectional drawing which shows schematically the 2nd process of the manufacturing method of the semiconductor device in Embodiment 1.
  • FIG. It is sectional drawing which shows roughly the 3rd process of the manufacturing method of the semiconductor device in Embodiment 1.
  • FIG. FIG. 3 is a cross-sectional perspective view schematically showing a fourth step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 10 is a cross-sectional perspective view of FIG. It is sectional drawing which shows schematic the structure of the semiconductor device in the modification of Embodiment 1.
  • FIG. 12 is a top view of FIG. It is sectional drawing which follows the line XIV-XIV of FIG. It is sectional drawing which follows the line XV-XV of FIG.
  • FIG. 3 is a cross-sectional perspective view schematically showing a configuration of a semiconductor device according to a second embodiment.
  • FIG. 16 is a top view of FIG. It is sectional drawing which follows the line XVIII-XVIII of FIG. FIG.
  • FIG. 3 is a cross-sectional perspective view schematically showing the configuration of the semiconductor device according to the third embodiment.
  • FIG. 19 is a top view of FIG. It is sectional drawing which follows the line XXI-XXI of FIG.
  • FIG. 5 is a cross-sectional perspective view schematically showing a configuration of a semiconductor device according to the fourth embodiment. It is a top view of FIG. 22. It is sectional drawing which follows the line XXIV-XXIV of FIG.
  • FIG. 5 is a cross-sectional perspective view schematically showing the configuration of the semiconductor device according to the fifth embodiment. It is a top view of FIG. 25.
  • FIG. 6 is a cross-sectional view taken along the line XXVII-XXVII of FIG. FIG.
  • FIG. 6 is a cross-sectional view taken along the line XXVIII-XXVIII of FIG.
  • FIG. 5 is a cross-sectional perspective view schematically showing the configuration of the semiconductor device according to the sixth embodiment. It is a top view of FIG. 29. It is sectional drawing which follows the line XXXI-XXXI of FIG. It is sectional drawing which follows the line XXXII-XXXII of FIG.
  • the semiconductor device of the present disclosure may be arranged in an arbitrary posture with respect to the weight direction, and thus, as used herein, "upper”, “lower”, “upper”, “lower”, “upper surface” and “lower surface”. Terms that imply relative positional relationships between components, such as, do not necessarily refer to the direction of gravity, but may refer to any direction instead of the direction of weight.
  • nitride-based semiconductor is a general term for semiconductors having GaN (gallium nitride), AlN (aluminum nitride), InN (indium nitride) and intermediate compositions thereof.
  • ⁇ Embodiment 1> 1 and 2 are a cross-sectional perspective view and a top view schematically showing the configuration of the transistor 100 (semiconductor device) in the first embodiment.
  • 3 and 4 respectively, are cross-sectional views taken along line III-III and line IV-IV of FIG.
  • Transistor 100 is a semiconductor device that can operate in the microwave band.
  • the transistor 100 has a first direction (horizontal direction in FIG. 2) and a second direction (horizontal direction in FIG. 2) orthogonal to each other in the in-plane direction perpendicular to the thickness direction (vertical direction in each of FIGS. 1, 3 and 4). (Vertical direction in).
  • the first direction is the width direction and the second direction is the depth direction.
  • the transistor 100 includes a p-type layer 12 (first p-type layer), a source layer 13, a source electrode 17, a drain layer 14, a drain electrode 18, a gate electrode 19, and a channel structure SR.
  • the transistor 100 may have a substrate 10 and may further have a nucleation layer 11 (buffer layer).
  • the p-type layer 12 is made of a nitride semiconductor.
  • the p-type layer 12 is preferably made of Al x Ga 1-x N (1 ⁇ x ⁇ 0), and is made of, for example, GaN.
  • the thickness of the p-type layer 12 (vertical dimensions in FIGS. 3 and 4) is, for example, 2 ⁇ m or less.
  • the source layer 13 is provided on the p-type layer 12 and includes a semiconductor region having electrons as carriers.
  • the drain layer 14 is provided on the p-type layer 12 and includes a semiconductor region having electrons as carriers. Specifically, the source layer 13 and the drain layer 14 have a semiconductor region doped so as to have an n-type, and electrons as carriers are generated by this doping.
  • the source layer 13 and the drain layer 14 are made of, for example, GaN.
  • the thickness of each of the source layer 13 and the drain layer 14 is, for example, 20 nm or more and 2 ⁇ m or less.
  • the drain layer 14 faces the p-type layer 12 in the first direction (horizontal direction in FIG. 2) at a distance from the source layer 13.
  • the source electrode 17 and the drain electrode 18 are provided on the source layer 13 and the drain layer 14, respectively.
  • Each of the source electrode 17 and the drain electrode 18 is preferably made of metal and contains, for example, at least one of titanium and aluminum. Ohmic contact is preferred between the source electrode 17 and the source layer 13 and between the drain electrode 18 and the drain layer 14.
  • the gate electrode 19 is separated from the source electrode 17 and the drain electrode 18, and is provided between the source electrode 17 and the drain electrode 18 in the first direction (horizontal direction in FIG. 2).
  • the channel structure SR is provided between the source layer 13 and the drain layer 14 on the p-type layer 12.
  • the channel region CN and the gate region GT are alternately arranged in the second direction (vertical direction in FIG. 1).
  • the channel structure SR includes a channel layer 15 and a gate layer 16.
  • the channel layer 15 is made of a nitride semiconductor.
  • the channel layer 15 constitutes at least a part of the channel region CN, and in the present embodiment, constitutes the entire channel region CN. Therefore, in the present embodiment, one end face and the other end face of the channel layer 15 are in contact with the source layer 13 and the drain layer 14 in the channel region CN, respectively.
  • the channel layer 15 may also form part of the gate region GT.
  • the channel layer 15 is composed of an n-type or undoped single layer. When the channel layer 15 has an n-type, its impurity concentration is preferably equal to or lower than the impurity concentration of the gate layer 16.
  • the dopant for imparting the n-type is, for example, Si.
  • the thickness of the channel layer 15 is, for example, 20 nm or more and 2 ⁇ m or less.
  • the gate layer 16 constitutes at least a part of the gate region GT.
  • the gate layer 16 constitutes a part of the gate region GT, and specifically, the gate layer 16 is arranged apart from each of the source layer 13 and the drain layer 14 in the gate region GT.
  • the other part of the gate region GT is composed of a channel layer 15, and the gate layer 16 (FIG. 4) is separated from the source layer 13 and the drain layer 14 by the channel layer 15.
  • one end face of the gate layer 16 may be in contact with the source layer 13 in the gate region GT, and the other end face of the gate layer 16 may be in contact with the drain layer 14 in place of or at the same time.
  • the gate layer 16 electrically connects the gate electrode 19 and the p-type layer 12.
  • the gate electrode 19 is formed on the gate layer 16 in the gate region GT so that this electrical connection can be obtained, and the gate layer 16 is formed on the p-type layer 12.
  • the gate layer 16 has a p-type and is made of a nitride-based semiconductor, for example, GaN.
  • the thickness of the gate layer 16 is, for example, 20 nm or more and 2 ⁇ m or less.
  • the gate electrode 19 is made of a metal or a p-type or n-type semiconductor.
  • the metal for example, Ni or Pt can be applied.
  • As the p-type semiconductor for example, boron-doped polysilicon can be applied.
  • As the n-type semiconductor for example, phosphorus-doped polysilicon can be applied.
  • the substrate 10 supports the p-type layer 12.
  • a p-type layer 12 is arranged between each of the source layer 13 and the drain layer 14 and the substrate 10.
  • the p-type layer 12 has a lower surface facing the substrate 10 and an upper surface facing the source layer 13 and the drain layer 14.
  • the material of the substrate 10 is, for example, silicon carbide, silicon, gallium nitride, or sapphire.
  • the nucleation layer 11 is provided between the p-type layer 12 and the substrate 10. Specifically, the nucleation layer 11 is epitaxially grown on the substrate 10, and the p-type layer 12 is epitaxially grown on the nucleation layer 11.
  • the nucleation layer 11 has a composition different from that of the substrate 10 and the p-type layer 12, and is made of, for example, aluminum nitride.
  • the potential of the gate layer 16 is controlled by applying a voltage to the gate electrode 19 while the source electrode 17 is grounded. This switches the channel on and off.
  • the size of the gate layer 16 in the gate region GT in the first direction is, for example, 0.5 ⁇ m or less.
  • FIG. 5 is a cross-sectional perspective view schematically showing the first step.
  • a metalorganic chemical vapor deposition MOCVD
  • MOCVD metalorganic chemical vapor deposition
  • FIG. 6 is a cross-sectional perspective view schematically showing the second step.
  • the mask layer 40 is formed on the channel layer 15.
  • SiO 2 is formed by a vapor deposition method (Chemical Vapor Deposition).
  • the mask layer 40 is patterned using optical exposure or the like.
  • the channel layer 15 is etched using the mask layer 40. Etching is performed by, for example, inductively coupled plasma reactive ion etching (ICP-RIE) using inductively coupled plasma reactive ion etching (ICP-RIE) using chlorine gas or the like.
  • ICP-RIE inductively coupled plasma reactive ion etching
  • ICP-RIE inductively coupled plasma reactive ion etching
  • FIG. 7 is a cross-sectional perspective view schematically showing the third step.
  • the source layer 13 and the drain layer 14 are epitaxially grown by using the MOCVD method.
  • the mask layer 41 is formed on the upper surface formed by the source layer 13, the drain layer 14, and the channel layer 15.
  • SiO 2 is formed into a film by the CVD method.
  • the mask layer 41 is patterned using optical exposure or the like.
  • the channel layer 15 is etched using the mask layer 41.
  • the gate layer 16 is epitaxially grown using the MOCVD method.
  • the source electrode 17, the drain electrode 18, and the gate electrode are formed by using, for example, the MOCVD method. As a result, the transistor 100 is obtained.
  • the n-type source layer 13 and drain layer 14 may be formed by ion implantation into a semiconductor layer such as the channel layer 15 (see FIG. 5).
  • a semiconductor layer such as the channel layer 15 (see FIG. 5).
  • the dopant added by ion implantation for example, Si is implanted. After ion implantation, heat treatment is performed to activate the dopant.
  • the channel layer 15 in the channel region CN is arranged in the second direction.
  • An electric field corresponding to the gate potential can be applied from both one side and the other side.
  • the channel layer 15 (FIG. 3) is arranged on the p-type layer 12 (FIGS. 3 and 4) electrically connected to the gate electrode 19 (FIG. 4) via the gate layer 16 (FIG. 4). Therefore, an electric field corresponding to the gate potential can be applied to the channel layer 15 in the channel region CN (FIG. 2) from the thickness direction as well.
  • an electric field corresponding to the gate potential is applied to the channel layer 15 in the channel region CN from three sides.
  • channel control that switches the channel on and off by applying a gate potential is performed by applying an electric field from three sides. Therefore, the gate controllability (channel controllability by applying the gate potential) is enhanced, and the intrusion of electric lines of force from the drain is suppressed. Therefore, the short channel effect can be suppressed.
  • the width of each of the channel region CN (vertical dimension in FIG. 2). ), That is, the width of each channel, is smaller than the width of the source layer 13 (vertical dimension in FIG. 2). This makes it possible to suppress the depletion of carriers that contribute to conduction.
  • the channel layer 15 (FIG. 3) is composed of a single layer, the manufacturing method of the transistor 100 can be simplified as compared with the case where the channel layer 15 is composed of a plurality of layers. Further, the entire single layer can be used as a channel in the channel region CN.
  • the channel layer 15 preferably has an impurity concentration (doping concentration) equal to or lower than the impurity concentration (doping concentration) of the gate layer 16.
  • the impurity concentration of the gate layer 16 is preferably equal to or higher than the impurity concentration of the channel layer 15. This makes it possible to further improve the gate controllability.
  • the lattice mismatch between the substrate 10 and the p-type layer 12 can be alleviated.
  • ⁇ Modified example of the first embodiment> 12 and 13 are cross-sectional perspective views and top views schematically showing the configuration of the transistor 100V (semiconductor device) in the modified example of the first embodiment.
  • 14 and 15 are cross-sectional views taken along the lines XIV-XIV and XV-XV of FIG. 13, respectively.
  • the transistor 100V has a source layer 13V and a drain layer 14V in place of the source layer 13 and the drain layer 14 of the transistors 100 (FIGS. 1 to 4), respectively.
  • the source layer 13V and the drain layer 14V are made of a nitride semiconductor.
  • the source layer 13V has a first source film 20 and a second source film 21 provided on the first source film 20 and having a wider bandgap than the first source film 20.
  • the drain layer 14V has a first drain film 22 and a second drain film 23 provided on the first drain film 22 and having a forbidden band width wider than that of the first drain film 22.
  • the first source film 20 and the first drain film 22 are GaN
  • the second source film 21 and the second drain film 23 are AlGaN.
  • the first source film 20 and the first drain film 22 may be undoped.
  • the second source film 21 and the second drain film 23 may be undoped or may be doped so as to have an n-type.
  • a two-dimensional electron gas (Two Dynamic Electron Gas: 2DEG) due to polarization is formed between the first source film 20 and the second source film 21 in the source layer 13V.
  • 2DEG is formed in the drain layer 14V.
  • These 2DEGs provide a semiconductor region having electrons as carriers in the source layer 13V and the drain layer 14V. As a result, the mobility between the gate electrode 19 and each of the source electrode 17 and the drain electrode 18 can be increased.
  • the parasitic capacitance is reduced by concentrating the electrical conduction in the confinement range of 2DEG. This makes it possible to improve the operating characteristics of the transistor 100V in the microwave band.
  • FIG. 18 is a cross-sectional view taken along the line XVIII-XVIII of FIG.
  • the transistor 200 has a channel layer 15V instead of the channel layer 15 of the transistors 100 (FIGS. 1 to 4).
  • the channel layer 15V is made of a nitride semiconductor.
  • the channel layer 15V is a heterojunction layer composed of a first channel membrane 24 and a second channel membrane 25 provided on the first channel membrane 24 and having a wider bandgap than the first channel membrane 24.
  • the first channel film 24 is GaN and the second channel film 25 is AlGaN.
  • the second channel membrane 25 may have an n-type.
  • the dopant for imparting the n-type is, for example, Si.
  • 2DEG due to polarization is formed between the first channel film 24 and the second channel film 25 in the channel layer 15V.
  • the channel mobility can be increased as compared with the channel layer 15 (Embodiment 1).
  • the operating characteristics of the transistor 200 in the microwave band can be improved.
  • the concentration of 2DEG can be increased. This is expected to increase the current drive capability of the transistor 200.
  • FIG. 21 is a cross-sectional view taken along the line XXI-XXI of FIG.
  • the transistor 200 has a gate layer 26 instead of the gate layer 16 of the transistors 100 (FIGS. 1 to 4).
  • the gate layer 26 has a p-type.
  • the gate layer 26 has a polycrystalline structure.
  • the gate layer 26 may be made of a metal compound, particularly a metal oxide.
  • nickel oxide, copper oxide, or molybdenum oxide is preferable.
  • p-type polysilicon doped with boron p-type polyvinyl carbide doped with aluminum, or p-type polygallium nitride doped with magnesium may be applied.
  • the gate layer 26 is formed by, for example, a sputtering method or a CVD method.
  • the gate layer 26 has a polycrystalline structure. This does not require advanced film formation technology for growing single crystals. Therefore, the manufacturing method of the transistor 300 can be simplified.
  • FIG. 22 is a cross-sectional perspective view schematically showing the configuration of the transistor 400 (semiconductor device) in the fourth embodiment.
  • FIG. 23 is a top view of FIG. 22.
  • FIG. 24 is a cross-sectional view taken along the line XXIV-XXIV of FIG.
  • the transistor 400 has a channel layer 15W instead of the channel layer 15 of the transistors 100 (FIGS. 1 to 4).
  • the channel layer 15W is made of a nitride semiconductor.
  • the channel layer 15W is referred to as a first channel film 27a to 27d (hereinafter collectively referred to as a first channel film 27) and a second channel film 28a to 28d (hereinafter collectively referred to as a second channel film 28). have.
  • the first channel film 27 and the second channel film 28 are alternately laminated on the p-type layer 12.
  • the channel layer 15W includes a plurality of heterojunction layers 15a to 15d.
  • the plurality of heterojunction layers 15a to 15d are composed of the plurality of first channel membranes 27 and the plurality of second channel membranes 28, and are laminated with each other.
  • the heterojunction layers 15a to 15d are laminated on the p-type layer 12 in this order.
  • Each of the plurality of heterojunction layers 15a to 15d has one first channel membrane 27 and one second channel membrane provided on the first channel membrane 27 and having a wider bandgap than the first channel membrane 27. It is composed of 28 and.
  • the first channel film 27 is made of GaN and the second channel film 28 is made of AlGaN.
  • the second channel membrane 28 may have an n-type.
  • the dopant for imparting the n-type is, for example, Si.
  • the heterozygous layer 15a is composed of a first channel membrane 27a and a second channel membrane 28a provided on the first channel membrane 27a and having a wider bandgap than the first channel membrane 27a. ..
  • the heterozygous layer 15b is composed of a first channel membrane 27b and a second channel membrane 28b provided on the first channel membrane 27b and having a wider bandgap than the first channel membrane 27b.
  • the heterozygous layer 15c is composed of a first channel membrane 27c and a second channel membrane 28c provided on the first channel membrane 27c and having a wider bandgap than the first channel membrane 27c.
  • the heterozygous layer 15d is composed of a first channel membrane 27d and a second channel membrane 28d provided on the first channel membrane 27d and having a wider bandgap than the first channel membrane 27d.
  • the heterojunction layers 15a to 15d are a plurality of heterojunction layers, the first and second heterojunction layers are included.
  • the first heterozygous layer is defined as being arranged between the second heterozygous layer and the p-type layer 12.
  • the average Al composition of the second heterojunction layer in the thickness direction is preferably lower or higher than the average Al composition of the first heterojunction layer in the thickness direction. This provides a slope in the 2DEG concentration between the first heterojunction layer and the second heterojunction layer.
  • the heterojunction layers 15a to 15d may have a composition such that the average Al composition in the thickness direction decreases or increases in this order.
  • the 2DEG concentration is inclined in the entire channel layer 15W.
  • the channel layer 15W is sequentially GaN / Al 0.4 Ga 0.6 N / GaN / Al 0.35 Ga 0.65 N / GaN / Al 0.3 Ga 0.7 N / on the p-type layer 12. It has a laminated structure of GaN / Al 0.25 Ga 0.75 N.
  • the composition of each of the above layers is an average value in the thickness direction of each layer. In the laminated structure, the average Al composition in the thickness direction gradually decreases from 0.4 to 0.25 as the distance from the p-type layer 12 increases.
  • the average doping concentration of the second heterojunction layer in the thickness direction is preferably lower or higher than the average doping concentration of the first heterojunction layer in the thickness direction. This provides a slope in the 2DEG concentration between the first heterojunction layer and the second heterojunction layer.
  • heterojunction layers 15a to 15d may have a doping concentration such that the doping concentration in the thickness direction decreases or increases in this order. As a result, the 2DEG concentration is inclined in the entire channel layer 15W.
  • a plurality of 2DEG layers are formed in the channel layer 15W instead of a single layer. This makes it possible to further increase the channel mobility as compared with the case where only a single 2DEG layer is formed. As a result, the operating characteristics of the transistor 400 in the microwave band can be improved. In addition, the current drive capacity can be increased.
  • 25 and 26 are a cross-sectional perspective view and a top view schematically showing the configuration of the transistor 500 (semiconductor device) in the fifth embodiment.
  • 27 and 28 are cross-sectional views taken along line XXVII-XXVII and line XXVIII-XXVIII of FIG. 26, respectively.
  • the transistor 500 further has a p-type layer 29 (second p-type layer) made of a nitride-based semiconductor in addition to the configuration of the transistor 100 (FIGS. 1 to 4).
  • the p-type layer 29 is, for example, GaN or AlGaN, and the dopant for imparting the p-type to the p-type layer 29 is, for example, Mg.
  • the p-type layer 29 is provided on the channel region CN and the gate region GT. Therefore, the channel layer 15 of the channel region CN is covered with the p-type layer 29.
  • a gate electrode 19 is arranged on the p-type layer 29 above the gate region GT, whereby the p-type layer 29 is electrically connected to the gate electrode 19.
  • the p-type layer 29 electrically connected to the gate electrode 19 is provided on the channel region CN.
  • an electric field corresponding to the gate potential is applied to the channel layer 15 in the channel region CN from all sides.
  • channel control that switches the channel on and off by applying a gate potential is performed by applying an electric field from all sides. Therefore, the gate controllability is further enhanced, and the intrusion of electric lines of force from the drain is further suppressed. Therefore, the short channel effect can be further suppressed.
  • ⁇ Embodiment 6> 29 and 30, respectively, are a cross-sectional perspective view and a top view schematically showing the configuration of the transistor 600 (semiconductor device) in the sixth embodiment.
  • 31 and 32 are cross-sectional views taken along the lines XXXI-XXXI and XXXII-XXXII of FIG. 30, respectively.
  • the transistor 600 further has an interlayer film 30 in addition to the configuration of the transistor 100 (FIGS. 1 to 4).
  • the interlayer film 30 is provided between each of the source layer 13 and the drain layer 14 and the p-type layer 12.
  • the interlayer film 30 is made of a nitride-based semiconductor having a forbidden band width wider than that of the p-type layer 12, and is made of, for example, AlGaN.
  • the thickness of the interlayer film 30 is, for example, 15 nm or more and 100 nm or less.
  • the effect of cutting off the reverse bias current of the pn junction between the source and the gate and between the gate and the drain is expected.
  • the effect of suppressing the reverse leakage current of the pn junction is expected.
  • CN channel region, GT gate region, SR channel structure 10 substrate, 11 nucleation generation layer, 12 p-type layer (first p-type layer), 13,13V source layer, 14,14V drain layer, 15,15V, 15W Channel layer, 15a to 15d heterojunction layer, 16 gate layer, 17 source electrode, 18 drain electrode, 19 gate electrode, 20 first source film, 21 second source film, 22 first drain film, 23 second drain film, 24 1st channel membrane, 25 2nd channel membrane, 26 gate layer, 27, 27a to 27d 1st channel membrane, 28, 28a to 28d 2nd channel membrane, 29 p-type layer (second p-type layer), 30 Interlayer film, 40, 41 mask layer, 100, 100V, 200, 300, 400, 500, 600 transistor (semiconductor device).

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Abstract

ソース層（１３）は、窒化物系半導体からなる第１のｐ型層（１２）上に設けられ、キャリアとして電子を有する半導体領域を含む。ドレイン層（１４）は、第１のｐ型層（１２）上においてソース層（１３）から間隔を空けて第１の方向において対向しており、キャリアとして電子を有する半導体領域を含む。チャネル構造（ＳＲ）は、第１のｐ型層（１２）上においてソース層（１３）とドレイン層（１４）との間に設けられ、第１の方向に直交する第２の方向において交互にチャネル領域（ＣＮ）およびゲート領域（ＧＴ）が配置されている。チャネル構造（ＳＲ）に含まれるチャネル層（１５）は、チャネル領域（ＣＮ）の少なくとも一部を構成しており、窒化物系半導体からなる。チャネル構造（ＳＲ）に含まれるゲート層（１６）は、ゲート領域（ＧＴ）の少なくとも一部を構成しており、ゲート電極（１９）と第１のｐ型層（１２）とを電気的に接続している。

Description

半導体装置
　本開示は、半導体装置に関し、特に、マイクロ波帯において動作可能な半導体装置に関するものである。
　従来の窒化物系半導体を用いたトランジスタでは、例えば、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）構造などを利用することにより、マイクロ波帯などの高周波において高出力で動作可能な半導体装置を実現できることが知られている（例えば、下記の非特許文献１を参照）。
Ｇ．Ｈ．Ｊｅｓｓｅｎ　ｅｔ　ａｌ，　"Ｓｈｏｒｔ－Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ　Ｌｉｍｉｔａｔｉｏｎｓ　ｏｎ　Ｈｉｇｈ－Ｆｒｅｑｕｅｎｃｙ　Ｏｐｅｒａｔｉｏｎ　ｏｆ　ＡｌＧａＮ／ＧａＮ　ＨＥＭＴｓ　ｆｏｒ　Ｔ－Ｇａｔｅ　Ｄｅｖｉｃｅｓ，"　ＩＥＥＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｖｏｌ．５４，　ｐｐ．２５８９－２５９７，　Ｓｅｐ．　２００７
　上記のような半導体装置を、より高周波かつより高出力で動作させるためには、ゲート長を短くすることが重要である。しかしながら、上記文献に記載されているように、ゲート長を短くすると、短チャンネル効果と呼ばれる現象が発生して、ドレインとソースとの間でリーク電流が流れてしまう課題がある。
　本開示は以上のような課題を解決するためになされたものであり、その目的は、ゲート長を短くした場合であっても短チャネル効果を抑制することができる半導体装置を提供することである。
　本開示に係る半導体装置は、マイクロ波帯において動作可能であり、厚み方向に垂直な面内方向において互いに直交する第１の方向および第２の方向を有している。半導体装置は、第１のｐ型層と、ソース層と、ソース電極と、ドレイン層と、ドレイン電極と、ゲート電極と、チャネル構造とを含む。第１のｐ型層は窒化物系半導体からなる。ソース層は、第１のｐ型層上に設けられており、キャリアとして電子を有する半導体領域を含む。ソース電極はソース層上に設けられている。ドレイン層は、第１のｐ型層上においてソース層から間隔を空けて第１の方向において対向して設けられており、キャリアとして電子を有する半導体領域を含む。ドレイン電極はドレイン層上に設けられている。ゲート電極は、ソース電極およびドレイン電極から離されており、第１の方向においてソース電極とドレイン電極との間に設けられている。チャネル構造は、第１のｐ型層上においてソース層とドレイン層との間に設けられており、第２の方向において交互にチャネル領域およびゲート領域が配置されている。チャネル構造は、チャネル層と、ゲート層とを含む。チャネル層は、チャネル領域の少なくとも一部を構成しており、窒化物系半導体からなる。ゲート層は、ゲート領域の少なくとも一部を構成しており、ゲート電極と第１のｐ型層とを電気的に接続している。
　本開示によれば、第２の方向においてチャネル領域およびゲート領域が交互に配置されているので、チャネル領域におけるチャネル層へ、第２の方向における一方側および他方側の両方から、ゲート電位に応じた電界を印加することができる。さらに、チャネル層が、ゲート電極に電気的に接続された第１のｐ型層上に配置されているので、ゲート電位に応じた電界をチャネル領域におけるチャネル層へ厚み方向からも印加することができる。以上から、チャネル領域におけるチャネル層へ、ゲート電位に応じた電界が三方から印加される。これによりゲート制御性が高められるので、ドレインからの電気力線の侵入が抑制される。よって短チャンネル効果を抑制することができる。
　本開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１における半導体装置の構成を概略的に示す断面斜視図である。 図１の上面図である。 図２の線ＩＩＩ－ＩＩＩに沿う断面図である。 図２の線ＩＶ－ＩＶに沿う断面図である。 実施の形態１における半導体装置の製造方法の第１工程を概略的に示す断面斜視図である。 実施の形態１における半導体装置の製造方法の第２工程を概略的に示す断面斜視図である。 実施の形態１における半導体装置の製造方法の第３工程を概略的に示す断面斜視図である。 実施の形態１における半導体装置の製造方法の第４工程を概略的に示す断面斜視図である。 図８の上面図である。 実施の形態１における半導体装置の製造方法の第５工程を概略的に示す上面図である。 図１０の断面斜視図である。 実施の形態１の変形例における半導体装置の構成を概略的に示す断面斜視図である。 図１２の上面図である。 図１３の線ＸＩＶ－ＸＩＶに沿う断面図である。 図１３の線ＸＶ－ＸＶに沿う断面図である。 実施の形態２における半導体装置の構成を概略的に示す断面斜視図である。 図１６の上面図である。 図１７の線ＸＶＩＩＩ－ＸＶＩＩＩに沿う断面図である。 実施の形態３における半導体装置の構成を概略的に示す断面斜視図である。 図１９の上面図である。 図２０の線ＸＸＩ－ＸＸＩに沿う断面図である。 実施の形態４における半導体装置の構成を概略的に示す断面斜視図である。 図２２の上面図である。 図２３の線ＸＸＩＶ－ＸＸＩＶに沿う断面図である。 実施の形態５における半導体装置の構成を概略的に示す断面斜視図である。 図２５の上面図である。 図２６の線ＸＸＶＩＩ－ＸＸＶＩＩに沿う断面図である。 図２６の線ＸＸＶＩＩＩ－ＸＸＶＩＩＩに沿う断面図である。 実施の形態６における半導体装置の構成を概略的に示す断面斜視図である。 図２９の上面図である。 図３０の線ＸＸＸＩ－ＸＸＸＩに沿う断面図である。 図３０の線ＸＸＸＩＩ－ＸＸＸＩＩに沿う断面図である。
　以下、実施の形態について図面に基づいて説明する。これら図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また本開示の半導体装置は重量方向に対して任意の姿勢に配置されてよく、よって本明細書における、「上部」、「下部」、「上方」、「下方」、「上面」および「下面」等の、構成要素間での相対的位置関係を含意する用語は、必ずしも重力方向を基準とするものではなく、重量方向に代わって任意の方向が基準とされてよい。また明細書において「窒化物系半導体」は、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を有する半導体の総称である。
　＜実施の形態１＞
　図１および図２のそれぞれは、本実施の形態１におけるトランジスタ１００（半導体装置）の構成を概略的に示す断面斜視図および上面図である。図３および図４のそれぞれは、図２の線ＩＩＩ－ＩＩＩおよび線ＩＶ－ＩＶに沿う断面図である。
　トランジスタ１００はマイクロ波帯において動作可能な半導体装置である。トランジスタ１００は、厚み方向（図１、図３および図４の各々における縦方向）に垂直な面内方向において互いに直交する第１の方向（図２における横方向）および第２の方向（図２における縦方向）を有している。図１の斜視図においては、第１の方向が幅方向であり、第２の方向が奥行方向である。トランジスタ１００は、ｐ型層１２（第１のｐ型層）と、ソース層１３と、ソース電極１７と、ドレイン層１４と、ドレイン電極１８と、ゲート電極１９と、チャネル構造ＳＲとを含む。またトランジスタ１００は、基板１０を有していてよく、さらに核生成層１１（バッファ層）を有していてよい。
　ｐ型層１２は窒化物系半導体からなる。ｐ型層１２は、ＡｌｘＧａ１－ｘＮ（１≧ｘ≧０）からなることが好ましく、例えばＧａＮからなる。ｐ型層１２の厚み（図３および図４における縦方向の寸法）は、例えば２μｍ以下である。
　ソース層１３は、ｐ型層１２上に設けられており、キャリアとして電子を有する半導体領域を含む。ドレイン層１４は、ｐ型層１２上に設けられており、キャリアとして電子を有する半導体領域を含む。具体的には、ソース層１３およびドレイン層１４は、ｎ型を有するようにドープされた半導体領域を有し、このドーピングによってキャリアとしての電子が生じている。ソース層１３およびドレイン層１４は、例えばＧａＮからなる。ソース層１３およびドレイン層１４の各々の厚みは、例えば２０ｎｍ以上２μｍ以下である。ドレイン層１４は、ｐ型層１２上においてソース層１３から間隔を空けて第１の方向（図２における横方向）において対向している。
　ソース電極１７およびドレイン電極１８のそれぞれはソース層１３およびドレイン層１４上に設けられている。ソース電極１７およびドレイン電極１８の各々は、金属からなることが好ましく、例えばチタンおよびアルミニウムの少なくともいずれかを含有する。ソース電極１７とソース層１３との間、およびドレイン電極１８とドレイン層１４との間は、オーミックコンタクトであることが好ましい。
　ゲート電極１９は、ソース電極１７およびドレイン電極１８から離されており、第１の方向（図２における横方向）においてソース電極１７とドレイン電極１８との間に設けられている。
　チャネル構造ＳＲは、ｐ型層１２上においてソース層１３とドレイン層１４との間に設けられている。チャネル構造ＳＲには、第２の方向（図１における縦方向）において交互に、チャネル領域ＣＮおよびゲート領域ＧＴが配置されている。チャネル構造ＳＲは、チャネル層１５と、ゲート層１６とを含む。
　チャネル層１５は窒化物系半導体からなる。チャネル層１５は、チャネル領域ＣＮの少なくとも一部を構成しており、本実施の形態においてはチャネル領域ＣＮの全体を構成している。よって本実施の形態においては、チャネル領域ＣＮにおいてチャネル層１５の一方端面および他方端面のそれぞれがソース層１３およびドレイン層１４に接している。チャネル層１５は、ゲート領域ＧＴの一部も構成してよい。チャネル層１５はｎ型またはアンドープの単層によって構成されている。チャネル層１５がｎ型を有する場合、その不純物濃度は、ゲート層１６の不純物濃度と等しいかまたはより低いことが好ましい。ｎ型を付与するためのドーパントは、例えばＳｉである。チャネル層１５の厚みは、例えば２０ｎｍ以上２μｍ以下である。
　ゲート層１６は、ゲート領域ＧＴの少なくとも一部を構成している。本実施の形態においては、ゲート層１６は、ゲート領域ＧＴの一部を構成しており、具体的には、ゲート領域ＧＴにおいてソース層１３およびドレイン層１４の各々から離れて配置されている。またゲート領域ＧＴの他部がチャネル層１５によって構成されており、このチャネル層１５によってゲート層１６（図４）がソース層１３およびドレイン層１４から隔てられている。なお変形例として、ゲート領域ＧＴにおいてゲート層１６の一方端面がソース層１３に接していてよく、それに代わってまたはそれと同時に、ゲート層１６の他方端面がドレイン層１４に接していてよい。ゲート層１６はゲート電極１９とｐ型層１２とを電気的に接続している。この電気的接続が得られるように、ゲート電極１９はゲート領域ＧＴにおいてゲート層１６上に形成されており、かつゲート層１６はｐ型層１２上に形成されている。ゲート層１６は、ｐ型を有しており、窒化物系半導体からなり、例えばＧａＮからなる。ゲート層１６の厚みは、例えば２０ｎｍ以上２μｍ以下である。ゲート電極１９は、金属、または、ｐ型もしくはｎ型の半導体からなる。金属としては、例えば、ＮｉまたはＰｔが適用可能である。ｐ型の半導体としては、例えば、ボロンがドープされたポリシリコンが適用可能である。ｎ型の半導体としては、例えば、リンがドープされたポリシリコンが適用可能である。
　基板１０は、ｐ型層１２を支持している。ソース層１３およびドレイン層１４の各々と、基板１０と、の間にｐ型層１２が配置されている。ｐ型層１２は、基板１０の方を向く下面と、ソース層１３およびおドレイン層１４の方を向く上面とを有している。基板１０の材料は、例えば、炭化ケイ素、シリコン、窒化ガリウム、またはサファイアである。
　核生成層１１はｐ型層１２と基板１０との間に設けられている。具体的には、基板１０上に核生成層１１がエピタキシャルに成長されており、核生成層１１上にｐ型層１２がエピタキシャルに成長されている。核生成層１１は、基板１０およびｐ型層１２の組成とは異なる組成を有しており、例えば窒化アルミニウムからなる。
　トランジスタ１００が動作させられる際は、ソース電極１７が接地されつつゲート電極１９に電圧が印加されることによって、ゲート層１６の電位が制御される。これによりチャネルのオンおよびオフのスイッチングが行われる。トランジスタ１００がマイクロ波帯で良好に動作するためには、ゲート領域ＧＴにおけるゲート層１６の、第１の方向（図２における横方向）における寸法は、例えば０．５μｍ以下である。
　さらに図５～図１１を参照して、次にトランジスタ１００の製造方法の一例について、以下に説明する。
　図５は、第１工程を概略的に示す断面斜視図である。基板１０の上方に、例えば有機金属気相成長法（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）を用いて、核生成層１１、ｐ型層１２およびチャネル層１５が、この順に、エピタキシャルに成長される。
　図６は、第２工程を概略的に示す断面斜視図である。チャネル層１５上にマスク層４０が形成される。例えば、気相成膜法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）によりＳｉＯ２が成膜される。次に、光学露光などを用いてマスク層４０がパターニングされる。次に、マスク層４０を用いてチャネル層１５がエッチングされる。エッチングは、例えば、塩素ガスなどを用いた誘導結合プラズマ反応性イオンエッチング（Ｉｎｄｕｃｔｉｖｅ　Ｃｏｕｐｌｉｎｇ　Ｐｌａｓｍａ　Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：ＩＣＰ－ＲＩＥ）により行われる。
　図７は、第３工程を概略的に示す断面斜視図である。例えばＭＯＣＶＤ法を用いて、ソース層１３およびドレイン層１４がエピタキシャル成長される。
　図８および図９のそれぞれは、第３工程を概略的に示す断面斜視図および上面図である。ソース層１３、ドレイン層１４およびチャネル層１５がなす上面上にマスク層４１が形成される。例えば、ＣＶＤ法によりＳｉＯ２が成膜される。次に、光学露光などを用いて、マスク層４１がパターニングされる。次に、マスク層４１を用いてチャネル層１５がエッチングされる。
　図１０および図１１のそれぞれは、第４工程を概略的に示す上面図および断面斜視図である。例えばＭＯＣＶＤ法を用いて、ゲート層１６がエピタキシャル成長される。
　再び図１を参照して、例えばＭＯＣＶＤ法を用いて、ソース電極１７、ドレイン電極１８、およびゲート電極が形成される。これによりトランジスタ１００が得られる。
　なお変形例として、チャネル層１５（図５参照）などの半導体層中へのイオン注入によって、ｎ型を有するソース層１３およびドレイン層１４が形成されてもよい。イオン注入によって添加されるドーパントは、例えばＳｉが注入される。イオン注入後には、ドーパントを活性化するための熱処理が行われる。
　本実施の形態によれば、第２の方向（図２における縦方向）においてチャネル領域ＣＮおよびゲート領域ＧＴが交互に配置されているので、チャネル領域ＣＮにおけるチャネル層１５へ、第２の方向における一方側および他方側の両方から、ゲート電位に応じた電界を印加することができる。さらに、ゲート層１６（図４）を介してゲート電極１９（図４）に電気的に接続されたｐ型層１２（図３および図４）上にチャネル層１５（図３）が配置されているので、ゲート電位に応じた電界を、チャネル領域ＣＮ（図２）におけるチャネル層１５へ、厚み方向からも印加することができる。以上から、チャネル領域ＣＮにおけるチャネル層１５へ、ゲート電位に応じた電界が三方から印加される。言い換えれば、ゲート電位の印加によってチャネルのオンおよびオフをスイッチングするチャネル制御が、三方からの電界印加によって行われる。よって、ゲート制御性（ゲート電位の印加によるチャネルの制御性）が高められるので、ドレインからの電気力線の侵入が抑制される。よって短チャンネル効果を抑制することができる。
　また、第２の方向（図２における縦方向）においてチャネル領域ＣＮとゲート領域ＧＴとが上記のように交互に配列されているので、チャネル領域ＣＮの各々の幅（図２における縦方向の寸法）、すなわち各チャネル幅、は、ソース層１３の幅（図２における縦方向の寸法）よりも小さい。これにより、伝導に寄与するキャリアの枯渇を抑制することができる。
　チャネル層１５（図３）が単層で構成されることによって、チャネル層１５が複層で構成される場合に比して、トランジスタ１００の製造方法を簡素化することができる。また、チャネル領域ＣＮにおいて単層の全体をチャネルとして利用することができる。
　チャネル層１５は、ゲート層１６の不純物濃度（ドーピング濃度）と等しいか、または、より低い不純物濃度（ドーピング濃度）を有することが好ましい。言い換えれば、ゲート層１６の不純物濃度はチャネル層１５の不純物濃度以上であることが好ましい。これによりゲート制御性をより高めることができる。
　ｐ型層１２と基板１０との間に核生成層１１が設けられている場合、基板１０とｐ型層１２との間の格子不整合を緩和することができる。
　＜実施の形態１の変形例＞
　図１２および図１３のそれぞれは、本実施の形態１の変形例におけるトランジスタ１００Ｖ（半導体装置）の構成を概略的に示す断面斜視図および上面図である。図１４および図１５のそれぞれは、図１３の線ＸＩＶ－ＸＩＶおよび線ＸＶ－ＸＶに沿う断面図である。
　トランジスタ１００Ｖは、トランジスタ１００（図１～図４）が有するソース層１３およびドレイン層１４のそれぞれに代わって、ソース層１３Ｖおよびドレイン層１４Ｖを有している。ソース層１３Ｖおよびドレイン層１４Ｖは窒化物系半導体からなる。ソース層１３Ｖは、第１ソース膜２０と、第１ソース膜２０上に設けられ第１ソース膜２０よりも禁制帯幅が広い第２ソース膜２１とを有している。ドレイン層１４Ｖは、第１ドレイン膜２２と、第１ドレイン膜２２上に設けられ第１ドレイン膜２２よりも禁制帯幅が広い第２ドレイン膜２３とを有している。例えば、第１ソース膜２０および第１ドレイン膜２２はＧａＮであり、第２ソース膜２１および第２ドレイン膜２３はＡｌＧａＮである。第１ソース膜２０および第１ドレイン膜２２はアンドープであってよい。第２ソース膜２１および第２ドレイン膜２３は、アンドープであってよく、あるいは、ｎ型を有するようにドープされていてよい。
　本変形例によれば、ソース層１３Ｖにおいて第１ソース膜２０と第２ソース膜２１との間に、分極に起因した二次元電子ガス（Ｔｗｏ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ：２ＤＥＧ）が形成される。同様にドレイン層１４Ｖに２ＤＥＧが形成される。これら２ＤＥＧによってソース層１３Ｖおよびドレイン層１４Ｖに、キャリアとして電子を有する半導体領域が設けられる。この結果、ゲート電極１９と、ソース電極１７およびドレイン電極１８の各々と、の間の移動度を高くすることができる。
　また、電気伝導を２ＤＥＧの閉じ込め範囲に集中させることによって、寄生容量が低減される。これにより、マイクロ波帯でのトランジスタ１００Ｖの動作特性を、より良好なものとすることができる。
　＜実施の形態２＞
　図１６および図１７のそれぞれは、本実施の形態２におけるトランジスタ２００（半導体装置）の構成を概略的に示す断面斜視図および上面図である。図１８は、図１７の線ＸＶＩＩＩ－ＸＶＩＩＩに沿う断面図である。
　トランジスタ２００は、トランジスタ１００（図１～図４）が有するチャネル層１５に代わって、チャネル層１５Ｖを有している。チャネル層１５Ｖは窒化物系半導体からなる。チャネル層１５Ｖは、第１チャネル膜２４と、第１チャネル膜２４上に設けられ第１チャネル膜２４よりも禁制帯幅が広い第２チャネル膜２５と、によって構成されるヘテロ接合層である。例えば、第１チャネル膜２４はＧａＮであり、第２チャネル膜２５はＡｌＧａＮである。
　第２チャネル膜２５はｎ型を有していてもよい。ｎ型を付与するためのドーパントは、例えばＳｉである。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、チャネル層１５Ｖにおいて第１チャネル膜２４と第２チャネル膜２５との間に、分極に起因した２ＤＥＧが形成される。この結果、チャネル層１５（実施の形態１）に比して、チャネル移動度を高めることができる。これにより、マイクロ波帯でのトランジスタ２００の動作特性を、より良好なものとすることができる。
　第２チャネル膜２５がｎ型を有する場合、２ＤＥＧの濃度を高くすることができる。これにより、トランジスタ２００の電流駆動能力が高まることが期待される。
　＜実施の形態３＞
　図１９および図２０のそれぞれは、本実施の形態３におけるトランジスタ３００（半導体装置）の構成を概略的に示す断面斜視図および上面図である。図２１は、図２０の線ＸＸＩ－ＸＸＩに沿う断面図である。
　トランジスタ２００は、トランジスタ１００（図１～図４）が有するゲート層１６に代わって、ゲート層２６を有している。ゲート層２６はｐ型を有している。ゲート層２６は多結晶構造を有している。ゲート層２６は、金属化合物から作られていてよく、特に金属酸化物から作られていてよい。ゲート層２６の材料としては、例えば、ニッケル酸化物、酸化銅、またはモリブデン酸化物が好ましい。またゲート層２６の材料として、ボロンがドープされたｐ型ポリシリコン、アルミニウムがドープされたｐ型ポリ炭化ケイ素、または、マグネシウムがドープされたｐ型ポリ窒化ガリウムが適用されてもよい。ゲート層２６は、例えば、スパッタ法またはＣＶＤ法等によって成膜される。
　なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、ゲート層２６が多結晶構造を有している。これにより、単結晶を成長させるための高度な成膜技術を要しない。よってトランジスタ３００の製造方法を簡素化することができる。
　＜実施の形態４＞
　図２２は、本実施の形態４におけるトランジスタ４００（半導体装置）の構成を概略的に示す断面斜視図である。図２３は、図２２の上面図である。図２４は、図２３の線ＸＸＩＶ－ＸＸＩＶに沿う断面図である。
　トランジスタ４００は、トランジスタ１００（図１～図４）が有するチャネル層１５に代わって、チャネル層１５Ｗを有している。チャネル層１５Ｗは窒化物系半導体からなる。チャネル層１５Ｗは、第１チャネル膜２７ａ～２７ｄ（以下、総称して第１チャネル膜２７ともいう）と、第２チャネル膜２８ａ～２８ｄ（以下、総称して第２チャネル膜２８ともいう）とを有している。第１チャネル膜２７および第２チャネル膜２８は、ｐ型層１２上に交互に積層されている。
　チャネル層１５Ｗは複数のヘテロ接合層１５ａ～１５ｄを含む。複数のヘテロ接合層１５ａ～１５ｄは、上記複数の第１チャネル膜２７および複数の第２チャネル膜２８によって構成されており、互いに積層されている。ヘテロ接合層１５ａ～１５ｄはこの順にｐ型層１２上に積層されている。
　複数のヘテロ接合層１５ａ～１５ｄの各々は、ひとつの第１チャネル膜２７と、当該第１チャネル膜２７上に設けられ当該第１チャネル膜２７よりも禁制帯幅が広いひとつの第２チャネル膜２８とによって構成されている。例えば、第１チャネル膜２７はＧａＮからなり、第２チャネル膜２８はＡｌＧａＮからなる。第２チャネル膜２８はｎ型を有していてもよい。ｎ型を付与するためのドーパントは、例えばＳｉである。
　具体的には、ヘテロ接合層１５ａは、第１チャネル膜２７ａと、第１チャネル膜２７ａ上に設けられ第１チャネル膜２７ａよりも禁制帯幅が広い第２チャネル膜２８ａとによって構成されている。同様に、ヘテロ接合層１５ｂは、第１チャネル膜２７ｂと、第１チャネル膜２７ｂ上に設けられ第１チャネル膜２７ｂよりも禁制帯幅が広い第２チャネル膜２８ｂとによって構成されている。同様に、ヘテロ接合層１５ｃは、第１チャネル膜２７ｃと、第１チャネル膜２７ｃ上に設けられ第１チャネル膜２７ｃよりも禁制帯幅が広い第２チャネル膜２８ｃとによって構成されている。同様に、ヘテロ接合層１５ｄは、第１チャネル膜２７ｄと、第１チャネル膜２７ｄ上に設けられ第１チャネル膜２７ｄよりも禁制帯幅が広い第２チャネル膜２８ｄとによって構成されている。
　ヘテロ接合層１５ａ～１５ｄは、複数のヘテロ接合層であるので、第１および第２のヘテロ接合層を含む。ここで、第１のヘテロ接合層は、第２のヘテロ接合層とｐ型層１２との間に配置されているものと定義する。
　厚み方向における第２のヘテロ接合層の平均的Ａｌ組成は、厚み方向における第１のヘテロ接合層の平均的Ａｌ組成よりも、低いか、または高いことが好ましい。これにより、第１のヘテロ接合層と第２のヘテロ接合層との間で、２ＤＥＧ濃度に傾斜が設けられる。
　なおヘテロ接合層１５ａ～１５ｄはこの順に、厚み方向における平均的Ａｌ組成が低下または増加するような組成を有していてもよい。これにより、チャネル層１５Ｗ全体において、２ＤＥＧ濃度に傾斜が設けられる。例えば、チャネル層１５Ｗはｐ型層１２上において順に、ＧａＮ／Ａｌ０．４Ｇａ０．６Ｎ／ＧａＮ／Ａｌ０．３５Ｇａ０．６５Ｎ／ＧａＮ／Ａｌ０．３Ｇａ０．７Ｎ／ＧａＮ／Ａｌ０．２５Ｇａ０．７５Ｎの積層構造を有している。上記の各層の組成は、各層の厚み方向における平均的な値である。当該積層構造においては、厚み方向における平均的Ａｌ組成が、ｐ型層１２から遠ざかるにつれて、０．４から０．２５へと徐々に低下している。
　厚み方向における第２のヘテロ接合層の平均的ドーピング濃度は、厚み方向における第１のヘテロ接合層の平均的ドーピング濃度よりも、低いか、または、高いことが好ましい。これにより、第１のヘテロ接合層と第２のヘテロ接合層との間で、２ＤＥＧ濃度に傾斜が設けられる。
　なおヘテロ接合層１５ａ～１５ｄはこの順に、厚み方向におけるドーピング濃度が低下または増加するようなドーピング濃度を有していてもよい。これにより、チャネル層１５Ｗ全体において、２ＤＥＧ濃度に傾斜が設けられる。
　なお、上記以外の構成については、上述した実施の形態１～３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、チャネル層１５Ｗに、単数ではなく複数の２ＤＥＧ層が形成される。これにより、単数の２ＤＥＧ層しか形成されない場合に比して、チャネル移動度をより高めることができる。これにより、マイクロ波帯でのトランジスタ４００の動作特性を、より良好なものとすることができる。また、電流駆動能力を高くすることができる。
　ｐ型層１２から表面側（図２４における上側）に向かって低下する傾斜を２ＤＥＧ濃度が有する場合、相対的に高濃度の２ＤＥＧがｐ型層１２の近傍に配置される。よって、高濃度の２ＤＥＧによるチャネルを、ｐ型層１２からの電界によって、より十分に制御することができる。よってトランジスタ４００におけるゲート制御性を損なうことなく高い駆動能力を実現することができる。
　ｐ型層１２から表面側（図２４における上側）に向かって増加する傾斜を２ＤＥＧ濃度が有する場合、相対的に低濃度の２ＤＥＧがｐ型層１２の近傍に配置される。よって、ｐ型層１２からの電気力線が、表面側（図２４における上側）に向かって、より十分に届きやすい。よって、トランジスタ４００におけるゲート制御性を損なうことなく高い駆動能力を実現することができる。
　＜実施の形態５＞
　図２５および図２６のそれぞれは、本実施の形態５におけるトランジスタ５００（半導体装置）の構成を概略的に示す断面斜視図および上面図である。図２７および図２８のそれぞれは、図２６の線ＸＸＶＩＩ－ＸＸＶＩＩおよび線ＸＸＶＩＩＩ－ＸＸＶＩＩＩに沿う断面図である。
　トランジスタ５００は、トランジスタ１００（図１～図４）の構成に加えてさらに、窒化物系半導体からなるｐ型層２９（第２のｐ型層）を有している。ｐ型層２９は、例えば、ＧａＮまたはＡｌＧａＮであり、ｐ型層２９にｐ型を付与するためのドーパントは、例えばＭｇである。ｐ型層２９はチャネル領域ＣＮおよびゲート領域ＧＴ上に設けられている。よってチャネル領域ＣＮのチャネル層１５はｐ型層２９に覆われている。ゲート領域ＧＴ上方においてｐ型層２９上にゲート電極１９が配置されており、これによりｐ型層２９はゲート電極１９と電気的に接続されている。
　なお、上記以外の構成については、上述した実施の形態１～４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、チャネル領域ＣＮ上に、ゲート電極１９と電気的に接続されたｐ型層２９が設けられる。これにより、チャネル領域ＣＮにおけるチャネル層１５へ、ゲート電位に応じた電界が四方から印加される。言い換えれば、ゲート電位の印加によってチャネルのオンおよびオフをスイッチングするチャネル制御が、四方からの電界印加によって行われる。よって、ゲート制御性がより高められるので、ドレインからの電気力線の侵入がより抑制される。よって短チャンネル効果をより抑制することができる。
　＜実施の形態６＞
　図２９および図３０のそれぞれは、本実施の形態６におけるトランジスタ６００（半導体装置）の構成を概略的に示す断面斜視図および上面図である。図３１および図３２のそれぞれは、図３０の線ＸＸＸＩ－ＸＸＸＩおよび線ＸＸＸＩＩ－ＸＸＸＩＩに沿う断面図である。
　トランジスタ６００は、トランジスタ１００（図１～図４）の構成に加えてさらに、層間膜３０を有している。層間膜３０は、ソース層１３およびドレイン層１４の各々と、ｐ型層１２と、の間に設けられている。層間膜３０は、ｐ型層１２よりも禁制帯幅が広い窒化物系半導体からなり、例えばＡｌＧａＮからなる。層間膜３０の厚みは、例えば１５ｎｍ以上１００ｎｍ以下である。
　なお、上記以外の構成については、上述した実施の形態１～５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、ゲート電極１９に負電圧が印加された際、ソースとゲートとの間およびゲートとドレインとの間でのｐｎ接合の逆バイアス電流を遮断する効果が期待される。言い換えれば、ｐｎ接合の逆方向リーク電流を抑制する効果が期待される。
　なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。本開示は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、それに限定するものではない。例示されていない無数の変形例が、本開示から想定され得るものと解される。
　ＣＮ　チャネル領域、ＧＴ　ゲート領域、ＳＲ　チャネル構造、１０　基板、１１　核生成層、１２　ｐ型層（第１のｐ型層）、１３，１３Ｖ　ソース層、１４，１４Ｖ　ドレイン層、１５，１５Ｖ，１５Ｗ　チャネル層、１５ａ～１５ｄ　ヘテロ接合層、１６　ゲート層、１７　ソース電極、１８　ドレイン電極、１９　ゲート電極、２０　第１ソース膜、２１　第２ソース膜、２２　第１ドレイン膜、２３　第２ドレイン膜、２４　第１チャネル膜、２５　第２チャネル膜、２６　ゲート層、２７，２７ａ～２７ｄ　第１チャネル膜、２８，２８ａ～２８ｄ　第２チャネル膜、２９　ｐ型層（第２のｐ型層）、３０　層間膜、４０，４１　マスク層、１００，１００Ｖ，２００，３００，４００，５００，６００　トランジスタ（半導体装置）。

Claims (19)

  1. 　厚み方向に垂直な面内方向において互いに直交する第１の方向および第２の方向を有し、マイクロ波帯において動作可能な半導体装置であって、
    　窒化物系半導体からなる第１のｐ型層と、
    　前記第１のｐ型層上に設けられ、キャリアとして電子を有する半導体領域を含むソース層と、
    　前記ソース層上に設けられたソース電極と、
    　前記第１のｐ型層上において前記ソース層から間隔を空けて前記第１の方向において対向して設けられ、キャリアとして電子を有する半導体領域を含むドレイン層と、
    　前記ドレイン層上に設けられたドレイン電極と、
    　前記ソース電極および前記ドレイン電極から離されて、前記第１の方向において前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
    　前記第１のｐ型層上において前記ソース層と前記ドレイン層との間に設けられ、前記第２の方向において交互にチャネル領域およびゲート領域が配置されたチャネル構造と、
    を備え、前記チャネル構造は、
    　　前記チャネル領域の少なくとも一部を構成し、窒化物系半導体からなるチャネル層と、
    　　前記ゲート領域の少なくとも一部を構成し、前記ゲート電極と前記第１のｐ型層とを電気的に接続するゲート層と、
    を含む、半導体装置。
  2. 　前記ゲート層がｐ型の窒化物系半導体からなることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記ゲート層が多結晶構造を有していることを特徴とする、請求項１または２に記載の半導体装置。
  4. 　前記チャネル層がｎ型またはアンドープの単層によって構成されていることを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
  5. 　前記チャネル層が、第１チャネル膜と前記第１チャネル膜上に設けられ前記第１チャネル膜よりも禁制帯幅が広い第２チャネル膜とによって構成されるヘテロ接合層であることを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
  6. 　前記チャネル層は、互いに積層された複数のヘテロ接合層を含み、前記複数のヘテロ接合層の各々が、第１チャネル膜と前記第１チャネル膜上に設けられ前記第１チャネル膜よりも禁制帯幅が広い第２チャネル膜とによって構成されていることを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
  7. 　前記ソース層が、第１ソース膜と、前記第１ソース膜上に設けられ前記第１ソース膜よりも禁制帯幅が広い第２ソース膜とを有していることを特徴とする、請求項１から６のいずれか１項に記載の半導体装置。
  8. 　前記ドレイン層が、第１ドレイン膜と、前記第１ドレイン膜上に設けられ前記第１ドレイン膜よりも禁制帯幅が広い第２ドレイン膜とを有していることを特徴とする、請求項１から７のいずれか１項に記載の半導体装置。
  9. 　前記チャネル領域上に、前記ゲート電極と電気的に接続され窒化物系半導体からなる第２のｐ型層をさらに備える、請求項１から８のいずれか１項に記載の半導体装置。
  10. 　前記ソース層と前記第１のｐ型層との間に、前記第１のｐ型層よりも禁制帯幅が広い窒化物系半導体からなる層間膜をさらに備える、請求項１から９のいずれか１項に記載の半導体装置。
  11. 　前記ドレイン層と前記第１のｐ型層との間に、前記第１のｐ型層よりも禁制帯幅が広い窒化物系半導体からなる層間膜をさらに備える、請求項１から１０のいずれか１項に記載の半導体装置。
  12. 　前記チャネル層が、前記ゲート層の不純物濃度と等しいかまたはより低い不純物濃度を有することを特徴とする、請求項１から４のいずれか１項に記載の半導体装置。
  13. 　前記チャネル層は、互いに積層された複数のヘテロ接合層を含み、前記複数のヘテロ接合層の各々は、第１チャネル膜と前記第１チャネル膜上に設けられ前記第１チャネル膜よりも禁制帯幅が広い第２チャネル膜とによって構成されており、
    　前記複数のヘテロ接合層は第１のヘテロ接合層および第２のヘテロ接合層を含み、前記第１のヘテロ接合層は前記第２のヘテロ接合層と前記第１のｐ型層との間に配置されており、前記厚み方向における前記第２のヘテロ接合層の平均的Ａｌ組成が、前記厚み方向における前記第１のヘテロ接合層の平均的Ａｌ組成よりも低いことを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
  14. 　前記チャネル層は、互いに積層された複数のヘテロ接合層を含み、前記複数のヘテロ接合層の各々は、第１チャネル膜と前記第１チャネル膜上に設けられ前記第１チャネル膜よりも禁制帯幅が広い第２チャネル膜とによって構成されており、
    　前記複数のヘテロ接合層は第１のヘテロ接合層および第２のヘテロ接合層を含み、前記第１のヘテロ接合層は前記第２のヘテロ接合層と前記第１のｐ型層との間に配置されており、前記厚み方向における前記第２のヘテロ接合層の平均的Ａｌ組成が、前記厚み方向における前記第１のヘテロ接合層の平均的Ａｌ組成よりも高いことを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
  15. 　前記チャネル層は、第１チャネル膜と前記第１チャネル膜上に設けられ前記第１チャネル膜よりも禁制帯幅が広い第２チャネル膜とによって構成されるヘテロ接合層を含み、前記第２チャネル膜がｎ型を有していることを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
  16. 　前記チャネル層は、互いに積層された複数のヘテロ接合層を含み、前記複数のヘテロ接合層の各々は、第１チャネル膜と前記第１チャネル膜上に設けられ前記第１チャネル膜よりも禁制帯幅が広い第２チャネル膜とによって構成されており、
    　前記複数のヘテロ接合層は第１のヘテロ接合層および第２のヘテロ接合層を含み、前記第１のヘテロ接合層は前記第２のヘテロ接合層と前記第１のヘテロ接合層との間に配置されており、前記厚み方向における前記第２のヘテロ接合層の平均的ドーピング濃度が、前記厚み方向における前記第１のヘテロ接合層の平均的ドーピング濃度よりも低いことを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
  17. 　前記チャネル層は、互いに積層された複数のヘテロ接合層を含み、前記複数のヘテロ接合層の各々は、第１チャネル膜と前記第１チャネル膜上に設けられ前記第１チャネル膜よりも禁制帯幅が広い第２チャネル膜とによって構成されており、
    　前記複数のヘテロ接合層は第１のヘテロ接合層および第２のヘテロ接合層を含み、前記第１のヘテロ接合層は前記第２のヘテロ接合層と前記第１のヘテロ接合層との間に配置されており、前記厚み方向における前記第２のヘテロ接合層の平均的ドーピング濃度が、前記厚み方向における前記第１のヘテロ接合層の平均的ドーピング濃度よりも高いことを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
  18. 　前記第１のｐ型層を支持する基板をさらに備え、前記ソース層および前記ドレイン層の各々と前記基板との間に前記第１のｐ型層が配置されている、請求項１から１７のいずれか１項に記載の半導体装置。
  19. 　前記第１のｐ型層と前記基板との間に核生成層をさらに備える、請求項１８に記載の半導体装置。
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