JP2581452B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JP2581452B2 JP2581452B2 JP6123421A JP12342194A JP2581452B2 JP 2581452 B2 JP2581452 B2 JP 2581452B2 JP 6123421 A JP6123421 A JP 6123421A JP 12342194 A JP12342194 A JP 12342194A JP 2581452 B2 JP2581452 B2 JP 2581452B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- contact
- recess opening
- added
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 title claims description 67
- 239000004065 semiconductor Substances 0.000 claims description 149
- 239000012535 impurity Substances 0.000 claims description 96
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 67
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 45
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 14
- 230000000149 penetrating effect Effects 0.000 claims description 13
- 238000005530 etching Methods 0.000 description 37
- 125000006850 spacer group Chemical group 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 13
- 239000000758 substrate Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 9
- 238000009826 distribution Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 6
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- -1 for example Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 240000002329 Inga feuillei Species 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009827 uniform distribution Methods 0.000 description 2
- 101100240461 Dictyostelium discoideum ngap gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ、
特にＧａＡｓ基板上に作製され、且つ工業的実施に際し
て高性能で且つ均一性や再現性に優れた構造を有する電
界効果トランジスタに関する。
特にＧａＡｓ基板上に作製され、且つ工業的実施に際し
て高性能で且つ均一性や再現性に優れた構造を有する電
界効果トランジスタに関する。
【０００２】
【従来の技術】選択ドープヘテロ接合界面に生じる電子
ガスの優れた輸送特性を利用したヘテロ接合電界効果ト
ランジスタが、マイクロ波ミリ波帯で使用される各種通
信機器の基本素子、および超高速ディジタル集積回路の
基本素子として近年大きな注目を集めている。
ガスの優れた輸送特性を利用したヘテロ接合電界効果ト
ランジスタが、マイクロ波ミリ波帯で使用される各種通
信機器の基本素子、および超高速ディジタル集積回路の
基本素子として近年大きな注目を集めている。
【０００３】ヘテロ接合電界効果トランジスタにおいて
は、２段リセス構造を採用することで高耐圧動作と大電
流動作を同時に改善できることが、例えば、Ｈｕａｎｇ
等によって１９９１ ＩＥＥＥ ＭＴＴ−Ｓ Ｄｉｇｅ
ｓｔ（アイイーイーイー、１９９１年国際マイクロ波シ
ンポジウム予稿集）の第７１３頁から第７１６頁に記載
されている。このようなヘテロ接合電界効果トランジス
タの要部断面構造図の一例を図５に示す。図において、
１は半絶縁性ＧａＡｓ基板、２は例えばＧａＡｓまたは
ＡｌＧａＡｓもしくはこれらのヘテロ接合によって構成
され、しかもｎ型不純物またはｐ型不純物のいずれも意
図的に添加されていないかまたは十分に低い濃度で添加
したバッファ用半導体層、３は厚さ方向の全域または局
所的にｎ型不純物が添加されたＡｌＧａＡｓ電子供給層
（下層）、４は例えばＧａＡｓまたはＩｎＧａＡｓによ
って構成され、しかもｎ型不純物またはｐ型不純物のい
ずれも意図的に添加されていないかまたは十分に低い濃
度で添加したチャネル層、５は厚さ方向の全域または局
所的にｎ型不純物が添加されたＡｌＧａＡｓ電子供給層
（上層）、６はｎ型不純物を添加したＧａＡｓコンタク
ト下層、７はｎ型不純物を高濃度に添加したＧａＡｓコ
ンタクト上層、８はソース電極、９はゲート電極、１０
はドレイン電極である。
は、２段リセス構造を採用することで高耐圧動作と大電
流動作を同時に改善できることが、例えば、Ｈｕａｎｇ
等によって１９９１ ＩＥＥＥ ＭＴＴ−Ｓ Ｄｉｇｅ
ｓｔ（アイイーイーイー、１９９１年国際マイクロ波シ
ンポジウム予稿集）の第７１３頁から第７１６頁に記載
されている。このようなヘテロ接合電界効果トランジス
タの要部断面構造図の一例を図５に示す。図において、
１は半絶縁性ＧａＡｓ基板、２は例えばＧａＡｓまたは
ＡｌＧａＡｓもしくはこれらのヘテロ接合によって構成
され、しかもｎ型不純物またはｐ型不純物のいずれも意
図的に添加されていないかまたは十分に低い濃度で添加
したバッファ用半導体層、３は厚さ方向の全域または局
所的にｎ型不純物が添加されたＡｌＧａＡｓ電子供給層
（下層）、４は例えばＧａＡｓまたはＩｎＧａＡｓによ
って構成され、しかもｎ型不純物またはｐ型不純物のい
ずれも意図的に添加されていないかまたは十分に低い濃
度で添加したチャネル層、５は厚さ方向の全域または局
所的にｎ型不純物が添加されたＡｌＧａＡｓ電子供給層
（上層）、６はｎ型不純物を添加したＧａＡｓコンタク
ト下層、７はｎ型不純物を高濃度に添加したＧａＡｓコ
ンタクト上層、８はソース電極、９はゲート電極、１０
はドレイン電極である。
【０００４】この従来構造をもつヘテロ接合電界効果ト
ランジスタの特性は、ＧａＡｓコンタクト上層７をエッ
チング除去することにより形成されたワイドリセス開口
の幅（ｗ１）とそのリセス深さ（ｄ１）、およびＧａＡ
ｓコンタクト下層６をエッチング除去することにより形
成されたナローリセス開口の幅（ｗ２）とそのリセス深
さ（ｄ２）、さらにＧａＡｓコンタクト上層７とＧａＡ
ｓコンタクト下層６の各ドナー濃度（ｎ１，ｎ２）によ
って決定される。
ランジスタの特性は、ＧａＡｓコンタクト上層７をエッ
チング除去することにより形成されたワイドリセス開口
の幅（ｗ１）とそのリセス深さ（ｄ１）、およびＧａＡ
ｓコンタクト下層６をエッチング除去することにより形
成されたナローリセス開口の幅（ｗ２）とそのリセス深
さ（ｄ２）、さらにＧａＡｓコンタクト上層７とＧａＡ
ｓコンタクト下層６の各ドナー濃度（ｎ１，ｎ２）によ
って決定される。
【０００５】また、砒素（Ａｓ）元素を含む化合物半導
体層と燐（Ｐ）元素を含む化合物半導体層から構成され
るヘテロ接合の選択エッチング性を利用することによ
り、ドレイン飽和電流のバラツキが少ないショットキバ
リア型電界効果トランジスタ（ＭＥＳＦＥＴ）が実現で
きることが特開平４−１９９６４１号公報において記載
されている。
体層と燐（Ｐ）元素を含む化合物半導体層から構成され
るヘテロ接合の選択エッチング性を利用することによ
り、ドレイン飽和電流のバラツキが少ないショットキバ
リア型電界効果トランジスタ（ＭＥＳＦＥＴ）が実現で
きることが特開平４−１９９６４１号公報において記載
されている。
【０００６】また、Ｎ型ＡｌＧａＡｓ層とＧａＡｓ層
（またはＩｎＧａＡｓ層）のヘテロ接合を用いる従来の
電界効果トランジスタにおいては、深い準位を含むＮ型
ＡｌＧａＡｓのドーピング濃度が十分に大きくできない
ことによる低い２次元電子濃度や、深い準位の電子占有
確率の温度特性に伴うしきい値電圧の大きな温度依存性
が問題であった。これらの問題は、Ｎ型ＩｎＧａＰ層と
ＧａＡｓ層のヘテロ接合、またはＮ型ＩｎＧａＰ層とＩ
ｎＧａＡｓ層のヘテロ接合を用いる電界効果トランジス
タによって解決できることが特開昭６０−８６８７２号
公報および特開昭６３−２２８７６３号公報において記
載されている。
（またはＩｎＧａＡｓ層）のヘテロ接合を用いる従来の
電界効果トランジスタにおいては、深い準位を含むＮ型
ＡｌＧａＡｓのドーピング濃度が十分に大きくできない
ことによる低い２次元電子濃度や、深い準位の電子占有
確率の温度特性に伴うしきい値電圧の大きな温度依存性
が問題であった。これらの問題は、Ｎ型ＩｎＧａＰ層と
ＧａＡｓ層のヘテロ接合、またはＮ型ＩｎＧａＰ層とＩ
ｎＧａＡｓ層のヘテロ接合を用いる電界効果トランジス
タによって解決できることが特開昭６０−８６８７２号
公報および特開昭６３−２２８７６３号公報において記
載されている。
【０００７】
【発明が解決しようとする課題】図５に示した従来構造
の２段リセス構造ヘテロ接合電界効果トランジスタを作
製する工程においては、前述したワイドリセス開口幅
（ｗ１）とそのリセス深さ（ｄ１）、およびナローリセ
ス開口幅（ｗ２）とそのリセス深さ（ｄ２）を高精度に
調整加工する必要がある。各リセス開口幅（ｗ１，ｗ
２）の制御については、高精度のリソグラフィ技術を導
入することである程度の改善を図ることができる。しか
しながら、半導体材料としてＡｌＧａＡｓ／ＧａＡｓ系
が用いられた場合には、各リセス深さ（ｄ１，ｄ２）を
高精度に制御する作業が甚だ困難となる。これは、通常
用いられているＡｌ組成０．３以下のＡｌＧａＡｓとＧ
ａＡｓ（またはＩｎＧａＡｓ）の間では、溶液を用いた
エッチングの場合に両材料間で十分なエッチング速度差
が確保できないことから、リセス・エッチング深さを制
御するためにはエッチング時間を制御しなければならな
いことに起因する。しかしながら、エッチング液の劣
化、エッチング液の組成管理や温度管理の不備、またウ
ェハ表面でのエッチング液の濡れ状態の変化などの問題
がリセスエッチング深さの正確な制御の妨げとなって２
段リセス形状に不均一性が発生し、これがウェハ面内で
の個々のトランジスタの特性（相互コンダクタンスやゲ
ート耐圧など）のバラツキを大きくする原因となってい
た。したがって、ＡｌＧａＡｓ／ＧａＡｓ系材料で構成
される従来例のトランジスタ構造においては、大量生産
を目的とした安定な２段リセス構造を提供することが困
難であるという欠点があった。
の２段リセス構造ヘテロ接合電界効果トランジスタを作
製する工程においては、前述したワイドリセス開口幅
（ｗ１）とそのリセス深さ（ｄ１）、およびナローリセ
ス開口幅（ｗ２）とそのリセス深さ（ｄ２）を高精度に
調整加工する必要がある。各リセス開口幅（ｗ１，ｗ
２）の制御については、高精度のリソグラフィ技術を導
入することである程度の改善を図ることができる。しか
しながら、半導体材料としてＡｌＧａＡｓ／ＧａＡｓ系
が用いられた場合には、各リセス深さ（ｄ１，ｄ２）を
高精度に制御する作業が甚だ困難となる。これは、通常
用いられているＡｌ組成０．３以下のＡｌＧａＡｓとＧ
ａＡｓ（またはＩｎＧａＡｓ）の間では、溶液を用いた
エッチングの場合に両材料間で十分なエッチング速度差
が確保できないことから、リセス・エッチング深さを制
御するためにはエッチング時間を制御しなければならな
いことに起因する。しかしながら、エッチング液の劣
化、エッチング液の組成管理や温度管理の不備、またウ
ェハ表面でのエッチング液の濡れ状態の変化などの問題
がリセスエッチング深さの正確な制御の妨げとなって２
段リセス形状に不均一性が発生し、これがウェハ面内で
の個々のトランジスタの特性（相互コンダクタンスやゲ
ート耐圧など）のバラツキを大きくする原因となってい
た。したがって、ＡｌＧａＡｓ／ＧａＡｓ系材料で構成
される従来例のトランジスタ構造においては、大量生産
を目的とした安定な２段リセス構造を提供することが困
難であるという欠点があった。
【０００８】
【課題を解決するための手段】本願第１の発明の電界効
果トランジスタは、不純物を意図的に添加しないかまた
は十分に低い濃度で添加したＧａＡｓまたはＩｎＧａＡ
ｓからなる第１の半導体層と、該第１の半導体層に接し
て厚さ方向の全域または局所的にｎ型不純物が添加され
たＡｌＧａＡｓからなる第２の半導体層と、該第２の半
導体層に接してｎ型不純物が添加されたＩｎＧａＰから
なる第３の半導体層と、該第３の半導体層に接してｎ型
不純物が添加されたＧａＡｓからなる第４の半導体層
と、前記第４の半導体層を貫通して設けられた第１のリ
セス開口と、該第１のリセス開口の内部に前記第３の半
導体層を貫通して設けられた第２のリセス開口と、該第
２のリセス開口の底部に露出した前記第２の半導体層の
表面に形成されたゲート電極と、前記第４の半導体層の
上に前記第１のリセス開口を挟んで両側に形成されたソ
ース電極とドレイン電極とを備えてなることを特徴とす
る。
果トランジスタは、不純物を意図的に添加しないかまた
は十分に低い濃度で添加したＧａＡｓまたはＩｎＧａＡ
ｓからなる第１の半導体層と、該第１の半導体層に接し
て厚さ方向の全域または局所的にｎ型不純物が添加され
たＡｌＧａＡｓからなる第２の半導体層と、該第２の半
導体層に接してｎ型不純物が添加されたＩｎＧａＰから
なる第３の半導体層と、該第３の半導体層に接してｎ型
不純物が添加されたＧａＡｓからなる第４の半導体層
と、前記第４の半導体層を貫通して設けられた第１のリ
セス開口と、該第１のリセス開口の内部に前記第３の半
導体層を貫通して設けられた第２のリセス開口と、該第
２のリセス開口の底部に露出した前記第２の半導体層の
表面に形成されたゲート電極と、前記第４の半導体層の
上に前記第１のリセス開口を挟んで両側に形成されたソ
ース電極とドレイン電極とを備えてなることを特徴とす
る。
【０００９】本願第２の発明の電界効果トランジスタ
は、前記第１の発明において、前記第３の半導体層に含
まれるｎ型不純物濃度が前記第４の半導体層のｎ型不純
物濃度に比べて低いことを特徴とする。
は、前記第１の発明において、前記第３の半導体層に含
まれるｎ型不純物濃度が前記第４の半導体層のｎ型不純
物濃度に比べて低いことを特徴とする。
【００１０】本願第３の発明の電界効果トランジスタ
は、不純物を意図的に添加しないかまたは十分に低い濃
度で添加したＧａＡｓまたはＩｎＧａＡｓからなる第１
の半導体層と、該第１の半導体層に接して厚さ方向の全
域または局所的にｎ型不純物が添加されたＩｎＧａＰか
らなる第２の半導体層と、該第２の半導体層に接してｎ
型不純物が添加されたＡｌＧａＡｓからなる第３の半導
体層と、該第３の半導体層に接してｎ型不純物が添加さ
れたＩｎＧａＰからなる第４の半導体層と、該第４の半
導体層に接してｎ型不純物が添加されたＧａＡｓからな
る第５の半導体層と、前記第５の半導体層を貫通して設
けられた第１のリセス開口と、該第１のリセス開口の内
部に前記第４の半導体層および前記第３の半導体層を貫
通して設けられた第２のリセス開口と、該第２のリセス
開口の底部に露出した前記第２の半導体層の表面に形成
されたゲート電極と、前記第５の半導体層の上に前記第
１のリセス開口を挟んで両側に形成されたソース電極と
ドレイン電極とを備えてなることを特徴とする。
は、不純物を意図的に添加しないかまたは十分に低い濃
度で添加したＧａＡｓまたはＩｎＧａＡｓからなる第１
の半導体層と、該第１の半導体層に接して厚さ方向の全
域または局所的にｎ型不純物が添加されたＩｎＧａＰか
らなる第２の半導体層と、該第２の半導体層に接してｎ
型不純物が添加されたＡｌＧａＡｓからなる第３の半導
体層と、該第３の半導体層に接してｎ型不純物が添加さ
れたＩｎＧａＰからなる第４の半導体層と、該第４の半
導体層に接してｎ型不純物が添加されたＧａＡｓからな
る第５の半導体層と、前記第５の半導体層を貫通して設
けられた第１のリセス開口と、該第１のリセス開口の内
部に前記第４の半導体層および前記第３の半導体層を貫
通して設けられた第２のリセス開口と、該第２のリセス
開口の底部に露出した前記第２の半導体層の表面に形成
されたゲート電極と、前記第５の半導体層の上に前記第
１のリセス開口を挟んで両側に形成されたソース電極と
ドレイン電極とを備えてなることを特徴とする。
【００１１】本願の第４の発明の電界効果トランジスタ
は、前記第３の発明において、前記第３の半導体層およ
び前記第４の半導体層に含まれる各ｎ型不純物濃度が前
記第５の半導体層のｎ型不純物濃度に比べて低いことを
特徴とする。
は、前記第３の発明において、前記第３の半導体層およ
び前記第４の半導体層に含まれる各ｎ型不純物濃度が前
記第５の半導体層のｎ型不純物濃度に比べて低いことを
特徴とする。
【００１２】本願第５の発明の電界効果トランジスタ
は、不純物を意図的に添加しないかまたは十分に低い濃
度で添加したＧａＡｓまたはＩｎＧａＡｓからなる第１
の半導体層と、該第１の半導体層に接して厚さ方向の全
域または局所的にｎ型不純物が添加されたＡｌＧａＩｎ
Ｐからなる第２の半導体層と、該第２の半導体層に接し
てｎ型不純物が添加されたＡｌＧａＡｓからなる第３の
半導体層と、該第３の半導体層に接してｎ型不純物が添
加されたＩｎＧａＰからなる第４の半導体層と、該第４
の半導体層に接してｎ型不純物が添加されたＧａＡｓか
らなる第５の半導体層と、前記第５の半導体層を貫通し
て設けられた第１のリセス開口と、該第１のリセス開口
の内部に前記第４の半導体層および前記第３の半導体層
を貫通して設けられた第２のリセス開口と、該第２のリ
セス開口の底部に露出した前記第２の半導体層の表面に
形成されたゲート電極と、前記第５の半導体層の上に前
記第１のリセス開口を挟んで両側に形成されたソース電
極とドレイン電極とを備えてなることを特徴とする。
は、不純物を意図的に添加しないかまたは十分に低い濃
度で添加したＧａＡｓまたはＩｎＧａＡｓからなる第１
の半導体層と、該第１の半導体層に接して厚さ方向の全
域または局所的にｎ型不純物が添加されたＡｌＧａＩｎ
Ｐからなる第２の半導体層と、該第２の半導体層に接し
てｎ型不純物が添加されたＡｌＧａＡｓからなる第３の
半導体層と、該第３の半導体層に接してｎ型不純物が添
加されたＩｎＧａＰからなる第４の半導体層と、該第４
の半導体層に接してｎ型不純物が添加されたＧａＡｓか
らなる第５の半導体層と、前記第５の半導体層を貫通し
て設けられた第１のリセス開口と、該第１のリセス開口
の内部に前記第４の半導体層および前記第３の半導体層
を貫通して設けられた第２のリセス開口と、該第２のリ
セス開口の底部に露出した前記第２の半導体層の表面に
形成されたゲート電極と、前記第５の半導体層の上に前
記第１のリセス開口を挟んで両側に形成されたソース電
極とドレイン電極とを備えてなることを特徴とする。
【００１３】本願第６の発明の電界効果トランジスタ
は、前記第５の発明において、前記第３の半導体層およ
び前記第４の半導体層に含まれる各ｎ型不純物濃度が前
記第５の半導体層のｎ型不純物濃度に比べて低いことを
特徴とする。
は、前記第５の発明において、前記第３の半導体層およ
び前記第４の半導体層に含まれる各ｎ型不純物濃度が前
記第５の半導体層のｎ型不純物濃度に比べて低いことを
特徴とする。
【００１４】本願第７の発明の電界効果トランジスタ
は、不純物を意図的に添加しないかまたは十分に低い濃
度で添加したＧａＡｓまたはＩｎＧａＡｓからなる第１
の半導体層と、該第１の半導体層に接して厚さ方向の全
域または局所的にｎ型不純物が添加されたＡｌＧａＡｓ
からなる第２の半導体層と、該第２の半導体層に接して
厚さ方向の全域または局所的にｎ型不純物が添加された
ＩｎＧａＰからなる第３の半導体層と、該第３の半導体
層に接してｎ型不純物が添加されたＡｌＧａＡｓからな
る第４の半導体層と、該第４の半導体層に接してｎ型不
純物が添加されたＩｎＧａＰからなる第５の半導体層
と、該第５の半導体層に接してｎ型不純物が添加された
ＧａＡｓからなる第６の半導体層と、前記第６の半導体
層を貫通して設けられた第１のリセス開口と、該第１の
リセス開口の内部に前記第５の半導体層および前記第４
の半導体層を貫通して設けられた第２のリセス開口と、
該第２のリセス開口の底部に露出した前記第３の半導体
層の表面に形成されたゲート電極と、前記第６の半導体
層の上に前記第１のリセス開口を挟んで両側に形成され
たソース電極とドレイン電極とを備えてなることを特徴
とする。
は、不純物を意図的に添加しないかまたは十分に低い濃
度で添加したＧａＡｓまたはＩｎＧａＡｓからなる第１
の半導体層と、該第１の半導体層に接して厚さ方向の全
域または局所的にｎ型不純物が添加されたＡｌＧａＡｓ
からなる第２の半導体層と、該第２の半導体層に接して
厚さ方向の全域または局所的にｎ型不純物が添加された
ＩｎＧａＰからなる第３の半導体層と、該第３の半導体
層に接してｎ型不純物が添加されたＡｌＧａＡｓからな
る第４の半導体層と、該第４の半導体層に接してｎ型不
純物が添加されたＩｎＧａＰからなる第５の半導体層
と、該第５の半導体層に接してｎ型不純物が添加された
ＧａＡｓからなる第６の半導体層と、前記第６の半導体
層を貫通して設けられた第１のリセス開口と、該第１の
リセス開口の内部に前記第５の半導体層および前記第４
の半導体層を貫通して設けられた第２のリセス開口と、
該第２のリセス開口の底部に露出した前記第３の半導体
層の表面に形成されたゲート電極と、前記第６の半導体
層の上に前記第１のリセス開口を挟んで両側に形成され
たソース電極とドレイン電極とを備えてなることを特徴
とする。
【００１５】本願第８の発明の電界効果トランジスタ
は、前記第７の発明において、前記第４の半導体層およ
び前記第５の半導体層に含まれる各ｎ型不純物濃度が前
記第６の半導体層のｎ型不純物濃度に比べて低いことを
特徴とする。
は、前記第７の発明において、前記第４の半導体層およ
び前記第５の半導体層に含まれる各ｎ型不純物濃度が前
記第６の半導体層のｎ型不純物濃度に比べて低いことを
特徴とする。
【００１６】
【作用】本発明の電界効果トランジスタは、Ａｓ元素を
含む化合物半導体材料であるＧａＡｓ、ＡｌＧａＡｓ、
ＩｎＧａＡｓと、Ｐ元素を含む化合物半導体材料である
ＩｎＧａＰまたはＡｌＧａＩｎＰの積層構造から構成さ
れるため、両半導体材料の間の優れた選択エッチング技
術を利用することができ、高性能で且つ均一性や再現性
に優れた２段リセス構造のヘテロ接合電界効果トランジ
スタが実現できる。
含む化合物半導体材料であるＧａＡｓ、ＡｌＧａＡｓ、
ＩｎＧａＡｓと、Ｐ元素を含む化合物半導体材料である
ＩｎＧａＰまたはＡｌＧａＩｎＰの積層構造から構成さ
れるため、両半導体材料の間の優れた選択エッチング技
術を利用することができ、高性能で且つ均一性や再現性
に優れた２段リセス構造のヘテロ接合電界効果トランジ
スタが実現できる。
【００１７】このとき、前記２段リセス構造が形成され
た後に残されたソースおよびドレイン電極の下のコンタ
クト層の構成を各電極に近い順に上からＧａＡｓ、Ｉｎ
ＧａＰとし、リセスエッチングにより表面に露出したＡ
ｌＧａＡｓの上にゲート電極を形成したことによって、
高いショットキ障壁厚さ（約１ｅＶ）を得ることができ
る。また、前記ＧａＡｓのｎ型不純物に比べて前記Ｉｎ
ＧａＰのｎ型不純物濃度を低く選んだことによって、オ
ーミックコンタクト抵抗を劣化させずにゲート耐圧を改
善することができる。
た後に残されたソースおよびドレイン電極の下のコンタ
クト層の構成を各電極に近い順に上からＧａＡｓ、Ｉｎ
ＧａＰとし、リセスエッチングにより表面に露出したＡ
ｌＧａＡｓの上にゲート電極を形成したことによって、
高いショットキ障壁厚さ（約１ｅＶ）を得ることができ
る。また、前記ＧａＡｓのｎ型不純物に比べて前記Ｉｎ
ＧａＰのｎ型不純物濃度を低く選んだことによって、オ
ーミックコンタクト抵抗を劣化させずにゲート耐圧を改
善することができる。
【００１８】または、前記２段リセス構造が形成されて
残されたソースおよびドレイン電極の下のコンタクト層
の構成を各電極に近い順に上から第１のＧａＡｓ、第１
のＩｎＧａＰ、第１のＡｌＧａＡｓとし、リセスエッチ
ングにより表面に露出した第２のＩｎＧａＰ（またはＡ
ｌＧａＩｎＰ）の上にゲート電極を形成したことによっ
て、表面トラップ濃度が比較的低く、したがって表面状
態が安定なＦＥＴを得ることができる。また、前記第１
のＧａＡｓのｎ型不純物に比べて前記第１のＩｎＧａＰ
および前記第１のＡｌＧａＡｓのｎ型不純物濃度を低く
選んだことによって、オーミックコンタクト抵抗を劣化
させずにゲート耐圧を改善することができる。
残されたソースおよびドレイン電極の下のコンタクト層
の構成を各電極に近い順に上から第１のＧａＡｓ、第１
のＩｎＧａＰ、第１のＡｌＧａＡｓとし、リセスエッチ
ングにより表面に露出した第２のＩｎＧａＰ（またはＡ
ｌＧａＩｎＰ）の上にゲート電極を形成したことによっ
て、表面トラップ濃度が比較的低く、したがって表面状
態が安定なＦＥＴを得ることができる。また、前記第１
のＧａＡｓのｎ型不純物に比べて前記第１のＩｎＧａＰ
および前記第１のＡｌＧａＡｓのｎ型不純物濃度を低く
選んだことによって、オーミックコンタクト抵抗を劣化
させずにゲート耐圧を改善することができる。
【００１９】さらに、前記第２のＩｎＧａＰの下にドナ
ー不純物を含む第２のＡｌＧａＡｓ、不純物を意図的に
添加しない（または添加されていても十分に低い濃度で
添加した）第２のＧａＡｓ（またはＩｎＧａＡｓ）チャ
ネル層を形成したことによって、伝導帯エネルギ不連続
量を比較的大きな値（例えば０．３ｅＶ程度）に設定す
ることができ、その結果、２次元電子ガス濃度を高くす
ることができる。
ー不純物を含む第２のＡｌＧａＡｓ、不純物を意図的に
添加しない（または添加されていても十分に低い濃度で
添加した）第２のＧａＡｓ（またはＩｎＧａＡｓ）チャ
ネル層を形成したことによって、伝導帯エネルギ不連続
量を比較的大きな値（例えば０．３ｅＶ程度）に設定す
ることができ、その結果、２次元電子ガス濃度を高くす
ることができる。
【００２０】
（実施例１）図１は本発明の電界効果トランジスタの第
１の実施例（第１発明）の断面構造図である。図におい
て、１は半絶縁性ＧａＡｓ基板、２は例えばＧａＡｓま
たはＡｌＧａＡｓもしくはこれらのヘテロ接合によって
構成され、しかもｎ型不純物またはｐ型不純物のいずれ
も意図的に添加されていないかまたは十分に低い濃度で
添加したバッファ用半導体層、３は厚さ方向の全域また
は局所的にｎ型不純物が添加されたＡｌＧａＡｓ電子供
給層（下層）、４は例えばＧａＡｓまたはＩｎＧａＡｓ
によって構成され、しかもｎ型不純物またはｐ型不純物
のいずれも意図的に添加されていないかまたは十分に低
い濃度で添加したチャネル層、５は厚さ方向の全域また
は局所的にｎ型不純物が添加されたＡｌＧａＡｓ電子供
給層（上層）、１６はｎ型不純物を添加したＩｎＧａＰ
コンタクト下層、７はｎ型不純物を高濃度に添加したＧ
ａＡｓコンタクト上層である。ＩｎＧａＰコンタクト下
層１６のＩｎ組成比ｘは半絶縁性ＧａＡｓ基板１に格子
整合する０．４９に選ぶことができるが、この値に制限
されるものではない。また、ＡｌＧａＡｓ電子供給層
（上層）５およびＡｌＧａＡｓ電子供給層（下層）３各
内部での不純物分布は一様分布とすることができるが、
これに限るものではなく、不純物分布を深さ方向に傾斜
状やステップ状に変化させたり、プレーナ・ドーピング
などとすることが可能である。
１の実施例（第１発明）の断面構造図である。図におい
て、１は半絶縁性ＧａＡｓ基板、２は例えばＧａＡｓま
たはＡｌＧａＡｓもしくはこれらのヘテロ接合によって
構成され、しかもｎ型不純物またはｐ型不純物のいずれ
も意図的に添加されていないかまたは十分に低い濃度で
添加したバッファ用半導体層、３は厚さ方向の全域また
は局所的にｎ型不純物が添加されたＡｌＧａＡｓ電子供
給層（下層）、４は例えばＧａＡｓまたはＩｎＧａＡｓ
によって構成され、しかもｎ型不純物またはｐ型不純物
のいずれも意図的に添加されていないかまたは十分に低
い濃度で添加したチャネル層、５は厚さ方向の全域また
は局所的にｎ型不純物が添加されたＡｌＧａＡｓ電子供
給層（上層）、１６はｎ型不純物を添加したＩｎＧａＰ
コンタクト下層、７はｎ型不純物を高濃度に添加したＧ
ａＡｓコンタクト上層である。ＩｎＧａＰコンタクト下
層１６のＩｎ組成比ｘは半絶縁性ＧａＡｓ基板１に格子
整合する０．４９に選ぶことができるが、この値に制限
されるものではない。また、ＡｌＧａＡｓ電子供給層
（上層）５およびＡｌＧａＡｓ電子供給層（下層）３各
内部での不純物分布は一様分布とすることができるが、
これに限るものではなく、不純物分布を深さ方向に傾斜
状やステップ状に変化させたり、プレーナ・ドーピング
などとすることが可能である。
【００２１】このような電界効果トランジスタは以下の
ようにして作製することができる。まず、半絶縁性Ｇａ
Ａｓ基板の上に例えば有機金属気相成長法（ＭＯＶＰ
Ｅ）を用いて、バッファ用半導体層としてアンドープＧ
ａＡｓ層を３００nm、続いてアンドープＡｌ0.2 Ｇａ
0.8 Ａｓ層を２００nm、Ｓｉを２．５×１０18cm-3程度
ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層（下
層）を６nm、アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサ
ー層を１．５nm、アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャ
ネル層を１３nm、アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペ
ーサー層を１．５nm、ＡｌＧａＡｓ電子供給層（上層）
として、まずＳｉを２．５×１０18cm-3程度ドープした
ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ層を１４nm、続いてアンドー
プＡｌ0.2 Ｇａ0.8 Ａｓ（ショットキ）層を２０nm、Ｓ
ｉを２×１０17cm-3程度ドープしたｎ型Ｉｎ0.49Ｇａ
0.51Ｐコンタクト下層を４０nm、Ｓｉを３×１０18cm-3
程度ドープしたｎ型ＧａＡｓコンタクト上層を８０nm、
この順序でエピタキシャル成長する。ここで、アンドー
プＩｎ0.2 Ｇａ0.8 Ａｓチャネル層を挟んで導入した２
つのアンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層は省
略してもＦＥＴの基本的な動作に影響を与えない。ま
た、ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層（上層）の一
部として形成したアンドープＡｌ0.2 Ｇａ0.8 Ａｓ（シ
ョットキ）層はゲート電極の耐圧を改善する目的をも
つ。
ようにして作製することができる。まず、半絶縁性Ｇａ
Ａｓ基板の上に例えば有機金属気相成長法（ＭＯＶＰ
Ｅ）を用いて、バッファ用半導体層としてアンドープＧ
ａＡｓ層を３００nm、続いてアンドープＡｌ0.2 Ｇａ
0.8 Ａｓ層を２００nm、Ｓｉを２．５×１０18cm-3程度
ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層（下
層）を６nm、アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサ
ー層を１．５nm、アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャ
ネル層を１３nm、アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペ
ーサー層を１．５nm、ＡｌＧａＡｓ電子供給層（上層）
として、まずＳｉを２．５×１０18cm-3程度ドープした
ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ層を１４nm、続いてアンドー
プＡｌ0.2 Ｇａ0.8 Ａｓ（ショットキ）層を２０nm、Ｓ
ｉを２×１０17cm-3程度ドープしたｎ型Ｉｎ0.49Ｇａ
0.51Ｐコンタクト下層を４０nm、Ｓｉを３×１０18cm-3
程度ドープしたｎ型ＧａＡｓコンタクト上層を８０nm、
この順序でエピタキシャル成長する。ここで、アンドー
プＩｎ0.2 Ｇａ0.8 Ａｓチャネル層を挟んで導入した２
つのアンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサー層は省
略してもＦＥＴの基本的な動作に影響を与えない。ま
た、ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層（上層）の一
部として形成したアンドープＡｌ0.2 Ｇａ0.8 Ａｓ（シ
ョットキ）層はゲート電極の耐圧を改善する目的をも
つ。
【００２２】次に、例えばＨ2 ＳＯ4 −Ｈ2 Ｏ2 −Ｈ2
Ｏ系エッチング液を用いて前記ｎ型ＧａＡｓコンタクト
上層を貫通して第１のリセス開口を形成する。このと
き、このエッチング液ではＩｎＧａＰは殆どエッチング
されないため、前記ｎ型Ｉｎ0. 49Ｇａ0.51Ｐコンタクト
下層の表面が露出した時点で前記ｎ型ＧａＡｓコンタク
ト上層を貫通するリセス開口の深さ方向のエッチングが
自動的に停止する。次に、例えばＨＣｌ−Ｈ2 Ｏ系エッ
チング液を用いて、前記第１のリセス開口の内部に前記
第１のリセス開口の幅よりも狭い幅を持つ第２のリセス
開口を形成する。このとき、このエッチング液ではＧａ
ＡｓまたはＡｌＧａＡｓは殆どエッチングされないた
め、前記アンドープＡｌ0.2 Ｇａ0.8 Ａｓ（ショット
キ）層の表面が露出した時点でｎ型Ｉｎ0.49Ｇａ0.51Ｐ
コンタクト下層を貫通する第２のリセス開口の深さ方向
のエッチングが自動的に停止する。次に、第２のリセス
開口の底部に露出した前記アンドープＡｌ0.2 Ｇａ0.8
Ａｓ（ショットキ）層の表面に例えばアルミニウム（Ａ
ｌ）からなるゲート電極を形成する。最後に、該ゲート
電極および前記第１のリセス開口を挟んで両側のｎ型Ｇ
ａＡｓコンタクト上層の表面に例えば金ゲルマニウム／
ニッケル（ＡｕＧｅ／Ｎｉ）金属からなるソース電極と
ドレイン電極を形成した後、温度４２０℃程度の熱処理
によってオーム性接触を形成する。
Ｏ系エッチング液を用いて前記ｎ型ＧａＡｓコンタクト
上層を貫通して第１のリセス開口を形成する。このと
き、このエッチング液ではＩｎＧａＰは殆どエッチング
されないため、前記ｎ型Ｉｎ0. 49Ｇａ0.51Ｐコンタクト
下層の表面が露出した時点で前記ｎ型ＧａＡｓコンタク
ト上層を貫通するリセス開口の深さ方向のエッチングが
自動的に停止する。次に、例えばＨＣｌ−Ｈ2 Ｏ系エッ
チング液を用いて、前記第１のリセス開口の内部に前記
第１のリセス開口の幅よりも狭い幅を持つ第２のリセス
開口を形成する。このとき、このエッチング液ではＧａ
ＡｓまたはＡｌＧａＡｓは殆どエッチングされないた
め、前記アンドープＡｌ0.2 Ｇａ0.8 Ａｓ（ショット
キ）層の表面が露出した時点でｎ型Ｉｎ0.49Ｇａ0.51Ｐ
コンタクト下層を貫通する第２のリセス開口の深さ方向
のエッチングが自動的に停止する。次に、第２のリセス
開口の底部に露出した前記アンドープＡｌ0.2 Ｇａ0.8
Ａｓ（ショットキ）層の表面に例えばアルミニウム（Ａ
ｌ）からなるゲート電極を形成する。最後に、該ゲート
電極および前記第１のリセス開口を挟んで両側のｎ型Ｇ
ａＡｓコンタクト上層の表面に例えば金ゲルマニウム／
ニッケル（ＡｕＧｅ／Ｎｉ）金属からなるソース電極と
ドレイン電極を形成した後、温度４２０℃程度の熱処理
によってオーム性接触を形成する。
【００２３】このようにして作製された本発明の第１の
実施例による電界効果トランジスタは、２段リセス構造
の特徴を反映して、高いゲート耐圧と大きな最大ドレイ
ン電流を同時に提供することができる。しかも、図５に
示される従来の電界効果トランジスタに比べてプロセス
余裕が向上できるため、素子の生産性や歩留りを飛躍的
に向上させることができる。したがって、この第１の実
施例に示す電界効果トランジスタはマイクロ波やミリ波
領域での低雑音増幅器や広帯域線形増幅器、高出力増幅
器、発振器などのアナログ応用から各種デジタル応用に
至る広い用途に利用することができる。
実施例による電界効果トランジスタは、２段リセス構造
の特徴を反映して、高いゲート耐圧と大きな最大ドレイ
ン電流を同時に提供することができる。しかも、図５に
示される従来の電界効果トランジスタに比べてプロセス
余裕が向上できるため、素子の生産性や歩留りを飛躍的
に向上させることができる。したがって、この第１の実
施例に示す電界効果トランジスタはマイクロ波やミリ波
領域での低雑音増幅器や広帯域線形増幅器、高出力増幅
器、発振器などのアナログ応用から各種デジタル応用に
至る広い用途に利用することができる。
【００２４】（実施例２）図２は、本発明の電界効果ト
ランジスタの第２の実施例（第２発明）の断面構造図で
ある。なお、図２において、図１との対応部分には同一
符号を付して詳細な説明を省略する。また、図２に示さ
れる本発明の電界効果トランジスタは、次の事項を除い
て、図１を用いて説明した第１の実施例の電界効果トラ
ンジスタと同様の構成を有する。すなわち、ＡｌＧａＡ
ｓ電子供給層（上層）５に代わって厚さ方向の全域また
は局所的にｎ型不純物が添加されたＩｎＧａＰ電子供給
層（上層）２５が形成され、また、ＩｎＧａＰコンタク
ト下層１６に代わってｎ型不純物が添加されたＩｎＧａ
Ｐコンタクト中間層２７とｎ型不純物が添加されたＡｌ
ＧａＡｓコンタクト下層２６の積層構造が形成されてい
る。この場合、ＩｎＧａＰコンタクト中間層２７はＧａ
Ａｓコンタクト上層７に接して形成されている。ＩｎＧ
ａＰ電子供給層（上層）２５とＩｎＧａＰコンタクト中
間層２７の各Ｉｎ組成比ｘは半絶縁性ＧａＡｓ基板１に
格子整合する０．４９に選ぶことができるが、この値に
制限されるものではない。また、ＩｎＧａＰ電子供給層
（上層）２５およびＡｌＧａＡｓ電子供給層（下層）３
各内部での不純物分布は一様分布とすることができる
が、これに限られるものではなく、不純物分布を深さ方
向に傾斜状やステップ状に変化させたり、プレーナ・ド
ーピングなどとすることが可能である。
ランジスタの第２の実施例（第２発明）の断面構造図で
ある。なお、図２において、図１との対応部分には同一
符号を付して詳細な説明を省略する。また、図２に示さ
れる本発明の電界効果トランジスタは、次の事項を除い
て、図１を用いて説明した第１の実施例の電界効果トラ
ンジスタと同様の構成を有する。すなわち、ＡｌＧａＡ
ｓ電子供給層（上層）５に代わって厚さ方向の全域また
は局所的にｎ型不純物が添加されたＩｎＧａＰ電子供給
層（上層）２５が形成され、また、ＩｎＧａＰコンタク
ト下層１６に代わってｎ型不純物が添加されたＩｎＧａ
Ｐコンタクト中間層２７とｎ型不純物が添加されたＡｌ
ＧａＡｓコンタクト下層２６の積層構造が形成されてい
る。この場合、ＩｎＧａＰコンタクト中間層２７はＧａ
Ａｓコンタクト上層７に接して形成されている。ＩｎＧ
ａＰ電子供給層（上層）２５とＩｎＧａＰコンタクト中
間層２７の各Ｉｎ組成比ｘは半絶縁性ＧａＡｓ基板１に
格子整合する０．４９に選ぶことができるが、この値に
制限されるものではない。また、ＩｎＧａＰ電子供給層
（上層）２５およびＡｌＧａＡｓ電子供給層（下層）３
各内部での不純物分布は一様分布とすることができる
が、これに限られるものではなく、不純物分布を深さ方
向に傾斜状やステップ状に変化させたり、プレーナ・ド
ーピングなどとすることが可能である。
【００２５】このような電界効果トランジスタは以下の
ようにして作製することができる。まず、半絶縁性Ｇａ
Ａｓ基板の上に例えば有機金属気相成長法（ＭＯＶＰ
Ｅ）を用いて、バッファ用半導体層としてアンドープＧ
ａＡｓ層を３００nm、続いてアンドープＡｌ0.2 Ｇａ
0.8 Ａｓ層を２００nm、Ｓｉを２．５×１０18cm-3程度
ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層（下
層）を６nm、アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサ
ー層を１．５nm、アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャ
ネル層を１３nm、アンドープＩｎ0.49Ｇａ0.51Ｐスペー
サー層を１．５nm、ＩｎＧａＰ電子供給層（上層）とし
て、まずＳｉを２．５×１０18cm-3程度ドープしたｎ型
Ｉｎ0.49Ｇａ0.51Ｐを１４nm、続いてアンドープＩｎ
0.49Ｇａ0.51Ｐ（ショットキ）層を２０nm、Ｓｉを２×
１０17cm-3程度ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓコ
ンタクト下層を２０nm、Ｓｉを２×１０17cm-3程度ドー
プしたｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト中間層を２０
nm、Ｓｉを３×１０18cm-3程度ドープしたｎ型ＧａＡｓ
コンタクト上層を例えば８０nm、この順序でエピタキシ
ャル成長する。ここで、アンドープＩｎ0.2 Ｇａ0.8 Ａ
ｓチャネル層を挟んで導入したアンドープＡｌ0.2 Ｇａ
0.8 Ａｓスペーサー層およびアンドープＩｎ0.49Ｇａ
0.51Ｐスペーサー層は省略してもＦＥＴの基本的な動作
に影響を与えない。また、ＩｎＧａＰ電子供給層（上
層）の一部として形成したアンドープＩｎ0.49Ｇａ0.51
Ｐ（ショットキ）層はゲート電極の耐圧を改善する目的
をもつ。
ようにして作製することができる。まず、半絶縁性Ｇａ
Ａｓ基板の上に例えば有機金属気相成長法（ＭＯＶＰ
Ｅ）を用いて、バッファ用半導体層としてアンドープＧ
ａＡｓ層を３００nm、続いてアンドープＡｌ0.2 Ｇａ
0.8 Ａｓ層を２００nm、Ｓｉを２．５×１０18cm-3程度
ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層（下
層）を６nm、アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサ
ー層を１．５nm、アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャ
ネル層を１３nm、アンドープＩｎ0.49Ｇａ0.51Ｐスペー
サー層を１．５nm、ＩｎＧａＰ電子供給層（上層）とし
て、まずＳｉを２．５×１０18cm-3程度ドープしたｎ型
Ｉｎ0.49Ｇａ0.51Ｐを１４nm、続いてアンドープＩｎ
0.49Ｇａ0.51Ｐ（ショットキ）層を２０nm、Ｓｉを２×
１０17cm-3程度ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓコ
ンタクト下層を２０nm、Ｓｉを２×１０17cm-3程度ドー
プしたｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト中間層を２０
nm、Ｓｉを３×１０18cm-3程度ドープしたｎ型ＧａＡｓ
コンタクト上層を例えば８０nm、この順序でエピタキシ
ャル成長する。ここで、アンドープＩｎ0.2 Ｇａ0.8 Ａ
ｓチャネル層を挟んで導入したアンドープＡｌ0.2 Ｇａ
0.8 Ａｓスペーサー層およびアンドープＩｎ0.49Ｇａ
0.51Ｐスペーサー層は省略してもＦＥＴの基本的な動作
に影響を与えない。また、ＩｎＧａＰ電子供給層（上
層）の一部として形成したアンドープＩｎ0.49Ｇａ0.51
Ｐ（ショットキ）層はゲート電極の耐圧を改善する目的
をもつ。
【００２６】次に、例えばＨ2 ＳＯ4 −Ｈ2 Ｏ2 −Ｈ2
Ｏ系のエッチング液を用いて前記ｎ型ＧａＡｓコンタク
ト上層を貫通して第１のリセス開口を形成する。このと
き、このエッチング液ではＩｎＧａＰは殆どエッチング
されないため、前記ｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト
中間層の表面が露出した時点で前記ｎ型ＧａＡｓコンタ
クト上層を貫通するリセス開口の深さ方向のエッチング
が自動的に停止する。次に、例えばＨＣｌ−Ｈ2 Ｏ系エ
ッチング液を用いて、前記第１のリセス開口の内部に前
記第１のリセス開口の幅よりも狭い幅をもつ第２のリセ
ス開口を形成する。このとき、このエッチング液ではＧ
ａＡｓまたはＡｌＧａＡｓは殆どエッチングされないた
め、前記ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓコンタクト下層の表
面が露出した時点でｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト
中間層を貫通する第２のリセス開口の深さ方向のエッチ
ングが自動的に停止する。次に、再び例えばＨ2 ＳＯ4
−Ｈ2 Ｏ2 −Ｈ2 Ｏ系エッチング液を用いて前記ｎ型Ａ
ｌ0.2 Ｇａ0.8 Ａｓコンタクト下層を貫通して第２のリ
セス開口のエッチングを継続する。このとき、このエッ
チング液ではＩｎＧａＰは殆どエッチングされないた
め、前記アンドープＩｎ0.49Ｇａ0.51Ｐ（ショットキ）
層の表面が露出した時点で前記ｎ型Ａｌ0.2 Ｇａ0.8 Ａ
ｓコンタクト下層を貫通するリセス開口の深さ方向のエ
ッチングが自動的に停止する。次に、第２のリセス開口
の底部に露出した前記アンドープＩｎ0. 49Ｇａ0.51Ｐ
（ショットキ）層の表面に例えばアルミニウム（Ａｌ）
からなるゲート電極を形成する。最後に、該ゲート電極
および前記第１のリセス開口を挟んで両側のｎ型ＧａＡ
ｓコンタクト上層の表面に例えば金ゲルマニウム／ニッ
ケル（ＡｕＧｅ／Ｎｉ）金属からなるソース電極とドレ
イン電極を形成した後、温度４２０℃程度の熱処理によ
ってオーム性接触を形成する。
Ｏ系のエッチング液を用いて前記ｎ型ＧａＡｓコンタク
ト上層を貫通して第１のリセス開口を形成する。このと
き、このエッチング液ではＩｎＧａＰは殆どエッチング
されないため、前記ｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト
中間層の表面が露出した時点で前記ｎ型ＧａＡｓコンタ
クト上層を貫通するリセス開口の深さ方向のエッチング
が自動的に停止する。次に、例えばＨＣｌ−Ｈ2 Ｏ系エ
ッチング液を用いて、前記第１のリセス開口の内部に前
記第１のリセス開口の幅よりも狭い幅をもつ第２のリセ
ス開口を形成する。このとき、このエッチング液ではＧ
ａＡｓまたはＡｌＧａＡｓは殆どエッチングされないた
め、前記ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓコンタクト下層の表
面が露出した時点でｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト
中間層を貫通する第２のリセス開口の深さ方向のエッチ
ングが自動的に停止する。次に、再び例えばＨ2 ＳＯ4
−Ｈ2 Ｏ2 −Ｈ2 Ｏ系エッチング液を用いて前記ｎ型Ａ
ｌ0.2 Ｇａ0.8 Ａｓコンタクト下層を貫通して第２のリ
セス開口のエッチングを継続する。このとき、このエッ
チング液ではＩｎＧａＰは殆どエッチングされないた
め、前記アンドープＩｎ0.49Ｇａ0.51Ｐ（ショットキ）
層の表面が露出した時点で前記ｎ型Ａｌ0.2 Ｇａ0.8 Ａ
ｓコンタクト下層を貫通するリセス開口の深さ方向のエ
ッチングが自動的に停止する。次に、第２のリセス開口
の底部に露出した前記アンドープＩｎ0. 49Ｇａ0.51Ｐ
（ショットキ）層の表面に例えばアルミニウム（Ａｌ）
からなるゲート電極を形成する。最後に、該ゲート電極
および前記第１のリセス開口を挟んで両側のｎ型ＧａＡ
ｓコンタクト上層の表面に例えば金ゲルマニウム／ニッ
ケル（ＡｕＧｅ／Ｎｉ）金属からなるソース電極とドレ
イン電極を形成した後、温度４２０℃程度の熱処理によ
ってオーム性接触を形成する。
【００２７】このようにして作製された本発明の第２の
実施例による電界効果トランジスタは、２段リセス構造
の特徴を反映して、高いゲート耐圧と大きな最大ドレイ
ン電流を同時に提供することができる。しかも、図５に
示される従来の電界効果トランジスタに比べてプロセス
余裕が向上できるため、素子の生産性や歩留りを飛躍的
に向上させることができる。したがって、この第２の実
施例に示す電界効果トランジスタはマイクロ波やミリ波
領域での低雑音増幅器や広帯域線形増幅器、高出力増幅
器、発振器などのアナログ応用から各種デジタル応用に
至る広い用途に利用することができる。さらに、図５に
示される従来の電界効果トランジスタのＡｌＧａＡｓ電
子供給層（上層）に比べると、第２のリセス開口の底部
に露出したＩｎＧａＰ電子供給層（上層）の表面やバル
ク中に含まれるトラップ濃度は低いため、温度変化や光
照射などの外的擾乱に対しても安定な素子動作を実現す
ることができる。
実施例による電界効果トランジスタは、２段リセス構造
の特徴を反映して、高いゲート耐圧と大きな最大ドレイ
ン電流を同時に提供することができる。しかも、図５に
示される従来の電界効果トランジスタに比べてプロセス
余裕が向上できるため、素子の生産性や歩留りを飛躍的
に向上させることができる。したがって、この第２の実
施例に示す電界効果トランジスタはマイクロ波やミリ波
領域での低雑音増幅器や広帯域線形増幅器、高出力増幅
器、発振器などのアナログ応用から各種デジタル応用に
至る広い用途に利用することができる。さらに、図５に
示される従来の電界効果トランジスタのＡｌＧａＡｓ電
子供給層（上層）に比べると、第２のリセス開口の底部
に露出したＩｎＧａＰ電子供給層（上層）の表面やバル
ク中に含まれるトラップ濃度は低いため、温度変化や光
照射などの外的擾乱に対しても安定な素子動作を実現す
ることができる。
【００２８】（実施例３）図３は、本発明の電界効果ト
ランジスタの第３の実施例（第３発明）の断面構造図で
ある。なお、図３において、図１との対応部分には同一
符号を付して詳細な説明を省略する。また、図３に示さ
れる本発明の電界効果トランジスタは、次の事項を除い
て、図１を用いて説明した第１の実施例の電界効果トラ
ンジスタと同様の構成を有する。すなわち、ＡｌＧａＡ
ｓ電子供給層（上層）５に代わって厚さ方向の全域また
は局所的にｎ型不純物が添加されたＡｌＧａＩｎＰ電子
供給層（上層）３５が形成され、また、ＩｎＧａＰコン
タクト下層１６に代わってｎ型不純物が添加されたＩｎ
ＧａＰコンタクト中間層２７とｎ型不純物が添加された
ＡｌＧａＡｓコンタクト下層２６の積層構造が形成され
ている。この場合、ＩｎＧａＰコンタクト中間層２７は
ＧａＡｓコンタクト上層７に接して形成されている。Ａ
ｌＧａＩｎＰ電子供給層（上層）３５とＩｎＧａＰコン
タクト中間層２７の各Ｉｎ組成比ｘは半絶縁性ＧａＡｓ
基板１に格子整合する０．４９に選ぶことができるが、
この値に制限されるものではない。また、ＡｌＧａＩｎ
Ｐ電子供給層（上層）３５およびＡｌＧａＡｓ電子供給
層（下層）３各内部での不純物分布は一様分布とするこ
とができるが、これに限られるものではなく、不純物分
布を深さ方向に傾斜状やステップ状に変化させたり、プ
レーナ・ドーピングなどとすることが可能である。
ランジスタの第３の実施例（第３発明）の断面構造図で
ある。なお、図３において、図１との対応部分には同一
符号を付して詳細な説明を省略する。また、図３に示さ
れる本発明の電界効果トランジスタは、次の事項を除い
て、図１を用いて説明した第１の実施例の電界効果トラ
ンジスタと同様の構成を有する。すなわち、ＡｌＧａＡ
ｓ電子供給層（上層）５に代わって厚さ方向の全域また
は局所的にｎ型不純物が添加されたＡｌＧａＩｎＰ電子
供給層（上層）３５が形成され、また、ＩｎＧａＰコン
タクト下層１６に代わってｎ型不純物が添加されたＩｎ
ＧａＰコンタクト中間層２７とｎ型不純物が添加された
ＡｌＧａＡｓコンタクト下層２６の積層構造が形成され
ている。この場合、ＩｎＧａＰコンタクト中間層２７は
ＧａＡｓコンタクト上層７に接して形成されている。Ａ
ｌＧａＩｎＰ電子供給層（上層）３５とＩｎＧａＰコン
タクト中間層２７の各Ｉｎ組成比ｘは半絶縁性ＧａＡｓ
基板１に格子整合する０．４９に選ぶことができるが、
この値に制限されるものではない。また、ＡｌＧａＩｎ
Ｐ電子供給層（上層）３５およびＡｌＧａＡｓ電子供給
層（下層）３各内部での不純物分布は一様分布とするこ
とができるが、これに限られるものではなく、不純物分
布を深さ方向に傾斜状やステップ状に変化させたり、プ
レーナ・ドーピングなどとすることが可能である。
【００２９】このような電界効果トランジスタは以下の
ようにして作製することができる。まず、半絶縁性Ｇａ
Ａｓ基板の上に例えば有機金属気相成長法（ＭＯＶＰ
Ｅ）を用いて、バッファ用半導体層としてアンドープＧ
ａＡｓ層を３００nm、続いてアンドープＡｌ0.2 Ｇａ
0.8 Ａｓ層を２００nm、Ｓｉを２．５×１０18cm-3程度
ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層（下
層）を６nm、アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサ
ー層を例えば１．５nm、アンドープＩｎ0.2 Ｇａ0.8Ａ
ｓチャネル層を１３nm、アンドープ（Ａｌ0.2 Ｇ
ａ0.8 ）0.51Ｉｎ0.49Ｐスペーサー層を１．５nm、Ａｌ
ＧａＩｎＰ電子供給層（上層）として、まずＳｉを２．
５×１０18cm-3程度ドープしたｎ型（Ａｌ0.2 Ｇ
ａ0.8 ）0.51Ｉｎ0.49Ｐ層を１４nm、続いてアンドープ
（Ａｌ0.2 Ｇａ0.8 ）0.51Ｉｎ0.49Ｐ（ショットキ）層
を２０nm、Ｓｉを２×１０17cm-3程度ドープしたｎ型Ａ
ｌ0.2 Ｇａ0.8 Ａｓコンタクト下層を２０nm、Ｓｉを２
×１０17cm-3程度ドープしたｎ型Ｉｎ0.49Ｇａ0.51Ｐコ
ンタクト中間層を２０nm、Ｓｉを３×１０18cm-3程度ド
ープしたｎ型ＧａＡｓコンタクト上層を８０nm、この順
序でエピタキシャル成長する。ここで、アンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層を挟んで導入したアンドー
プＡｌ0. 2 Ｇａ0.8 Ａｓスペーサー層およびアンドープ
（Ａｌ0.2 Ｇａ0.8 ）0.51Ｉｎ0. 49Ｐスペーサー層は省
略してもＦＥＴの基本的な動作に影響を与えない。ま
た、ＡｌＧａＩｎＰ電子供給層（上層）の一部として形
成したアンドープ（Ａｌ0.2Ｇａ0.8 ）0.51Ｉｎ0.49Ｐ
（ショットキ）層はゲート電極の耐圧を改善する目的を
もつ。
ようにして作製することができる。まず、半絶縁性Ｇａ
Ａｓ基板の上に例えば有機金属気相成長法（ＭＯＶＰ
Ｅ）を用いて、バッファ用半導体層としてアンドープＧ
ａＡｓ層を３００nm、続いてアンドープＡｌ0.2 Ｇａ
0.8 Ａｓ層を２００nm、Ｓｉを２．５×１０18cm-3程度
ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層（下
層）を６nm、アンドープＡｌ0.2 Ｇａ0.8 Ａｓスペーサ
ー層を例えば１．５nm、アンドープＩｎ0.2 Ｇａ0.8Ａ
ｓチャネル層を１３nm、アンドープ（Ａｌ0.2 Ｇ
ａ0.8 ）0.51Ｉｎ0.49Ｐスペーサー層を１．５nm、Ａｌ
ＧａＩｎＰ電子供給層（上層）として、まずＳｉを２．
５×１０18cm-3程度ドープしたｎ型（Ａｌ0.2 Ｇ
ａ0.8 ）0.51Ｉｎ0.49Ｐ層を１４nm、続いてアンドープ
（Ａｌ0.2 Ｇａ0.8 ）0.51Ｉｎ0.49Ｐ（ショットキ）層
を２０nm、Ｓｉを２×１０17cm-3程度ドープしたｎ型Ａ
ｌ0.2 Ｇａ0.8 Ａｓコンタクト下層を２０nm、Ｓｉを２
×１０17cm-3程度ドープしたｎ型Ｉｎ0.49Ｇａ0.51Ｐコ
ンタクト中間層を２０nm、Ｓｉを３×１０18cm-3程度ド
ープしたｎ型ＧａＡｓコンタクト上層を８０nm、この順
序でエピタキシャル成長する。ここで、アンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層を挟んで導入したアンドー
プＡｌ0. 2 Ｇａ0.8 Ａｓスペーサー層およびアンドープ
（Ａｌ0.2 Ｇａ0.8 ）0.51Ｉｎ0. 49Ｐスペーサー層は省
略してもＦＥＴの基本的な動作に影響を与えない。ま
た、ＡｌＧａＩｎＰ電子供給層（上層）の一部として形
成したアンドープ（Ａｌ0.2Ｇａ0.8 ）0.51Ｉｎ0.49Ｐ
（ショットキ）層はゲート電極の耐圧を改善する目的を
もつ。
【００３０】次に、例えばＨ2 ＳＯ4 −Ｈ2 Ｏ2 −Ｈ2
Ｏ系エッチング液を用いて前記ｎ型ＧａＡｓコンタクト
上層を貫通して第１のリセス開口を形成する。このと
き、このエッチング液ではＩｎＧａＰは殆どエッチング
されないため、前記ｎ型Ｉｎ0. 49Ｇａ0.51Ｐコンタクト
中間層の表面が露出した時点で前記ｎ型ＧａＡｓコンタ
クト上層を貫通するリセス開口の深さ方向のエッチング
が自動的に停止する。次に、例えばＨＣｌ−Ｈ2 Ｏ系エ
ッチング液を用いて、前記第１のリセス開口の内部に前
記第１のリセス開口の幅より狭い幅をもつ第２のリセス
開口を形成する。このとき、このエッチング液ではＧａ
ＡｓまたはＡｌＧａＡｓは殆どエッチングされないた
め、前記ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓコンタクト下層の表
面が露出した時点でｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト
中間層を貫通する第２のリセス開口の深さ方向のエッチ
ングが自動的に停止する。次に、再び例えばＨ2 ＳＯ4
−Ｈ2Ｏ2 −Ｈ2 Ｏ系のエッチング液を用いて前記ｎ型
Ａｌ0.2 Ｇａ0.8 Ａｓコンタクト下層を貫通して第２の
リセス開口のエッチングを継続する。このとき、このエ
ッチング液ではＡｌＧａＩｎＰは殆どエッチングされな
いため、前記アンドープ（Ａｌ0.2 Ｇａ0.8 ）0.51Ｉｎ
0.49Ｐ（ショットキ）層の表面が露出した時点で前記ｎ
型Ａｌ0.2 Ｇａ0.8 Ａｓコンタクト下層を貫通するリセ
ス開口の深さ方向のエッチングが自動的に停止する。次
に、第２のリセス開口の底部に露出した前記アンドープ
（Ａｌ0.2 Ｇａ0.8 ）0.51Ｉｎ0.49Ｐ（ショットキ）層
の表面に例えばアルミニウム（Ａｌ）からなるゲート電
極を形成する。最後に、該ゲート電極および前記第１の
リセス開口を挟んで両側のｎ型ＧａＡｓコンタクト上層
の表面に例えば金ゲルマニウム／ニッケル（ＡｕＧｅ／
Ｎｉ）金属からなるソース電極とドレイン電極を形成し
た後、温度４２０℃程度の熱処理によってオーム性接触
を形成する。
Ｏ系エッチング液を用いて前記ｎ型ＧａＡｓコンタクト
上層を貫通して第１のリセス開口を形成する。このと
き、このエッチング液ではＩｎＧａＰは殆どエッチング
されないため、前記ｎ型Ｉｎ0. 49Ｇａ0.51Ｐコンタクト
中間層の表面が露出した時点で前記ｎ型ＧａＡｓコンタ
クト上層を貫通するリセス開口の深さ方向のエッチング
が自動的に停止する。次に、例えばＨＣｌ−Ｈ2 Ｏ系エ
ッチング液を用いて、前記第１のリセス開口の内部に前
記第１のリセス開口の幅より狭い幅をもつ第２のリセス
開口を形成する。このとき、このエッチング液ではＧａ
ＡｓまたはＡｌＧａＡｓは殆どエッチングされないた
め、前記ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓコンタクト下層の表
面が露出した時点でｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト
中間層を貫通する第２のリセス開口の深さ方向のエッチ
ングが自動的に停止する。次に、再び例えばＨ2 ＳＯ4
−Ｈ2Ｏ2 −Ｈ2 Ｏ系のエッチング液を用いて前記ｎ型
Ａｌ0.2 Ｇａ0.8 Ａｓコンタクト下層を貫通して第２の
リセス開口のエッチングを継続する。このとき、このエ
ッチング液ではＡｌＧａＩｎＰは殆どエッチングされな
いため、前記アンドープ（Ａｌ0.2 Ｇａ0.8 ）0.51Ｉｎ
0.49Ｐ（ショットキ）層の表面が露出した時点で前記ｎ
型Ａｌ0.2 Ｇａ0.8 Ａｓコンタクト下層を貫通するリセ
ス開口の深さ方向のエッチングが自動的に停止する。次
に、第２のリセス開口の底部に露出した前記アンドープ
（Ａｌ0.2 Ｇａ0.8 ）0.51Ｉｎ0.49Ｐ（ショットキ）層
の表面に例えばアルミニウム（Ａｌ）からなるゲート電
極を形成する。最後に、該ゲート電極および前記第１の
リセス開口を挟んで両側のｎ型ＧａＡｓコンタクト上層
の表面に例えば金ゲルマニウム／ニッケル（ＡｕＧｅ／
Ｎｉ）金属からなるソース電極とドレイン電極を形成し
た後、温度４２０℃程度の熱処理によってオーム性接触
を形成する。
【００３１】このようにして作製された本発明の第３の
実施例による電界効果トランジスタは、２段リセス構造
の特徴を反映して、高いゲート耐圧と大きな最大ドレイ
ン電流を同時に提供することができる。しかも、図５に
示される従来の電界効果トランジスタに比べてプロセス
余裕が向上できるため、素子の生産性や歩留りを飛躍的
に向上させることができる。したがって、この第３の実
施例に示す電界効果トランジスタはマイクロ波やミリ波
領域での低雑音増幅器や広帯域線形増幅器、高出力増幅
器、発振器などのアナログ応用から各種デジタル応用に
至る広い用途に利用することができる。また、図５に示
される従来の電界効果トランジスタのＡｌＧａＡｓ電子
供給層（上層）に比べると、第２のリセス開口の底部に
露出したＡｌＧａＩｎＰ電子供給層（上層）の表面やバ
ルク中に含まれるトラップ濃度は低いため、温度変化や
光照射などの外的擾乱に対しても安定な素子動作を実現
することができる。さらに、ＡｌＧａＩｎＰとＩｎＧａ
Ａｓの間の伝導帯エネルギ不連続量は、ＩｎＧａＰとＩ
ｎＧａＡｓの間の伝導帯エネルギ不連続量に比べて大き
いため、第３の実施例の電界効果トランジスタは第２の
実施例の電界効果トランジスタに比べて大きなドレイン
電流を供給することができる。
実施例による電界効果トランジスタは、２段リセス構造
の特徴を反映して、高いゲート耐圧と大きな最大ドレイ
ン電流を同時に提供することができる。しかも、図５に
示される従来の電界効果トランジスタに比べてプロセス
余裕が向上できるため、素子の生産性や歩留りを飛躍的
に向上させることができる。したがって、この第３の実
施例に示す電界効果トランジスタはマイクロ波やミリ波
領域での低雑音増幅器や広帯域線形増幅器、高出力増幅
器、発振器などのアナログ応用から各種デジタル応用に
至る広い用途に利用することができる。また、図５に示
される従来の電界効果トランジスタのＡｌＧａＡｓ電子
供給層（上層）に比べると、第２のリセス開口の底部に
露出したＡｌＧａＩｎＰ電子供給層（上層）の表面やバ
ルク中に含まれるトラップ濃度は低いため、温度変化や
光照射などの外的擾乱に対しても安定な素子動作を実現
することができる。さらに、ＡｌＧａＩｎＰとＩｎＧａ
Ａｓの間の伝導帯エネルギ不連続量は、ＩｎＧａＰとＩ
ｎＧａＡｓの間の伝導帯エネルギ不連続量に比べて大き
いため、第３の実施例の電界効果トランジスタは第２の
実施例の電界効果トランジスタに比べて大きなドレイン
電流を供給することができる。
【００３２】（実施例４）図４は、本発明の電界効果ト
ランジスタの第４の実施例（第４発明）の断面構造図で
ある。なお、図４において、図１との対応部分には同一
符号を付して詳細な説明を省略する。また、図４に示さ
れる本発明の電界効果トランジスタは、次の事項を除い
て、図１を用いて説明した第１の実施例の電界効果トラ
ンジスタと同様の構成を有する。すなわち、ＡｌＧａＡ
ｓ電子供給層（上層）５に代わって厚さ方向の全域また
は局所的にｎ型不純物が添加されたＡｌＧａＡｓ電子供
給層（上層１）５１と厚さ方向の全域または局所的にｎ
型不純物が添加されたＩｎＧａＰ電子供給層（上層２）
５２の積層構造が形成され、また、ＩｎＧａＰコンタク
ト層１６に代わってｎ型不純物が添加されたＩｎＧａＰ
コンタクト中間層２７とｎ型不純物が添加されたＡｌＧ
ａＡｓコンタクト下層２６の積層構造が形成されてい
る。この場合、ＡｌＧａＡｓ電子供給層（上層１）５１
はチャネル層４に接して形成され、ＩｎＧａＰコンタク
ト中間層２７はＧａＡｓコンタクト上層７に接して形成
されている。ＩｎＧａＰ電子供給層（上層２）５２とＩ
ｎＧａＰコンタクト中間層２７の各Ｉｎ組成比ｘは半絶
縁性ＧａＡｓ基板１に格子整合する０．４９に選ぶこと
ができるが、この値に制限されるものではない。また、
ＩｎＧａＰ電子供給層（上層２）５２およびＡｌＧａＡ
ｓ電子供給層（下層）３各内部での不純物分布は一様分
布とすることができるが、これに限られるものではな
く、不純物分布を深さ方向に傾斜状やステップ状に変化
させたり、プレーナ・ドーピングなどとすることが可能
である。
ランジスタの第４の実施例（第４発明）の断面構造図で
ある。なお、図４において、図１との対応部分には同一
符号を付して詳細な説明を省略する。また、図４に示さ
れる本発明の電界効果トランジスタは、次の事項を除い
て、図１を用いて説明した第１の実施例の電界効果トラ
ンジスタと同様の構成を有する。すなわち、ＡｌＧａＡ
ｓ電子供給層（上層）５に代わって厚さ方向の全域また
は局所的にｎ型不純物が添加されたＡｌＧａＡｓ電子供
給層（上層１）５１と厚さ方向の全域または局所的にｎ
型不純物が添加されたＩｎＧａＰ電子供給層（上層２）
５２の積層構造が形成され、また、ＩｎＧａＰコンタク
ト層１６に代わってｎ型不純物が添加されたＩｎＧａＰ
コンタクト中間層２７とｎ型不純物が添加されたＡｌＧ
ａＡｓコンタクト下層２６の積層構造が形成されてい
る。この場合、ＡｌＧａＡｓ電子供給層（上層１）５１
はチャネル層４に接して形成され、ＩｎＧａＰコンタク
ト中間層２７はＧａＡｓコンタクト上層７に接して形成
されている。ＩｎＧａＰ電子供給層（上層２）５２とＩ
ｎＧａＰコンタクト中間層２７の各Ｉｎ組成比ｘは半絶
縁性ＧａＡｓ基板１に格子整合する０．４９に選ぶこと
ができるが、この値に制限されるものではない。また、
ＩｎＧａＰ電子供給層（上層２）５２およびＡｌＧａＡ
ｓ電子供給層（下層）３各内部での不純物分布は一様分
布とすることができるが、これに限られるものではな
く、不純物分布を深さ方向に傾斜状やステップ状に変化
させたり、プレーナ・ドーピングなどとすることが可能
である。
【００３３】このような電界効果トランジスタは以下の
ようにして作製することができる。まず、半絶縁性Ｇａ
Ａｓ基板の上に例えば有機金属気相成長法（ＭＯＶＰ
Ｅ）を用いて、バッファ用半導体層としてアンドープＧ
ａＡｓ層を例えば３００nm、続いてアンドープＡｌ0.2
Ｇａ0.8 Ａｓ層を例えば２００nm、Ｓｉを２．５×１０
18cm-3程度ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供
給層（下層）を例えば６nm、アンドープＡｌ0.2 Ｇａ
0.8 Ａｓスペーサー層を例えば１．５nm、アンドープＩ
ｎ0.2 Ｇａ0.8 Ａｓチャネル層を例えば１３nm、アンド
ープＡｌ0.2 Ｇａ0. 8 Ａｓスペーサー層を例えば１．５
nm、ＡｌＧａＡｓ電子供給層（上層１）としてＳｉを
２．５×１０18cm-3程度ドープしたｎ型Ａｌ0.2 Ｇａ
0.8 Ａｓ層を１０nm、ＩｎＧａＰ電子供給層（上層２）
としてまずＳｉを２．５×１０18cm-3程度ドープしたｎ
型Ｉｎ0.49Ｇａ0.51Ｐ層を４nm、続いてアンドープＩｎ
0.49Ｇａ0. 51Ｐ（ショットキ）層を２０nm、Ｓｉを２×
１０17cm-3程度ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓコ
ンタクト下層を２０nm、Ｓｉを２×１０17cm-3程度ドー
プしたｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト中間層を２０
nm、Ｓｉを３×１０18cm-3程度ドープしたｎ型ＧａＡｓ
コンタクト上層を８０nm、この順序でエピタキシャル成
長する。ここで、アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャ
ネル層を挟んで導入した２つのアンドープＡｌ0.2 Ｇａ
0.8 Ａｓスペーサー層は省略してもＦＥＴの基本的な動
作に影響を与えない。また、ＩｎＧａＰ電子供給層（上
層２）の一部として形成したアンドープＩｎ0.49Ｇａ
0.51Ｐ（ショットキ）層はゲート電極の耐圧を改善する
目的をもつ。
ようにして作製することができる。まず、半絶縁性Ｇａ
Ａｓ基板の上に例えば有機金属気相成長法（ＭＯＶＰ
Ｅ）を用いて、バッファ用半導体層としてアンドープＧ
ａＡｓ層を例えば３００nm、続いてアンドープＡｌ0.2
Ｇａ0.8 Ａｓ層を例えば２００nm、Ｓｉを２．５×１０
18cm-3程度ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供
給層（下層）を例えば６nm、アンドープＡｌ0.2 Ｇａ
0.8 Ａｓスペーサー層を例えば１．５nm、アンドープＩ
ｎ0.2 Ｇａ0.8 Ａｓチャネル層を例えば１３nm、アンド
ープＡｌ0.2 Ｇａ0. 8 Ａｓスペーサー層を例えば１．５
nm、ＡｌＧａＡｓ電子供給層（上層１）としてＳｉを
２．５×１０18cm-3程度ドープしたｎ型Ａｌ0.2 Ｇａ
0.8 Ａｓ層を１０nm、ＩｎＧａＰ電子供給層（上層２）
としてまずＳｉを２．５×１０18cm-3程度ドープしたｎ
型Ｉｎ0.49Ｇａ0.51Ｐ層を４nm、続いてアンドープＩｎ
0.49Ｇａ0. 51Ｐ（ショットキ）層を２０nm、Ｓｉを２×
１０17cm-3程度ドープしたｎ型Ａｌ0.2 Ｇａ0.8 Ａｓコ
ンタクト下層を２０nm、Ｓｉを２×１０17cm-3程度ドー
プしたｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト中間層を２０
nm、Ｓｉを３×１０18cm-3程度ドープしたｎ型ＧａＡｓ
コンタクト上層を８０nm、この順序でエピタキシャル成
長する。ここで、アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャ
ネル層を挟んで導入した２つのアンドープＡｌ0.2 Ｇａ
0.8 Ａｓスペーサー層は省略してもＦＥＴの基本的な動
作に影響を与えない。また、ＩｎＧａＰ電子供給層（上
層２）の一部として形成したアンドープＩｎ0.49Ｇａ
0.51Ｐ（ショットキ）層はゲート電極の耐圧を改善する
目的をもつ。
【００３４】次に、例えばＨ2 ＳＯ4 −Ｈ2 Ｏ2 −Ｈ2
Ｏ系エッチングを用いて前記ｎ型ＧａＡｓコンタクト上
層を貫通して第１のリセス開口を形成する。このとき、
このエッチング液ではＩｎＧａＰは殆どエッチングされ
ないため、前記ｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト中間
層の表面が露出した時点で前記ｎ型ＧａＡｓコンタクト
上層を貫通するリセス開口の深さ方向のエッチングが自
動的に停止する。次に、例えばＨＣｌ−Ｈ2 Ｏ系エッチ
ング液を用いて、前記第１のリセス開口の内部に前記第
１のリセス開口の幅より狭い幅をもつ第２のリセス開口
を形成する。このとき、このエッチング液ではＧａＡｓ
またはＡｌＧａＡｓは殆どエッチングされないため、前
記ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓコンタクト下層の表面が露
出した時点でｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト中間層
を貫通する第２のリセス開口の深さ方向のエッチングが
自動的に停止する。次に、再び例えばＨ2 ＳＯ4 −Ｈ2
Ｏ2 −Ｈ2 Ｏ系エッチング液を用いて前記ｎ型Ａｌ0.2
Ｇａ0.8 Ａｓコンタクト下層を貫通して第２のリセス開
口のエッチングを継続する。このとき、このエッチング
液ではＩｎＧａＰは殆どエッチングされないため、前記
アンドープＩｎ0.49Ｇａ0.51Ｐ（ショットキ）層の表面
が露出した時点で前記ｎ型Ａｌ0.2 Ｇａ0.8Ａｓコンタ
クト下層を貫通するリセス開口の深さ方向のエッチング
が自動的に停止する。次に、第２のリセス開口の底部に
露出した前記アンドープＩｎ0.49Ｇａ0.51Ｐ（ショット
キ）層の表面に例えばアルミニウム（Ａｌ）からなるゲ
ート電極を形成する。最後に、該ゲート電極および前記
第１のリセス開口を挟んで両側のｎ型ＧａＡｓコンタク
ト上層の表面に例えば金ゲルマニウム／ニッケル（Ａｕ
Ｇｅ／Ｎｉ）金属からなるソース電極とドレイン電極を
形成した後、温度４２０℃程度の熱処理によってオーム
性接触を形成する。
Ｏ系エッチングを用いて前記ｎ型ＧａＡｓコンタクト上
層を貫通して第１のリセス開口を形成する。このとき、
このエッチング液ではＩｎＧａＰは殆どエッチングされ
ないため、前記ｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト中間
層の表面が露出した時点で前記ｎ型ＧａＡｓコンタクト
上層を貫通するリセス開口の深さ方向のエッチングが自
動的に停止する。次に、例えばＨＣｌ−Ｈ2 Ｏ系エッチ
ング液を用いて、前記第１のリセス開口の内部に前記第
１のリセス開口の幅より狭い幅をもつ第２のリセス開口
を形成する。このとき、このエッチング液ではＧａＡｓ
またはＡｌＧａＡｓは殆どエッチングされないため、前
記ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓコンタクト下層の表面が露
出した時点でｎ型Ｉｎ0.49Ｇａ0.51Ｐコンタクト中間層
を貫通する第２のリセス開口の深さ方向のエッチングが
自動的に停止する。次に、再び例えばＨ2 ＳＯ4 −Ｈ2
Ｏ2 −Ｈ2 Ｏ系エッチング液を用いて前記ｎ型Ａｌ0.2
Ｇａ0.8 Ａｓコンタクト下層を貫通して第２のリセス開
口のエッチングを継続する。このとき、このエッチング
液ではＩｎＧａＰは殆どエッチングされないため、前記
アンドープＩｎ0.49Ｇａ0.51Ｐ（ショットキ）層の表面
が露出した時点で前記ｎ型Ａｌ0.2 Ｇａ0.8Ａｓコンタ
クト下層を貫通するリセス開口の深さ方向のエッチング
が自動的に停止する。次に、第２のリセス開口の底部に
露出した前記アンドープＩｎ0.49Ｇａ0.51Ｐ（ショット
キ）層の表面に例えばアルミニウム（Ａｌ）からなるゲ
ート電極を形成する。最後に、該ゲート電極および前記
第１のリセス開口を挟んで両側のｎ型ＧａＡｓコンタク
ト上層の表面に例えば金ゲルマニウム／ニッケル（Ａｕ
Ｇｅ／Ｎｉ）金属からなるソース電極とドレイン電極を
形成した後、温度４２０℃程度の熱処理によってオーム
性接触を形成する。
【００３５】このようにして作製された本発明の第４の
実施例による電界効果トランジスタは、２段リセス構造
の特徴を反映して、高いゲート耐圧と大きな最大ドレイ
ン電流を同時に提供することができる。しかも、図５に
示される従来の電界効果トランジスタに比べてプロセス
余裕が向上できるため、素子の生産性や歩留りを飛躍的
に向上させることができる。したがって、この第４の実
施例に示す電界効果トランジスタはマイクロ波やミリ波
領域での低雑音増幅器や広帯域線形増幅器、高出力増幅
器、発振器などのアナログ応用から各種デジタル応用に
至る広い用途に利用することができる。さらに、図５に
示される従来の電界効果トランジスタのＡｌＧａＡｓ電
子供給層（上層）に比べると、第２のリセス開口の底部
に露出したＩｎＧａＰ電子供給層（上層２）の表面やバ
ルク中に含まれるトラップ濃度は低いため、温度変化や
光照射などの外的擾乱に対しても安定な素子動作を実現
することができる。
実施例による電界効果トランジスタは、２段リセス構造
の特徴を反映して、高いゲート耐圧と大きな最大ドレイ
ン電流を同時に提供することができる。しかも、図５に
示される従来の電界効果トランジスタに比べてプロセス
余裕が向上できるため、素子の生産性や歩留りを飛躍的
に向上させることができる。したがって、この第４の実
施例に示す電界効果トランジスタはマイクロ波やミリ波
領域での低雑音増幅器や広帯域線形増幅器、高出力増幅
器、発振器などのアナログ応用から各種デジタル応用に
至る広い用途に利用することができる。さらに、図５に
示される従来の電界効果トランジスタのＡｌＧａＡｓ電
子供給層（上層）に比べると、第２のリセス開口の底部
に露出したＩｎＧａＰ電子供給層（上層２）の表面やバ
ルク中に含まれるトラップ濃度は低いため、温度変化や
光照射などの外的擾乱に対しても安定な素子動作を実現
することができる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
選択エッチング技術を利用することができ、技術者の熟
練度に依存することなく、プロセスの制御性の向上やプ
ロセスに必要な時間の大幅な短縮を図ることができる。
また、積層コンタクト構造をもつ２段リセス構造におい
て、コンタクト層のｎ型不純物濃度を最適値に選ぶこと
ができるため、ドレイン電流の増加とゲート耐圧の向上
を同時に実現することができる。すなわち、本発明によ
れば、２段リセス構造をもつヘテロ接合電界効果トラン
ジスタの高性能化と生産性向上を同時に実現することが
可能となる。
選択エッチング技術を利用することができ、技術者の熟
練度に依存することなく、プロセスの制御性の向上やプ
ロセスに必要な時間の大幅な短縮を図ることができる。
また、積層コンタクト構造をもつ２段リセス構造におい
て、コンタクト層のｎ型不純物濃度を最適値に選ぶこと
ができるため、ドレイン電流の増加とゲート耐圧の向上
を同時に実現することができる。すなわち、本発明によ
れば、２段リセス構造をもつヘテロ接合電界効果トラン
ジスタの高性能化と生産性向上を同時に実現することが
可能となる。
【図１】本発明の電界効果トランジスタの第１の実施例
の断面構造を示す模式図である。
の断面構造を示す模式図である。
【図２】本発明の電界効果トランジスタの第２の実施例
の断面構造を示す模式図である。
の断面構造を示す模式図である。
【図３】本発明の電界効果トランジスタの第３の実施例
の断面構造を示す模式図である。
の断面構造を示す模式図である。
【図４】本発明の電界効果トランジスタの第４の実施例
の断面構造を示す模式図である。
の断面構造を示す模式図である。
【図５】従来技術による電界効果トランジスタの断面構
造図である。
造図である。
１ 半絶縁性ＧａＡｓ基板 ２ バッファ用半導体層 ３ ＡｌＧａＡｓ電子供給層（下層） ４ チャネル層 ５ ＡｌＧａＡｓ電子供給層（上層） ６ ＧａＡｓコンタクト下層 ７ ＧａＡｓコンタクト上層 ８ ソース電極 ９ ゲート電極 １０ ドレイン電極 １６ ＩｎＧａＰコンタクト下層 ２５ ＩｎＧａＰ電子供給層（上層） ２６ ＡｌＧａＡｓコンタクト下層 ２７ ＩｎＧａＰコンタクト中間層 ３５ ＡｌＧａＩｎＰ電子供給層（上層） ５１ ＡｌＧａＡｓ電子供給層（上層１） ５２ ＩｎＧａＰ電子供給層（上層２）
Claims (8)
- 【請求項１】不純物を意図的に添加しないかまたは十分
に低い濃度で添加したＧａＡｓまたはＩｎＧａＡｓから
なる第１の半導体層と、該第１の半導体層に接して厚さ
方向の全域または局所的にｎ型不純物が添加されたＡｌ
ＧａＡｓからなる第２の半導体層と、該第２の半導体層
に接してｎ型不純物が添加されたＩｎＧａＰからなる第
３の半導体層と、該第３の半導体層に接してｎ型不純物
が添加されたＧａＡｓからなる第４の半導体層と、前記
第４の半導体層を貫通して設けられた第１のリセス開口
と、該第１のリセス開口の内部に前記第３の半導体層を
貫通して設けられた第２のリセス開口と、該第２のリセ
ス開口の底部に露出した前記第２の半導体層の表面に形
成されたゲート電極と、前記第４の半導体層の上に前記
第１のリセス開口を挟んで両側に形成されたソース電極
とドレイン電極とを備えてなることを特徴とする電界効
果トランジスタ。 - 【請求項２】前記第３の半導体層に含まれるｎ型不純物
濃度が前記第４の半導体層のｎ型不純物濃度に比べて低
いことを特徴とする請求項１記載の電界効果トランジス
タ。 - 【請求項３】不純物を意図的に添加しないかまたは十分
に低い濃度で添加したＧａＡｓまたはＩｎＧａＡｓから
なる第１の半導体層と、該第１の半導体層に接して厚さ
方向の全域または局所的にｎ型不純物が添加されたＩｎ
ＧａＰからなる第２の半導体層と、該第２の半導体層に
接してｎ型不純物が添加されたＡｌＧａＡｓからなる第
３の半導体層と、該第３の半導体層に接してｎ型不純物
が添加されたＩｎＧａＰからなる第４の半導体層と、該
第４の半導体層に接してｎ型不純物が添加されたＧａＡ
ｓからなる第５の半導体層と、前記第５の半導体層を貫
通して設けられた第１のリセス開口と、該第１のリセス
開口の内部に前記第４の半導体層および前記第３の半導
体層を貫通して設けられた第２のリセス開口と、該第２
のリセス開口の底部に露出した前記第２の半導体層の表
面に形成されたゲート電極と、前記第５の半導体層の上
に前記第１のリセス開口を挟んで両側に形成されたソー
ス電極とドレイン電極とを備えてなることを特徴とする
電界効果トランジスタ。 - 【請求項４】前記第３の半導体層および前記第４の半導
体層に含まれる各ｎ型不純物濃度が前記第５の半導体層
のｎ型不純物濃度に比べて低いことを特徴とする請求項
３記載の電界効果トランジスタ。 - 【請求項５】不純物を意図的に添加しないかまたは十分
に低い濃度で添加したＧａＡｓまたはＩｎＧａＡｓから
なる第１の半導体層と、該第１の半導体層に接して厚さ
方向の全域または局所的にｎ型不純物が添加されたＡｌ
ＧａＩｎＰからなる第２の半導体層と、該第２の半導体
層に接してｎ型不純物が添加されたＡｌＧａＡｓからな
る第３の半導体層と、該第３の半導体層に接してｎ型不
純物が添加されたＩｎＧａＰからなる第４の半導体層
と、該第４の半導体層に接してｎ型不純物が添加された
ＧａＡｓからなる第５の半導体層と、前記第５の半導体
層を貫通して設けられた第１のリセス開口と、該第１の
リセス開口の内部に前記第４の半導体層および前記第３
の半導体層を貫通して設けられた第２のリセス開口と、
該第２のリセス開口の底部に露出した前記第２の半導体
層の表面に形成されたゲート電極と、前記第５の半導体
層の上に前記第１のリセス開口を挟んで両側に形成され
たソース電極とドレイン電極とを備えてなることを特徴
とする電界効果トランジスタ。 - 【請求項６】前記第３の半導体層および前記第４の半導
体層に含まれる各ｎ型不純物濃度が前記第５の半導体層
のｎ型不純物濃度に比べて低いことを特徴とする請求項
５記載の電界効果トランジスタ。 - 【請求項７】不純物を意図的に添加しないかまたは十分
に低い濃度で添加したＧａＡｓまたはＩｎＧａＡｓから
なる第１の半導体層と、該第１の半導体層に接して厚さ
方向の全域または局所的にｎ型不純物が添加されたＡｌ
ＧａＡｓからなる第２の半導体層と、該第２の半導体層
に接して厚さ方向の全域または局所的にｎ型不純物が添
加されたＩｎＧａＰからなる第３の半導体層と、該第３
の半導体層に接してｎ型不純物が添加されたＡｌＧａＡ
ｓからなる第４の半導体層と、該第４の半導体層に接し
てｎ型不純物が添加されたＩｎＧａＰからなる第５の半
導体層と、該第５の半導体層に接してｎ型不純物が添加
されたＧａＡｓからなる第６の半導体層と、前記第６の
半導体層を貫通して設けられた第１のリセス開口と、該
第１のリセス開口の内部に前記第５の半導体層および前
記第４の半導体層を貫通して設けられた第２のリセス開
口と、該第２のリセス開口の底部に露出した前記第３の
半導体層の表面に形成されたゲート電極と、前記第６の
半導体層の上に前記第１のリセス開口を挟んで両側に形
成されたソース電極とドレイン電極とを備えてなること
を特徴とする電界効果トランジスタ。 - 【請求項８】前記第４の半導体層および前記第５の半導
体層に含まれる各ｎ型不純物濃度が前記第６の半導体層
のｎ型不純物濃度に比べて低いことを特徴とする請求項
７記載の電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6123421A JP2581452B2 (ja) | 1994-06-06 | 1994-06-06 | 電界効果トランジスタ |
| US08/461,025 US5504353A (en) | 1994-06-06 | 1995-06-05 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6123421A JP2581452B2 (ja) | 1994-06-06 | 1994-06-06 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335867A JPH07335867A (ja) | 1995-12-22 |
| JP2581452B2 true JP2581452B2 (ja) | 1997-02-12 |
Family
ID=14860144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6123421A Expired - Lifetime JP2581452B2 (ja) | 1994-06-06 | 1994-06-06 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5504353A (ja) |
| JP (1) | JP2581452B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851884B2 (en) | 2007-09-25 | 2010-12-14 | Renesas Electronics Corporation | Field-effect transistor, semiconductor chip and semiconductor device |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3447438B2 (ja) * | 1994-12-06 | 2003-09-16 | 本田技研工業株式会社 | 電界効果トランジスタ |
| JP2685026B2 (ja) * | 1995-05-31 | 1997-12-03 | 日本電気株式会社 | 電界効果トランジスタおよび製造方法 |
| JPH09275209A (ja) | 1996-04-04 | 1997-10-21 | Honda Motor Co Ltd | 高電子移動度トランジスタ及びその製造方法 |
| JPH1056168A (ja) * | 1996-08-08 | 1998-02-24 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JP3147009B2 (ja) * | 1996-10-30 | 2001-03-19 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP3373386B2 (ja) * | 1997-03-19 | 2003-02-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH10261652A (ja) * | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | 半導体装置 |
| US5844261A (en) * | 1997-06-03 | 1998-12-01 | Lucent Technologies Inc. | InAlGaP devices |
| JP3450155B2 (ja) | 1997-06-11 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | 電界効果トランジスタとその製造方法 |
| JP3174293B2 (ja) * | 1998-01-14 | 2001-06-11 | 松下電器産業株式会社 | 半導体装置 |
| JP3141935B2 (ja) * | 1998-02-02 | 2001-03-07 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
| JP3792390B2 (ja) * | 1998-02-24 | 2006-07-05 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6150680A (en) * | 1998-03-05 | 2000-11-21 | Welch Allyn, Inc. | Field effect semiconductor device having dipole barrier |
| JP3107031B2 (ja) | 1998-03-06 | 2000-11-06 | 日本電気株式会社 | 電界効果トランジスタ |
| US6242293B1 (en) | 1998-06-30 | 2001-06-05 | The Whitaker Corporation | Process for fabricating double recess pseudomorphic high electron mobility transistor structures |
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
| US6307221B1 (en) * | 1998-11-18 | 2001-10-23 | The Whitaker Corporation | InxGa1-xP etch stop layer for double recess pseudomorphic high electron mobility transistor structures |
| US6410946B1 (en) * | 1999-05-06 | 2002-06-25 | Sony Corporation | Semiconductor device with source and drain electrodes in ohmic contact with a semiconductor layer |
| JP2000349280A (ja) * | 1999-06-03 | 2000-12-15 | Nec Corp | 半導体装置及びその製造方法並びに半導体基板構造 |
| US6271547B1 (en) | 1999-08-06 | 2001-08-07 | Raytheon Company | Double recessed transistor with resistive layer |
| US6300835B1 (en) | 1999-12-10 | 2001-10-09 | Motorola, Inc. | Power amplifier core |
| US6797994B1 (en) | 2000-02-14 | 2004-09-28 | Raytheon Company | Double recessed transistor |
| US6528405B1 (en) * | 2000-02-18 | 2003-03-04 | Motorola, Inc. | Enhancement mode RF device and fabrication method |
| JP3716906B2 (ja) | 2000-03-06 | 2005-11-16 | 日本電気株式会社 | 電界効果トランジスタ |
| JP4545907B2 (ja) | 2000-09-08 | 2010-09-15 | 富士通株式会社 | 化合物半導体装置 |
| US6703638B2 (en) | 2001-05-21 | 2004-03-09 | Tyco Electronics Corporation | Enhancement and depletion-mode phemt device having two ingap etch-stop layers |
| US6838325B2 (en) * | 2002-10-24 | 2005-01-04 | Raytheon Company | Method of forming a self-aligned, selectively etched, double recess high electron mobility transistor |
| JP4064800B2 (ja) | 2002-12-10 | 2008-03-19 | 株式会社東芝 | ヘテロ接合型化合物半導体電界効果トランジスタ及びその製造方法 |
| JP4371668B2 (ja) * | 2003-02-13 | 2009-11-25 | 三菱電機株式会社 | 半導体装置 |
| JP2005191022A (ja) * | 2003-12-24 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2005353992A (ja) * | 2004-06-14 | 2005-12-22 | Sanyo Electric Co Ltd | 化合物半導体装置およびその製造方法 |
| JP2005353993A (ja) | 2004-06-14 | 2005-12-22 | Sanyo Electric Co Ltd | 化合物半導体装置およびその製造方法 |
| JP2006093617A (ja) * | 2004-09-27 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 半導体抵抗素子およびその製造方法 |
| JP2007027594A (ja) * | 2005-07-21 | 2007-02-01 | Nec Electronics Corp | 電界効果トランジスタ |
| US20070052048A1 (en) * | 2005-09-08 | 2007-03-08 | Raytheon Company | Strain compensated high electron mobility transistor |
| JP2007103425A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 化合物半導体からなる電界効果トランジスタ |
| JP2008060397A (ja) * | 2006-08-31 | 2008-03-13 | Nec Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| US9006707B2 (en) | 2007-02-28 | 2015-04-14 | Intel Corporation | Forming arsenide-based complementary logic on a single substrate |
| JP2010135590A (ja) | 2008-12-05 | 2010-06-17 | Renesas Electronics Corp | 電界効果トランジスタ |
| JP2012074689A (ja) * | 2010-08-31 | 2012-04-12 | Sumitomo Chemical Co Ltd | 半導体基板、絶縁ゲート型電界効果トランジスタおよび半導体基板の製造方法 |
| CN103098188B (zh) | 2010-08-31 | 2016-03-30 | 住友化学株式会社 | 半导体基板及绝缘栅极型场效电子晶体管 |
| US9171963B2 (en) * | 2011-04-11 | 2015-10-27 | University Of Central Florida Research Foundation, Inc. | Electrostatic discharge shunting circuit |
| US9166035B2 (en) * | 2013-09-12 | 2015-10-20 | Taiwan Semiconductor Manufacturing Company Limited | Delta doping layer in MOSFET source/drain region |
| CN103779405B (zh) * | 2014-01-02 | 2017-03-29 | 中国电子科技集团公司第五十五研究所 | GaAs衬底上生长赝配高电子迁移晶体管材料及方法 |
| US9536962B1 (en) | 2015-07-20 | 2017-01-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain regions for high electron mobility transistors (HEMT) and methods of forming same |
| CN113363255B (zh) * | 2021-06-02 | 2024-02-27 | 厦门市三安集成电路有限公司 | 一种半导体器件及其制备方法 |
| CN113363254B (zh) * | 2021-06-02 | 2024-06-18 | 厦门市三安集成电路有限公司 | 一种半导体器件及其制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0732247B2 (ja) * | 1983-10-19 | 1995-04-10 | 富士通株式会社 | 半導体装置 |
| JPS62252975A (ja) * | 1985-09-12 | 1987-11-04 | Toshiba Corp | 半導体ヘテロ接合電界効果トランジスタ |
| JPS63228763A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | 半導体装置 |
| JPH04199641A (ja) * | 1990-11-29 | 1992-07-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5313093A (en) * | 1991-10-29 | 1994-05-17 | Rohm Co., Ltd. | Compound semiconductor device |
-
1994
- 1994-06-06 JP JP6123421A patent/JP2581452B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-05 US US08/461,025 patent/US5504353A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851884B2 (en) | 2007-09-25 | 2010-12-14 | Renesas Electronics Corporation | Field-effect transistor, semiconductor chip and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07335867A (ja) | 1995-12-22 |
| US5504353A (en) | 1996-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2581452B2 (ja) | 電界効果トランジスタ | |
| JP2801624B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH05275463A (ja) | 半導体装置 | |
| JP3449116B2 (ja) | 半導体装置 | |
| JPH0547798A (ja) | 抵抗性ＡｌＧａＡｓを有するＧａＡｓ ＦＥＴ | |
| US5596211A (en) | Field effect transistor having a graded bandgap InGaAsP channel formed of a two-dimensional electron gas | |
| JP2758803B2 (ja) | 電界効果トランジスタ | |
| JP3667331B2 (ja) | ヘテロ電界効果トランジスタ、およびその製造方法、ならびにそれを備えた送受信装置 | |
| KR100563884B1 (ko) | 접합형 전계 효과 트랜지스터의 제조 방법 | |
| JP3421306B2 (ja) | 化合物半導体装置 | |
| JPH03145139A (ja) | 電界効果トランジスタとその製造方法 | |
| US5408111A (en) | Field-effect transistor having a double pulse-doped structure | |
| JP2000208753A (ja) | 半導体装置とその製造方法 | |
| JPH1197669A (ja) | 半導体装置 | |
| JPS59181060A (ja) | 半導体装置 | |
| JP2504782B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3505884B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| KR970004485B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2503594B2 (ja) | 半導体集積装置及びその製造方法 | |
| JPH06302625A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2894801B2 (ja) | 半導体トランジスタおよびその製造方法 | |
| JPH06188273A (ja) | 電界効果トランジスタ | |
| JPH07283396A (ja) | ヘテロ接合電界効果トランジスタ | |
| JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH05267352A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961001 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 17 |
|
| EXPY | Cancellation because of completion of term |