TWI470768B - Semiconductor device - Google Patents

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Description

半導體裝置
本實施形態係關於半導體裝置。
上下電極構造之功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor)的導通電阻，係大幅依存於漂移層的電阻。決定此漂移層之電阻的不純物摻雜濃度，係因應藉由基底層與漂移層鎖形成之pn接合的耐壓，無法提升到限度以上。為此，於元件耐壓與導通電阻存在有交互損益的關係。而改善此交互損益重點在於低電力消費元件。於此交互損益有依據元件材料決定的限度，超越此限度為實現超越既存之功率MOSFET之低導通電阻元件的方法。
作為解決此問題的MOSFET之一例，公知有於漂移層埋入被稱為超級連接(super junction)構造之p形柱層與n形柱層的構造。在超級連接構造中，利用將包含於p形柱層與n形柱層的加值量(不純物量)設為相同，作出虛擬的非摻雜層，一邊保持高壓，一邊經由高摻雜之n形柱層流通電流，實現超越材料限度的低導通電阻。如此，可利用使用超級連接構造，來實現導通電阻與耐壓的交互損益。藉此，可縮小晶片面積，增加動作電流密度。
在超級連接構造中，使其橫方向之週期越細微，越可提升n形柱層的不純物濃度，實現超越材料限度的低導通電阻。伴隨超級連接構造的細微化，MOS閘極構造也需要細微化。在平面閘極(planar gate)構造中，細微化也有限度，有效方法為採用溝槽閘極(trench gate)構造。
但是，溝槽閘極構造係相較於平面閘極構造，在施加汲極電壓時，閘極‧汲極之間電容(Cgd)會因低電壓而降低。為此，相較於汲極‧源極之間電容(Cds)，閘極‧汲極之間電容較小，有切換時之閘極的控制性變差，會發生切換雜訊(switching noise)之問題。
本發明的實施形態係提供切換特性提升的半導體裝置。
實施形態的半導體裝置，係具備：第1導電形的第1半導體層；第1導電形的第2半導體層及第2導電形的第3半導體層，係於前述第1半導體層上，交互設置於對於前述第1半導體層的主面略平行之方向；第2導電形的第4半導體層，係設置於前述第2半導體層及前述第3半導體層上；第1導電形的第5半導體層，係選擇性設置於前述第4半導體層的表面；控制電極，係於從前述第5半導體層的表面，貫通前述第4半導體層，並連接前述第2半導體層之溝內，隔著絕緣膜而設置；第1主電極，係連接於前述第1半導體層；第2主電極，係連接於前述第4半導體層及前述第5半導體層；及第1導電形的第6半導體層，係設置於前述第4半導體層與前述第2半導體層之間。前述第6半導體層的不純物濃度，係比前述第2半導體層的不純物濃度還高。
實施形態的其他半導體裝置，係具備：第1導電形的第1半導體層；第1導電形的第2半導體層，係設置於前述第1半導體層上；第2導電形的第4半導體層，係設置於前述第2半導體層上；第1導電形的第5半導體層，係選擇性設置於前述第4半導體層的表面；控制電極，係於從前述第5半導體層的表面，貫通前述第4半導體層，並連接前述第2半導體層之溝內，隔著第1絕緣膜而設置；埋入電極，係於前述溝內，於前述控制電極下，隔著第2絕緣膜而設置；第1主電極，係連接於前述第1半導體層；第2主電極，係連接於前述第4半導體層及前述第5半導體層；及第1導電形的第6半導體層，係設置於前述第4半導體層與前述第2半導體層之間。前述第6半導體層的不純物濃度，係比前述第2半導體層的不純物濃度還高。
依據本發明的實施形態，可提升半導體裝置的切換特性。
以下，一邊參照圖面，一邊針對本實施形態進行說明。
(第1實施形態)
圖1係第1實施形態之半導體裝置的要部模式圖，(a)係(b)的X-Y位置之半導體裝置的要部剖面模式圖，(b)係從上面觀看(a)的A-B位置之剖面的要部俯視模式圖。
半導體裝置1係電力用的半導體元件。於半導體裝置1中，於n+ 形的汲極層(第1半導體層)10上，設置有剖面為柱狀之n形柱層(第2半導體層)11，與剖面為柱狀之p形柱層(第3半導體層)12。n形柱層11的導電形係為n形(第1導電形)，p形柱層12的導電形係為p形(第2導電形)。於半導體裝置1中，n形柱層11及p形柱層12交互設置於對於汲極層10的主面略平行之方向。藉此，n形柱層11及p形柱層12所致之pn接合被週期性配置於汲極層10的主面上。
亦即，半導體裝置1係具有n形柱層11與p形柱層12重複地週期性排列於對於汲極層10的主面略平行之方向的超級連接構造。換句話說，將n形柱層11設為n- 形的漂移層時，於此漂移層內，週期性設置有p形柱層12。n形柱層11係連接於汲極層10的主面。於p形柱層12與汲極層10之間，介設有n柱層11。針對p形柱層12的下端，連接於汲極層10亦可。
於n形柱層11及p形柱層12之上，設置有p形的基底層(第4半導體層)13。於基底層13的表面，形成有n+ 形的源極層(第5半導體層)14。設置有源極層14的基底層13，與未設置源極層14的基底層13，交互重複排列於對於汲極層10的主面略平行之方向。
於半導體裝置1中，溝20t以從源極層14的表面貫通基底層13，連接n形柱層11之方式設置。例如，溝20t係以連接源極層14之方式，從基底層13的表面涵蓋到n形柱層11及p形柱層12的內部而設置。溝20t係位於n形柱層11與p形柱層12之間。換句話說，於n形柱層11，連接兩個溝20t。溝20t係連接n形柱層11，並且連接p形柱層12。
於溝20t內，隔著閘極絕緣膜(第1絕緣膜)20，設置有溝狀的閘極電極(控制電極)21。閘極電極21係隔著閘極絕緣膜20，鄰接於基底層13、源極層14、n形層30及n形柱層11。
於設置源極層14之基底層13與n形柱層11之間，設置有包含比n形柱層11還高濃度之n形不純物的n形層(第6半導體層)30。n形層30的底面係位於比閘極電極21的下端更接近基底層13的位置。換句話說，n形層30的底面與基底層13的底面之間的距離，係比閘極電極21的下端與基底層13的底面之間的距離還短。
汲極層10係電性連接於設置在汲極層10下之汲極電極(第1主電極)81。於基底層13及源極層14上，設置有源極電極80。基底層13及源極層14係電性連接於源極電極(第2主電極)80。在本實施形態，將源極電極80側設為上側，汲極電極81側設為下側。
於半導體裝置1的平面中，n形柱層11及p形柱層12對於n形柱層11及p形柱層12交互排列之方向略垂直地延伸存在。基底層13、源極層14及閘極電極21係對於n形柱層11及p形柱層12交互排列之方向略垂直地延伸存在。亦即，n形柱層11、p形柱層12、基底層13、源極層14及閘極電極21係分別往相同方向條紋狀地延伸存在。關於n形層30，也往基底層13延伸存在之方向延伸存在。
汲極層10、n形柱層11、p形柱層12、基底層13、源極層14及n形層30的主要成分，例如為矽(Si)。n形柱層11的不純物濃度，係比基底層13的不純物濃度還高。閘極絕緣膜20的材質，例如為氧化矽(SiO2 )。閘極電極21的材質，例如為多晶矽(poly-Si)。源極電極80及汲極電極81的主要成分例如為鋁(Al)、銅(Cu)。
針對半導體裝置1的製造過程進行說明。
圖2係用以說明第1實施形態的半導體裝置之製造過程的要部剖面模式圖，(a)係於汲極層上，形成半導體層之工程的要部剖面模式圖，(b)係於汲極層上，形成超級連接構造之工程的要部剖面模式圖。
首先，如圖2(a)所示，於身為半導體基板的汲極層10之主面上，藉由磊晶成長法來形成包含n形不純物的半導體層11A。半導體層11A係n形柱層11的基材。
接著，如圖2(b)所示，於汲極層10上，選擇性形成遮罩90。遮罩90的材質，例如為氧化矽(SiO2 )。接下來，對於從遮罩90開口之汲極層10施加蝕刻處理，於汲極層10內，選擇性形成溝12t。進而，於溝12t內，藉由磊晶成長法，形成包含p形不純物的p形柱層12。
藉此，n形柱層11及p形柱層12重複週期性配列之超級連接構造，被形成於汲極層10上。形成超級連接構造後，去除遮罩90。
圖3係用以說明第1實施形態的半導體裝置之製造過程的要部剖面模式圖，(a)係於柱層上，形成n形層之工程的要部剖面模式圖，(b)係於超級連接構造上，形成基底層之工程的要部剖面模式圖。
接著，如圖3(a)所示，於超級連接構造上，形成選擇性開口於基底層13的遮罩91。遮罩91的材質，例如為氧化矽(SiO2 )。接下來，於從遮罩91開口之n形柱層11的上側，注入磷(P)等的n形不純物。藉此，於n形柱層11的上層，形成有包含比n形柱層11還高濃度之n形不純物的n形層30。
去除遮罩91之後，如圖3(b)所示，於p形柱層12及n形層30上，形成基底層13。藉此，於超級連接構造上，形成基底層13。
圖4係用以說明第1實施形態的半導體裝置之製造過程的要部剖面模式圖，(a)係於基底層的表面，形成源極層之工程的要部剖面模式圖，(b)係形成閘極電極用之溝的要部剖面模式圖。
接著，如圖4(a)所示，形成選擇性開口於基底層13之表面的遮罩92。遮罩92的材質，例如為氧化矽(SiO2 )。接下來，於從遮罩92開口之基底層13，注入例如磷(P)等的n形不純物。藉此，於基底層13的表面，選擇性形成源極層14。形成源極層14後，去除遮罩92。
接著，如圖4(b)所示，形成選擇性開口於基底層13的遮罩93。遮罩93的材質，例如為氧化矽(SiO2 )。接下來，由從遮罩93開口之基底層13的表面涵蓋到n形柱層11及p形柱層12的內部，藉由蝕刻來形成溝20t。
圖5係用以說明第1實施形態的半導體裝置之製造過程的要部剖面模式圖，(a)係形成閘極電極之工程的要部剖面模式圖，(b)係於基底層的表面，形成光阻層的要部剖面模式圖。
接著，如圖5(a)所示，使溝20t成為高溫氧化環境，於溝20t的內壁，形成閘極絕緣膜20。進而，於溝20t內，藉由CVD(Chemical Vapor Deposition)，隔著閘極絕緣膜20而形成閘極電極21。並去除形成於基底層13及源極層14上的閘極絕緣膜20。
接著，如圖5(b)所示，於基底層13及源極層14上，選擇性形成光阻層94。接下來，於從基底層13的表面突出，從光阻層94表露之閘極電極21的表面，更形成閘極絕緣膜20。
之後，去除光阻層94，如圖1所示，於基底層13及源極層14上，選擇性形成源極電極80。進而，於汲極層10下，形成汲極電極81。藉由此種製造過程，形成半導體裝置1。
針對半導體裝置1的作用效果進行說明。
在說明半導體裝置1的作用效果之前，針對比較例之半導體裝置100的作用效果進行說明。
圖6係比較例之半導體裝置的要部剖面模式圖。
於比較例之半導體裝置100，並未設置上述之n形層30。於半導體裝置100中，於汲極層10上，設置有n形柱層11與p形柱層12。半導體裝置100係具有n形柱層11與p形柱層12重複地週期性排列於對於汲極層10的主面略平行之方向的超級連接構造。
於n形柱層11及p形柱層12之上，設置有基底層13。於基底層13的表面，選擇性設置源極層14。從基底層13的表面，涵蓋到n形柱層11的內部，設置溝20t。於溝20t內，隔著閘極絕緣膜20，設置有閘極電極21。閘極電極21係隔著閘極絕緣膜20，鄰接於基底層13、源極層14及n形柱層11。
基底層13及源極層14係電性連接於源極電極80。汲極層10係電性連接於設置在汲極層10下之汲極電極81。
在半導體裝置100的切換開時，對閘極電極21施加臨限值電壓以上的電壓的話，於隔著閘極絕緣膜20，閘極電極21所對向之基底層13，形成通道。然後，經由源極層14、通道、n形柱層11及汲極層10，電流流通於源極電極80與汲極電極81之間。
半導體裝置100的切換關時，空乏層從溝20t與n形柱層11之間，及n形柱層11與p形柱層12之間的pn接合界面擴張。於超級連接構造中，從各pn接合界面擴張之空乏層彼此相互連繫而完全空乏化。在切換關時，即使對源極電極80與汲極電極81之間施加高電壓，源極電極80與汲極電極81之間的主電流路徑也會被遮斷，半導體裝置100係保持高耐壓。
但是，於半導體裝置100中，從溝20t到p形柱層12為止的距離比從n形柱層11的中心到p形柱層12為止還短。亦即，在超級連接構造完全空乏化之前，溝20t的周邊會空乏化。
為此，於半導體裝置100中，在汲極電極81與源極電極80之間的電容(Cds)急劇減低之前，閘極電極21與汲極電極81之間的電容(Cgd)會減低。
例如，於圖7揭示將汲極電極81與源極電極80之間的電壓設為Vds時，Vds、Cds及Cgd的關係。圖7(a)的橫軸係電壓(Vds)，縱軸係電容(Cds，Cgd)。圖7(b)的橫軸係電壓(Vds)，縱軸係電容比(Cgd/Cds)。圖7中的括弧內之1、100係代表半導體裝置1、半導體裝置100。
使用圖7(a)，針對汲極電極81與源極電極80之間的電容(Cds)之變化進行說明。
在施加電壓的初始狀態(0～V1 )中，Vds係比較低電壓的狀態。在此階段中，因為p形柱層12與n形柱層11的接合面積比較大，故Cds表示較大之值。然而，成為V1 以上的話，於超級連接構造中，從各pn接合界面擴張之空乏層彼此相互連繫，故超級連接構造會完全空乏化。所以，在V1 以上，Cds會急劇減少。於Cds急劇減少之後，因為超級連接構造已經完全空乏層化，故即使Vds增加，Cds也表示略一定之值。關於此Cds的變化，於具備超級連接構造的半導體裝置1、100中也可能發生。
使用圖7(a)，針對閘極電極21與汲極電極81之間的電容(Cgd)之變化進行說明。
首先，針對比較例之半導體裝置100的Cgd之變化進行說明。
在施加電壓的初始狀態(0～V1 )中，Vds係比較低電壓的狀態。溝20t連接n形柱層11的面積，係比p形柱層12與n形柱層11的接合面積小。所以，初始狀態之Cgd係小於Cds。進而，在超級連接構造完全空乏化之前，溝20t的周邊會空乏化。因此，Cds於電壓V1 中急劇減低之前，Cgd會降低。
相對於此，在第1實施形態的半導體裝置1中，於鄰接之溝20t之間，設置包含比n形柱層11還高之不純物的n形層30。所以，在施加Vds時，因為n形層30的存在，溝20t的周邊比半導體裝置100更難以空乏化。藉此，在半導體裝置1中，在比電壓V1 高電壓側，Cgd急劇降低。
使用圖7(b)，針對電容比(Cgd/Cds)的變化進行說明。
於半導體裝置1、100中，利用閘極訊號輸入至閘極電極21，控制切換動作。
汲極電極81的電壓變化係依據Cds與Cgd的充放電來決定。Cgd較小時，Cds的充放電會優先處理，難以藉由閘極電流來控制汲極電極81的電壓。在此種狀態下，切換雜訊容易發生。
在比較例的半導體裝置100中，因為Cgd會降低比Cds降低還低之Vds，故Cgd/Cds存在急劇降低之電壓(V2 )。亦即，存在閘極電極21所致之控制性明顯惡化之電壓。所以，在半導體裝置100，切換雜訊容易發生。
相對於此，在半導體裝置1中，並無Cgd/Cds急劇降低之電壓。因此，在半導體裝置1中，相較於半導體裝置100，提升閘極所致之控制性，切換雜訊也難以發生。
再者，於圖7中，已揭示Cgd以比Cds高的電壓降低之特性，但是，即使在Cgd與Cds以相同電壓降低之狀況中，Cgd/Cds也不會急劇降低，可取得相同效果。
又，於半導體裝置1中，將n形層30從基底層13的下端構成在更深之處，藉此，可更提高Cgd。但是，藉由使高濃度之n形層30的底面位於比溝20t的底面還淺的位置，可抑制溝20t之底部的電場集中。藉此，於半導體裝置1中，提升閘極絕緣膜20的耐壓性及閘極電極21所致之切換控制的信賴性。
如此，半導體裝置1的切換雜訊係相較於半導體裝置100的切換雜訊較為減低。
接著，針對其他實施形態進行說明。在以下的說明及圖面，對與半導體裝置1相同的構成要素附加相同符號。關於與半導體裝置1相同的構成要素，因應需要而省略說明。
(第2實施形態)
圖8係第2實施形態之半導體裝置的要部剖面模式圖。
半導體裝置2係半導體裝置1的變形例。於半導體裝置2中，於被兩個溝20t挾持，設置於n形層30上之基底層13的表面，並未設置有源極層14。亦即，於n形層30上之基底層13的表面，並未設置源極層14。半導體裝置2的源極層14，係於與n形層30上之基底層13隔著溝20t而鄰接之基底層13的表面，選擇性設置。n形層30的底面係位於比閘極電極21的下端更接近基底層13的位置。n形層30的底面與基底層13的底面之間的距離，係比閘極電極21的下端與基底層13的底面之間的距離還短。
即使於半導體裝置2中，因為n形層30鄰接於基底層13與n形柱層11之間，故具有與半導體裝置1相同的作用效果。
於半導體裝置1、2中，增加基底層13與n形層30之接合部的電場，於此接合部中，成為易於發生突崩崩潰(avalanche breakdown)的構造。
但是，於半導體裝置2中，於n形層30上之基底層13的表面，並未設置源極層14。為此，於半導體裝置2中，不會形成源極層14/基底層13/n形層30所致之寄生雙極性電晶體。所以，於半導體裝置2中，即使流動突崩崩潰所致之霍爾電流(Hall current)，寄生雙極性電晶體的錯誤動作也難以發生。結果，半導體裝置2係相較於半導體裝置1，具有高突崩耐量。
(第3實施形態)
圖9係說明第3實施形態之半導體裝置的圖，(a)係半導體裝置的要部剖面模式圖，(b)係說明半導體裝置的深度方向與不純物濃度之關係的圖表，(c)係說明半導體裝置的深度方向與電場之關係的圖表。
亦即，圖9(a)所示之半導體裝置3係具有n形柱層11與p形柱層12重複地週期性排列於對於汲極層10的主面略平行之方向的超級連接構造。於n形柱層11及p形柱層12之上，設置有基底層13。於基底層13的表面，選擇性設置源極層14。源極層14係從n形柱層11上之基底層13的表面延伸存在到p形柱層12上之基底層13的表面為止。
溝20t係從源極層14的表面貫通源極層14、基底層13及n形層30，到達n形柱層11為止。溝20t係設置於n形柱層11的中心。於溝20t內，隔著閘極絕緣膜20，設置有閘極電極21。閘極電極21係隔著閘極絕緣膜20，鄰接於基底層13、源極層14、n形層30及n形柱層11。n形層30的底面係位於比閘極電極21的下端更接近基底層13的位置。n形層30的底面與基底層13的底面之間的距離，係比閘極電極21的下端與基底層13的底面之間的距離還短。
於半導體裝置3中，n形層30也鄰接於溝20t，故在半導體裝置3的切換關時，超級連接構造完全空乏化之後，溝20t的周邊空乏化。所以，於半導體裝置3中，也提升閘極絕緣膜20的耐壓性及閘極電極21所致之切換控制的信賴性。
又，高濃度的n形層30設置於基底層13正下方的話，基底層13正下方的電場會增加，但是，於半導體裝置3中，使p形柱層12之上半部份的濃度比n形柱層11之上半部份的濃度還高(參照圖9(b))。於半導體裝置3中，使p形柱層12之下半部份的濃度比n形柱層11之下半部份的濃度還低。藉此，於半導體裝置3中，超級連接構造之中央部份的電場變強(參照圖9(c))。
所以，於半導體裝置3中，基底層13正下的電場變弱，突崩崩潰並不是在基底層13的正下，在p形柱層12的中央部份易於發生。藉此，於半導體裝置3中，取得安定之耐壓。又，因為突崩崩潰，於半導體裝置3內，即使較大電流流通，因為基底層4之正下的電場較弱，結果，在半導體裝置3中，取得高突崩耐量。
(第4實施形態)
圖10係說明第4實施形態之半導體裝置的圖，(a)係半導體裝置的要部剖面模式圖，(b)係說明半導體裝置的深度方向與不純物濃度之關係的圖表。
圖10(a)所示之半導體裝置4係半導體裝置3的變形例。於半導體裝置4中，於基底層13與p形柱層12之間，設置包含p形不純物的p形層(第7半導體層)31。p形層31係包含比p形柱層12還高濃度的p形不純物。p形層31係鄰接於n形層30。
於半導體裝置4中，設置溝20t，結果，空乏層亦於從溝20t對於汲極層10的主面略平行之方向延伸。為此，於溝20t的周邊，與縮小晶格節距之狀況相同，可更提高超級連接構造的不純物濃度。為此，於p形柱層12上，可形成包含比p形柱層12還高之不純物濃度的高濃度之p形層31。
所以，可使鄰接於p形層31之n形層30的不純物濃度成為更高濃度。結果，於半導體裝置4中，導通電阻更減低。又，利用形成高濃度的p形層31，更緩和相對於Vds的Cds之變化。藉此，於半導體裝置4中，切換雜訊更難以發生。
又，如圖10(b)所示，藉由使p形層31成為比n形層30更低之濃度，半導體裝置4的電場分布係成為與圖9(c)相同的電場分布。藉此，於半導體裝置4中，提升閘極絕緣膜20的耐壓性及閘極電極21所致之切換控制的信賴性。
(第5實施形態)
圖11係第5實施形態之半導體裝置的要部剖面模式圖。
半導體裝置5係半導體裝置3的其他變形例。於半導體裝置5中，鄰接之兩個溝20t從基底層13的表面貫通基底層13及n形層30，到達n形柱層11為止。於n形柱層11，連接有兩個溝20t。亦即，於n形柱層11連接兩個溝20t，兩個溝20t並未連接於p形柱層12。於被兩個溝20t挾持之基底層13的表面，並未設置源極層14。選擇性設置於基底層13的源極層14，係鄰接於各溝20t。n形層30的底面係位於比閘極電極21的下端更接近基底層13的位置。n形層30的底面與基底層13的底面之間的距離，係比閘極電極21的下端與基底層13的底面之間的距離還短。
n形柱層11上，設置兩個溝20t，藉此，Cgd會更增加。又，藉由擴大鄰接之溝20t，縮小溝20t與p形柱層12的間隔，可使突崩崩潰時所產生之電流，選擇性流通至鄰接之溝20t之間的基底層13。進而，於半導體裝置5中，於鄰接之溝20t之間的基底層13，並未設置源極層14。為此，於半導體裝置5中，不會形成源極層14/基底層13/n形層30所致之寄生雙極性電晶體。所以，於半導體裝置5中，即使流動突崩崩潰所致之霍爾電流，寄生雙極性電晶體的錯誤動作也難以發生。結果，半導體裝置5具有高突崩耐量。
(第6實施形態)
圖12係說明第6實施形態之半導體裝置的圖，(a)係半導體裝置的要部剖面模式圖，(b)係說明半導體裝置的深度方向與不純物濃度之關係的圖表。
於圖12(a)所示之半導體裝置6中，於汲極層10上，設置有n- 形的漂移層(第2半導體層)15。換句話說，於半導體裝置6中，於汲極層10上，設置未配置p形柱層12的漂移層15。於漂移層15上，設置n形層30。於n形層30上，設置基底層13。亦即，於基底層13與漂移層15之間，設置有包含比漂移層15還高濃度之n形不純物的n形層30。於基底層13的表面，選擇性設置源極層14。
從源極層14的表面，貫通基底層13，涵蓋到漂移層15的內部，設置比溝20t還深的溝25t。溝25t係連接於漂移層15。於溝25t上側，隔著閘極絕緣膜20，設置有溝狀的閘極電極21。閘極電極21係隔著閘極絕緣膜20，鄰接於基底層13、源極層14、n形層30及漂移層15。n形層30的底面係位於比閘極電極21的下端更接近基底層13的位置。n形層30的底面與基底層13的底面之間的距離，係比閘極電極21的下端與基底層13的底面之間的距離還短。
於閘極電極21下，隔著場板絕緣膜(第2絕緣膜)25，設置有場板電極(埋入電極)26。場板電極26係電性連接於源極電極80。
如此，於半導體裝置6中，於漂移層15內，並不是超級連接構造，而是設置場板構造。
針對半導體裝置6的作用效果進行說明。
在半導體裝置6的切換開時，對閘極電極21施加臨限值電壓以上的電壓的話，於隔著閘極絕緣膜20，閘極電極21所對向之基底層13，形成通道。經由源極層14、通道、n形層30、漂移層15及汲極層10，電流流通於源極電極80與汲極電極81之間。
在半導體裝置6的切換關時，空乏層從溝25t與漂移層15的界面，往n形層30側及漂移層15側延伸。於漂移層15中空乏層彼此連繫的話，漂移層15會完全空乏化，如上述般，Cds急劇降低。
在此，如果未設置n形層30的話，與比較例的半導體裝置100相同，在漂移層15完全空乏化之前，閘極絕緣膜20的周邊會先空乏化。此時，在汲極電極81與源極電極80之間的電容(Cds)急劇減低之前，閘極電極21與汲極電極81之間的電容(Cgd)會減低。此時，如上述般，切換雜訊容易發生。
相對於此，於半導體裝置6，設置n形層30，故即使施加Vds，閘極絕緣膜20的周邊也難以空乏化。亦即，Cds急劇減低之後，Cgd會降低。所以，可抑制Cgd/Cds的急劇降低。結果，在半導體裝置6，切換雜訊容易發生。
如此，於漂移層15內，即使於設置場板構造的半導體裝置6中，可藉由n形層30，控制Cgd降低之電壓。
又，除了將漂移層15之深度方向的不純物濃度設為一定之外，如圖12(b)所示，比起源極電極80側，在汲極電極81側提高不純物濃度也包含於本實施形態。
藉由比起源極電極80側，在汲極電極81側提高不純物濃度，可一邊維持高耐壓，一邊降低導通電阻。又，藉由使高濃度之n形層30的底面位於比閘極電極21的下端還淺的位置，提升閘極絕緣膜20的耐壓性及閘極電極21所致之切換控制的信賴性。
以上，本實施形態係不限定於該等具體例。亦即，於該等具體例，當業者加上適切設計變更者，只要具備本實施形態的特徵，也包含於本實施形態的範圍。進而，前述之具體例所具備之各要素及其配置、材料、條件、形狀、尺寸等，係並不限定於例示者，也可適切變更。關於各實施形態，並不是各別獨立之實施形態，可適切複數組合各實施形態。例如，在本實施形態中，將第1導電形設為n形，將第2導電形設為p形來進行說明，但是，將第1導電形設為p形，將第2導電形設為n形也可實施。
例如，閘極電極21、超級連接構造、場板構造的平面圖案係不限定於條紋狀，形成為格子狀、鋸齒狀、蜂巢狀亦可。
例如，p形層12、場板絕緣膜25係揭示與汲極層10未連接的構造，但是，連接於汲極層10也可實施。
又，作為半導體材料，已舉出矽(Si)為例，但是，作為半導體材料，也可舉出碳化矽(SiC)、氮化鎵(GaN)等之化合物半導體、鑽石等之寬帶間隙半導體。
又，於半導體裝置的製造方法中，並不限於圖2～圖5所例示之製程。例如，關於超級連接構造的製造，除了藉由磊晶成長，形成柱層的製造過程之外，藉由重覆複數次注入離子與埋入結晶成長的製程、注入使加速電壓變化的離子，來形成柱層的製程也包含於本實施形態。
本發明並不完全限定於前述實施形態，在實施階段中可在不脫出其要旨的範圍，改變構成要件而具體化。又，可藉由前述實施形態所揭示之複數構成要件的適切組合，形成各種發明。例如，從實施形態所示之整體構成要件刪除幾個構成要件亦可。
1～6，100．．．半導體裝置
10．．．汲極層
11．．．n形柱層
11A．．．半導體層
12．．．p形柱層
12t，20t，25t．．．溝
13．．．基底層
14．．．源極層
15．．．漂移層
20．．．閘極絕緣膜
21‧‧‧閘極電極
25‧‧‧場板絕緣膜
26‧‧‧場板電極
30‧‧‧n形層
31‧‧‧p形層
80‧‧‧源極電極
81‧‧‧汲極電極
90，91，92‧‧‧遮罩
94‧‧‧光阻層
[圖1]第1實施形態之半導體裝置的要部模式圖，(a)係(b)的X-Y位置之半導體裝置的要部剖面模式圖，(b)係從上面觀看(a)的A-B位置之剖面的要部俯視模式圖。
[圖2]用以說明第1實施形態的半導體裝置之製造過程的要部剖面模式圖，(a)係於汲極層上，形成半導體層之工程的要部剖面模式圖，(b)係於汲極層上，形成超級連接構造之工程的要部剖面模式圖。
[圖3]用以說明第1實施形態的半導體裝置之製造過程的要部剖面模式圖，(a)係於n形柱層上，形成n形層之工程的要都剖面模式圖，(b)係於超級連接構造上，形成基底層之工程的要部剖面模式圖。
[圖4]用以說明第1實施形態的半導體裝置之製造過程的要部剖面模式圖，(a)係於基底層的表面，形成源極層之工程的要部剖面模式圖，(b)係形成閘極電極用之溝的要部剖面模式圖。
[圖5]用以說明第1實施形態的半導體裝置之製造過程的要部剖面模式圖，(a)係形成閘極電極之工程的要部剖面模式圖，(b)係於基底層的表面，形成光阻層的要部剖面模式圖。
[圖6]比較例之半導體裝置的要部剖面模式圖。
[圖7]說明Vds、Cds及Cgd之關係的圖表。
[圖8]第2實施形態之半導體裝置的要部剖面模式圖。
[圖9]說明第3實施形態之半導體裝置的圖，(a)係半導體裝置的要部剖面模式圖，(b)係說明半導體裝置的深度方向與不純物濃度之關係的圖表，(c)係說明半導體裝置的深度方向與電場之關係的圖表。
[圖10]說明第4實施形態之半導體裝置的圖，(a)係半導體裝置的要部剖面模式圖，(b)係說明半導體裝置的深度方向與不純物濃度之關係的圖表。
[圖11]第5實施形態之半導體裝置的要部剖面模式圖。
[圖12]說明第6實施形態之半導體裝置的圖，(a)係半導體裝置的要部剖面模式圖，(b)係說明半導體裝置的深度方向與不純物濃度之關係的圖表。
1．．．半導體裝置
10．．．汲極層
11．．．n形柱層
12．．．p形柱層
13．．．基底層
14．．．源極層
20．．．閘極絕緣膜
20t．．．溝
21．．．閘極電極
30．．．n形層
80．．．源極電極
81．．．汲極電極

Claims (18)

  1. 一種半導體裝置，其特徵為：具備：第1導電形的第1半導體層；第1導電形的第2半導體層及第2導電形的第3半導體層，係於前述第1半導體層上，交互設置於對於前述第1半導體層的主面略平行之方向；第2導電形的第4半導體層，係設置於前述第2半導體層及前述第3半導體層上；第1導電形的第5半導體層，係選擇性設置於前述第4半導體層的表面；控制電極，係於從前述第5半導體層的表面，貫通前述第4半導體層，並連接前述第2半導體層之溝內，隔著絕緣膜而設置；第1主電極，係連接於前述第1半導體層；第2主電極，係連接於前述第4半導體層及前述第5半導體層；及第1導電形的第6半導體層，係設置於前述第4半導體層與前述第2半導體層之間；前述第6半導體層的不純物濃度，係比前述第2半導體層的不純物濃度還高；前述第6半導體層的底面與前述第4半導體層的底面之間的距離，係比前述控制電極的下端與前述第4半導體層的底面之間的距離還短。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，從對於前述第1半導體層的主面垂直之方向觀看，前述第2半導體層、前述第3半導體層、前述第4半導體層、前述第5半導體層及控制電極，係分別延伸存在於相同方向。
  3. 如申請專利範圍第1項所記載之半導體裝置，其中，前述溝，係連接前述第2半導體層，並且連接前述第3半導體層。
  4. 如申請專利範圍第1項所記載之半導體裝置，其中，於前述第2半導體層，連接有兩個前述溝。
  5. 如申請專利範圍第4項所記載之半導體裝置，其中，於被前述兩個前述溝挾持，設置於前述第2半導體層上之前述第4半導體層的表面，並未設置有前述第5半導體層。
  6. 如申請專利範圍第4項所記載之半導體裝置，其中，前述第6半導體層，係被前述兩個前述溝挾持，於被前述兩個前述溝挾持之前述第6半導體層上所設置之前述第4半導體層的表面，並未設置有前述第5半導體層。
  7. 如申請專利範圍第1項所記載之半導體裝置，其 中，於與前述第6半導體層上所設置之前述第4半導體層隔著前述溝而鄰接之前述第4半導體層的表面，選擇性設置有前述第5半導體層。
  8. 如申請專利範圍第1項所記載之半導體裝置，其中，前述溝，係設置於前述第2半導體層的中心部。
  9. 如申請專利範圍第1項所記載之半導體裝置，其中，前述第5半導體層，係從前述第2半導體層上之前述第4半導體層的表面，延伸存在至前述第3半導體層上之前述第4半導體層上的表面為止。
  10. 如申請專利範圍第1項所記載之半導體裝置，其中，前述第3半導體層之上半部份的不純物濃度，係比前述第2半導體層之上半部份的不純物濃度還高。
  11. 如申請專利範圍第1項所記載之半導體裝置，其中，前述第3半導體層之下半部份的不純物濃度，係比前述第2半導體層之下半部份的不純物濃度還低。
  12. 如申請專利範圍第1項所記載之半導體裝置，其中，更具備：第2導電形的第7半導體層，係設置於前述第4半導體層與前述第3半導體層之間，包含比前述第3半導體層 的不純物濃度還高濃度的不純物。
  13. 如申請專利範圍第12項所記載之半導體裝置，其中，前述第7半導體層，係鄰接於前述第6半導體層。
  14. 如申請專利範圍第12項所記載之半導體裝置，其中，前述第7半導體層的不純物濃度，係比前述第6半導體層的不純物濃度還低。
  15. 如申請專利範圍第1項所記載之半導體裝置，其中，前述第2半導體層連接兩個前述溝，前述兩個前述溝，係未連接前述第3半導體層。
  16. 如申請專利範圍第15項所記載之半導體裝置，其中，於被前述兩個前述溝挾持之前述第4半導體層的表面，並未設置前述第5半導體層。
  17. 一種半導體裝置，其特徵為：具備：第1導電形的第1半導體層；第1導電形的第2半導體層，係設置於前述第1半導體層上；第2導電形的第4半導體層，係設置於前述第2半導體層上；第1導電形的第5半導體層，係選擇性設置於前述第 4半導體層的表面；控制電極，係於從前述第5半導體層的表面，貫通前述第4半導體層，並連接前述第2半導體層之溝內，隔著第1絕緣膜而設置；埋入電極，係於前述溝內，於前述控制電極下，隔著第2絕緣膜而設置；第1主電極，係連接於前述第1半導體層；第2主電極，係連接於前述第4半導體層及前述第5半導體層；及第1導電形的第6半導體層，係設置於前述第4半導體層與前述第2半導體層之間；前述第6半導體層的不純物濃度，係比前述第2半導體層的不純物濃度還高；前述第6半導體層之底面與前述第4半導體層之底面的距離，係比前述控制電極之下端與前述第4半導體層之底面的距離還短。
  18. 如申請專利範圍第17項所記載之半導體裝置，其中，前述埋入電極，係電性連接於前述第2主電極。
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