JP2009277755A - 半導体装置 - Google Patents
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Abstract
【課題】MOSFETを安定して動作させるとともに、SBD領域における耐圧の低下を防ぐことのできる半導体装置を提供する。
【解決手段】半導体装置は、MOSFET領域10とSBD領域20とが配置されているn+型半導体基板1と、n+型半導体基板1上に設けられたn型エピタキシャル層2とを備える。MOSFET領域10は、p型ベース領域3に設けられ第1の不純物濃度を有するp+型拡散領域5を備える。SBD領域20は、n型エピタキシャル層2の上面に設けられ第2の不純物濃度を有するp型拡散領域21を備える。p型拡散領域21の有する第2の不純物濃度は、p+型拡散領域5の有する第1の不純物濃度よりも低い。
【選択図】図1
【解決手段】半導体装置は、MOSFET領域10とSBD領域20とが配置されているn+型半導体基板1と、n+型半導体基板1上に設けられたn型エピタキシャル層2とを備える。MOSFET領域10は、p型ベース領域3に設けられ第1の不純物濃度を有するp+型拡散領域5を備える。SBD領域20は、n型エピタキシャル層2の上面に設けられ第2の不純物濃度を有するp型拡散領域21を備える。p型拡散領域21の有する第2の不純物濃度は、p+型拡散領域5の有する第1の不純物濃度よりも低い。
【選択図】図1
Description
本発明は、半導体装置に関し、特にトランジスタとショットキーバリアダイオードとが混載された半導体装置に関する。
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)とショットキーバリアダイオード(SBD:Schottky Barrier Diode)とが混載された半導体装置は、各種の通信機器や家庭用電気機器等における電力変換、制御に広く用いられている。この半導体装置を用いた電源システムの小型化、高効率化、低消費電力化を達成するために、システムを構成するMOSFETとSBDとが混載された半導体装置は、高耐圧を保持したままでオン状態の抵抗を低減する必要がある。
縦型MOSFETのオン動作時においてオン抵抗を低減させるために、n+型ソース領域及びp型ベース領域に電気的に接続されるソース電極の下部にp型拡散領域を設ける構成が知られている。このp型拡散領域を介してソース電極とp型ベース領域とが接続される(特許文献1参照)。
一方、SBDでは、アノード電極とn型エピタキシャル層とによるショットキー接合部分での耐圧低下を抑制するために、アノード電極端部に接するようにp型拡散領域を形成する(特許文献2参照)。半導体装置のオフ動作時には、このp型拡散領域とn型エピタキシャル層との間で空乏層が広がり、SBDの耐圧が保持される。
MOSFETとSBDとが混載された半導体装置において、MOSFETの性能向上を図るため、半導体基板上のn型エピタキシャル層のn型不純物濃度を上げてオン抵抗を低減する。このようなMOSFETを安定して動作させるためには、ソース電極下部に設けられるp型拡散領域にも高い不純物濃度が要求される。ここで、SBDのショットキー接合端部に設けられるp型拡散領域がMOSFETのp型拡散領域と同程度の高い不純物濃度を有する場合、高いn型不純物濃度を有するn型エピタキシャル層との間でオフ動作時に空乏層が広がりにくくなり、SBDの耐圧が低下してしまう。
特開2006−210392号公報
特開2003−142698号公報
本発明は、MOSFETを安定して動作させるとともに、SBD領域における耐圧の低下を防ぐことのできる半導体装置を提供することを目的とする。
本発明の一の態様に係る半導体装置は、トランジスタが形成されるトランジスタ領域とショットキーバリアダイオードが形成されるショットキーバリアダイオード領域とが配置されている第1導電型の半導体基板と、前記半導体基板上に設けられた第1導電型のエピタキシャル層とを備え、前記トランジスタ領域には、前記エピタキシャル層の上面に設けられた第2導電型のベース領域と、前記ベース領域に設けられ第1の不純物濃度を有する第2導電型の第1の高濃度拡散領域と、前記ベース領域の上面に選択的に設けられた第1導電型の拡散領域と、前記拡散領域から前記ベース領域を介して前記エピタキシャル層に亘る領域に絶縁膜を介して設けられた制御電極とが形成され、前記ショットキーバリアダイオード領域には、前記エピタキシャル層の上面に設けられ前記第1の不純物濃度よりも低い第2の不純物濃度を有する第2導電型の第2の高濃度拡散領域が形成され、前記トランジスタ領域において前記第1の高濃度拡散領域及び前記拡散領域に電気的に接続されるとともに、前記ショットキーバリアダイオード領域において前記エピタキシャル層及び前記第2の高濃度拡散領域に電気的に接続され、前記ショットキーバリアダイオード領域の前記エピタキシャル層とショットキー接合を形成する第1の主電極と、前記半導体基板の下面に電気的に接続された第2の主電極とを備えることを特徴とする。
本発明によれば、MOSFETを安定して動作させるとともに、SBD領域における耐圧の低下を防ぐことのできる半導体装置を提供することができる。
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態では第1導電型をn型、第2導電型をp型として説明する。また、以下に記載する「n+型」はn型不純物濃度が高い半導体を示し、「n−型」はn型不純物濃度が低い半導体を示す。これと同様に、「p+型」、「p−型」は、それぞれ、p型不純物濃度が高い半導体、p型不純物濃度が低い半導体を示す。そして、以下の実施の形態において、半導体装置はnチャネルのトレンチゲート型MOSFETとSBDとが混載された半導体装置を例にとって説明する。
(第1の実施の形態)
図1は、第1の実施の形態に係る半導体装置が形成されたチップの断面図である。半導体装置には、MOSFETが形成されるMOSFET領域10、SBDが形成されるSBD領域20が配置されている。図1(a)は、半導体装置のMOSFET領域10の構造を示す断面図であり、図1(b)は、半導体装置のSBD領域20の構造を示す断面図である。
図1は、第1の実施の形態に係る半導体装置が形成されたチップの断面図である。半導体装置には、MOSFETが形成されるMOSFET領域10、SBDが形成されるSBD領域20が配置されている。図1(a)は、半導体装置のMOSFET領域10の構造を示す断面図であり、図1(b)は、半導体装置のSBD領域20の構造を示す断面図である。
図1(a)に示されるように、MOSFET領域10には、相互に対向する上面及び下面を有するn+型半導体基板1が設けられ、n+型半導体基板1の上面にn型エピタキシャル層2が設けられている。n型エピタキシャル層2の上面にはp型ベース領域3が設けられている。更に、p型ベース領域3の上面には、p型ベース領域3に接続されるn+型ソース領域4が選択的に設けられている。本実施の形態において、p型ベース領域3上のn+型ソース領域4には、p型ベース領域3の表面に到達するようにコンタクトトレンチt1が形成され、コンタクトトレンチt1の底部に接するp型ベース領域3内にp+型拡散領域5が設けられている。
p+型拡散領域5は、p型の不純物として、例えば二フッ化ホウ素(BF2)が注入されており、コンタクトトレンチt1の底部と接する表面部分において1E19cm−3以上1E21cm−3以下、本実施の形態においては例えば1E20cm−3程度の不純物濃度を有する。また、n+型半導体基板1に垂直な深さ方向(図1に示すy方向)に、p+型拡散領域5の上面から深さ0.5μmまでの不純物濃度を線積分した値は、5E14cm−2以上1E16cm−2以下の値である。
また、n+型ソース領域4には、n+型ソース領域4の表面から、p型ベース領域3を貫通してn型エピタキシャル層2内部まで達するゲートトレンチTが設けられている。ゲートトレンチTの側面及び底面にはゲート絶縁膜6が設けられ、このゲート絶縁膜6を介してゲートトレンチTの内側にゲート電極Gが埋め込まれている。また、ゲート電極Gの上には層間絶縁膜7が設けられている。このゲート電極Gは、しきい値電圧以上のゲート電圧が印加されることにより、チャネルをp型ベース領域3に形成してMOSFETを導通させるものである。更に、n+型ソース領域4の上には、n+型ソース領域4及びp+型拡散領域5に電気的に接続するようにソース電極Sが設けられている。ソース電極Sは、コンタクトトレンチt1内にも埋め込まれている。コンタクトトレンチt1内のソース電極Sは、その側面においてn+型ソース領域4と接続されている。また、コンタクトトレンチt1下部において、ソース電極Sとp+型拡散領域5とが電気的に接続されている。そして、n+型半導体基板1の下面に電気的に接続するようにドレイン電極Dが設けられている。これにより、n+型半導体基板1に平行な方向(図1に示すx方向)にMOSFETが複数形成されることとなる。
図1(b)に示されるように、SBD領域20にも、相互に対向する上面及び下面を有するn+型半導体基板1の上面にn型エピタキシャル層2が設けられている。このn型エピタキシャル層2の表面に、MOSFET領域10のコンタクトトレンチt1と略同一の深さのショットキー接合用トレンチt2が複数形成されている。このショットキー接合用トレンチt2の底部に接するn型エピタキシャル層2内にp型拡散領域21が設けられている。
p型拡散領域21は、p型の不純物として、例えばホウ素(B)が注入されており、ショットキー接合用トレンチt2の底部と接する表面部分において、1E16cm−3以上1E18cm−3以下、本実施の形態においては例えば1E17cm−3程度の不純物濃度を有する。n+型半導体基板1に垂直な深さ方向(図1に示すy方向)に、p型拡散領域21の上面から深さ0.5μmまでの不純物濃度を線積分した値は、1E13cm−2以上1E14cm−2以下の値である。
また、ショットキー接合用トレンチt2内部を含むn型エピタキシャル層2の表面にアノード電極22が設けられている。アノード電極22とn型エピタキシャル層2との接合界面にショットキー接合Aが形成される。また、n+型半導体基板1の下面に電気的に接続するようにカソード電極23が設けられている。本実施の形態に係る半導体装置において、MOSFET領域10におけるソース電極Sと、SBD領域20におけるアノード電極22とは互いに接続されて形成されている。また、MOSFET領域10におけるドレイン電極Dと、SBD領域20におけるカソード電極23とも互いに接続されて形成されている。
次に、このように形成された半導体装置の動作について説明する。半導体装置の動作において、MOSFET領域10に形成された各MOSFETのn+型ソース領域4及びp型ベース領域3はソース電極Sを介して接地されているものとする。また、ドレイン領域であるn+型半導体基板1には、ドレイン電極Dを介して所定の正電圧が印加されているものとする。
半導体装置をオン動作させる場合、MOSFET領域10において、所定の正電圧(しきい値電圧以上のゲート電圧)を各MOSFETのゲート電極Gに印加する。これにより、p型ベース領域3のチャネル領域には、n型の反転層が形成される。n+型ソース領域4からの電子は、この反転層を通り、ドリフト領域であるn型エピタキシャル層2に注入され、ドレイン領域であるn+型半導体基板1に達する。よって、電流がn+型半導体基板1からn+型ソース領域4に流れることになる。
この半導体装置のオン動作時において、SBD領域20におけるアノード電極22はソース電極Sとともに接地されており、カソード電極23にはドレイン電極Dとともに所定の正電位が印加されている。ショットキー接合Aによるショットキー障壁があるため、アノード電極22の自由電子はn型エピタキシャル層2に移動することができない。そのため、カソード電極23からアノード電極22へと電流が流れることがない。
半導体装置をオフ動作させる場合、MOSFET領域10において、各MOSFETのゲート電極Gに印加されるゲート電圧がしきい値電圧以下となるように、ゲート電極Gに印加する電圧を制御する。これにより、p型ベース領域3のチャネル領域の反転層が消失し、n+型ソース領域4からn型エピタキシャル層2への電子の注入が停止する。よって、ドレイン領域であるn+型半導体基板1からn+型ソース領域4に電流が流れない。そして、オフ動作時、n型エピタキシャル層2とp型ベース領域3とにより形成されるpn接合界面から縦方向(図1に示すy方向)に伸びる空乏層により、半導体装置の耐圧が保持される。
この半導体装置のオフ動作時において、瞬間的にMOSFETのソース電極Sとドレイン電極Dの電位が逆転することがある。すなわちソース電極Sに高い電圧、ドレイン電極Dに低い電圧が印加される。これにより、p+型拡散領域5からp型ベース領域3及びn型エピタキシャル層2を介してn+型半導体基板1へと電流が流れるおそれがある。
本実施の形態に係る半導体装置において、アノード電極22とソース電極S、カソード電極23とドレイン電極Dとがそれぞれ接続され、MOSFETとSBDとが並列接続されている。アノード電極22に高い電圧、カソード電極23に低い電圧が印加された場合には、n型エピタキシャル層2内の自由電子がエネルギー準位の低いアノード電極22側へ移動し、アノード電極22からカソード電極23へと電流が流れる。ここで、ソース電極Sに高い電圧、ドレイン電極Dに低い電圧が印加された場合、SBDの方がMOSFETよりも低い電圧でオンするため、電流はSBD側へと流れ、MOSFETに電流が流れることがない。また、電位が正常に戻った場合には、SBDに流れる電流は瞬時にオフされる。
本実施の形態に係る半導体装置のオフ動作時に、SBD領域においてp型拡散領域21とn型エピタキシャル層2との間のpn接合界面から空乏層が伸び、この空乏層で電圧を保持する。このとき、p型拡散領域21及びn型エピタキシャル層2の不純物濃度が高いと、pn接合界面から空乏層が広がりにくくなる。空乏層が十分に広がらない場合、半導体装置のSBD領域20の耐圧が低下してしまう。
ここで、本実施の形態の半導体装置において、MOSFET領域10に形成されているp+型拡散領域5より、SBD領域20に形成されているp型拡散領域21のほうがp型不純物濃度が低くなるように設けられている。SBD領域20のp型拡散領域21は、その不純物濃度が1E17cm−3程度である。この不純物濃度であれば通常はp型拡散領域21内に空乏層が十分に広がり、SBD領域20において耐圧を保持することができる。一方、MOSFET領域10におけるp+型拡散領域5の不純物濃度は1E20cm−3程度であるため、MOSFETのソース電極Sとp型ベース領域3との接続は良好に保たれ、MOSFETを安定して動作させることができる。
次に、本実施の形態に係る半導体装置の製造方法について説明する。図2乃至図6は、本実施の形態に係る半導体装置の製造工程を示す工程図である。図2(a)乃至図6(a)は、半導体装置のMOSFET領域10を示す断面図であり、図2(b)乃至図6(b)は、半導体装置のSBD領域20を示す断面図である。
n+型半導体基板1上にn型エピタキシャル層2、p型ベース領域3、n+型ソース領域4、ゲート電極Gを形成する工程までは既知のMOSFETの製造工程により製造する。すなわち、n+型半導体基板1上に設けられたn型エピタキシャル層2の上面のMOSFET領域10に、ホウ素(B)等のp型不純物をイオン注入した後、例えば熱により拡散させてp型ベース領域3を形成する。そして、p型ベース領域3の上面にリン(P)等のn型不純物をイオン注入した後、例えば熱により拡散させてn+型ソース領域4を形成する。次に、MOSFET領域10に形成されたn+型ソース領域4の表面からn型エピタキシャル層2の内部まで達するゲートトレンチTを形成した後に、ゲートトレンチTの底面及び側壁にゲート絶縁膜6を熱酸化により形成する。このゲート絶縁膜6を介してゲートトレンチT内に例えばポリシリコン等を埋め込み、ゲート電極Gを形成する。ここまでの工程においてSBD領域20の上面にはマスクを設け、加工を施さない。
次に、図2に示すように、ゲート電極Gの上面を覆う層間絶縁膜7を堆積する。層間絶縁膜7はMOSFET領域10及びSBD領域20に一様に堆積する。そして、層間絶縁膜7上にレジストを堆積した後、このレジストをパターニングしてエッチングを行い、MOSFET領域10にコンタクトトレンチt1を形成するとともに、SBD領域20にショットキー接合用トレンチt2を形成する。
次に、図3に示すように、MOSFET領域10及びSBD領域20に一様にレジストR1を堆積した後、パターニングしてMOSFET領域10にのみレジストR1を形成する。このレジストR1をマスクとして、n+型半導体基板1の全面にp型不純物、例えばホウ素(11B)を加速電圧70keV、ドーズ量3E13cm−2でイオン注入する。これにより、SBD領域20のショットキー接合用トレンチt2の底部にのみホウ素イオンが注入される。
次に、図4に示すように、レジストR1を剥離した後、MOSFET領域10及びSBD領域20に一様にレジストR2を堆積し、パターニングしてSBD領域20にのみレジストR2を形成する。このレジストR2をマスクとして、n+型半導体基板1の全面にp型不純物、例えば二フッ化ホウ素(49BF2)を加速電圧30keV、ドーズ量5E15cm−2でイオン注入する。これにより、MOSFET領域10のコンタクトトレンチt1の底部にのみ二フッ化ホウ素イオンが注入される。レジストR2を除去した後、窒素(N2)雰囲気中で900℃、20分間の活性化アニーリングを行う。これにより、p型不純物を拡散させてMOSFET領域10のp型ベース領域3内にp+型拡散領域5を形成するとともに、SBD領域20のn型エピタキシャル層2内にp型拡散領域21を形成する。
次に、図5に示すように、ウェットエッチングを行い、SBD領域20の層間絶縁膜7を除去する。この際、MOSFET領域10のゲート電極G上の層間絶縁膜7の一部も除去され、n+型ソース領域4の上面の一部が露出する。
次に、図6に示すように、MOSFET領域10及びSBD領域20上に金属をスパッタリングした後エッチングを行い、MOSFET領域10にp+型拡散領域5及びn+型ソース領域4に電気的に接続するソース電極Sを形成する。これとともに、SBD領域20にn型エピタキシャル層2に電気的に接合するアノード電極22を形成する。その後、n+型半導体基板1の下面を研磨した後にドレイン電極D及びカソード電極23を設ける。以上のようにして、図1に示す半導体装置を製造することができる。
本実施の形態に係る半導体装置の製造方法によれば、MOSFET領域10に形成するp+型拡散領域5と、SBD領域20に形成するp型拡散領域21とを異なる不純物濃度で形成することができる。SBD領域20におけるp型拡散領域21の不純物濃度をMOSFET領域10におけるp+型拡散領域5の不純物濃度よりも低くなるように形成することができるため、通常はp型拡散領域21に空乏層が十分に広がり、SBD領域20において耐圧を保持することができる。一方、MOSFET領域10におけるp+型拡散領域5の不純物濃度をSBD領域20におけるp型拡散領域21の不純物濃度よりも高くすることができる。そのため、MOSFETのソース電極Sとp型ベース領域3との接続は良好に保たれ、MOSFETを安定して動作させることができる。
(第2の実施の形態)
図7は、第2の実施の形態に係る半導体装置が形成されたチップの断面図である。半導体装置には、MOSFETが形成されるMOSFET領域10、SBDが形成されるSBD領域20が配置されている。図7(a)は、半導体装置のMOSFET領域10を示す断面図であり、図7(b)は、半導体装置のSBD領域20を示す断面図である。図7に示す第2の実施の形態に係る半導体装置において、第1の実施の形態に係る半導体装置と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。
図7は、第2の実施の形態に係る半導体装置が形成されたチップの断面図である。半導体装置には、MOSFETが形成されるMOSFET領域10、SBDが形成されるSBD領域20が配置されている。図7(a)は、半導体装置のMOSFET領域10を示す断面図であり、図7(b)は、半導体装置のSBD領域20を示す断面図である。図7に示す第2の実施の形態に係る半導体装置において、第1の実施の形態に係る半導体装置と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。
図7(a)に示されるように、第2の実施の形態に係る半導体装置のMOSFET領域10は、p型ベース領域3内のp+型拡散領域5下部にp型拡散領域5’が形成されている点において第1の実施の形態に係る半導体装置と異なる。p型拡散領域5’は、p型の不純物として、例えばホウ素(B)が注入されており、p+型拡散領域5と接する表面部分において1E17cm−3程度の不純物濃度を有する。
本実施の形態の半導体装置においても、MOSFET領域10に形成されているp+型拡散領域5より、SBD領域20に形成されているp型拡散領域21のほうがp型不純物濃度が低くなるように設けられている。SBD領域20のp型拡散領域21は、その不純物濃度が1E17cm−3程度である。この不純物濃度であれば、通常はp型拡散領域21内に空乏層が十分に広がり、SBD領域20において耐圧を保持することができる。一方、MOSFET領域10におけるp+型拡散領域5の不純物濃度は1E20cm−3程度であるため、MOSFETのソース電極Sとp型ベース領域3との接続は良好に保たれ、MOSFETを安定して動作させることができる。ここで、MOSFET領域10において、p型拡散領域5’はp+型拡散領域5の下部のp型ベース領域内に設けられているため、ゲートトレンチT側壁のチャネル領域に影響を与えることがない。MOSFET領域10に設けられたp型拡散領域5’によりMOSFETの特性が大きく変化することはない。
次に本実施の形態に係る半導体装置の製造方法について説明する。図8乃至図10は、本実施の形態に係る半導体装置の製造工程を示す工程図である。図8(a)乃至図10(a)は、半導体装置のMOSFET領域10を示す断面図であり、図8(b)乃至図10(b)は、半導体装置のSBD領域20を示す断面図である。
本実施の形態に係る半導体装置の製造方法は、図2に示すコンタクトトレンチt1及びショットキー接合用トレンチt2を形成する工程までは第1の実施の形態に係る半導体装置の製造方法と同様である。
次に、図8に示すように、n+型半導体基板1の全面に対して、p型不純物、例えばホウ素(11B)を加速電圧70keV、ドーズ量3E13cm−2でイオン注入する。これにより、MOSFET領域10のコンタクトトレンチt1の底部及びSBD領域20のショットキー接合用トレンチt2の底部の双方にホウ素イオンが注入される。
次に、図9に示すように、MOSFET領域10及びSBD領域20に一様にレジストR2を堆積し、パターニングしてSBD領域20にのみレジストR2を形成する。このレジストR2をマスクとして、n+型半導体基板1の全面にp型不純物、例えば二フッ化ホウ素(49BF2)を加速電圧30keV、ドーズ量5E15cm−2でイオン注入する。レジストR2を除去した後、窒素(N2)雰囲気中で900℃、20分間の活性化アニーリングを行う。これにより、p型不純物を拡散させてMOSFET領域10のp型ベース領域3内にp+型拡散領域5及びp型拡散領域5’を形成するとともに、SBD領域20のn型エピタキシャル層2内にp型拡散領域21を形成する。
次に、図10に示すように、ウェットエッチングを行い、SBD領域20の層間絶縁膜7を除去する。この際、MOSFET領域10のゲート電極G上の層間絶縁膜7の一部も除去され、n+型ソース領域4の上面の一部が露出する。
その後、第1の実施の形態に係る半導体装置の製造方法と同様に、MOSFET領域10及びSBD領域20上に金属をスパッタリングした後エッチングを行い、MOSFET領域10にp+型拡散領域5及びn+型ソース領域4に電気的に接続するソース電極Sを形成する。これとともに、SBD領域20にn型エピタキシャル層2に電気的に接合するアノード電極22を形成する。そして、n+型半導体基板1の下面を研磨した後にドレイン電極D及びカソード電極23を設ける。以上のようにして、図7に示す半導体装置を製造することができる。
本実施の形態に係る半導体装置の製造方法によっても、MOSFET領域10に形成するp+型拡散領域5と、SBD領域20に形成するp型拡散領域21とを異なる不純物濃度で形成することができる。SBD領域20におけるp型拡散領域21の不純物濃度をMOSFET領域10におけるp+型拡散領域5の不純物濃度よりも低くなるように形成することができるため、通常はp型拡散領域21に空乏層が十分に広がり、SBD領域20において耐圧を保持することができる。一方、MOSFET領域10におけるp+型拡散領域5の不純物濃度をSBD領域20におけるp型拡散領域21の不純物濃度よりも高くすることができる。そのため、MOSFETのソース電極Sとp型ベース領域3との接続は良好に保たれ、MOSFETを安定して動作させることができる。
また、本実施の形態に係る半導体装置の製造方法によれば、第1の実施の形態に係る半導体装置の製造方法に比べて、レジストを形成する回数を少なくすることができる。そのため、より簡易な工程で半導体装置を形成することが可能となる。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。
例えば、実施の形態においては第1導電型をn型、第2導電型をp型として説明したが、第1導電型をp型、第2導電型をn型としても実施可能である。また、半導体装置をトレンチゲート型MOSFETとして説明したが、これはプレーナゲート型のMOSFETであってもよい。実施の形態において、半導体材料としてシリコンを用いたMOSFETを説明したが、半導体材料としては、例えばシリコンカーバイト(SiC)や窒化ガリウム(GaN)等の化合物半導体やダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。
1・・・n+型半導体基板、 2・・・n型エピタキシャル層、 3・・・p型ベース領域、 4・・・n+型ソース領域、 5・・・p+型拡散領域、 6・・・ゲート絶縁膜、 7・・・層間絶縁膜、 10・・・MOSFET領域、 20・・・SBD領域、 21・・・p型拡散領域、 22・・・アノード電極、 23・・・カソード電極、 G・・・ゲート電極、 S・・・ソース電極、 D・・・ドレイン電極、 T・・・ゲートトレンチ、 t1・・・コンタクトトレンチ、 t2・・・ショットキー接合用トレンチ、 R1、R2・・・レジスト。
Claims (5)
- トランジスタが形成されるトランジスタ領域とショットキーバリアダイオードが形成されるショットキーバリアダイオード領域とが配置されている第1導電型の半導体基板と、
前記半導体基板上に設けられた第1導電型のエピタキシャル層と
を備え、
前記トランジスタ領域には、
前記エピタキシャル層の上面に設けられた第2導電型のベース領域と、
前記ベース領域に設けられ第1の不純物濃度を有する第2導電型の第1の高濃度拡散領域と、
前記ベース領域の上面に選択的に設けられた第1導電型の拡散領域と、
前記拡散領域から前記ベース領域を介して前記エピタキシャル層に亘る領域に絶縁膜を介して設けられた制御電極と
が形成され、
前記ショットキーバリアダイオード領域には、
前記エピタキシャル層の上面に設けられ前記第1の不純物濃度よりも低い第2の不純物濃度を有する第2導電型の第2の高濃度拡散領域
が形成され、
前記トランジスタ領域において前記第1の高濃度拡散領域及び前記拡散領域に電気的に接続されるとともに、前記ショットキーバリアダイオード領域において前記エピタキシャル層及び前記第2の高濃度拡散領域に電気的に接続され、前記ショットキーバリアダイオード領域の前記エピタキシャル層とショットキー接合を形成する第1の主電極と、
前記半導体基板の下面に電気的に接続された第2の主電極と
を備える
ことを特徴とする半導体装置。 - 前記第1の不純物濃度は、前記第1の高濃度拡散領域の表面において1E19cm−3以上1E21cm−3以下であり、
前記第2の不純物濃度は、前記第2の高濃度拡散領域の表面において1E16cm−3以上1E18cm−3以下である
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1の不純物濃度を前記第1の高濃度拡散領域の表面から深さ0.5μmまで線積分した値は、
前記第2の不純物濃度を前記第2の高濃度拡散領域の表面から深さ0.5μmまで線積分した値よりも大きい
ことを特徴とする請求項1又は2に記載の半導体装置。 - 前記第1の不純物濃度を前記第1の高濃度拡散領域の表面から深さ0.5μmまで線積分した値は5E14cm−2以上1E16cm−2以下であり、
前記第2の不純物濃度を前記第2の高濃度拡散領域の表面から深さ0.5μmまで線積分した値は1E13cm−2以上1E14cm−2以下である
ことを特徴とする請求項1乃至3のいずれか記載の半導体装置。 - 前記第1の主電極は、
前記トランジスタ領域において、前記拡散領域を貫通するように形成されたコンタクトトレンチに埋め込まれて設けられるとともに、前記コンタクトトレンチの底部で前記第1の高濃度拡散領域に接続され、
前記ショットキーバリアダイオード領域において、前記エピタキシャル層の表面に形成されたショットキー接合用トレンチに埋め込まれて設けられるとともに、前記ショットキー接合用トレンチの底部で前記第2の高濃度拡散領域に接続されている
ことを特徴とする請求項1乃至4のいずれか記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008125675A JP2009277755A (ja) | 2008-05-13 | 2008-05-13 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008125675A JP2009277755A (ja) | 2008-05-13 | 2008-05-13 | 半導体装置 |
Publications (1)
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JP2009277755A true JP2009277755A (ja) | 2009-11-26 |
Family
ID=41442938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2008125675A Withdrawn JP2009277755A (ja) | 2008-05-13 | 2008-05-13 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2009277755A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011198993A (ja) * | 2010-03-19 | 2011-10-06 | Toshiba Corp | 半導体装置およびdc−dcコンバータ |
JP2012079945A (ja) * | 2010-10-01 | 2012-04-19 | Toyota Motor Corp | 半導体装置 |
JP2013235972A (ja) * | 2012-05-09 | 2013-11-21 | Rohm Co Ltd | 半導体装置およびその製造方法 |
JP2015222830A (ja) * | 2015-07-23 | 2015-12-10 | ローム株式会社 | 半導体装置および半導体パッケージ |
US11527661B2 (en) | 2020-09-18 | 2022-12-13 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
2008
- 2008-05-13 JP JP2008125675A patent/JP2009277755A/ja not_active Withdrawn
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