JP2015133380A - 半導体装置 - Google Patents

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秀幸 浦
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Abstract

【課題】オン抵抗の低減を可能とする半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ドレイン電極とソース電極との間に設けられる第１導電型の第１の半導体層と、第１の半導体層とソース電極との間に設けられ、第１の半導体層よりも第１導電型の不純物濃度が高い第２の半導体層と、ドレイン電極側の端部が第１の半導体層にあり、第１の半導体層および第２の半導体層に接して設けられる複数の第２導電型の第３の半導体層と、第２の半導体層とソース電極との間に設けられる第２導電型の第４の半導体層と、第４の半導体層とソース電極との間に設けられる第１導電型の第５の半導体層と、第２の半導体層との間に、第１の絶縁膜を介して設けられるフィールドプレート電極と、第４の半導体層との間に、第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を介して設けられるゲート電極と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
高い耐圧と低いオン抵抗を両立させる電力制御用半導体装置として、ｎ型（あるいはｐ型）の半導体層にｐ型（あるいはｎ型）の半導体層を埋め込み、ｎ型領域とｐ型領域を交互に配列させたスーパージャンクション構造（以下「ＳＪ構造」とも称する）を備える縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がある。ＳＪ構造では、ｎ型領域に含まれるｎ型不純物量とｐ型領域に含まれるｐ型不純物量を等しくすることで、疑似的にノンドープ領域を作り高い耐圧を実現する。同時に、ｎ型領域の不純物濃度を高くできるため、低いオン抵抗を実現できる。
ＳＪ構造を形成する一方法として、例えば、ｎ型の半導体層にトレンチを形成し、そのトレンチ内をｐ型の半導体で埋め込みｐ型の半導体層を設ける方法がある。しかしながら、この方法では、ｐ型の半導体層内に空洞部（ボイド）が形成されやすい。空洞部が生じると空洞部に起因する応力により、リーク電流が発生する恐れがある。
ＭＯＳＦＥＴのオン抵抗を低減するために、ＳＪ構造のピッチを縮小していくと、ｐ型半導体層で埋め込むべきトレンチのアスペクト比が高くなる。このため、空洞部形成の問題が顕在化し、製造が困難となる。
特開２００８−１２４３４６号公報
本発明が解決しようとする課題は、オン抵抗の低減を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、ドレイン電極と、ソース電極と、前記ドレイン電極と前記ソース電極との間に設けられる第１導電型の第１の半導体層と、前記第１の半導体層と前記ソース電極との間に設けられ、前記第１の半導体層よりも第１導電型の不純物濃度が高い複数の第１導電型の第２の半導体層と、前記ドレイン電極側の端部が前記第１の半導体層にあり、前記第１の半導体層および前記第２の半導体層に接して設けられる複数の第２導電型の第３の半導体層と、前記第２の半導体層および前記第３の半導体層と前記ソース電極との間に設けられる複数の第２導電型の第４の半導体層と、前記第４の半導体層と前記ソース電極との間に設けられ、前記第２の半導体層よりも第１導電型の不純物濃度が高い第１導電型の第５の半導体層と、前記第２の半導体層に挟まれ、前記第２の半導体層との間に、第１の絶縁膜を介して設けられるフィールドプレート電極と、前記第４の半導体層との間に、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を介して設けられるゲート電極と、を備える。
第１の実施形態の半導体装置の模式断面図である。 第１の実施形態の半導体装置のＳＪ構造とＦＰ構造のレイアウトを示す図である。 第１の実施形態の半導体装置の作用を説明する図である。 第２の実施形態の半導体装置の模式断面図である。 第３の実施形態の半導体装置のＳＪ構造とＦＰ構造のレイアウトを示す図である。 第４の実施形態の半導体装置のＳＪ構造とＦＰ構造のレイアウトを示す図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。なお、以下の実施形態では、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
また、本明細書中、ｎ＋型、ｎ型、ｎ−型の表記は、この順で、第ｎ型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の表記は、この順で、ｐ型の不純物濃度が低くなっていることを意味する。
ｎ型不純物は、例えば、リン（Ｐ）またはヒ素（Ａｓ）である。また、ｐ型不純物は、例えば、ボロン（Ｂ）である。
（第１の実施形態）
本実施形態の半導体装置は、ドレイン電極と、ソース電極と、ドレイン電極とソース電極との間に設けられる第１導電型の第１の半導体層と、第１の半導体層とソース電極との間に、第１の半導体層に設けられ、第１の半導体層よりも第１導電型の不純物濃度が高い複数の第１導電型の第２の半導体層と、ドレイン電極側の端部が第１の半導体層にあり、第１の半導体層および第２の半導体層に接して設けられる複数の第２導電型の第３の半導体層と、第２の半導体層および第３の半導体層とソース電極との間に設けられる複数の第２導電型の第４の半導体層と、第４の半導体層とソース電極との間に設けられ、第２の半導体層よりも第１導電型の不純物濃度が高い第１導電型の第５の半導体層と、第２の半導体層に挟まれ、第２の半導体層との間に、第１の絶縁膜を介して設けられるフィールドプレート電極と、第４の半導体層との間に、第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を介して設けられるゲート電極と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置１００は、スーパージャンクション構造を備える縦型ＭＯＳＦＥＴである。また、本実施形態の半導体装置１００は、トレンチ内にゲート電極が設けられるトレンチゲート型ＭＯＳＦＥＴである。
本実施形態の半導体装置（ＭＯＳＦＥＴ）１００は、ドレイン電極５０とソース電極６０を備えている。そして、ドレイン電極５０とソース電極６０との間に、ｎ＋型基板（半導体基板）１０を備えている。ｎ＋型基板１０は、例えば、ｎ型不純物を含む単結晶シリコンである。
ｎ＋型基板１０上に、ｎ−型半導体層（第１の半導体層）１２を備える。ｎ−型半導体層１２のｎ型不純物濃度は、ｎ＋型基板１０のｎ型不純物濃度よりも低い。
ｎ−型半導体層１２上には、ｎ型半導体層（第２の半導体層）１４が設けられる。ｎ型半導体層１４は、ｎ−型半導体層１２に接して設けられる。ｎ型半導体層１４のｎ型不純物濃度は、ｎ−型半導体層１２のｎ型不純物濃度よりも高い。ｎ型半導体層１４のｎ型不純物濃度は、例えば、ｎ−型半導体層１２のｎ型不純物濃度の１．５倍以上１０倍以下である。
ｎ−型半導体層１２のｎ型不純物濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１６ｃｍ−３以下である。また、ｎ型半導体層１４のｎ型不純物濃度は、例えば、１．５×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。
ｎ＋型基板１０は、ＭＯＳＦＥＴ１００のドレインコンタクト領域として機能する。また、ｎ−型半導体層１２、および、ｎ型半導体層１４はＭＯＳＦＥＴ１００のドリフト領域として機能する。
ｎ−型半導体層１２およびｎ型半導体層１４に接して、複数のｐ−型半導体層（第３の半導体層）１６が設けられる。ｐ−型半導体層１６のドレイン電極５０側の端部は、ｎ−型半導体層１２にある。ｐ−型半導体層１６は、ｎ型半導体層１４を貫通し、ｎ型半導体層１４に達する。
ｎ−型半導体層１２およびｎ型半導体層１４の間に、ｐ−型半導体層１６が、並んで配置され、ＳＪ構造を形成している。ＳＪ構造は、ＭＯＳＦＥＴ１００のゲートオフ時の逆電圧印加時に、ｎ−型半導体層１２及びｎ型半導体層１４へ空乏層を伸びやすくする機能を備える。
ｎ型半導体層１４およびｐ−型半導体層１６と、ソース電極６０との間に、複数のｐ型半導体層（第４の半導体層）１８が設けられる。ｐ型半導体層１８は、ｎ型半導体層１４およびｐ−型半導体層１６に接して設けられる。
ｐ型半導体層１８とソース電極６０との間に、ｎ＋型半導体層（第５の半導体層）２０が設けられる。ｎ＋型半導体層２０のｎ型不純物濃度は、ｎ型半導体層１４のｎ型不純物濃度よりも高い。
ｎ型半導体層１４に挟まれ、ｎ型半導体層１４との間に第１の絶縁膜２２を介して、フィールドプレート電極２４が設けられる。フィールドプレート電極２４は、ｎ型半導体層１４に形成されるトレンチ内に設けられる。トレンチ内壁に、第１の絶縁膜２２が設けられている。
第１の絶縁膜２２は、例えば、シリコン酸化膜である。フィールドプレート電極２４は、例えば、ｎ型不純物を含有する多結晶シリコンである。
ｐ−型半導体層１６の間に、フィールドプレート電極２４、第１の絶縁膜２２、および、ｎ型半導体層１４が、並んで配置されフィールドプレート構造（ＦＰ構造）を形成している。ＦＰ構造は、ＭＯＳＦＥＴ１００のオフ時の電界を緩和する機能を備える。
第１の絶縁膜２２の膜厚は、例えば、５０ｎｍ以上２００ｎｍ以下である。第１の絶縁膜２２の膜厚は、ｎ型半導体層１４を空乏化させる観点等から最適化される。
また、ｎ−型半導体層１２およびｎ型半導体層１４の間に、ｐ−型半導体層１６が並んで配置され、ＳＪ構造を形成している。本実施形態では、ＭＯＳＦＥＴ１００のドリフト領域の下部（ドレイン電極５０側）にＳＪ構造を備え、ドリフト領域の上部（ソース電極６０側）に、ＦＰ構造とＳＪ構造の双方を備える。
図２は、本実施形態の半導体装置のＳＪ構造とＦＰ構造のレイアウトを示す図である。図２は、ｎ型半導体層１４の領域の、ｎ−型半導体層１２とｎ型半導体層１４の界面に平行な断面を示す。
本実施形態のＭＯＳＦＥＴ１００では、ＳＪ構造を構成するｐ−型半導体層１６と、ＦＰ構造を構成するフィールドプレート電極２４が、それぞれストライプ状のパターンで配置される。そして、ｐ−型半導体層１６のパターンと、フィールドプレート電極２４のパターンが平行である。
ｐ型半導体層１６に挟まれ、ｐ型半導体層１６との間に第２の絶縁膜２６を介してゲート電極２８が設けられる（図１）。第２の絶縁膜２６は、第１の絶縁膜２２よりも膜厚が薄い。
ゲート電極２８は、ｎ型半導体層１４に形成されるトレンチ内に設けられる。トレンチ内壁に、第２の絶縁膜２６が設けられている。
ゲート電極２８とフィールドプレート電極２４は、同一のトレンチ内に形成される。ゲート電極２８とフィールドプレート電極２４との間には絶縁膜が設けられ、ゲート電極２８とフィールドプレート電極２４とは、電気的に分離される。
第２の絶縁膜２６は、例えば、シリコン酸化膜である。ゲート電極２８は、例えば、ｎ型不純物を含有する多結晶シリコンである。
第２の絶縁膜２６の膜厚は、例えば、１００ｎｍ以上４００ｎｍ以下である。第２の絶縁膜２６の膜厚は、オン電流の確保、信頼性の観点等から最適化される。
さらに、ｐ型半導体層１８とソース電極６０との間に、ｐ＋型半導体層（第６の半導体層）３０が設けられる。ｐ＋型半導体層３０のｐ型不純物濃度は、ｐ型半導体層１８のｐ型不純物濃度よりも高い。
本実施形態のＭＯＳＦＥＴ１００は、トレンチ内にゲート電極２８が形成されるトレンチゲート型ＭＯＳＦＥＴである。第２の絶縁膜２６がゲート絶縁膜として機能する。ｎ＋型半導体層２０がＭＯＳＦＥＴのソース領域として機能する。ｎ型半導体層１４がＭＯＳＦＥＴのドレイン領域として機能する。ｐ型半導体層１８がＭＯＳＦＥＴのチャネル領域（ベース領域）として機能する。ｐ＋型半導体層３０は、チャネルコンタクト領域（ベースコンタクト領域）として機能する。
ｎ＋型半導体層２０は、第２の絶縁膜２６に接している。また、ｎ型半導体層１４は、第２の絶縁膜２６に接している。
ｎ＋型半導体層２０およびｐ＋型半導体層３０の表面に、ソース電極６０が設けられる。ソース電極６０は、例えば、金属である。ｎ＋型半導体層２０およびｐ＋型半導体層３０とソース電極６０はオーミック接触していることが望ましい。
ｎ＋型基板１０のｎ−型半導体層１２の反対側の表面には、ドレイン電極５０が設けられる。ドレイン電極５０は、例えば、金属である。ｎ＋型基板１０とドレイン電極５０は、オーミックコンタクトしていることが望ましい。
ゲート電極２８と、ソース電極６０との間には、第３の絶縁膜３２が設けられる。第３の絶縁膜３２は、ゲート電極２８とソース電極６０を電気的に分離する。第３の絶縁膜３２は、例えば、シリコン酸化膜である。
また、フィールドプレート電極２４とソース電極６０は、電気的に導通している。
ｎ＋型基板１０、ｎ−型半導体層１２、ｎ型半導体層１４、ｐ−型半導体層１６、ｐ型半導体層１８、ｎ＋型半導体層２０、ｐ＋型半導体層３０は、例えば、単結晶シリコンである。
なお、本実施形態において、ＳＪ構造、ＦＰ構造の製造方法は特に限定されるものではない。ＳＪ構造は、例えば、トレンチ溝内にｐ型半導体層１６を埋め込み成長させる方法、ｐ型半導体層１６を形成するイオン注入とエピタキシャルシリコン成長を繰り返す方法、または、高加速のイオン注入でｐ型半導体層１６形成する方法等で製造することが可能である。
またＦＰ構造は、例えば、トレンチを形成した後、熱酸化法により第１の絶縁膜２２を形成し、フィールドプレート電極２４を埋め込みエッチバック法により形成した後、第１の絶縁膜２２をエッチバックしてから、第２の絶縁膜２６とゲート電極２８を埋め込む方法等で製造することが可能である。
次に、本実施形態の作用および効果について説明する。
ＳＪ構造のピッチ、すなわち、ＳＪ構造を構成するｐ型層（ｐ型領域）の繰り返し単位の長さが小さくなると、ｐ型層の間に挟まれるｎ型層（ｎ型領域）の濃度を高濃度化でき、オン抵抗を低減することが可能である。もっとも、ＳＪ構造のピッチが小さくなると、ｐ型層の形成が困難になる。
例えば、ｎ型層に形成したトレンチ溝内に、ｐ型層を埋め込み成長させる方法では、アスペクト比の高いトレンチ内をｐ型層で埋め込む必要がある。この場合、トレンチのアスペクト比が高くなると、ｐ型層内に空洞部（ボイド）が形成されやすい。空洞部が生じると空洞部に起因する応力によりリーク電流が発生し問題となる。
図３は、本実施形態の半導体装置の作用を説明する図である。ＭＯＳＦＥＴ１００の断面およびドリフト領域のｎ型不純物濃度およびオフ時の電界の分布を示す。
本実施形態では、上述のように、ドリフト領域の上部（ソース電極６０側）にＳＪ構造に加え、ＦＰ構造を設ける。そして、ドリフト領域の上部（ソース電極６０側）に、ドリフト領域の下部（ドレイン電極５０側）のｎ−型半導体層１２よりもｎ型不純物濃度の高いｎ型半導体層１４を設ける。
図３の電界が示すように、ＦＰ構造を設けた効果によりｎ型層の空乏化が促進される。したがって、高濃度のｎ型半導体層１４の電界は、ｎ−型半導体層１２の電界と同等以下に抑えることが可能である。よって、本実施形態の構造によれば、ｎ型不純物濃度の高いｎ型半導体層１４を設けない場合と比較して、高い耐圧を維持したまま、オン抵抗を低減することが可能となる。
また、本実施形態では、フィールドプレート電極２４とゲート電極２８とが電気的に分離し、フィールドプレート電極２４とソース電極６０とが電気的に導通する。この構成により、ゲート電極とドレイン領域との容量（ゲート−ドレイン間容量）が低減される。したがって、スイッチング速度の速いＭＯＳＦＥＴが実現される。なお、スイッチング速度を気にしない用途であれば、フィールドプレート電極２４とゲート電極２８はいずれもゲート電極へ電気的に接続されていてもよく、この場合には、二つの電極間に配置された絶縁膜の敷居も不要である。
ｎ型半導体層１４のｎ型不純物濃度はｎ−型半導体層１２のｎ型不純物濃度の１．５倍以上１０倍以下であることが望ましく、４倍以上６倍以下であることが、より望ましい。上記範囲を下回ると、十分なオン抵抗低減効果が得られない恐れがある。また、上記範囲を上回ると、ｎ型半導体層１４を空乏化できず、耐圧が低下する恐れがある。
また、ｎ−型半導体層１２とｎ型半導体層１４との境界が、ｐ−型半導体層１６と第１の絶縁膜２２との距離をｄ（図１参照）とした場合に、第１の絶縁膜２２のドレイン電極５０側の端部から距離ｄだけドレイン電極５０側に離れた位置よりも、ソース電極６０側にあることが望ましい。上記境界が上記位置よりもドレイン電極５０側にあると、第１の絶縁膜２２に対してドレイン電極５０側に存在するｎ型半導体層１４が空乏化できず、耐圧が低下する恐れがある。
ｎ−型半導体層１２とｎ型半導体層１４との境界は、例えば、ｎ型不純物の濃度プロファイルの変曲点と定義し、特定することが可能である。
製造マージンを考えると、ｎ−型半導体層１２とｎ型半導体層１４との境界が、第１の絶縁膜２２のドレイン電極５０側の端部よりも、ソース電極６０側にあることが望ましい。また、ｎ−型半導体層１２とｎ型半導体層１４との境界は、フィールドプレート電極２４のソース電極６０側の端部よりも、ドレイン電極５０側にあることが望ましい。
以上、本実施形態によれば、スーパージャンクション構造を備え、オン抵抗の低減を可能とする半導体装置が実現される。また、スイッチング速度の速い半導体装置が実現される。
（第２の実施形態）
本実施形態の半導体装置は、フィールドプレート電極とゲート電極とが物理的および電気的に接続されること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図４は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置２００は、フィールドプレート電極２４とゲート電極２８とが物理的および電気的に接続される。
本実施形態によれば、フィールドプレート電極２４へ電位を与えるための構造を、ゲート電極２８に電位を与えるための構造と共通化することが可能となる。したがって、フィールドプレート電極２４の電極引き出しのための構造が省略でき、半導体装置のサイズを縮小することが可能となる。また、半導体装置の製造が容易なる。
以上、本実施形態によれば、第１の実施形態同様、スーパージャンクション構造を備え、オン抵抗の低減を可能とする半導体装置が実現される。また、サイズが小さく、製造が容易な半導体装置が実現される。
（第３の実施形態）
本実施形態の半導体装置は、第３の半導体層のパターンとフィールドプレート電極のパターンのそれぞれがストライプ状のパターンであり、第３の半導体層のパターンとフィールドプレート電極のパターンが直交すること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図５は、本実施形態の半導体装置のＳＪ構造とＦＰ構造のレイアウトを示す図である。図５は、ｎ型半導体層１４の領域の、ｎ−型半導体層１２とｎ型半導体層１４の界面に平行な断面を示す。
本実施形態のＭＯＳＦＥＴでは、ＳＪ構造を構成するｐ−型半導体層１６と、ＦＰ構造を構成するフィールドプレート電極２４が、それぞれストライプ状のパターンで配置される。そして、ｐ−型半導体層１６のパターンと、フィールドプレート電極２４のパターンが直交する。
本実施形態によれば、フィールドプレート電極２４のパターンを形成する際に、ｐ−型半導体層１６のパターンに対して合わせずれが生じたとしても、半導体装置の特性変動を抑制することができる。すなわち、例えば、第１の実施形態のように、ｐ−型半導体層１６のパターンと、フィールドプレート電極２４のパターンが平行な場合、合わせずれが生じると、ｐ−型半導体層１６とｎ型半導体層１４との間の距離が変化する。このため、例えば、耐圧のばらつきや、オン電流のばらつきが生じる恐れがある。
本実施形態によれば、ｐ−型半導体層１６のパターンと、フィールドプレート電極２４のパターンが直交させるため、合わせずれが生じたとしてもＳＪ構造およびＦＰ構造の変化は生じない。したがって、特性の安定した半導体装置を実現することが可能となる。
以上、本実施形態によれば、第１の実施形態同様、スーパージャンクション構造を備え、オン抵抗の低減を可能とする半導体装置が実現される。また、特性の安定した半導体装置が実現される。
（第４の実施形態）
本実施形態の半導体装置は、第３の半導体層のパターンがストライプ状ではなく、ドット状である点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図６は、本実施形態の半導体装置のＳＪ構造とＦＰ構造のレイアウトを示す図である。図６は、ｎ型半導体層１４の領域の、ｎ−型半導体層１２とｎ型半導体層１４の界面に平行な断面を示す。
本実施形態のＭＯＳＦＥＴ１００では、ＳＪ構造を構成するｐ−型半導体層１６が、ドット状のパターンである。また、ＦＰ構造を構成するフィールドプレート電極２４が、網目状のパターンである。
本実施形態によっても、第１の実施形態同様、スーパージャンクション構造を備え、オン抵抗の低減を可能とする半導体装置が実現される。
以上、実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型の構成とすることも可能である。
また、実施形態では、半導体基板、半導体層の材料として単結晶シリコンを例に説明したが、その他の半導体材料、例えば、炭化珪素、窒化ガリウム等を本発明に適用することが可能である。
また、実施形態では、トレンチゲート型ＭＯＳＦＥＴを例に説明したが、プレーナ型ＭＯＳＦＥＴに本発明を適用することも可能である。
また、実施形態では、ＳＪ構造を備えるＭＯＳＦＥＴを例に説明したが、ＳＪ構造を備えるその他の半導体装置に本発明を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ｎ＋型基板（半導体基板）
１２ ｎ−型半導体層（第１の半導体層）
１４ ｎ型半導体層（第２の半導体層）
１６ ｐ−型半導体層（第３の半導体層）
１８ ｐ型半導体層（第４の半導体層）
２０ ｎ＋型半導体層（第５の半導体層）
２２ 第１の絶縁膜
２４ フィールドプレート電極
２６ 第２の絶縁膜
２８ ゲート電極
３０ ｐ＋型半導体層（第６の半導体層）
５０ ドレイン電極
６０ ソース電極
１００ ＭＯＳＦＥＴ
２００ ＭＯＳＦＥＴ

Claims (5)

  1. ドレイン電極と、
    ソース電極と、
    前記ドレイン電極と前記ソース電極との間に設けられる第１導電型の第１の半導体層と、
    前記第１の半導体層と前記ソース電極との間に設けられ、前記第１の半導体層よりも第１導電型の不純物濃度が高い複数の第１導電型の第２の半導体層と、
    前記ドレイン電極側の端部が前記第１の半導体層にあり、前記第１の半導体層および前記第２の半導体層に接して設けられる複数の第２導電型の第３の半導体層と、
    前記第２の半導体層および前記第３の半導体層と前記ソース電極との間に設けられる複数の第２導電型の第４の半導体層と、
    前記第４の半導体層と前記ソース電極との間に設けられ、前記第２の半導体層よりも第１導電型の不純物濃度が高い第１導電型の第５の半導体層と、
    前記第２の半導体層に挟まれ、前記第２の半導体層との間に、第１の絶縁膜を介して設けられるフィールドプレート電極と、
    前記第４の半導体層との間に、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を介して設けられるゲート電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第１の半導体層と前記第２の半導体層との境界が、前記第３の半導体層と前記第１の絶縁膜との距離をｄとした場合に、前記第１の絶縁膜の前記ドレイン電極側の端部から距離ｄだけ前記ドレイン電極側に離れた位置よりも、前記ソース電極側にあることを特徴とする請求項１記載の半導体装置。
  3. 前記フィールドプレート電極と前記ゲート電極とが電気的に分離し、前記フィールドプレート電極と前記ソース電極とが電気的に導通することを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記第３の半導体層のパターンと前記フィールドプレート電極のパターンのそれぞれがストライプ状のパターンであり、前記第３の半導体層のパターンと前記フィールドプレート電極のパターンが直交することを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第４の半導体層と前記ソース電極との間に、前記第４の半導体層よりも第２導電型の不純物濃度の高い、第２導電型の第６の半導体層と、
    前記ドレイン電極と前記第１の半導体層との間に、前記第１の半導体層よりも第１導電型の不純物濃度の高い第１導電型の半導体基板と、
    をさらに備えることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
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