CN117613090A - 一种宽禁带半导体沟槽mosfet器件结构及其制备方法 - Google Patents

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Abstract

本发明提供一种宽禁带半导体沟槽MOSFET器件结构及其制备方法，属于半导体器件技术领域。该MOSFET器件结构包括衬底，在衬底上依次设置的第一外延层、P+埋层、第二外延层、P阱区、源极，沉积在所述衬底背离所述第一外延层的表面上的漏极，至少一个贯穿所述P阱区的栅极，用于隔离栅极和源极的层间介质层。栅极包括沉积于栅极沟槽内的栅极介质层和栅极材料。栅极的底部位于所述第二外延层中；所述P+埋层中设置有交替排列的第一电流通道和第二电流通道；所述第一电流通道位于所述栅极的正下方。该MOSFET器件结构既能提升器件的导通特性，又能对栅极沟槽的槽角有更好的保护，同时还不会牺牲芯片的面积。

Description

一种宽禁带半导体沟槽MOSFET器件结构及其制备方法
技术领域
本发明涉及半导体器件技术领域，具体涉及一种宽禁带半导体沟槽MOSFET器件结构及其制备方法。
背景技术
宽带隙半导体材料制备的功率器件具有更低的功率损耗和更高的转换效率，能够应用于各种极端恶劣的环境中。常见的宽带隙半导体材料主要有碳化硅(SiC)、氮化镓(GaN)、氧化镓(Ga2O3)、金刚石(C)、氮化铝(AlN)等。碳化硅器件可以通过离子注入或者外延生长实现P型掺杂，但是氮化镓、氧化镓、金刚石、氮化铝等禁带宽度比碳化硅大的材料，通过离子注入实现P型掺杂比较困难，可以通过生长外延或者氧化物等特殊工艺实现P型。
目前的宽禁带半导体沟槽MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，金属-氧化物-半导体场效应晶体管)器件在实际工艺制作和应用中主要存在以下问题：(1)材料漂移区的高电场导致栅介质层上的电场很高，并且在槽角处加剧，从而在高漏极电压下造成栅介质层迅速击穿；对于恶劣环境的静电效应以及电路中的高压尖峰耐受能力差。(2)传统器件为了降低栅槽角电场，需要牺牲部分芯片面积，因此器件的导通特性变差。
发明内容
为了解决上述问题中至少一个问题，本发明提供一种宽禁带半导体沟槽MOSFET器件结构。该MOSFET器件结构既能提升器件的导通特性，又能对栅极沟槽的槽角有更好的保护，同时还不会牺牲芯片的面积。
具体地，本发明采用如下技术方案来实现上述目的：
一种宽禁带半导体沟槽MOSFET器件结构，包括衬底、设置在所述衬底上的第一外延层、设置在所述第一外延层上的P+埋层、设置在所述P+埋层上的第二外延层、设置在所述第二外延层上的P阱区、沉积在所述P阱区上的源极、至少一个贯穿所述P阱区的栅极、层间介质层和漏极；所述漏极沉积在所述衬底背离所述第一外延层的表面上；所述层间介质层用于隔离所述源极和所述栅极；所述栅极包括沉积于栅极沟槽内的栅极介质层和栅极材料；所述栅极的底部位于所述第二外延层中；所述P+埋层中设置有交替排列的第一电流通道和第二电流通道；所述第一电流通道位于所述栅极的正下方。
在本发明一个优选的实施方案中，所述栅极沟槽的两侧设置有源极沟槽，所述源极沟槽内沉积有源极介质层和多晶硅，围绕所述源极沟槽的外壁设置有源极P+区；所述第二电流通道位于所述源极沟槽的正下方且与所述源极P+区接触。
在本发明进一步优选的实施方案中，该宽禁带半导体沟槽MOSFET器件结构还包括位于所述栅极沟槽和所述第一电流通道之间的P+掩蔽层，所述P+掩蔽层与源极P+区电连接。
在本发明再进一步优选的实施方案中，该宽禁带半导体沟槽MOSFET器件结构还包括位于所述第二外延层中的P+接地柱，所述P+接地柱用于电连接所述P+埋层和所述P+掩蔽层。
在本发明一个优选的实施方案中，所述P阱区与所述源极之间设置有源极N+区，所述源极N+区和所述源极P+区均与所述源极形成欧姆接触。
在本发明一个优选的实施方案中，所述第一外延层为N-外延层，或/和所述第二外延层为N-外延层。
在本发明一个优选的实施方案中，所述衬底的材料为SiC、GaN、Ga2O3、金刚石、AlN中的一种。
本发明的另一目的是提供所述宽禁带半导体沟槽MOSFET器件结构的制备方法，包括以下步骤：
在衬底上依次外延生长第一外延层、P+埋层和第二外延层；通过离子注入的方法或二次外延的方法或生长P型氧化物的方式在所述第二外延层远离所述P+埋层的表面形成P阱区；在得到的器件结构上刻蚀出栅极沟槽，在所述栅极沟槽中沉积栅极介质层和栅极材料制作栅极；在得到的器件结构上沉积层间介质，保留与所述栅极接触的所述层间介质，去掉其余区域的所述层间介质，得到层间介质层；通过N型离子注入的方式在位于所述栅极沟槽的正下方的所述P+埋层中形成第一电流通道，通过N型离子注入的方式在所述第一电流通道的两侧、在所述P+埋层中形成第二电流通道；最后沉积源极金属层和漏极金属层分别得到源极和漏极。
在本发明一个优选的实施方案中，所述宽禁带半导体沟槽MOSFET器件结构的制备方法还包括以下步骤：在所述栅极沟槽的两侧刻蚀出源极沟槽；在所述源极沟槽内沉积源极介质层和多晶硅，并在所述源极沟槽的外壁周围通过离子注入的方式形成源极P+区。
在本发明一个优选的实施方案中，所述宽禁带半导体沟槽MOSFET器件结构的制备方法还包括以下步骤：通过离子注入的方式在所述P阱区背离所述第二外延层的表面形成源极N+区。
在本发明一个优选的实施方案中，所述宽禁带半导体沟槽MOSFET器件结构的制备方法还包括以下步骤：通过P型离子注入的方式在所述第二外延层中形成与所述栅极沟槽的底部外表面接触的P+掩蔽层。
在本发明一个优选的实施方案中，所述宽禁带半导体沟槽MOSFET器件结构的制备方法还包括以下步骤：通过P型离子注入的方式在所述第二外延层中形成P+接地柱。
与现有技术相比，本发明具有以下有益效果：(1)本发明中通过在栅极沟槽下方构造P+埋层、第一电流通道和第二电流通道，形成深掩蔽结构，对栅极沟槽的槽角形成保护，同时不会牺牲芯片面积；电流在空间上分别从两个电流通道流过，提升了器件的导通特性。(2)本发明中进一步通过在器件中构造P+掩蔽层和P+接地柱，使P+掩蔽层保持接地状态，从而达到进一步降低栅氧电场、提高器件可靠性的目的。(3)本发明中还进一步在源极沟槽中沉积多晶硅，在器件中构造源极N+区，通过在源极形成欧姆接触，将源极N+区、源极多晶硅、源极P+区、P+埋层、P+接地柱、P+掩蔽层短接在一起，更进一步地提升了器件的导通特性，同时对栅槽角有比较好的保护且不会牺牲芯片面积。
附图说明
图1为本发明实施例1中提供的宽禁带半导体沟槽MOSFET器件结构；
图2、图3、图7、图8为本发明实施例2中制备宽禁带半导体沟槽MOSFET器件结构的过程中得到的器件结构的示意图；
图4、图5为本发明实施例3中制备宽禁带半导体沟槽MOSFET器件结构的过程中得到的器件结构的示意图；
图6为本发明实施例4中制备宽禁带半导体沟槽MOSFET器件结构的过程中得到的器件结构的示意图；
图9～图11为本发明实施例4中制备宽禁带半导体沟槽MOSFET器件结构的过程中，通过N型离子注入的方式在P+埋层中形成第一电流通道时，得到的各种形态的器件结构的示意图；
图12～图16为本发明实施例4中制备宽禁带半导体沟槽MOSFET器件结构时，第一电流通道、第二电流通道和P+接地柱在P+埋层中的不同的排布方式；
图17为图1中截面A的电子从第一电流通道通过的路径示意图；
图18为图1中截面B的电子从第二电流通道通过的路径示意图。
图中：1、衬底；21、第一外延层；22、第二外延层；3、P+埋层；4、P阱区；5、源极N+区；6、栅极；61、栅极沟槽；62、栅极介质层；63、多晶硅；71、源极沟槽；72、源极介质层；81、第一电流通道；82、第二电流通道；9、层间介质层；10、源极；11、漏极；12、P+掩蔽层；13、源极P+区，14、欧姆接触区；15、P+接地柱。
具体实施方式
以下内容结合实施例对本发明的技术方案进行清楚、完整地描述，以使本领域技术人员能够充分地理解本发明。显然，所描述的实施例仅仅是本发明的一部分优选的实施例，而不是全部的实施例。本领域普通技术人员在没有付出创造性劳动的前提下，对以下实施方式所作的任何等效变换或替代，均属于本发明的保护范围之内。
本文中提到的方向术语，例如“上”、“下”之类的词语，是指附图中的方向。因此，方向性术语仅用于说明而不是用于限制本公开。本文中使用的序数词，如“第一”、“第二”等仅用于描述目的以区别类似的对象，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。以下实施例中未详细描述的方法均为本领域技术人员所熟知的常规方法。
实施例1
如图1所示，本实施例提供一种宽禁带半导体沟槽MOSFET器件结构。该MOSFET器件结构包括衬底1、生长在衬底1上的第一外延层21、生长在第一外延层21上的P+埋层3、生长在P+埋层3上的第二外延层22、设置在第二外延层22上的P阱区4、沉积在P阱区4上的源极10、至少一个贯穿P阱区4的栅极6、层间介质层9和漏极11。漏极11沉积在衬底1背离第一外延层21的表面上。层间介质层9用于隔离源极10和栅极6。栅极6包括沉积于栅极沟槽61(图1中未示出)内的栅极介质层62和作为栅极材料的多晶硅63。栅极6的底部位于第二外延层22中。P+埋层3中设置有交替排列的第一电流通道81和第二电流通道82；第一电流通道81位于所述栅极的正下方。其中，所述第一外延层为N-外延层，所述第二外延层为N-外延层。
进一步地，栅极沟槽61的两侧设置有源极沟槽71。源极沟槽71内沉积有源极介质层72和多晶硅63。围绕源极沟槽71的外壁设置有源极P+区13。第二电流通道82位于源极沟槽71的正下方且与源极P+区13接触。
进一步地，P阱区4与源极10之间设置有源极N+区5，该源极N+区5和源极P+区13均与源极10通过欧姆接触区14形成欧姆接触。
再进一步地，栅极沟槽61和第一电流通道81之间设置有P+掩蔽层12，P+掩蔽层12与源极P+区13电连接。
更进一步地，第二外延层22中设置有P+接地柱15，该P+接地柱15用于电连接P+埋层3和P+掩蔽层12。
如图17和图18所示，图17为图1中截面A的电子从第一电流通道81通过的路径，图18为图1中截面B的电子从第二电流通道82通过的路径。电子可以在空间上分别从第一电流通道81和第二电流通道82两个路径通过。进一步地，P+掩蔽层12也可以从空间上通过P+接地柱15和P+埋层3保持接地，提升了器件的导通特性，同时栅槽角也得到较好的保护。
实施例2
本实施例提供的宽禁带半导体沟槽MOSFET器件结构的制备方法，包括以下步骤：
S1、参照图1中的截面A，在衬底1上生长第一外延层21。衬底1的材料为宽禁带半导体材料SiC。
S2、参照图1中的截面A，在第一外延层21的表面生长P+埋层3。
S3、参照图1中的截面A，在P+埋层3的表面生长第二外延层22。
S4、参照图1中的截面A，通过离子注入的方法在第二外延层22的表面形成P阱区4；再通过离子注入的方法在p阱区4的表面形成源极N+区5，得到如图2所示的结构。
S5、参照图1中的截面A和图3，通过干法刻蚀在图2的结构上形成栅极沟槽61和源极沟槽71；栅极沟槽61和源极沟槽71交替排列。
S6、参照图1中的截面A，在栅极沟槽61的正下方的位置，通过N型离子注入的方式在P+埋层3中形成第一电流通道81。在源极沟槽71的正下方的位置，通过N型离子注入的方式在P+埋层3中形成第二电流通道82。
S7、参照图1中的截面A、截面B和图7、图8，在栅极沟槽61和源极沟槽71中分别沿内壁沉积栅极介质层62和源极介质层72。在栅极沟槽61(见图3)中沉积多晶硅63作为栅极材料，在源极沟槽71(见图3)中沉积多晶硅63。多晶硅63分别与栅极介质层62和源极介质层72的表面接触。在得到的器件结构表面沉积层间介质，保留栅极沟槽61开口处与多晶硅63和栅极介质层62的上端面相接触的层间介质，去掉其余区域的层间介质，得到层间介质层9。再继续在得到的器件结构表面沉积源极金属层得到源极10。在衬底1背离第一外延层21的表面沉积漏极金属层得到漏极11。至此，得到MOSFET器件结构。
实施例3
本实施例提供的宽禁带半导体沟槽MOSFET器件结构的制备方法与实施例2的不同之处在于：
步骤S5、参照图1中的截面A、图3、图4和图5，通过干法刻蚀在图2的结构上形成栅极沟槽61和源极沟槽71；通过P型离子注入的方式在第二外延层22中形成P+掩蔽层12，P+掩蔽层12与栅极沟槽61的底部外表面接触。第一电流通道81位于P+掩蔽层12的正下方。通过P型离子注入的方式在源极沟槽71的外侧壁周围形成源极P+区13。第二电流通道82位于源极P+区13的正下方并与其接触。P+掩蔽层12与源极P+区13电连接。源极P+区13和源极N+区5均与源极10形成欧姆接触区14。
实施例4
本实施例提供的宽禁带半导体沟槽MOSFET器件结构的制备方法与实施例3的不同之处在于：
S6、参照图1中的截面A和图3～5，在栅极沟槽61的正下方的位置，通过N型离子注入的方式在P+埋层3中形成第一电流通道81。在源极沟槽71的正下方的位置，通过N型离子注入的方式在P+埋层3中形成第二电流通道82。参照图1中的截面B和图6，通过P型离子注入的方式在第二外延层22中形成P+接地柱15，P+接地柱15用于电连接P+埋层3和P+掩蔽层12。最终得到的器件结构如图1所示。
参照图1和图9～11，作为本发明的一种实施方式，图9为步骤S6中通过N型离子注入的方式在P+埋层3中形成第一电流通道81时，通过控制栅极沟槽61的侧壁处离子注入掩模的厚度，利用侧壁横向弥散的效果，自然地在部分电流路径上形成电流扩展层，使得P+掩蔽层12自然形成月牙形状，可以降低器件的导通电阻，提升器件的导通特性。作为本发明的另一种实施方式，图10为步骤S6中通过N型离子注入的方式在P+埋层3中形成第一电流通道81时，离子注入会在栅极沟槽61的侧壁存在横向弥散的效果，自然地在电流路径上形成电流扩展层，同时由于注入的拖尾，在P+掩蔽层12底部低浓度处自然形成了部分电流扩展层，可以降低器件的导通电阻，提升器件的导通特性。作为本发明的另一种实施方式，图11为步骤S6中通过N型离子注入的方式在P+埋层3中形成第一电流通道81时，离子注入会在栅极沟槽61的侧壁存在横向弥散的效果，自然在所有的电流路径上形成了更深的电流扩展层，可以降低器件的导通电阻，提升器件的导通特性。
参照图1和图12～16，图12～16为第一电流通道81、第二电流通道82、P+接地柱15在P+埋层3中的不同的排布方式。
需要说明的是，衬底1的材料除了可以是碳化硅外，还可以是GaN、Ga2O3、金刚石、AlN中任意一种。P阱区4的形成方式除离子注入法以外，还可以采用二次外延或生长P型氧化物的方式。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。对于任何熟悉本领域的技术人员来说，本发明可以有各种更改和变化。任何依据本发明申请保护范围及说明书内容所作的简单的等效变化和修饰，均应包含在本发明的保护范围之内。

Claims (10)

1.一种宽禁带半导体沟槽MOSFET器件结构，其特征在于，包括衬底、设置在所述衬底上的第一外延层、设置在所述第一外延层上的P+埋层、设置在所述P+埋层上的第二外延层、设置在所述第二外延层上的P阱区、沉积在所述P阱区上的源极、至少一个贯穿所述P阱区的栅极、层间介质层和漏极；所述漏极沉积在所述衬底背离所述第一外延层的表面上；所述层间介质层用于隔离所述源极和所述栅极；所述栅极包括沉积于栅极沟槽内的栅极介质层和栅极材料；所述栅极的底部位于所述第二外延层中；所述P+埋层中设置有交替排列的第一电流通道和第二电流通道；所述第一电流通道位于所述栅极的正下方。
2.根据权利要求1所述的宽禁带半导体沟槽MOSFET器件结构，其特征在于，所述栅极沟槽的两侧设置有源极沟槽，所述源极沟槽内沉积有源极介质层和多晶硅，围绕所述源极沟槽的外壁设置有源极P+区；所述第二电流通道位于所述源极沟槽的正下方且与所述源极P+区接触。
3.根据权利要求2所述的宽禁带半导体沟槽MOSFET器件结构，其特征在于，还包括位于所述栅极沟槽和所述第一电流通道之间的P+掩蔽层，所述P+掩蔽层与源极P+区电连接。
4.根据权利要求3所述的宽禁带半导体沟槽MOSFET器件结构，其特征在于，还包括位于所述第二外延层中的P+接地柱，所述P+接地柱用于电连接所述P+埋层和所述P+掩蔽层。
5.根据权利要求2所述的宽禁带半导体沟槽MOSFET器件结构，其特征在于，所述P阱区与所述源极之间设置有源极N+区，所述源极N+区和所述源极P+区均与所述源极形成欧姆接触。
6.根据权利要求1所述的宽禁带半导体沟槽MOSFET器件结构，其特征在于，所述第一外延层为N-外延层，或/和所述第二外延层为N-外延层。
7.根据权利要求1所述的宽禁带半导体沟槽MOSFET器件结构，其特征在于，所述衬底的材料为SiC、GaN、Ga2O3、金刚石、AlN中的一种。
8.权利要求1～7任一项所述的宽禁带半导体沟槽MOSFET器件结构的制备方法，其特征在于，包括以下步骤：
在衬底上依次外延生长第一外延层、P+埋层和第二外延层；通过离子注入的方法或二次外延的方法或生长P型氧化物的方式在所述第二外延层远离所述P+埋层的表面形成P阱区；在得到的器件结构上刻蚀出栅极沟槽，在所述栅极沟槽中沉积栅极介质层和栅极材料制作栅极；在得到的器件结构上沉积层间介质，保留与所述栅极接触的所述层间介质，去掉其余区域的所述层间介质，得到层间介质层；通过N型离子注入的方式在位于所述栅极沟槽的正下方的所述P+埋层中形成第一电流通道，通过N型离子注入的方式在所述第一电流通道的两侧、在所述P+埋层中形成第二电流通道；最后沉积源极金属层和漏极金属层分别得到源极和漏极。
9.根据权利要求8所述的制备方法，其特征在于，包括以下步骤：在所述P阱区远离所述第二外延层的表面通过离子注入形成源极N+区；或/和
在所述栅极沟槽两侧刻蚀出源极沟槽，在所述源极沟槽中沉积源极介质层和多晶硅；通过P型离子注入的方式在所述源极沟槽的外侧壁周围形成源极P+区。
10.根据权利要求8所述的制备方法，其特征在于，包括以下步骤：
通过P型离子注入的方式在所述第二外延层中形成与所述栅极沟槽的底部外表面接触的P+掩蔽层；或/和通过P型离子注入的方式在所述第二外延层中形成P+接地柱。
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