TWI427792B - Semiconductor device - Google Patents

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TWI427792B
TWI427792B TW100108722A TW100108722A TWI427792B TW I427792 B TWI427792 B TW I427792B TW 100108722 A TW100108722 A TW 100108722A TW 100108722 A TW100108722 A TW 100108722A TW I427792 B TWI427792 B TW I427792B
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Wataru Saito
Syotaro Ono
Shunji Taniuchi
Miho Watanabe
Hiroaki Yamashita
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Toshiba Kk
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Description

半導體裝置
本實施形態係關於半導體裝置。
作為電力用之半導體裝置的範例，有上下電極構造的功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金屬氧化物半導體場效型電晶體)。作為減低此種功率MOSFET之導通電阻的手段，於漂移層內形成較深的溝，於此溝內隔著絕緣膜，形成埋入電極之場板構造的功率MOSFET。場板構造係週期性設置於漂移層內，藉由在施加電壓時，對於漂移層的橫方向從場板構造延伸空乏層，維持高耐壓。結果，於此功率MODSET中，可將漂移層的不純物濃度，提升到比先前之功率MOSFET還高，而實現超越材料限度之低導通電阻化。
另一方面，上下電極構造的功率MOSFET係具有由基底層、漂移層及汲極層所構成之pn二極體(內藏二極體)。作為使內藏二極體更高速化的手段，也有將利用肖特基接合之肖特基阻障二極體(Shottky Barrier Diode，SBD)內藏於半導體裝置內的方法。
然而，於功率MOSFET的基本單位晶胞內，形成肖特基阻障二極體的話，形成肖特基接合之區域的晶胞單位(晶胞之橫方向的週期)會變大。於具備場板構造的功率MOSFET中，橫方向的週期變長的話，導通電阻會上升。又，橫方向的週期變長的話，在肖特基接合部之電場強度會變強，有肖特基阻障二極體中漏電流增加的可能性。
本發明的實施形態係提供可降低場效型電晶體部之導通電阻，且抑制肖特基阻障二極體部之漏電流的半導體裝置。
實施形態的半導體裝置，係具備：第1導電形的第1半導體層；第2導電形的第2半導體層，係設置於前述第1半導體層上；第1導電形的第3半導體層，係設置於前述第2半導體層上；埋入電極，係從前述第3半導體層的表面，貫通前述第2半導體層，於到達前述第1半導體層之第1溝內，隔著第1絕緣膜而設置；及控制電極，係於前述第1溝內，於前述埋入電極上，隔著第2絕緣膜而設置。實施形態的半導體裝置，係具備：第2導電形的第4半導體層，係從前述第3半導體層的表面，貫通前述第2半導體層，連接於到達前述第1半導體層之第2溝的下端，選擇性設置於前述第1半導體層內；第1主電極，係電性連接於前述第1半導體層；及第2主電極，係設置於前述第2溝內，連接於前述第2半導體層、前述第3半導體層、前述第4半導體層。前述埋入電極，係電性連接於前述第2主電極或前述控制電極之任一方；於前述第2溝的側壁中，形成有前述第2主電極與前述第1半導體層所致之肖特基接合。
依據本發明的實施形態，可降低場效型電晶體部之導通電阻，且抑制肖特基阻障二極體部之漏電流的半導體裝置。
以下，一邊參照圖面，一邊針對本實施形態進行說明。
在以下實施形態，作為一例，將第1導電形設為n形，第2導電形設為p形。於各圖面的相同構造要素，附加相同符號。
(第1實施形態)
圖1係揭示第1實施形態之半導體裝置的要部剖面的模式圖。圖1係揭示半導體元件的元件部。於後述之圖2～圖9也相同。
半導體裝置1a係具有具有上下電極構造的功率MOSFET，與肖特基阻障二極體(以下記述為SBD)。於半導體裝置1a中，如圖1所示，於n+ 形的汲極層10上，設置有n- 形的漂移層(第1半導體層)11。於漂移層11的表面，形成有p形的基底層(第2半導體層)12。於基底層12的表面，形成有n+ 形的源極層(第3半導體層)13。於本實施形態中，將汲極層10側作為下方，源極層13側作為上方來說明實施形態。亦即，源極層13係設置於比汲極層10還淺的位置。
從源極層13的表面朝向漂移層11，設置有複數溝21。例如，溝21係從源極層13的表面貫通基底層12，到達漂移層11的內部為止。各溝21係例如對於漂移層11的主面往略平行方向週期性設置。各溝21係相互平行延伸存在。
於溝21內的下部，設置有理入絕緣膜(第1絕緣膜)41，與埋入電極31。於溝21內的上部，設置有閘極絕緣膜(第2絕緣膜)42，與閘極電極(控制電極)32。埋入電極31係藉由埋入絕緣膜41從漂移層11及閘極電極32絕緣，成為埋入場板構造(以下記述為埋入FP構造)。埋入電極31係隔著埋入絕緣膜41，連接漂移層11。埋入絕緣膜41的膜厚係比閘極絕緣膜42還厚。
閘極電極32係隔著閘極絕緣膜42，連接漂移層11、基底層12、源極層13。
汲極層10係設置於漂移層11的背面，連接於汲極電極(第1主電極)34。基底層12與源極層13係連接於設置在源極層13上的源極電極(第2主電極)33。源極電極33與閘極電極32係藉由設置於閘極電極32之上部的層間絕緣膜43絕緣。埋入電極31係電性連接於源極電極33。
鄰接之閘極電極32之間係形成有從源極層13之表面到達漂移層11的溝22。溝22係分斷源極層13及基底層12。溝22的下端係位於比基底層12的下面還深的位置，比閘極電極32的下面還淺的位置。於溝22的內部，埋入有源極電極33。
於溝22的下端，連接有p+ 形的護環層(第4半導體層)14。護環層14係連接於設置在溝22內的源極電極33。
於溝22之側壁的一部份中，金屬性的源極電極33連接n- 形的漂移層11。藉此，於溝22連接漂移層11的部份中，形成有肖特基接合50。亦即，半導體裝置1a係內藏有藉由源極電極33與漂移層11所形成之SBD。此SBD係連接於源極電極33與汲極電極34之間。
再者，漂移層11、基底層12、源極層13、汲極層10及護環層14的主要成分例如為矽(Si)，埋入電極31及閘極電極32的主要成分例如為多晶矽(poly-Si)，源極電極33及汲極電極34的主要成分例如為鋁(Al)，埋入絕緣膜41及閘極絕緣膜42及層間絕緣膜43的主要成分例如為氧化矽(SiO2 )。
接著，針對本實施形態之製造過程的一例進行說明。
圖2～圖4係用以說明第1實施形態之半導體裝置的製造過程的要部剖面模式圖。
首先，如圖2(a)所示，準備基板狀(例如半導體晶圓狀)之n+ 形的汲極層10。接下來，於汲極層10的表面，使n- 形的漂移層11磊晶成長。接著，於漂移層11的表面上，選擇性形成由未圖示之矽氧化膜及光阻等所構成之遮罩之後，使用非等向性蝕刻(例如，Reactive Ion Etching，RIE)等，於漂移層11內選擇性形成複數溝21。
接著，如圖2(b)所示，於溝21內，使用熱氧化法、CVD(Chemical Vaper Deposition)法等來形成埋入絕緣膜41。埋入絕緣膜41的材質例如為氧化矽(SiO2 )、氮化矽(Si3 N4 )等。接下來，將多晶矽(poly-Si)隔著埋入絕緣膜41而埋入至溝21內。多晶矽的形成方法係例如CVD法。接下來，回蝕埋入溝21內之多晶矽以及絕緣膜。藉此，於溝21的下部，隔著埋入絕緣膜41，形成埋入電極31。
接著，如圖3(a)所示，於溝21內，使用熱氧化法、CVD法等來形成閘極絕緣膜42。接下來，藉由CVD法而隔著閘極絕緣膜42，埋入多晶矽。接下來，回蝕多晶矽、閘極絕緣膜42，形成閘極電極32。藉此，於埋入電極31上，形成閘極電極32。
接著，如圖3(b)所示，藉由注入離子與熱處理，於漂移層11的表面，形成p形的基底層12。接下來，於基底層12的表面，藉由注入離子與熱處理，形成n+ 形的源極層13。此時，因應需要，於不需要注入離子的部份，覆蓋絕緣膜、光阻層等亦可。
接著，如圖4(a)所示，於源極層13的表面，選擇性形成由矽氧化膜、光阻層等所構成之遮罩60之後，使用RIE法等，形成溝22。進而，從溝22的底面(下端)，涵蓋到此底面之下側的漂移層11，藉由注入離子而灌入p形的不純物。注入p形的不純物之後，因應需要而施加熱處理。藉此，形成與溝22的底面(下端)連接護環層14。
接著，如圖4(b)所示，以層間絕緣膜43覆蓋從源極層13的表面突出之閘極電極32的表面。進而，於溝22內，使用濺鍍法或CVD法來形成金屬層，並且於源極層13上，形成源極電極33。因為源極電極33與埋入至溝22內的金屬層連通，故包含此金屬層，稱為源極電極33。
源極電極33的主要成分例如為鋁(Al)。於金屬層與溝22的內壁之間，因應需要，形成阻障膜(例如，以鈦(Ti)為主要成分的膜)亦可。又，因應需要，研磨汲極層10的背面側，於汲極層10的下側，形成汲極電極34。藉由此種製造過程，形成圖1所示之半導體裝置1a。
接著，說明半導體裝置1a的作用效果。
圖1所示之半導體裝置1a係具備埋入FP構造，與SBD。包含源極層13、汲極層10及閘極電極32的MOSFET，與SBD係並排連接於源極電極33與汲極電極34之間。源極電極33係作為SBD的陽極電極而作用，汲極電極31係作為陰極電極而作用。
在源極電極33為比汲極電極34還低電位之狀態下，對閘極電極32施加臨限值電壓以上的電壓的話，於隔著閘極絕緣膜42而與閘極電極32對向的基底層12，形成通道(反轉層)，導通源極電極33與汲極電極34之間。
藉此，MOSFET成為導通狀態，例如，電子電流係從源極電極33，經由源極層13、通道、漂移層11及汲極層10，流至汲極電極34。
另一方面，將閘極電極32的電位設為比臨限值電壓還低的電位的話，於基底層12不會形成通道，MOSFET會成為截止狀態。在MOSFET在截止狀態中，成為對源極電極33與汲極電極34之間，施加高電壓之狀態。所以，空乏層從電性連接於源極電極33之埋入絕緣膜41，朝向漂移層11延伸。亦即，空乏層往半導體裝置1a的橫方向(對於汲極層10的主面略平行之方向)延伸，連接上從鄰接之埋入絕緣膜41彼此延伸的空乏層。藉此，半導體裝置1a係維持高耐壓。
又，埋入絕緣膜41的膜厚係充分比閘極絕緣膜42的膜厚還厚，故藉由埋入絕緣膜41，維持高耐壓。因此，可提升漂移層11的不純物濃度，降低導通電阻。進而，橫方向的週期越小，約容易使漂移層11完全空乏化，故可更提升漂移層11的不純物濃度。藉此，更減低半導體裝置1a的導通電阻。
在MOSFET為截止狀態，且源極電極33為比汲極電極34還高電位之狀態時，SBD會動作，從源極電極33介由肖特基接合50，經由漂移層11及汲極層10，往汲極電極34流通順方向電流。
進行比較例之半導體裝置100的說明。
圖5係比較例之半導體裝置100的要部剖面模式圖。
於比較例之半導體裝置100中，源極層13、基底層12、漂移層11係與源極電極33的下面連接。於半導體裝置100中，不存在埋入設置於半導體裝置1a之溝22內的源極電極33、護環層14。在半導體裝置100中，於漂移層11之表面的一部份，形成肖特基接合500。
於半導體裝置100中，肖特基接合500係與汲極電極34對向。為此，對汲極電極34施加高電壓時，對肖特基接合500加強施加電場。所以，於肖特基接合500中，有產生漏電流的可能性。
對於為了抑制肖特基接合500的漏電流，需要選擇高肖特基障壁的材料。然而，肖特基障壁的高度係提高SBD的順方向電壓，難以促進SBD的低損失化。
作為降低半導體裝置100之SBD的導通電壓之手段，需要增加肖特基接合500的面積。於半導體裝置100中，以與汲極電極34之方式設置肖特基接合500，汲極層10之主面與肖特基接合之面成為略平行。為此，增加肖特基接合500的面積的話，鄰接之埋入電極31之間的距離變長。所以，於半導體裝置100中，難以使晶格節距狹小化。結果，於半導體裝置100中，難以縮短橫方向的週期，難以減低導通電阻。
相對於此，於本實施形態的半導體裝置1a中，肖特基接合50係與閘極電極32對向，未與汲極電極34對向。為此，肖特基接合50之面(界面)並不是對於電流路徑垂直的面，而成為對於沿著電流路徑的方向略平行之面。所以，即使對於源極電極33與汲極電極34之間施加高電壓，肖特基接合50的電場強度相較於比較例的半導體裝置100，也會相對地被抑制。進而，藉由護環層14，更緩和電場強度，故施加於肖特基接合50之電場強度接近0。進而，肖特基接合50係位於比閘極電極32的底面(下端)還淺的位置。為此，施加至肖特基接合50的電場強度為難以增加的構造。所以，可抑制流動於肖特基接合50之反方向漏電流。結果，半導體裝置1a之SBD的性能成為更佳。
又，於半導體裝置1a中，因為肖特基接合50之面與汲極層10之主面成為略垂直，故根據肖特基接合50本身的形成，橫方向的週期不會變長。進而，因加深溝22，可增加肖特基接合50的面積。為此，可不使基本單位晶格之橫方向的週期，取得所希望之肖特基接合面積。所以，可確保MOSFET的低導通電阻，增加SBD的面積，降低SBD的導通電壓。
又，在半導體裝置1a中，將埋入電極31連接於源極電極33，故減低閘極‧汲極之間電容。藉此，實現高速開關。
如此，在半導體裝置1a中，可實現一邊具有低導通電阻，一邊內藏反方向漏電流較小之SBD的縱型功率MOSFET。
接著，針對半導體裝置1a的變形例進行說明。
(第1實施形態的第1變形例)
圖6係第1實施形態的第1變形例之半導體裝置的要部剖面模式圖。
於第1實施形態之變形例的半導體裝置1b中，於溝21內，埋入電極31連接於閘極電極32。
如果為此種構造，在MOSFET的導通狀態中，於隔著埋入絕緣膜41而與埋入電極31對向的漂移層11，也可形成電子的蓄積層。所以，半導體裝置1b係相較於半導體裝置1a，增加了通道密度，更減低導通電阻。
(第1實施形態的第2變形例)
圖7係第1實施形態的第2變形例之半導體裝置的要部剖面模式圖。
於半導體裝置1c中，溝22的下端位於比閘極電位32的下端還深的位置。
如果為此種構造的話，肖特基接合50的面積相較於半導體裝置1a、1b較為寬廣。因此，更減低SBD的導通電壓。又，於比閘極絕緣膜42還深的位置，存在護環層14，藉此，在對源極電極33與汲極電極34之間施加高電壓時，可緩和施加於閘極絕緣膜42之電場強度。藉此，於半導體裝置1c中，相較於半導體裝置1a、1b，可抑制閘極絕緣膜42的劣化(例如絕緣破壞)，提升信賴性。
(第2實施形態)
圖8係第2實施形態之半導體裝置的要部剖面模式圖。
如圖8所示，於半導體裝置2a中，於基底層12之下側，且溝21與溝22之間的區域A，設置包含比漂移層的不純物濃度還高濃度之不純物的n形高濃度半導體層(第5半導體層)15。高濃度半導體層15的下端係位於比護環層14的下端還淺的位置。高濃度半導體層15的不純物濃度係漂移層11的數倍程度。高濃度半導體層15的主要成分例如為矽(Si)。於溝22之側壁的一部份中，金屬性的源極電極33連接高濃度半導體層15。藉此，於溝22連接高濃度半導體層15的部份中，形成有肖特基接合50。除了該等以外，係與半導體裝置1c的構造略相同。
如果為此種構造，在對汲極電極34施加電壓時，空乏層從閘極絕緣膜42與埋入絕緣膜41往橫方向延伸，並且空乏層也從肖特基接合50往橫方向延伸。所以，被肖特基接合50與溝21挾持之區域A係比溝21彼此之間的區域B更容易空乏化。為此，可不使耐壓降低，提升區域A的不純物濃度。所以，即使設置高濃度半導體層15，半導體裝置2a的耐壓也不會降低。藉由不純物濃度較高的高濃度半導體層15設置於漂移層11，可實現更低導通電阻的MOSFET。
(第2實施形態的變形例)
接著，針對半導體裝置2a的變形例進行說明。
圖9係第2實施形態的變形例之半導體裝置的要部剖面模式圖。
如圖9所示，於半導體裝置2b中，高濃度半導體層15並未連接溝22。於溝22之側壁的一部份中，金屬性的源極電極33連接漂移層11。藉此，於溝22連接漂移層11的部份中，形成有肖特基接合50。除了該等以外，係與半導體裝置2a的構造略相同。
如果為此種構造的話，於半導體裝置2b中，與半導體裝置2a相同，藉由從肖特基接合50延伸的空乏層，可不使耐壓降低，提升漂移層的不純物濃度，實現低導通電阻。因為形成肖特基接合50的半導體層，為漂移層11，故相較於半導體裝置2a，不純物濃度較低。所以，可抑制經由SBD而流通的漏電流。於半導體裝置2b中，可降低導通電阻，且實現更低漏電流的SBD。
(第3實施形態)
圖10係第3實施形態之半導體裝置的要部剖面模式圖。
在圖10中，不僅形成MOSFET的元件區域71，揭示到比元件區域71更外側的終端區域72。亦即，半導體裝置係具有元件區域71，與包圍元件區域71，設置於其外側的終端區域72。元件區域71係於MOSFET的汲極電極與源極電極之間形成主電流路徑的區域，例如，於圖10中，包含閘極電極32等的區域。終端區域72係包圍元件區域71，配置於其外周側的區域，設置後述之場板電極35、場絕緣膜44等的區域。於終端區域72中，於漂移層11上及基底層12a之一部份上，更設置有場絕緣膜44。即使於圖11及圖12也相同。
如圖10所示，於本實施形態的半導體裝置3a中，於比元件區域71更外側的終端區域72，於漂移層11上設置有場絕緣膜44。於場絕緣膜44上，設置有與源極電極33一體形成的場板電極35。於鄰接於溝21的終端區域72，設置有p形的基底層12a。於基底層12a上，並未設置源極層13。基底層12a係延伸存在至場絕緣膜下為止。
於基底層12a，係以比基底層12a與漂移層11連接之側壁12w更接近溝21之方式，設置溝22a。換句話說，設置於終端區域72之溝22a，與設置於終端區域之基底層12a與漂移層11連接之側壁12w之間的距離，係比設置於終端區域之溝22a，與設置於元件區域71之溝21之間的距離還長。溝22a係分斷基底層12a。溝22a的下端係位於比基底層12a的下面還深的位置。於溝22a的內部，埋入有源極電極33。於溝22a的下端，連接有p+ 形的護環層14a。護環層14a係連接於設置在溝22a內的源極電極33。於溝22a之側壁的一部份中，金屬性的源極電極33連接n- 形的漂移層11。藉此，於溝22a連接漂移層11的部份中，形成有肖特基接合50a。
從基底層12a與漂移層11連接之側壁12w，到溝22a之側壁為止的距離a，係比從基底層12a的底面到護環層14a之下端的位置為止的距離b還長。除了該等以外的元件部，係與半導體裝置1a的構造略相同。
在將高電壓施加至汲極電極34時，電場集中於基底層12a之端部。為此，有半導體裝置3a的耐壓降低之狀況。於半導體裝置3a中，藉由將場板電極35設置於場絕緣膜44上的場板構造來緩和電場集中。進而，藉由護環層14a，更緩和電場強度。所以，於半導體裝置3a中，可抑制耐壓的降低。
又，利用將從基底層12a之側壁到溝22a之側壁為止的距離a，設為比從基底層12a之底面到護環層14a之下端的位置為止的距離b還長，可緩和施加至護環層14a上的肖特基接合50a之電場集中。所以，可降低SBD的漏電流。
接著，針對半導體裝置3a的變形例進行說明。
(第3實施形態的第1變形例)
圖11係第3實施形態的第1變形例之半導體裝置的要部剖面模式圖。
如圖11所示，於半導體裝置3b中，於漂移層11的表面，設置有p形的第2護環層(第6半導體層)16。第2護環層16係連接基底層12a，設置於基底層12a的外側。第2護環層16的表面係與源極電極33的下面連接。第2護環層16之下端的位置係比基底層12a之下端的位置還深。
如果為此種構造的話，可藉由第2護環層16，更加抑制基底層12a之端部的電場集中。在圖11，以模式矩形揭示護環層16的形狀，但是，實際的接合係藉由不純物的擴散而端部成為圓弧形狀6越深地形成不純物，pn接合面的曲率半徑越大，可抑制在由第2護環層16與漂移層11所構成之pn接合面之端部的電場集中。所以，在半導體裝置3b中，可提高終端區域之耐壓。
(第3實施形態的第2變形例)
圖12係第3實施形態的第2變形例之半導體裝置的要部剖面模式圖。
如圖12所示，於半導體裝置3c中，於第2護環層16的外側，設置有p形的第3護環層17。第3護環層17係設置於漂移層11的表面。第3護環層的側面並未連接第2護環層16。第3護環層17的表面係連接於場絕緣膜44，故並未連接源極電極33。所以，第3護環層17係並未連接任一電極。第3護環層17之下面的位置係比基底層12a之下面的位置還深。第3護環層17係1個或複數個皆可。
藉由第3護環層17，可更抑制基底層12a之端部的電場集中，更提升在半導體裝置3c之終端區域的耐壓。
以上，一邊參照具體例，一邊針對本實施形態進行說明。但是，本實施形態係不限定於該等具體例。亦即，於該等具體例，當業者加上適切設計變更者，只要具備本實施形態的特徵，也包含於本實施形態的範圍。
例如，在本實施形態中，將第1導電形設為n形，將第2導電形設為p形來進行說明，但是，將第1導電形設為p形，將第2導電形設為n形也可實施。
例如，MOS閘極部、埋入FP構造的平面圖案係不限定於條紋狀，作為格子狀、鋸齒狀、蜂巢狀亦可。
又，作為半導體裝置的半導體材料，例如使用矽(Si)。但是，作為半導體材料，例如可使用碳化矽(SiC)、氮化鎵(GaN)等之化合物半導體、鑽石等之寬帶間隙半導體。
又，在本實施形態中例示之圖面係模式或概念者。各部份之厚度與寬度的關係、部分間之大小的比例，係不一定限於與現實者相同，在圖面上以矩形表示之形狀，在現實上具圓弧之狀況或具有角度之實施形態也包含於本實施形態。
本發明並不完全限定於前述實施形態，在實施階段中可在不脫出其要旨的範圍，改變構成要件而具體化。又，可藉由前述實施形態所揭示之複數構成要件的適切組合，形成各種發明。例如，從實施形態所示之整體構成要件刪除幾個構成要件亦可。
1a～1c，2a，2b，3a～3c．．．半導體裝置
10．．．汲極層
11．．．漂移層
12，12a．．．基底層
12w．．．側壁
13．．．源極層
14，14a．．．護環層
15．．．高濃度半導體層
16．．．第2護環層
17．．．第3護環層
21，22，22a．．．溝
31．．．埋入電極
32．．．閘極電極
33．．．源極電極
34．．．汲極電極
35．．．場板電極
41．．．埋入絕緣膜
42．．．閘極絕緣膜
43．．．層間絕緣膜
44．．．場絕緣膜
50，50a，500．．．肖特基接合
60．．．遮罩
71．．．元件區域
72．．．終端區域
100．．．半導體裝置
A．．．區域
a，b．．．距離
[圖1]第1實施形態之半導體裝置的要部剖面模式圖。
[圖2]揭示第1實施形態之半導體裝置的製造過程的要部剖面模式圖。
[圖3]揭示第1實施形態之半導體裝置的製造過程的要部剖面模式圖。
[圖4]揭示第1實施形態之半導體裝置的製造過程的要部剖面模式圖。
[圖5]比較例之半導體裝置的要部剖面模式圖。
[圖6]第1實施形態的第1變形例之半導體裝置的要部剖面模式圖。
[圖7]第1實施形態的第2變形例之半導體裝置的要部剖面模式圖。
[圖8]第2實施形態之半導體裝置的要部剖面模式圖。
[圖9]第2實施形態的變形例之半導體裝置的要部剖面模式圖。
[圖10]第3實施形態之半導體裝置的要部剖面模式圖。
[圖11]第3實施形態的第1變形例之半導體裝置的要部剖面模式圖。
[圖12]第3實施形態的第2變形例之半導體裝置的要部剖面模式圖。
1a．．．半導體裝置
10．．．汲極層
11．．．漂移層
12．．．基底層
13．．．源極層
14．．．護環層
21．．．溝
22．．．溝
31．．．埋入電極
32．．．閘極電極
33．．．源極電極
34．．．汲極電極
41．．．埋入絕緣膜
42．．．閘極絕緣膜
43．．．層間絕緣膜
50．．．肖特基接合

Claims (20)

  1. 一種半導體裝置，其特徵為：具備：第1導電形的第1半導體層；第2導電形的第2半導體層，係設置於前述第1半導體層上；第1導電形的第3半導體層，係設置於前述第2半導體層上；埋入電極，係從前述第3半導體層的表面，貫通前述第2半導體層，於到達前述第1半導體層之第1溝內，隔著第1絕緣膜而設置；控制電極，係於前述第1溝內，於前述埋入電極上，隔著第2絕緣膜而設置；第2導電形的第4半導體層，係從前述第3半導體層的表面，貫通前述第2半導體層，連接於到達前述第1半導體層之第2溝的下端，選擇性設置於前述第1半導體層內；第1主電極，係電性連接於前述第1半導體層；及第2主電極，係設置於前述第2溝內，連接於前述第2半導體層、前述第3半導體層、前述第4半導體層；前述埋入電極，係電性連接於前述第2主電極或前述控制電極之任一方；於前述第2溝的側壁中，形成有前述第2主電極與前述第1半導體層所致之肖特基接合。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，前述埋入電極，係連接於前述控制電極。
  3. 如申請專利範圍第1項所記載之半導體裝置，其中，前述第2溝的下端，係位於比前述控制電極的下端還深的位置。
  4. 如申請專利範圍第1項所記載之半導體裝置，其中，更具備：第1導電形的第5半導體層，係於前述第1溝與前述第2溝之間，設置於前述第2半導體層的下側，包含比前述第1半導體層的不純物濃度還高的不純物。
  5. 如申請專利範圍第4項所記載之半導體裝置，其中，前述第5半導體層的下端，係位於比前述第4半導體層的下端還淺的位置。
  6. 如申請專利範圍第4項所記載之半導體裝置，其中，前述第5半導體層，係連接前述第2溝。
  7. 如申請專利範圍第4項所記載之半導體裝置，其中，前述第5半導體層，係並未連接前述第2溝。
  8. 如申請專利範圍第1項所記載之半導體裝置，其中，於設置於前述控制電極被設置之元件區域的周圍之終端區域中，設置有：前述第2半導體層；前述第2主電極，係設置於前述第2溝內；及前述第4半導體層，係連接於前述第2主電極。
  9. 如申請專利範圍第8項所記載之半導體裝置，其中，於前述終端區域中，於前述第1半導體層上及前述第2半導體層之一部份上，更設置有場絕緣膜。
  10. 如申請專利範圍第8項所記載之半導體裝置，其中，前述終端區域之前述第2溝，與前述終端區域之前述第2半導體層和前述第1半導體層連接之側壁之間的距離，係比前述終端區域之前述第2溝，與前述元件區域之第1溝之間的距離還長。
  11. 如申請專利範圍第8項所記載之半導體裝置，其中，前述終端區域之前述第2半導體層，係藉由前述終端區域之前述第2溝分斷。
  12. 如申請專利範圍第8項所記載之半導體裝置，其中，前述終端區域之前述第2溝的下端，係位於比前述終端區域之前述第2半導體層的下面還深的位置。
  13. 如申請專利範圍第8項所記載之半導體裝置，其中，設置於前述終端區域之前述第2溝內的前述第2主電極，係連接前述第1半導體層。
  14. 如申請專利範圍第8項所記載之半導體裝置，其中，從由前述元件區域延伸存在至前述終端區域之前述第2半導層的側壁，到與前述第2半導體層之前述側壁對向之前述第2溝的側壁為止的距離，係比從前述第2半導體層的底面到前述第4半導體層之下端的位置為止的距離還長。
  15. 如申請專利範圍第8項所記載之半導體裝置，其中，於前述第1半導體層的表面，更設置有與由前述元件區域延伸存在至前述終端區域之前述第2半導體層連接之第2導電形的第6半導體層。
  16. 如申請專利範圍第15項所記載之半導體裝置，其中，前述第6半導體層的底面，係位於比前述終端區域之前述第2半導體層的底面還深的位置。
  17. 如申請專利範圍第15項所記載之半導體裝置，其中，前述第6半導體層，係連接於前述第2主電極。
  18. 如申請專利範圍第15項所記載之半導體裝置，其中，於比前述第6半導體層更外側，至少設置有1個未與前述第2主電極連接之第2導電形的第7半導體層。
  19. 如申請專利範圍第18項所記載之半導體裝置，其中，前述第7半導體層，係未連接前述第6半導體層。
  20. 如申請專利範圍第18項所記載之半導體裝置，其中，前述第7半導體層之下面的位置，係位於比前述第2半導體層之下面的位置還深的位置。
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