CN108701715B - 半导体装置的制造方法以及半导体装置 - Google Patents

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Abstract

本发明的功率半导体装置的制造方法,依次包括：半导体基体准备工序；第一沟槽形成工序；第一绝缘膜形成工序，形成第一绝缘膜126a；栅极绝缘膜形成工序；栅电极形成工序；第二沟槽形成工序，在将第一绝缘膜126a的中央部去除后在第一沟槽116内形成第二沟槽140；第二绝缘膜形成工序，以在第二沟槽内残留有空隙122为条件在第二沟槽140的内部形成第二绝缘膜126b；屏蔽电极形成工序，在空隙122内形成屏蔽电极124；以及源电极形成工序，形成源电极。根据本发明的半导体装置的制造方法，就能够简化用于使屏蔽电极与源电极之间取得连接的工序的，并且，能够以高设计自由度来制造半导体装置。

Description

半导体装置的制造方法以及半导体装置
技术领域
本发明涉及半导体装置的制造方法以及半导体装置。
背景技术
以往，具备栅电极与屏蔽电极在平面方向上分离的平面分离型屏蔽栅极构造的半导体装置已被普遍认知(例如，参照专利文献1)。
以往的半导体装置900如图14～图17所示，能够通过实施以下方法(以往的半导体装置的制造方法)来进行制造。即，以往的半导体装置900，能够通过实施：(1)半导体基体准备工序(参照图14(a))，准备具有n+型第一半导体层912以及比第一半导体层912更低浓度的n-型第二半导体层914的半导体基体910；(2)第一沟槽形成工序(参照图14(b))，在第二半导体层914上形成规定的第一沟槽916；(3)第一绝缘膜形成工序(参照图14(c))，在第一沟槽916内的中央残留有第一空隙922的条件下通过热氧化法在第一沟槽916的内部形成第一绝缘膜926；(4)屏蔽电极形成工序(参照图14(d)以及图15(a))，在第一空隙922内形成屏蔽电极924；(5)第一绝缘膜回蚀(etch back)工序(参照图15(b))，将第一沟槽916的下部残留后对第一绝缘膜926进行回蚀；(6)栅极绝缘膜形成工序(参照图15 (c))，在由屏蔽电极924的侧壁、第一沟槽916的上部的侧壁以及回蚀后的第一绝缘膜 926的上端面所构成的凹部950内残留有第二空隙952的条件下在凹部950的内部形成栅极绝缘膜918；(7)栅电极形成工序(参照图15(d)以及图16(a))，在第二空隙952内形成栅电极920；(8)掺杂物区域形成工序(参照图16(b)～图16(d))，形成基极区域928、源极区域930(第一导电型高浓度扩散区域)、以及p+型接触区域932；(9)保护绝缘膜形成工序(参照图17(a))，在栅电极920以及栅极绝缘膜918上形成保护绝缘膜934；(10)绝缘膜去除工序(参照图17(b))，去除形成在屏蔽电极924的上部的绝缘膜(栅极绝缘膜以及保护绝缘膜)；以及(11)源电极形成工序(参照图17(c))，形成源电极936使其与屏蔽电极924电气连接。
【先行技术文献】
【专利文献1】特表2007-529115号公报
然而，在以往的半导体装置的制造方法中，由于在屏蔽电极形成工序的后段中包含栅电极形成工序，因此直到源电极形成工序的前段为止会在屏蔽电极924的上部形成绝缘膜 (栅极绝缘膜以及保护绝缘膜)(参照图17(a))。所以，就存在有：为了使屏蔽电极924与源电极936之间取得连接就有必要进行将形成在屏蔽电极924上部的绝缘膜(栅极绝缘膜以及保护绝缘膜)去除的绝缘膜去除工序(参照图17(b))，从而导致用于使屏蔽电极924 与源电极936之间取得连接的工序变得烦杂的问题。
另外，在以往的半导体装置的制造方法中，由于是在以第一沟槽916内的中央残留有第一空隙922为条件通过热氧化法在第一沟槽916的内部形成第一绝缘膜926(参照图14(c))，然后，在屏蔽电极形成工序中，在第一空隙922内形成屏蔽电极924(参照图14(d) 以及图15(a))，因此也存在有：难以将屏蔽电极底部一侧的绝缘膜(第一绝缘膜)的厚度和屏蔽电极侧部一侧的绝缘膜(第一绝缘膜)的厚度设定为任意厚度，从而很难以高设计自由度来制造半导体装置的问题。
因此，本发明鉴于上述问题，目的是提供一种能够简化用于使屏蔽电极与源电极之间取得连接的工序的，并且，能够以高设计自由度来制造半导体装置的半导体装置的制造方法。以及，提供一种通过这样的半导体装置的制造方法制造出的半导体装置。
发明内容
【1】本发明的半导体装置的制造方法，用于制造具备栅电极与屏蔽电极在平面方向上分离的平面分离型屏蔽栅极构造的半导体装置，其特征在于，依次包括：半导体基体准备工序，准备具有第一导电型第一半导体层以及比该第一半导体层更低浓度的第一导电型第二半导体层的半导体基体；第一沟槽形成工序，在所述第二半导体层上形成规定的第一沟槽；第一绝缘膜形成工序，形成第一绝缘膜并使其填埋所述第一沟槽的下部；栅极绝缘膜形成工序，在所述第一沟槽的上部的侧壁上形成栅极绝缘膜；栅电极形成工序，经由所述栅极绝缘膜，形成由多晶硅构成的所述栅电极；第二沟槽形成工序，在将所述第一绝缘膜的中央部通过蚀刻去除后在所述第一沟槽内形成第二沟槽；第二绝缘膜形成工序，以在所述第二沟槽内残留有空隙为条件至少在所述第二沟槽的内部形成第二绝缘膜；屏蔽电极形成工序，在所述空隙内形成所述屏蔽电极；以及源电极形成工序，形成源电极使其与所述屏蔽电极电气连接。
【2】在本发明的半导体装置的制造方法中，理想的情况是：在所述第二绝缘膜形成工序中，形成所述第二绝缘膜使其厚度比所述栅极绝缘膜的厚度更厚。
【3】在本发明的半导体装置的制造方法中，理想的情况是：在所述第二绝缘膜形成工序中，在将所述空隙的底部与所述第一沟槽的底部之间的所述第二绝缘膜的厚度定为D1，所述空隙的所述底部的深度位置中所述空隙的侧壁与所述第一沟槽的侧壁之间的所述第一绝缘膜的厚度定为d，所属空隙的所述底部的深度位置中所述空隙的所述侧壁与所述第一沟槽的所述侧壁之间的所述第二绝缘膜的厚度定为D2时，形成所述第二绝缘膜使其满足D1≤d+D2的关系。
【4】在本发明的半导体装置的制造方法中，理想的情况是：在所述第二沟槽形成工序中，将所述第二沟槽形成至所述第一沟槽的深度位置上。
【5】在本发明的半导体装置的制造方法中，理想的情况是：在所述第二沟槽形成工序中，将所述第二沟槽形成至比所述第一沟槽的深度位置更深的深度位置上。
【6】在本发明的半导体装置的制造方法中，理想的情况是：在所述第二沟槽形成工序与所述第二绝缘膜形成工序之间，进一步包括：形成第二导电型扩散区域使其与所述第二沟槽的底部相接触的第二导电型扩散区域形成工序。
【7】在本发明的半导体装置的制造方法中，理想的情况是：在所述第二沟槽形成工序中，形成具有底部渐窄的锥形侧面的沟槽来作为所述第二沟槽。
【8】在本发明的半导体装置的制造方法中，理想的情况是：在所述栅电极形成工序与所述第二沟槽形成工序之间，进一步包括：在从平面上看未形成有所述第一沟槽的区域中的所述第二半导体层的表面形成第二导电型基极区域的基极区域形成工序；以及在所述基极区域的表面，形成第一导电型高浓度扩散区域使其至少有一部分暴露在所述第一沟槽的所述侧壁上的第一导电型高浓度扩散区域形成工序。
【9】在本发明的半导体装置的制造方法中，理想的情况是：在所述栅电极形成工序与所述第二沟槽形成工序之间，进一步包括在所述基极区域的表面的规定区域上形成第二导电型接触区域的接触区域形成工序，在所述屏蔽电极形成工序与所述源电极形成工序之间，进一步包括将从平面上看未形成有所述第一沟槽的区域中的所述第二绝缘膜通过回蚀去除的第二绝缘膜回蚀工序，在所述源电极形成工序中，形成所述源电极使其与所述屏蔽电极、所述第一导电型高浓度扩散区域以及所述接触区域直接连接。
【10】在本发明的半导体装置的制造方法中，理想的情况是：在所述屏蔽电极形成工序与所述源电极形成工序之间，进一步包括：在所述第二绝缘膜上形成规定的开口的开口形成工序；以及在所述开口的内部填充金属后形成金属塞的金属塞形成工序，在所述源电极形成工序中，形成所述源电极使其与所述屏蔽电极直接连接，并且，使其经由所述金属塞与所述第一导电型高浓度扩散区域以及所述基极区域连接。
【11】在本发明的半导体装置的制造方法中，理想的情况是：在所述第一绝缘膜形成工序中，通过CVD法形成所述第一绝缘膜。
【12】在本发明的半导体装置的制造方法中，理想的情况是：在所述第一绝缘膜形成工序中，通过热氧化法形成所述第一绝缘膜。
【13】在本发明的半导体装置的制造方法中，理想的情况是：在所述第二绝缘膜形成工序中，通过CVD法形成所述第二绝缘膜。
【14】在本发明的半导体装置的制造方法中，理想的情况是：在所述第二绝缘膜形成工序中，通过热氧化法形成所述第二绝缘膜。
【15】在本发明的半导体装置，具备栅电极与屏蔽电极在平面方向上分离的平面分离型屏蔽栅极构造，其特征在于，包括：半导体基体，具有第一导电型第一半导体层以及比该第一半导体层更低浓度的第一导电型第二半导体层；规定的沟槽，位于所述第二半导体层的表面上；所述栅电极，由多晶硅构成，并且经由栅极绝缘膜形成在所述沟槽的上部的侧壁上；所述屏蔽电极，在与所述栅电极隔开的状态下形成在所述沟槽的中央部；以及绝缘区域，在所述沟槽内，延展于所述栅电极与所述屏蔽电极之间并且将所述屏蔽电极从所述栅电极处隔开，同时，延所述沟槽的侧壁以及底部延展并且将所述屏蔽电极从所述沟槽的所述侧壁以及所述底部处隔开，其中，介于所述栅电极与所述屏蔽电极之间的所述绝缘区域的厚度比所述栅极绝缘膜更厚。
发明效果
根据本发明的半导体装置的制造方法，由于在栅电极形成工序的后段中包含屏蔽电极形成工序，因此直到源电极形成工序的前段为止就不会在屏蔽电极的上部形成绝缘膜(例如，栅极绝缘膜以及保护绝缘膜)。所以，就不再需要进行去除该绝缘膜(栅极绝缘膜以及保护绝缘膜)的绝缘膜去除工序，因此就能够将用于使屏蔽电极与源电极之间取得连接的工序简化。
另外，根据本发明的半导体装置的制造方法，由于是在通过蚀刻将第一绝缘膜的中央部去除后在第一沟槽内形成第二沟槽之后，以在第二沟槽内残留有空隙为条件在第二沟槽的内部形成第二绝缘膜，因此，就容易将屏蔽电极底部一侧的绝缘膜(第二绝缘膜)的厚度和屏蔽电极侧部一侧的绝缘膜(第一绝缘膜以及第二绝缘膜)的厚度设定成任意的厚度，其结果就是：能够以高设计自由度来制造半导体装置。
根据本发明的半导体装置，由于介于栅电极与屏蔽电极之间的绝缘区域的厚度比栅极绝缘膜更厚，因此比以往的半导体装置更加能够提高栅电极与屏蔽电极之间的耐压。
附图说明
图1是实施方式一涉及的半导体装置100的说明展示图。图1(a)是半导体装置100的主要部位放大截面图(以下，简称为截面图)，图1(b)是半导体装置100的主要部位放大平面图(以下，简称为平面图)。另外，在图1(b)中，为了便于说明，省略了源电极136、源极区域130以及接触区域132的图示。
图2是用于说明实施方式一涉及的半导体装置的制造方法的截面图。图2(a)～图2(d)为各工序图。
图3是用于说明实施方式一涉及的半导体装置的制造方法的截面图。图3(a)～图3(d)为各工序图。
图4是用于说明实施方式一涉及的半导体装置的制造方法的截面图。图4(a)～图4(d)为各工序图。
图5是用于说明实施方式一涉及的半导体装置的制造方法的截面图。图5(a)～图5(d)为各工序图。
图6是实施方式二涉及的半导体装置102的截面图。
图7是实施方式二涉及的半导体装置的制造方法说明展示图。图7(a)～图7(c) 为各工序图。
图8是实施方式三涉及的半导体装置104的截面图。
图9是实施方式三涉及的半导体装置的制造方法说明展示图。图9(a)～图9(c) 为各工序图。
图10是实施方式四涉及的半导体装置106的截面图。
图11是实施方式四涉及的半导体装置的制造方法说明展示图。图11(a)～图11(c)为各工序图。
图12是实施方式五涉及的半导体装置108的截面图。
图13是实施方式五涉及的半导体装置的制造方法说明展示图。图13(a)～图13(c)为各工序图。
图14是以往的半导体装置的制造方法说明展示图。图14(a)～图14(d)为各工序图。
图15是以往的半导体装置的制造方法说明展示图。图15(a)～图15(d)为各工序图。
图16是以往的半导体装置的制造方法说明展示图。图16(a)～图16(d)为各工序图。
图17是以往的半导体装置的制造方法说明展示图。图17(a)～图17(c)为各工序图。另外，在图17(c)中，符号938表示漏电极。
具体实施方式
以下，将依据附图中所示的实施方式，对本发明的半导体装置的制造方法以及半导体装置进行说明。另外，各附图仅为简图，并不一定严谨地反映实际尺寸。
【实施方式一】
1.实施方式一涉及的半导体装置100的构成
实施方式一涉及的半导体装置100是一种具备栅电极与屏蔽电极在平面方向上分离的平面分离型屏蔽栅极构造的MOSFET。
实施方式一涉及的半导体装置100如图1所示，包括：半导体基体110，具有n+型第一半导体层112以及比该第一半导体层112更低浓度的n-型第二半导体层114；规定的沟槽116(第一沟槽)，位于第二半导体层114的表面上；栅电极120，由多晶硅构成，并且经由栅极绝缘膜118形成在沟槽116的上部的侧壁上；屏蔽电极124，在与栅电极120隔开的状态下形成在沟槽116的中央部上；绝缘区域126，在沟槽116内，延展于栅电极120 与屏蔽电极124之间并且将屏蔽电极124从栅电极120处隔开，同时，延沟槽116的侧壁以及底部延展并且将屏蔽电极124从沟槽116的侧壁以及底部处隔开；基极区域128，形成在从平面上看未形成有沟槽116的区域中第二半导体层114的表面上；源极区域130(第一导电型高浓度扩散区域)，形成在基极区域128的表面上使其有一部分暴露在沟槽116 的侧壁上；p+型接触区域132，形成在基极区域128的表面上的规定区域(未形成有源极区域130的区域)上；源电极136，直接配置在屏蔽电极124的表面上的同时经由保护绝缘膜134配置在栅电极120的表面上，并且与屏蔽电极124、源极区域130以及接触区域 132直接连接；以及漏电极138，形成在第一半导体层112的表面上。
在实施方式一涉及的半导体装置100中，介于栅电极120与屏蔽电极124之间的绝缘区域126的厚度比栅极绝缘膜118更厚。
在实施方式一涉及的半导体装置100中，在将屏蔽电极124的底部与沟槽116的底部之间的绝缘区域126的厚度定为D1，屏蔽电极124的底部的深度位置中屏蔽电极124的侧壁与沟槽116的侧壁之间的绝缘区域126的厚度(后述的第一绝缘膜126a的厚度与后述的第二绝缘膜126b的厚度的合计)定为d+D2时，满足D1＜d+D2的关系。
在实施方式一中，沟槽116、栅电极120、基极区域128、源极区域130以及接触区域132均形成为条纹状(Stripe)(参照图1(b))。
第一半导体层112的厚度为50μm～500μm(例如350μm)，第一半导体层112的掺杂物浓度为1×1018cm-3～1×1021cm-3(例如1×1019cm-3)。未形成有沟槽116的区域中的第二半导体层114的厚度为3μm～50μm(例如15μm)，第二半导体层114的掺杂物浓度为 1×1014cm-3～1×1019cm-3(例如1×1015cm-3)。基极区域128的厚度为0.5μm～10μm(例如 5μm)，基极区域128的掺杂物浓度为1×1016cm-3～1×1019cm-3(例如1×1017cm-3)。
沟槽116的深度为1μm～20μm(例如10μm)，沟槽116的间距(pitch)为3μm～ 20μm(例如10μm)，沟槽116的开口宽度为0.3μm～19μm(例如7μm)。栅极绝缘膜 118例如是由通过热氧化法形成的二氧化硅膜构成的，并且栅极绝缘膜118的厚度为 20nm～200nm(例如100nm)。栅电极120例如是由通过CVD法形成的低电阻多晶硅构成的，并且栅电极120的厚度为0.1μm～5μm(例如2μm)。
屏蔽电极124与栅电极120之间的间隔为0.02μm～3μm(例如1μm)，屏蔽电极124 与沟槽116的底部之间的间隔为0.1μm～3μm(例如2μm)，屏蔽电极124的底部的深度位置中屏蔽电极124与沟槽116的侧壁之间的间隔为0.1μm～8μm(例如3μm)。另外，在以保护绝缘膜134为基准时的屏蔽电极124的上端面的深度位置在0.01μm～2μm范围内。
源极区域130的深度为1μm～3μm(例如2μm)，源极区域130的掺杂物浓度为1×1018cm-3～1×1020cm-3(例如2×1019cm-3)。接触区域132的深度为1μm～3μm(例如2μm)，接触区域132的掺杂物浓度为1×1018cm-3～1×1020cm-3(例如2×1019cm-3)。保护绝缘膜134 例如是由通过CVD法形成的二氧化硅膜构成的，并且保护绝缘膜134的厚度为0.5μm～3 μm(例如1μm)。
源电极136例如由Al膜或Al合金膜(例如AlSi膜)构成，源电极136的厚度为1 μm～10μm(例如3μm)。漏电极138由依次按Ti、Ni、Au的顺序层积后的层积膜构成，漏电极138的厚度为0.2μm～1.5μm(例如1μm)。
2.实施方式一涉及的半导体装置100的效果
根据实施方式一涉及的半导体装置100，由于介于栅电极120与屏蔽电极124之间的绝缘区域126的厚度比栅极绝缘膜118更厚，因此比以往的半导体装置900更加能够提高栅电极120与屏蔽电极124之间的耐压。
3.实施方式一涉及的半导体装置的制造方法
实施方式一涉及的半导体装置100能够通过具有以下所示的制造工序(实施方式一涉及的半导体装置的制造方法)来进行制造。
(1)半导体基体准备工序
首先，准备具有n+型第一半导体层112以及比该第一半导体层112更低浓度的n-型第二半导体层114的半导体基体110(参照图2(a))。作为半导体基体110可以使用适宜的半导体基体，例如可以使用在n+型第一半导体层112上通过外延生长法形成n-型第二半导体层114后形成的半导体基体。再有，在实施方式一中，作为半导体基体110，虽然使用的是由硅构成的半导体基体，但也可以使用由硅以外的材料所构成的半导体基体。
(2)第一沟槽形成工序
接下来，将具有规定的开口的掩膜(未图示)形成在第二半导体层114的表面上，并且通过使用该掩膜进行蚀刻，从而形成在第二半导体层114上形成规定的第一沟槽116(参照图2(b))。
(3)第一绝缘膜形成工序
接下来，在第二半导体层114的表面上(也包含第一沟槽116的内部)，通过CVD法形成规定厚度的硅氧化膜126a’(参照图2(c))。硅氧化膜126a’的厚度例如在0.5μ m～5μm的范围内。接着，通过回蚀将第一沟槽116的下部以外的部分的该硅氧化膜126a’去除，并且形成第一绝缘膜126a使其填埋第一沟槽116的下部(参照图2(d))。
(4)栅极绝缘膜形成工序
接下来，通过热氧化法，在第一沟槽116的上部的侧壁的表面上、以及第一绝缘膜126a 以及第二半导体层114的表面上(也包含第一沟槽116的上部的侧壁的表面上)形成硅氧化膜(参照图3(a))。形成在第一沟槽116的上部的硅氧化膜构成栅极绝缘膜118。栅极绝缘膜118的厚度例如在20nm～200nm的范围内。
(5)栅电极形成工序
接下来，通过CVD法，在硅氧化膜的表面上形成多晶硅层120’(参照图3(b))。接着，通过对多晶硅层120’进行回蚀，形成由多晶硅构成的栅电极120(参照图3(c))。在栅电极层形成工序中，在第一沟槽116内对多晶硅层120’进行回蚀，从而形成位于按规定的间隔隔开的位置上的栅电极120。
(6)基极区域128、源极区域130以及接触区域132形成工序
接下来，在从平面上看未形成有第一沟槽116的区域中的第二半导体层114的表面上离子注入p型掺杂物(例如硼)。接着，形成在第二半导体层114上具有对应接触区域132的开口的掩膜(未图示)，并且经由该掩膜以更高的掺杂物浓度，并且在更浅的深度位置上将p型掺杂物(例如硼)离子注入(参照图3(d))。接着，形成在第二半导体层114的表面具有对应源极区域130的开口的掩膜(未图示)，并且经由该掩膜以将n型掺杂物(例如磷)离子注入(参照图4(a))。接着，通过对离子注入至第二半导体层114上的p型掺杂物以及n型掺杂物进行热扩散，从而形成基极区域128、源极区域130以及接触区域132 (参照图4(b))。
(7)第二沟槽形成工序
接下来，形成在第一绝缘膜126a的中央部上具有开口的掩膜(未图示)，并且使用该掩膜将第一绝缘膜126a的中央部通过蚀刻去除后在第一沟槽116内形成第二沟槽140(参照图4(c))。第二沟槽140的开口宽度与第一沟槽116内的两个栅电极120之间的间隔相等，例如在0.1μm～5μm的范围内。
在第二沟槽形成工序中，将第二沟槽140形成至第一沟槽116的深度位置。
(8)第二绝缘膜形成工序
接下来，以在第二沟槽140内残留有空隙为条件在第二沟槽140的内部通过热氧化法形成第二绝缘膜126b(参照图4(d))。此时，在第二半导体层114中未形成有第一沟槽 116的区域以及栅电极120的表面上也会形成第二绝缘膜126b。由第一绝缘膜126a与第二绝缘膜126b构成绝缘区域126，栅电极120上的绝缘区域126则构成保护绝缘膜134。
在第二绝缘膜形成工序中，形成第二绝缘膜126b使其厚度比栅极绝缘膜118的厚度更厚。第二绝缘膜126b的厚度在0.2μm～5μm的范围内。另外，空隙122的深度在0.5 μm～19μm的范围内，空隙122的开口宽度在0.1μm～5μm的范围内。
在第二绝缘膜形成工序中，在将空隙122的底部与第一沟槽116的底部之间的第二绝缘膜126b的厚度定为D1，空隙122的底部的深度位置中空隙122的侧壁与第一沟槽116 的侧壁之间的第一绝缘膜126a的厚度定为d，空隙122的底部的深度位置中空隙122的侧壁与第一沟槽116的侧壁之间的第二绝缘膜126b的厚度定为D2时，满足D1＜d+D2的关系(关于符号D1、D2、d，参照图1)。
(9)屏蔽电极形成工序
接下来，在半导体基体110的第二半导体层114一侧的表面的全部区域上形成多晶硅层124’(参照图5(a))。接着，通过回蚀将空隙122内部以外的区域上的多晶硅层124’去除并且形成屏蔽电极124(参照图5(b))。
(10)第二绝缘膜回蚀工序
接着，将从平面上看未形成有第一沟槽116的区域中的第二绝缘膜126b通过回蚀去除直至到达第二半导体层114的表面(参照图5(c))。此时，同样也将栅电极120上的保护绝缘膜134去除至第二半导体层114的表面的深度位置上。
(11)源电极以及漏电极形成工序
接下来，在源极区域130、接触区域132、屏蔽电极124以及保护绝缘膜134的表面上，形成源电极136使其与屏蔽电极124、源极区域130以及接触区域132直接连接。另外，在第一半导体层112的表面上形成漏电极138(参照图5(d))。
这样，就能制造实施方式一涉及的半导体装置100。
4.实施方式一涉及的半导体装置的制造方法的效果
根据实施方式一涉及的半导体装置的制造方法，由于在栅电极形成工序的后段中包含屏蔽电极形成工序，因此直到源电极形成工序的前段为止就不会在屏蔽电极124的上部形成绝缘膜(例如，栅极绝缘膜以及保护绝缘膜)。所以，就不再需要进行去除该绝缘膜的绝缘膜去除工序，因此就能够将用于使屏蔽电极124与源电极136之间取得连接的工序简化。
再有，根据实施方式一涉及的半导体装置的制造方法，由于是在通过蚀刻将第一绝缘膜126a的中央部去除后在第一沟槽122内形成第二沟槽140之后，以在第二沟槽140内残留有空隙为条件在第二沟槽140的内部形成第二绝缘膜126b，因此，就容易将屏蔽电极底部一侧的绝缘膜(第二绝缘膜)的厚度和屏蔽电极侧部一侧的绝缘膜(第一绝缘膜以及第二绝缘膜)的厚度设定成任意的厚度，其结果就是，能够以高设计自由度来制造半导体装置。
再有，一般认为，将单结晶硅热氧化后形成的氧化膜与将多晶硅热氧化后形成的氧化膜在膜质上存在有差异。即，一般认为将单结晶硅热氧化后形成的氧化膜中SiO2的比例相对较高，与其相对的，将多晶硅热氧化后形成的氧化膜中除了SiO2以外SiOx的比例很高。因此，栅电极120上的将多晶硅热氧化后形成的氧化膜(栅电极120与屏蔽电极124之间的氧化膜)中，就容易发生含量比例上的偏差，从而导致栅电极120与屏蔽电极124之间的ESD耐量产生偏差。
但是，根据实施方式一涉及的半导体装置的制造方法，由于如上述般容易将屏蔽电极底部一侧的绝缘膜(第二绝缘膜)的厚度和屏蔽电极侧部一侧的绝缘膜(第一绝缘膜以及第二绝缘膜)的厚度设定成任意的厚度，因此也就能够制造出ESD耐量偏差小的半导体装置。
另外，根据实施方式一涉及的半导体装置的制造方法，由于在第二绝缘膜形成工序中，形成第二绝缘膜126b使其厚度比栅极绝缘膜118的厚度更厚，因此，就能够比以往的半导体装置900更加提高栅极·源极间的耐压。
另外，根据实施方式一涉及的半导体装置的制造方法，在第二绝缘膜形成工序中，形成第二绝缘膜126b使其在将空隙122的底部与第一沟槽116的底部之间的第二绝缘膜126b 的厚度定为D1，空隙122的底部的深度位置中空隙122的侧壁与第一沟槽116的侧壁之间的第一绝缘膜126a的厚度定为d，空隙122的底部的深度位置中空隙122的侧壁与第一沟槽116的侧壁之间的第二绝缘膜126b的厚度定为D2时，满足D1＜d+D2的关系(参照图1)。
通过这样的方法，(1)能够将屏蔽电极124形成至很深的深度位置上，从而在反向偏置(bias)时使耗尽层能够到达至很深的深度位置上。其结果就是，能够提高源极·漏极之间的耐压。另外(2)能够增加从容易引发电场集中的第一沟槽116的角部至栅电极120 为止的距离，并且还能够利用第一绝缘膜126a以及第二绝缘膜126b来缓和电场，其结果就是，从此观点来将也能够提高耐压。
另外，根据实施方式一涉及的半导体装置的制造方法，在第二沟槽形成工序中，是将第二沟槽形成至第一沟槽116的深度位置上。由于第一沟槽116的深度位置为第一绝缘膜126a与第二半导体层114的界面处，并且第一绝缘膜126a(材质为氧化膜)与第二半导体层114(硅)的材质不同，因此通过这样的构成，就能够使在第二沟槽形成工序中进行的蚀刻高精度地停止在第一沟槽116的深度位置上，其结果就是，能够以高精度形成深度均一的第二沟槽140。
另外，根据实施方式一涉及的半导体装置的制造方法，由于在源电极形成工序中，形成源电极136使其与屏蔽电极124、源极区域130以及接触区域132直接连接，因此就能够增大源电极136与源极区域130以及接触区域132之间的接触面积，从而减小接触电阻。
另外，根据实施方式一涉及的半导体装置的制造方法，由于在第一绝缘膜形成工序中，是通过CVD法来形成第一绝缘膜126a，因此相比通过热氧化法就能够在相对较低的温度下形成第一绝缘膜126a，从而就能够减轻对半导体基体110的加热损伤。
另外，根据实施方式一涉及的半导体装置的制造方法，由于在第二绝缘膜形成工序中，是通过热氧化法来形成第二绝缘膜126b，因此即使是在相对较窄的空隙122内也能够形成绝缘膜。
【实施方式二】
实施方式二涉及的半导体装置102基本上与实施方式一涉及的半导体装置100具有同样的构成，但是在源电极经由金属塞与源极区域连接这一点上不同于实施方式一涉及的半导体装置100。即，在实施方式二涉及的半导体装置102中，如图6所示，第二绝缘膜126b也形成在源电极136与源极区域130之间，第二绝缘膜126b上形成有规定的开口142，并且形成有在该开口142的内部填充金属后形成的金属塞144。
实施方式二涉及的半导体装置102能够通过下述的实施方式二涉及的半导体装置的制造方法来进行制造。
实施方式二涉及的半导体装置的制造方法，基本上与实施方式一涉及的半导体装置的制造方法具有同样的工序，但是在包含金属塞形成工序这一点上不同于实施方式一涉及的半导体装置的制造方法。即，在实施方式二涉及的半导体装置的制造方法中，在屏蔽电极形成工序(参照图5(b))与源电极形成工序(参照图5(d))之间，还进一步包含有：在第二绝缘膜126b上将规定的开口142形成为使其到达基极区域128的开口形成工序(参照图7(a))；以及在开口142的内部中填充金属后形成金属塞144的金属塞形成工序(参照图7(b))。
在源电极形成工序中，形成源电极136使其与屏蔽电极124直接连接，并且，使其经由金属塞144与源极区域130以及基极区域128相连接(参照图7(c))。
开口142以及金属塞144被形成为条纹状，条纹的宽度例如为0.5μm。在开口142的内表面上，形成有势垒金属(未图示)，并且金属塞144是在规定的金属经由该势垒金属填充至开口142的内部后形成的。规定的金属例如为钨。
像这样，实施方式二涉及的半导体装置的制造方法虽然在包含金属塞形成工序这一点上不同于实施方式一涉及的半导体装置的制造方法，但是与实施方式一涉及的半导体装置的制造方法一样，由于在栅电极形成工序的后段中包含屏蔽电极形成工序，因此直到源电极形成工序的前段为止就不会在屏蔽电极124的上部形成绝缘膜。所以，就不再需要进行去除该绝缘膜的绝缘膜去除工序，因此就能够将用于使屏蔽电极124与源电极136之间取得连接的工序简化。
另外，根据实施方式二涉及的半导体装置的制造方法，由于在屏蔽电极形成工序与源电极形成工序之间，还进一步包括：在第二绝缘膜126b上形成规定的开口的开口形成工序；以及在开口142的内部中填充金属后形成金属塞144的金属塞形成工序，并且在源电极形成工序中，形成源电极136使其与屏蔽电极124直接连接，并且，使其经由金属塞144 与源极区域130以及基极区域128相连接，因此如源电极与源极区域直接连接的半导体装置的制造方法一样，无需大量去除保护绝缘膜来形成大的开口，从而能够制造微细化的半导体装置。其结果就是，实施方式二涉及的半导体装置的制造方法能够制造符合电子器件低成本化以及小型化要求的半导体装置。
再有，实施方式二涉及的半导体装置的制造方法由于除了包含金属塞形成工序以外与实施方式一涉及的半导体装置的制造方法具有同样的工序，因此也同样具有实施方式一涉及的半导体装置的制造方法所具有的相关效果。
【实施方式三】
实施方式三涉及的半导体装置104基本上与实施方式一涉及的半导体装置100具有同样的构成，但是在沟槽的形状上不同于实施方式一涉及的半导体装置100。即，在实施方式三涉及的半导体装置104中，如图8所示，从平面上看形成有屏蔽电极124的区域上的沟槽116的深度，比从平面上看未形成有屏蔽电极124的区域上的沟槽116的深度更深。
实施方式三涉及的半导体装置104能够通过下述的实施方式三涉及的半导体装置的制造方法来进行制造。
实施方式三涉及的半导体装置的制造方法，基本上与实施方式一涉及的半导体装置的制造方法具有同样的工序，但是在通过第二沟槽形成工序形成的第二沟槽的深度上不同于实施方式一涉及的半导体装置的制造方法。即，在实施方式三涉及的半导体装置的制造方法中，如图9(a)所示，将第二沟槽140a形成至比第一沟槽116的深度位置更深的深度位置上。
在第二绝缘膜形成工序中，在被形成至比第一沟槽116的深度位置更深的深度位置上的第二沟槽140a的表面上也形成有第二绝缘膜126b(参照图9(b))。
然后，实施屏蔽电极形成工序(参照图9(c))。
像这样，实施方式三涉及的半导体装置的制造方法虽然在通过第二沟槽形成工序形成的第二沟槽的深度上不同于实施方式一涉及的半导体装置的制造方法，但是与实施方式一涉及的半导体装置的制造方法一样，由于在栅电极形成工序的后段中包含屏蔽电极形成工序，因此直到源电极形成工序的前段为止就不会在屏蔽电极124的上部形成绝缘膜。所以，就不再需要进行去除该绝缘膜的绝缘膜去除工序，因此就能够将用于使屏蔽电极124与源电极136之间取得连接的工序简化。
另外，根据实施方式三涉及的半导体装置的制造方法，由于在第二沟槽形成工序中，是将第二沟槽140a形成至比第一沟槽116的深度位置更深的深度位置上，因此就能够将屏蔽电极124形成至很深的深度位置上。所以，其制造出的半导体装置，在反向偏置时，就能够使耗尽层到达很深的位置上，从而能够提高源极·漏极之间的耐压。
另外，根据实施方式三涉及的半导体装置的制造方法，由于在第二沟槽形成工序中，是将第二沟槽140a形成至比第一沟槽116的深度位置更深的深度位置上，因此就没有必要对蚀刻进行高精度地控制使蚀刻在第一沟槽116的深度位置上停止，从而就能够相对容易地来制造半导体装置。
另外，根据实施方式三涉及的半导体装置104，由于从平面上看形成有屏蔽电极124 的区域上的沟槽116的深度，比从平面上看未形成有屏蔽电极124的区域上的沟槽116的深度更深，因此能够将屏蔽电极124形成至很深的深度位置上。所以，在反向偏置时，就能够使耗尽层到达很深的位置上，从而能够提高源极·漏极之间的耐压。
再有，实施方式三涉及的半导体装置的制造方法由于除了通过第二沟槽形成工序形成的第二沟槽的深度以外与实施方式一涉及的半导体装置的制造方法具有同样的工序，因此也同样具有实施方式一涉及的半导体装置的制造方法所具有的相关效果。
【实施方式四】
实施方式四涉及的半导体装置106基本上与实施方式一涉及的半导体装置100具有同样的构成，但是在进一步包括p型扩散区域这一点上不同于实施方式一涉及的半导体装置 100。即，在实施方式四涉及的半导体装置106中，如图10所示，形成有p型扩散区域148(第二导电型扩散区域)使其与沟槽116的底部相接触。另外，p型扩散区域148的掺杂物浓度比基极区域128的掺杂物浓度更高。
实施方式四涉及的半导体装置106能够通过下述的实施方式四涉及的半导体装置的制造方法来进行制造。
实施方式四涉及的半导体装置的制造方法，基本上与实施方式一涉及的半导体装置的制造方法具有同样的工序，但是在包含p型扩散区域形成工序这一点上不同于实施方式一涉及的半导体装置的制造方法。即，在实施方式四涉及的半导体装置的制造方法中，如图 11(a)以及图11(b)所示，在第二沟槽形成工序(参照图4(c))与第二绝缘膜形成工序(参照图4(d))之间，进一步包含形成p型扩散区域148使其与第二沟槽140的底部相接触的p型扩散区域形成工序(第二导电型扩散区域形成工序)。
具体来说，在第二沟槽形成工序(参照图4(c))实施后，在第二沟槽140的底部导入p型掺杂物(参照图11(a))，并且通过激活p型掺杂物来形成p型扩散区域148。然后，再实施第二绝缘膜形成工序(参照图11(b))以及屏蔽电极形成工序(参照图11(c))。
像这样，实施方式四涉及的半导体装置的制造方法虽然在进一步包括p型扩散区域形成工序这一点上不同于实施方式一涉及的半导体装置的制造方法，但是与实施方式一涉及的半导体装置的制造方法一样，由于在栅电极形成工序的后段中包含屏蔽电极形成工序，因此直到源电极形成工序的前段为止就不会在屏蔽电极124的上部形成绝缘膜。所以，就不再需要进行去除该绝缘膜的绝缘膜去除工序，因此就能够将用于使屏蔽电极124与源电极136之间取得连接的工序简化。
另外，根据实施方式四涉及的半导体装置的制造方法，由于在第二沟槽形成工序与第二绝缘膜形成工序之间，进一步包含形成p型扩散区域148使其与第二沟槽140的底部相接触的p型扩散区域形成工序，因此在反向偏置时，就能够使耗尽层到达很深的位置上，从而能够提高源极·漏极之间的耐压。
再有，实施方式四涉及的半导体装置的制造方法由于除了包含p型扩散区域形成工序以外与实施方式一涉及的半导体装置的制造方法具有同样的工序，因此也同样具有实施方式一涉及的半导体装置的制造方法所具有的相关效果。
【实施方式五】
实施方式五涉及的半导体装置108基本上与实施方式一涉及的半导体装置100具有同样的构成，但是在屏蔽电极的形状上不同于实施方式一涉及的半导体装置100。即，在实施方式五涉及的半导体装置108中，如图12所示，屏蔽电极124a具有底部渐窄的锥形状侧面。
实施方式五涉及的半导体装置108能够通过下述的实施方式五涉及的半导体装置的制造方法来进行制造。
实施方式五涉及的半导体装置的制造方法，基本上与实施方式一涉及的半导体装置的制造方法具有同样的工序，但是在第二沟槽形成工序中形成的第二沟槽的形状上不同于实施方式一涉及的半导体装置的制造方法。即，在实施方式五涉及的半导体装置的制造方法中的第二沟槽形成工序中，如图13(a)所述，形成具有底部渐窄的侧面的沟槽来作为第二沟槽140b。
在第二沟槽形成工序中，通过对蚀刻气体的条件(蚀刻气体的种类、温度等)进行调整，从而来形成具有底部渐窄的侧面的沟槽。
然后，在第二绝缘膜形成工序中，由于是沿第二沟槽140b的表面形成第二绝缘膜126b，因此空隙122a也会具有底部渐窄的侧面(具体来说，空隙122a的形状为下部尖凸的三角形)(参照图13(b))。
然后，在屏蔽电极形成工序中，通过在上述空隙122a中填埋入多晶硅就能够形成具有底部渐窄的侧面的屏蔽电极124a(参照图13(c))。
像这样，实施方式五涉及的半导体装置的制造方法虽然在第二沟槽形成工序中形成的第二沟槽的形状上不同于实施方式一涉及的半导体装置的制造方法，但是与实施方式一涉及的半导体装置的制造方法一样，由于在栅电极形成工序的后段中包含屏蔽电极形成工序，因此直到源电极形成工序的前段为止就不会在屏蔽电极124的上部形成绝缘膜。所以，就不再需要进行去除该绝缘膜的绝缘膜去除工序，因此就能够将用于使屏蔽电极124与源电极136之间取得连接的工序简化。
另外，根据实施方式五涉及的半导体装置的制造方法，由于在第二沟槽形成工序中，是形成具有底部渐窄的侧面的沟槽来作为第二沟槽140b的，因此施加于屏蔽电极124a上部的电压就会高于施加于屏蔽电极124a下部的电压。所以，就能够在关断时(switchoff) 缓和漏电极的电位变化，其结果就是，能够降低关断时的浪涌电压。
再有，实施方式五涉及的半导体装置的制造方法由于除了第二沟槽形成工序中形成的第二沟槽的形状以外与实施方式一涉及的半导体装置的制造方法具有同样的工序，因此也同样具有实施方式一涉及的半导体装置的制造方法所具有的相关效果。
以上，基于上述实施方式对本发明进行了说明，本发明并不仅限于上述实施方式。本发明能够在不脱离本发明主旨的范围内在各种各样的形态下实施，例如，可以为如下的变形。
(1)上述实施方式中记载的构成要素的数量、材质、形状、位置、大小等仅为示例，因此能够在不有损本发明效果的范围内进行变更。
(2)在上述各实施方式中，虽然是通过CVD法来形成第一绝缘膜的，但本发明不仅限于此。也可以是通过热氧化法来形成第一绝缘膜。
(3)在上述各实施方式中，虽然是通过热氧化法来形成第二绝缘膜的，但本发明不仅限于此。也可以是通过CVD法来形成第二绝缘膜。
(4)在上述实施方式一、二、四以及五的第二沟槽形成工序中，虽然是将第二沟槽形成至第一沟槽的深度位置上，并且在上述实施方式三的第二沟槽形成工序中，是将第二沟槽形成至比第一沟槽的深度位置更深的深度位置上，但本发明不仅限于此。也可以是在第二沟槽形成工序中，将第二沟槽形成至比第一沟槽的深度位置更浅的深度位置上。
(5)在上述各实施方式的第二绝缘膜形成工序中，虽然将第二绝缘膜形成为满足D1 ＜d+D2的关系，但本发明不仅限于此。可以是在第二绝缘膜形成工序中，将第二绝缘膜形成为满足D1＝d+D2的关系。这种情况下，在第二沟槽形成工序中，将第二沟槽形成至比第一沟槽的深度位置更浅的深度位置上。
(6)在上述各实施方式中，虽然是在导入p型掺杂物之后导入n型掺杂物，但本发明不仅限于此。可以是在导入n型掺杂物之后导入p型掺杂物。
(7)在上述各实施方式中，虽然是在导入p型掺杂物以及n型掺杂物后一次性激活掺杂物，但本发明不仅限于此。也可以是在每次导入掺杂物时激活掺杂物。
(8)在上述各实施方式中，虽然是在形成屏蔽电极之前形成基极区域128、源极区域 130以及接触区域132，但本发明不仅限于此。可以是在形成屏蔽电极之后形成基极区域128、源极区域130以及接触区域132。
(9)在上述各实施方式中，虽然沟槽(第一沟槽)、栅电极以及屏蔽电极从平面上看分别被形成为条纹状，但本发明不仅限于此。也可以是沟槽(第一沟槽)、栅电极以及屏蔽电极从平面上看被形成为格子状或点状(从立体上看呈柱状)。
(10)在上述各实施方式中，虽然是使用多晶硅来作为屏蔽电极的材料，但本发明不仅限于此。也可以使用金属来作为屏蔽电极的材料。
(11)在上述各实施方式中，虽然是以MOSFET为例来作为半导体装置进行了说明，但本发明不仅限于此。在不脱离本发明主旨的范围内，本发明也可以适用于除MOSFET以外的其他的各种器件。
符号说明
100、102、104、106、108、900……半导体装置；110、910…半导体基体；112、912…第一半导体层；114、914…第二半导体层；116、116a、916…第一沟槽(沟槽)；118、918…栅极绝缘膜；126a’…硅氧化膜；120、920…栅电极；120’、124’…多晶硅层；122、 122a…空隙；124、124a、924…屏蔽电极；126…绝缘区域；126a、926…第一绝缘膜；126b…第二绝缘膜；128、928…基极区域；130、930…源极区域、132、932…接触区域；134、 134a、934…保护绝缘膜；136、936…源电极；138、938…漏电极；140、140a…第二沟槽； 142…开口；144…金属塞；148…p型扩散区域；922…第一空隙；950…凹部；952…第二空隙

Claims (15)

1.一种半导体装置的制造方法，用于制造具备栅电极与屏蔽电极在平面方向上分离的平面分离型屏蔽栅极构造的半导体装置，其特征在于，依次包括：
半导体基体准备工序，准备具有第一导电型第一半导体层以及比该第一半导体层更低浓度的第一导电型第二半导体层的半导体基体；
第一沟槽形成工序，在所述第二半导体层上形成规定的第一沟槽；
第一绝缘膜形成工序，形成第一绝缘膜并使其填埋所述第一沟槽的下部；
栅极绝缘膜形成工序，在所述第一沟槽的上部的侧壁上形成栅极绝缘膜；
栅电极形成工序，经由所述栅极绝缘膜，形成由多晶硅构成的所述栅电极；
第二沟槽形成工序，在将所述第一绝缘膜的中央部通过蚀刻去除后在所述第一沟槽内形成第二沟槽；
第二绝缘膜形成工序，以在所述第二沟槽内残留有空隙为条件至少在所述第二沟槽的内部形成第二绝缘膜；
屏蔽电极形成工序，在所述空隙内形成所述屏蔽电极；以及
源电极形成工序，形成源电极使其与所述屏蔽电极电气连接。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：
其中，在所述第二绝缘膜形成工序中，形成所述第二绝缘膜使其厚度比所述栅极绝缘膜的厚度更厚。
3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
其中，在所述第二绝缘膜形成工序中，在将所述空隙的底部与所述第一沟槽的底部之间的所述第二绝缘膜的厚度定为D1，所述空隙的所述底部的深度位置中所述空隙的侧壁与所述第一沟槽的侧壁之间的所述第一绝缘膜的厚度定为d，所述空隙的所述底部的深度位置中所述空隙的所述侧壁与所述第一沟槽的所述侧壁之间的所述第二绝缘膜的厚度定为D2时，形成所述第二绝缘膜使其满足D1≤d+D2的关系。
4.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
其中，在所述第二沟槽形成工序中，将所述第二沟槽形成至所述第一沟槽的深度位置上。
5.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
其中，在所述第二沟槽形成工序中，将所述第二沟槽形成至比所述第一沟槽的深度位置更深的深度位置上。
6.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
其中，在所述第二沟槽形成工序与所述第二绝缘膜形成工序之间，进一步包括：形成第二导电型扩散区域使其与所述第二沟槽的底部相接触的第二导电型扩散区域形成工序。
7.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
其中，在所述第二沟槽形成工序中，形成具有底部渐窄的锥形侧面的沟槽来作为所述第二沟槽。
8.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
其中，在所述栅电极形成工序与所述第二沟槽形成工序之间，进一步包括：在从平面上看未形成有所述第一沟槽的区域中的所述第二半导体层的表面形成第二导电型基极区域的基极区域形成工序；以及在所述基极区域的表面，形成第一导电型高浓度扩散区域使其至少有一部分暴露在所述第一沟槽的所述侧壁上的第一导电型高浓度扩散区域形成工序。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于：
其中，在所述栅电极形成工序与所述第二沟槽形成工序之间，进一步包括：在所述基极区域的表面的规定区域上形成第二导电型接触区域的接触区域形成工序，
在所述屏蔽电极形成工序与所述源电极形成工序之间，进一步包括：将从平面上看未形成有所述第一沟槽的区域中的所述第二绝缘膜通过回蚀去除的第二绝缘膜回蚀工序，
在所述源电极形成工序中，形成所述源电极使其与所述屏蔽电极、所述第一导电型高浓度扩散区域、以及所述接触区域直接连接。
10.根据权利要求8所述的半导体装置的制造方法，其特征在于：
其中，在所述屏蔽电极形成工序与所述源电极形成工序之间，进一步包括：在所述第二绝缘膜上形成规定的开口的开口形成工序；以及在所述开口的内部填充金属后形成金属塞的金属塞形成工序，
在所述源电极形成工序中，形成所述源电极使其与所述屏蔽电极直接连接，并且，使其经由所述金属塞与所述第一导电型高浓度扩散区域以及所述基极区域连接。
11.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
其中，在所述第一绝缘膜形成工序中，通过CVD法形成所述第一绝缘膜。
12.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
其中，在所述第一绝缘膜形成工序中，通过热氧化法形成所述第一绝缘膜。
13.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
其中，在所述第二绝缘膜形成工序中，通过CVD法形成所述第二绝缘膜。
14.根据权利要求1或2所述的半导体装置的制造方法，其特征在于：
其中，在所述第二绝缘膜形成工序中，通过热氧化法形成所述第二绝缘膜。
15.一种半导体装置，采用权利要求1或2所述的半导体装置的制造方法制备而成，具备栅电极与屏蔽电极在平面方向上分离的平面分离型屏蔽栅极构造，其特征在于，包括：
半导体基体，具有第一导电型第一半导体层以及比该第一半导体层更低浓度的第一导电型第二半导体层；
规定的沟槽，位于所述第二半导体层的表面上；
所述栅电极，由多晶硅构成，并且经由栅极绝缘膜形成在所述沟槽的上部的侧壁上；
所述屏蔽电极，在与所述栅电极隔开的状态下形成在所述沟槽的中央部；
绝缘区域，在所述沟槽内，延展于所述栅电极与所述屏蔽电极之间并且将所述屏蔽电极从所述栅电极处隔开，同时，延所述沟槽的侧壁以及底部延展并且将所述屏蔽电极从所述沟槽的所述侧壁以及所述底部处隔开；以及
源电极，与所述屏蔽电极电气连接，
其中，介于所述栅电极与所述屏蔽电极之间的所述绝缘区域的厚度比所述栅极绝缘膜更厚,
在将所述屏蔽电极的底部与所述沟槽的底部之间的所述绝缘区域的厚度定为D1，并且将所述屏蔽电极的底部的深度位置上的所述屏蔽电极的侧壁与所述沟槽的侧壁之间的所述绝缘区域的厚度定为d+D2时，满足D1＜d+D2的关系，
所述屏蔽电极的底部的深度位置上的所述屏蔽电极的侧壁与所述沟槽的侧壁之间的所述绝缘区域由热氧化膜和CVD氧化膜构成。
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