TWI470676B - 在帶有三掩膜屏蔽柵工藝的溝槽中直接接觸 - Google Patents

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Description

在帶有三掩膜屏蔽柵工藝的溝槽中直接接觸
本發明主要涉及一種半導體裝置，更確切地說，涉及一種溝槽柵極場效應電晶體（FET）以及製備同類裝置的方法。
DMOS（雙擴散MOS）電晶體是一種MOSFET（金屬氧化物半導體場效應管），利用兩個順序擴散階梯，校準到一個公共邊上，構成電晶體的通道區。DMOS電晶體通常是高電壓、高電流裝置，既可以作為分立式電晶體，也可以作為功率積體電路的元件。DMOS電晶體僅用很低的正向電壓降，就可以在單位面積上產生高電流。
典型的DMOS電晶體是一種叫做溝槽DMOS電晶體的裝置，其中通道位於溝槽的側壁上，柵極形成在溝槽中，溝槽從源極延伸到漏極。佈滿了薄氧化層的溝槽用多晶矽填充，比平面垂直DMOS電晶體結構對電流的限制還低，因此它的導通電阻較小。
雙柵溝槽MOSFET已經研發並製造出來。美國公開號為2006/0273386的專利申請提出了一種製備遮罩柵極場效應管的方法，這種電晶體在第二導電類型的半導體區域上方，具有一個第一導電類型的本體區。柵極溝槽通過本體區延伸，在半導體區域內終止。至少一個導電遮罩電極沉積在柵極溝槽中。遮罩電極連接在源電壓上，從漏極遮罩柵極電極，以降低柵漏電容（Cgd），並提高擊穿電壓。柵極電極沉積在柵極溝槽中，但與至少一個導電遮罩電極絕緣。遮罩介質層使至少一個導電遮罩電極與半導體區域相絕緣。柵極介質層使柵極電極與本體區相絕緣。之所以形成遮罩介質層，是為了使它向外擴展，直接延伸到本體區下方。
但是，製備這種遮罩柵場效應管的傳統方法需要六至八個掩膜工藝，不僅昂貴而且耗時。
正是基於以上情況，我們提出了本發明的各種實施例。
本發明所提供的一種用於製備遮罩柵極溝槽半導體裝置的方法，包括以下步驟：
步驟a：將溝槽掩膜作為第一掩膜，用於半導體襯底；
步驟b：刻蝕半導體襯底，形成電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3），它們的寬度分別為電晶體元溝槽寬度（W1）、柵極溝槽寬度（W2）和源極溝槽寬度（W3），其中源極溝槽（TR3）是最寬和最深的溝槽，源極溝槽寬度（W3）取決於柵極溝槽（TR2）的深度（D2）；
步驟c：在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）的底部，製備第一導電材料，以形成源極電極；
步驟d：在電晶體元溝槽（TR1）和柵極溝槽（TR2）中的第一導電材料上方，製備第二導電材料，以形成柵極電極，其中第一和第二導電材料相互分離，並通過絕緣材料，與半導體襯底分離；
步驟e：在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）上方，沉積第一絕緣層，其中用絕緣物填滿源極溝槽（TR3）的頂部；
步驟f：在襯底的頂部，製備一個本體層；
步驟g：在本體層的頂部，製備一個源極層；
步驟h：在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）以及源極的上方，製備第二絕緣層；
步驟i：在第二絕緣層上方，運用接觸掩膜作為第二掩膜；
步驟j：在源極溝槽（TR3）中形成源極電極接觸，在柵極溝槽（TR2）中形成柵極電極接觸，並形成源極/本體接觸到半導體襯底；以及
步驟k：運用一個金屬掩膜作為第三掩膜，在第二絕緣層上方，製備源極金屬和柵極金屬。
上述的方法，其中，步驟k包括：
在第二絕緣層上方，沉積一個金屬層；
在金屬層上方，使用所述的金屬掩膜作為第三掩膜；以及
通過金屬掩膜，刻蝕金屬層，形成柵極金屬和源極金屬。
上述的方法，其中，步驟a包括：
在半導體襯底上方，沉積一個氧化層；以及
用第一掩膜形成氧化層的圖案，以製備一個硬掩膜。
上述的方法，其中，電晶體元溝槽寬度（W1）為0.3微米至0.5微米；柵極溝槽寬度（W2）為0.6微米至0.9微米；以及源極溝槽寬度（W3）為1.2微米至2.0微米。
上述的方法，其中，源極溝槽寬度（W3）與柵極溝槽寬度（W2）之比的比例為1.5至3。
上述的方法，其中，源極溝槽寬度（W3）與柵極溝槽的深度（D2）之比的比例為1.1至1.3。
上述的方法，其中，步驟c包括：
在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）的側壁上，製備一個氧化層；
在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）中，原位沉積第一導電材料；以及
回刻第一導電材料。
上述的方法，其中，氧化層的厚度為1500埃至2500埃。
上述的方法，其中，步驟d包括：
在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）中的源極電極上方，製備一個介質層；
對介質層進行化學機械拋光和/或回刻到預設厚度，以製備矽間介質層；
在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）的裸露部分的側壁上，生長柵極氧化物；以及
在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）中，沉積第二導電材料，沉積的預設厚度要填滿電晶體元溝槽（TR1）和柵極溝槽（TR2），但不填滿源極溝槽（TR3）。
上述的方法，其中，柵極氧化物的厚度在250埃至1000埃的範圍內。
上述的方法，其中，選擇源極溝槽的寬度（W3），並選擇沉積一定量的第二導電材料，使源極溝槽（TR3）中的第二導電材料中留有一個縫隙。
上述的方法，其中，所述的縫隙的寬度為0.1微米至0.3微米。
上述的方法，其中，還包括在步驟d之後、步驟e之前，要進行：
在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）中，各向同性地刻蝕第二導電材料，從而完全除去源極溝槽（TR3）中的第二導電材料，但是電晶體元溝槽（TR1）和柵極溝槽（TR2）中仍然剩餘一部分第二導電材料。
上述的方法，其中，電晶體元溝槽（TR1）和柵極溝槽（TR2）中的第二導電材料要在一定程度上向下凹陷，以便使源極溝槽（TR3）中殘留的第二導電材料最少。
上述的方法，其中，還包括在步驟e之後、步驟f之前，除去一部分第一絕緣層，使第一絕緣層與襯底的頂面在一個平面上。
上述的方法，其中，製備一個本體層包括垂直植入和退火。
上述的方法，其中，製備源極層包括垂直植入和退火。
上述的方法，其中，第一絕緣層進一步凹陷至襯底的頂面以下。
上述的方法，其中，製備源極層包括傾斜植入和退火。
上述的方法，其中，步驟j包括：
選擇性地刻蝕一部分第二絕緣層，以形成源極電極接觸孔和柵極電極接觸孔，以及源極/本體接觸孔；
在源極電極接觸孔和柵極電極接觸孔，以及源極/本體接觸孔的側壁上，沉積阻隔材料；以及
用導電插頭填充源極電極接觸孔,柵極電極接觸孔，以及源極/本體接觸孔的剩餘部分。
上述的方法，其中，源極電極接觸孔比柵極電極接觸孔更大。
上述的方法，其中，源極電極接觸孔的寬度為0.35微米至0.7微米，柵極電極接觸孔的寬度為0.25微米至0.35微米。
上述的方法，其中，還包括在步驟g之後、步驟h之前，要進行：
在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）中，回刻第一絕緣層，以製備墊片；以及
在電晶體元溝槽（TR1）和柵極溝槽（TR2）中的第二導電材料上方，以及源極層上方，製備自對準多晶矽化物。
本發明還提供一種半導體裝置，包括：
多個遮罩柵極溝槽場效應管，每個場效應管都含有一個導電遮罩電極和一個導電柵極電極，形成在電晶體元溝槽（TR1）中；
一個源極溝槽（TR3），在源極溝槽（TR3）的底部只有一個導電遮罩電極，沒有導電柵極電極；
一個柵極溝槽（TR2），在導電遮罩電極上方，柵極溝槽（TR2）具有一個導電柵極電極，其中源極溝槽（TR3）比柵極溝槽（TR2）更寬也更深；
一個或多個垂直遮罩電極接頭，用於將源極溝槽（TR3）中的導電遮罩電極直接電連接到源極金屬上；
垂直柵極接頭，用於將柵極溝槽（TR2）中的導電柵極直接電連接到柵極金屬上，其中該半導體裝置是由一個三掩膜遮罩柵工藝製成的，其中源極溝槽（TR3）比柵極溝槽（TR2）更寬也更深。
上述的半導體裝置，其中，柵極溝槽（TR2）比電晶體元溝槽（TR1）更寬也更深。
上述的半導體裝置，其中，遮罩柵極場效應管是形成在一個重摻雜襯底上方的外延層中，其中只有源極溝槽（TR3）延伸到該重摻雜的襯底中，而電晶體元溝槽（TR1）和柵極溝槽（TR2）並沒有。
上述的半導體裝置，其中，源極溝槽（TR3）最外層的環也作為終止區的一個保護環。
為了解釋說明，以下詳細說明涵蓋了多個特殊細節，但本領域的所有技術人員都應理解，以下細節的許多變化和修改仍屬本發明的範圍。因此，本發明以下典型實施例的提出，沒有對請求權項的發明造成任何一般性的損失，也沒有附加任何限制。
本發明的實施例提出了製備遮罩柵極溝槽FET電晶體的方法，其中源極和柵極與三掩膜遮罩柵工藝直接接觸。
第1A圖-第1B圖表示含有底部漏極遮罩柵溝槽FET的半導體裝置100兩種佈局的俯視圖。如第1A圖所示，半導體裝置100由半導體襯底構成。裝置100含有一個第一溝槽圖案102和一個第二溝槽圖案104。第一溝槽圖案102包括一個或多個互聯的溝槽，每個溝槽都包含由第一導電材料（例如第一多晶矽層，稱為多晶矽1）構成的源極電極，源極電極電耦合到源電壓上。第二溝槽圖案104同樣也包括一個或多個互聯的溝槽，每個溝槽除了包含源極電極之外，還包含由第二導電材料（例如第二多晶矽層，稱為多晶矽2）構成的柵極電極。源極電極也可作為遮罩電極，形成在襯底中的溝槽底部，柵極電極形成在溝槽的頂部。通過第一和第二溝槽圖案102、104中的溝槽側壁和底部的絕緣材料，第一和第二導電材料可以與襯底101的材料電絕緣。在第一溝槽圖案102和第二溝槽圖案104中的溝槽互聯在一起，在溝槽的底部含有一個源極電極。另外，第二溝槽圖案104中的溝槽在溝槽頂部還含有一個柵極電極，柵極電極通過絕緣材料與源極電極絕緣。要注意的是，由於第一導電材料和襯底101的材料之間存在厚絕緣層，因此第一溝槽圖案102最外面的部分也可以作為一個保護環。
從第二溝槽圖案104，到位於半導體裝置頂部的柵極金屬114，由接頭110提供垂直電接觸。從第一溝槽圖案102，到位於半導體裝置100頂部的源極金屬116，由另外的接頭112提供垂直電接觸。第一溝槽圖案102中的遮罩電極，與第二溝槽圖案104中的遮罩電極互相聯接。作為示例，源極金屬116接地，底部的漏極金屬（圖中沒有表示出）連接高電壓（負），用於N-通道操作——用於P-通道操作，與之相反，漏極金屬連接到正高電壓上。第1A圖和第1B圖表示接頭112可能出現的不同位置。接頭112可以在源極金屬116的邊緣處，如第1A圖所示，由於靠近晶片邊緣，該處的電壓會很高。還可選擇將接頭112置於源極金屬116的中心，如第1B圖所示，該處的電壓很低。
半導體裝置100也含有接頭106，將電晶體元108的源極和本體區電連接到源極金屬116上。電晶體元108可以遮罩柵極溝槽FET。電晶體元108的中心部分109剖面圖，如第1C圖所示。可以用第二溝槽圖案104的溝槽104'構成電晶體元108。半導體襯底具有一個承載外延層132的重摻雜襯底層131，溝槽104'形成在半導體襯底中。電晶體元108的中心部分109含有第一導電材料122（例如多晶矽1），在中心溝槽104’的底部作為源極/遮罩電極。第一導電材料對電晶體元108的柵極電極124形成遮罩。第二導電材料（例如多晶矽2）在電晶體元頂部作為柵極電極。第一和第二導電材料與襯底101電絕緣，並通過含有矽間氧化層（IPO）126等絕緣材料，實現相互絕緣。電晶體元108還包括位於外延層132頂部的源極區133，以及在源極區133下方的本體區134。源極金屬116覆蓋在電晶體元108上。
第2A圖-第2Y圖表示製備如第1A圖-第1B圖所示的半導體裝置的三掩膜工藝的剖面圖。在第2A圖-第2Y圖中，沿A線和B線的剖面分別記為“位置A”或“位置B”。
如第2A圖和第2B圖所示，第一掩膜，例如光掩膜（圖中沒有表示出），沉積在半導體襯底上方，半導體襯底包括位於重摻雜的N-襯底202上方的相對輕摻雜的N-外延層204等。第一光掩膜形成帶有開口的圖案，以定義溝槽。還可選擇，在N-外延層204上方，將光掩膜形成氧化層（圖中沒有表示出）的圖案；並將氧化層作為硬掩膜，用於刻蝕溝槽。然後，如第2A圖所示，通過掩膜刻蝕N-外延層204和N-襯底202，沿A線形成溝槽206、208和210。溝槽206會在接下來的工藝中形成電晶體元108的一部分（就像第1A圖-第1C圖的中心部分109的溝槽104’那樣）。為了簡化，將這些溝槽206統稱為電晶體元溝槽。另一個溝槽208可以用於製備連接到柵極金屬層上的那部分溝槽圖案（對應第1A圖-第1B圖的接頭110）。為了簡化，將該溝槽208稱為柵極溝槽。然而，另一個溝槽210將製成連接到源極金屬層上的那部分溝槽圖案。為了簡化，將該溝槽210稱為源極溝槽（對應第1A圖-第1B圖的接頭112）。如第1A圖-第1B圖所示，這些溝槽全部互聯在一起。如第2B圖所示（沿線B的剖面圖），溝槽208和210的一部分形成在襯底的其他部分中。儘管電晶體元溝槽206和柵極溝槽208可以形成在N-外延層204中，但源極溝槽210可以一直向下延伸到N-襯底202中。溝槽206、208和210的寬度是不同的。舉例來說，電晶體元溝槽206的寬度是這三種溝槽裏最窄的，例如約為0.3至0.5微米。柵極溝槽208比電晶體元溝槽要寬，例如約為0.6至0.9微米。源極溝槽210比柵極溝槽要寬，例如約為1.2至2.0微米。對於一個特定的刻蝕週期來說，掩膜開口越寬，通過幹刻蝕（典型用於多晶矽回刻）等各向異性的刻蝕工藝刻蝕出來的溝槽越深。由於必須要讓源極溝槽的深度大於柵極溝槽，因此源極溝槽210的寬度要大於柵極溝槽208的深度。最佳情況是，源極溝槽210的寬度與溝槽208的寬度之比，即W溝槽 210 /W溝槽 208 大約在1.5至3之間，溝槽210的寬度與溝槽208的深度之比，即W溝槽 210 /D溝槽 208 大約在1.1至1.3之間。因此，利用單掩膜和單刻蝕工藝，可以形成具有不同深度的溝槽。
如第2C圖-第2D圖所示，可以在溝槽206、208和210的側壁和底部，形成一個薄絕緣層216（例如一種氧化層）。例如，可以通過熱生長氧化物與高溫氧化物（HTO）沉積相結合，製備絕緣層216。氧化層216的總厚度大約在1500埃至2500埃之間，以便閉鎖高漏源電壓VDS 。然後，將第一導電材料218（例如記為多晶矽1的多晶矽材料）原位沉積在溝槽中，並進行回刻，例如刻蝕到溝槽深度的1/2處。
如第2E圖-第2F圖所示，在第一導電材料（例如多晶矽1或源極/遮罩電極）層218上方，形成一個較厚的絕緣層217。較厚的絕緣層217可以是一種通過高密度等離子（HDP）氧化物沉積所形成的氧化物，這僅作為示例，不作為局限。然後，對絕緣層217進行化學機械拋光（CMP），並且在導電材料218上方，將絕緣層217回刻到預設的厚度。利用濕刻蝕，除去溝槽側壁上多餘的絕緣材料。
如第2G圖-第2H圖所示，可以在溝槽的側壁上形成薄柵極絕緣物219（例如一種氧化物）。柵極氧化物的厚度約為250 Å至1000 Å。沉積第二導電材料層220（例如第二多晶矽層記為多晶矽2，或柵極電極），填充溝槽206和208。由於源極溝槽210比較寬而且比較深，選取一定量的第二導電材料，不要完全填充源極溝槽210，在源極溝槽210上方的第二導電材料220中，留下一個大約0.1微米至0.3微米的縫隙221。
如第2I圖-第2J圖所示，可以各向同性地回刻第二導電材料220。由於具有縫隙221，並且溝槽開口越寬，刻蝕得越快，因此可以完全除去源極溝槽210中的導電材料220。為了使源極溝槽210中剩餘的導電材料220最少，可以通過一個較長的各向同性刻蝕工藝，在一定程度上使溝槽206和208中的第二導電材料220向下凹陷。
形成一個薄絕緣層222（例如一個氧化層），填滿溝槽206、208和210。例如，如第2K圖和第2M圖所示，通過熱氧化與低溫氧化或高密度等離子（HDP）沉積相結合，形成一個氧化層。然後對薄絕緣層222進行化學機械拋光和/或回刻。第2L圖表示第2K圖所示工藝的一種可選方式。在這種情況下，絕緣層222的回刻程度更大，以便將來進行傾斜源極植入。
如第2N圖和第2P圖所示，在N-外延層206的頂部形成一個本體層224，然後在本體層224的頂部形成一個源極層226。可以通過垂直植入和退火等方式，形成本體層224和源極層226。第2O圖表示第2N圖所示工藝的一種可選方式，該方式通過傾斜植入，形成源極226。在這種方式下，由於傾斜植入並除去柵極電極220上方的氧化物222，如第2L圖所示，使得源極植入物觸及柵極電極220的厚度很小，因此源極層226植入的厚度較小。
第2Q圖-第2V圖表示形成接頭。如第2Q圖和第2S圖所示，在該結構上方形成一個絕緣層228（例如磷矽酸鹽玻璃（BPSG）等低溫氧化層228），並增稠。在絕緣層228上製備一個接觸掩膜（圖中沒有表示出），形成帶開口的圖案，以定義接觸孔。該接觸掩膜是此工藝中使用的第二個光掩膜。通過掩膜中的開口，刻蝕絕緣層228以及本體層224和源極層226的一部分，形成接觸孔229，並將溝槽208和210中的氧化物，向下刻蝕到多晶矽1或多晶矽2層，形成孔231和233。首先，利用氧化刻蝕，將氧化層228以及溝槽（例如222）中的氧化物刻蝕掉，直到露出矽或多晶矽。然後，利用矽刻蝕，通過源極層226刻蝕，使接觸孔229中的本體層224裸露出來。第2R圖表示第2Q圖所示方法的一種可選方式。在這種情況下，形成接觸孔229的刻蝕過程，一直進行到本體層224的頂面為止。然後，利用本體接觸植入和擴散的標準工藝，在接觸孔229的底部附近，製備一個本體接觸區230。由於源極/遮罩電極218以及柵極電極220都是重摻雜的，因此不會受到本體接觸植入的影響。
鑒於溝槽210中的源極/遮罩電極218的深度，接觸孔231的尺寸可能大於接觸孔233或229的尺寸。例如，接觸孔231的尺寸大約在0.25至0.35微米之間，而接觸孔233的尺寸大約在0.35至0.7微米之間。
如第2T圖-第2V圖所示，可以在接觸孔229、231和233中沉積一層阻隔材料232（例如Ti/TiN等）。然後，使用導電（例如鎢（W））插頭234填滿接觸孔229、 231和233。源極區226上方的接觸孔229中的阻隔金屬232和鎢插頭234，作為源極/本體接頭。在該結構上方，沉積一個金屬層236（Al-Si較佳）。在金屬層236上沉積一個帶圖案的金屬掩膜（圖中沒有表示出），隨後通過金屬刻蝕，將金屬層236分成多個電絕緣部分，這些部分構成柵極和源極金屬，比如第1A圖-第1B圖所示的半導體裝置100的柵極金屬114和源極金屬116，從而完成整個裝置。金屬掩膜是該工藝中的第三個光掩膜。源極區上方的接觸孔229中的阻隔金屬232和鎢插頭234，作為從源極層226和本體層224到源極金屬116（第1A圖-第1B圖）的垂直源極溝槽接頭112。柵極溝槽208上方的接觸孔233中的阻隔金屬232和鎢插頭234，作為從柵極電極220到柵極金屬114（第1A圖-第1B圖）的垂直柵極溝槽接頭110。還可選擇，隨後利用一個額外的掩膜進行鈍化。標準工藝並不需要掩膜，就能在裝置的底部形成一個漏極金屬（圖中沒有表示出）。
第2W圖表示與第2N圖相同的工藝，第2X圖-第2Y圖表示在源極植入和驅動之後，立即進行矽材料可選的矽化工藝，也就是如果有必要的話，在如第2N圖或第2W圖所示的工藝之後立即進行。在這種情況下，如第2X圖所示，回刻絕緣層222，形成氧化物墊片238。例如，如果第二導電材料220（例如多晶矽2）上方的溝槽中的絕緣層222，是一層厚度約為1200埃至2000埃的氧化層，則可以使用幹刻蝕。側壁的墊片厚度最好是在500埃至800埃之間。墊片能夠防止源極層226和第二導電材料（柵極電極220）之間短接。如第2Y圖所示，如果第二導電材料220是多晶矽，則可以通過標準的矽化工藝，在第二導電材料220上方以及源極層226上方，形成自對準多晶矽化物240。矽化工藝包括在氮氣氣氛中，580℃至680℃溫度下的快速熱退火（RTA）沉積Ti/TiN，在Ti/TiN與矽或多晶矽接觸的地方形成自對準多晶矽化物220，然後剝去剩餘的TiN。金屬自對準多晶矽化物可以是TiSi、NiSi或CoSi。為了降低柵極電阻，可以選用TiSi。由於為了形成自對準多晶矽化物，Ti/TiN不會與氧化物相互反應，因此氧化物墊片238中不含自對準多晶矽化物。
在形成自對準多晶矽化物之後，如第2Q圖-第2V圖所示，可以接下來形成接頭和金屬。
第3圖-第5圖表示上述裝置中所出現的不同類型的溝槽結構的示例。為了簡化，第3圖-第5圖省去了源極和本體區、BPSG等細節。第3圖表示通過如第2T圖所示的工藝形成的源極多晶矽，連接和終止的結構300的剖面圖。如圖所示，形成在半導體襯底301中的絕緣溝槽中的多晶矽源極/遮罩電極302，可以通過W-插頭接頭304，直接垂直連接到源極金屬（圖中沒有表示出）上。第4圖表示如第2V圖所示的工藝形成的柵極多晶矽連接結構400的剖面圖。如第4圖所示，形成在半導體襯底401中的絕緣溝槽中的多晶矽柵極電極402，可以通過W-插頭接頭404，直接垂直連接到柵極金屬（圖中沒有表示出）上。在傳統的方法中，多晶矽源極/遮罩和柵極電極分別連接到源極金屬和柵極金屬上。
第5圖表示依據上述第2A圖-第2Y圖所述的工藝，所形成的源極溝槽的一部分結構500的剖面圖。如第5圖所示，可以通過在一個被氧化物部分填充的溝槽（例如半導體襯底501中的源極溝槽210）中，沉積多晶矽（例如多晶矽1）形成溝槽結構500的導電部分502。溝槽的其餘部分可以用絕緣物504（例如一種氧化物）填滿。儘管第5圖與第3圖類似，但第5圖所處的溝槽圖案區中並沒有形成源極電極接頭。作為示例，第3圖和第5圖中所示的結構，對應的是第1A圖的第一溝槽圖案102的最外層溝槽。該最外層溝槽不僅作為終止溝槽/保護環，通過它的厚氧化物側壁，防止晶片邊緣處的高電壓，而且還作為源極金屬116的接觸區，通過接頭112、304，接觸溝槽中的源極電極302、502。
儘管以上內容完整說明瞭本發明的較佳實施例，但仍可能存在各種等價的變化和修正。因此，本發明的範圍不應由上述說明限定，而應由所附的申請專利範圍及其等價範圍限定。任何特點，無論是否較佳，都應與其他任何特點相結合，無論是否較佳。在以下的申請專利範圍中，除非特別說明，否則不定冠詞“一個”或“一種”指的是下文中的一個或多個專案。除非在指定的權利要求中用“意思是”明確引用該限制條件，否則所附的申請專利範圍不應看做是含有定義加功能的局限。
234‧‧‧插頭
232‧‧‧阻隔材料
116‧‧‧源極金屬
236‧‧‧金屬層
228‧‧‧絕緣層
226‧‧‧源極層
224‧‧‧本體層
204‧‧‧N-外延層
202‧‧‧N-襯底
100‧‧‧半導體裝置
114‧‧‧柵極金屬
116‧‧‧源極金屬
110‧‧‧垂直柵極溝槽接頭
102‧‧‧第一溝槽圖案
104‧‧‧第二溝槽圖案
106、112‧‧‧接頭
108‧‧‧電晶體元
109‧‧‧中心部分
133‧‧‧源極區
101‧‧‧襯底
134‧‧‧本體區
124‧‧‧柵極電極
122‧‧‧第一導電材料
131‧‧‧重摻雜襯底層
132‧‧‧外延層
126‧‧‧矽間氧化層
104’‧‧‧中心溝槽
206、208、210‧‧‧溝槽
216、217、222、228　 絕緣層
218‧‧‧第一導電材料
220‧‧‧第二導電材料層
210‧‧‧源極溝槽
221‧‧‧縫隙
219‧‧‧薄柵極絕緣物
231、233‧‧‧孔
229‧‧‧接觸孔
230‧‧‧本體接觸區
208‧‧‧柵極溝槽
238‧‧‧氧化物墊片
240‧‧‧多晶矽化物
301、401、501‧‧‧半導體襯底
300‧‧‧連接和終止的結構
302‧‧‧多晶矽源極/遮罩電極
304、404‧‧‧W-插頭接頭
400‧‧‧柵極多晶矽連接結構
402‧‧‧多晶矽柵極電極
500‧‧‧源極溝槽的一部分結構
502‧‧‧導電部分
504‧‧‧絕緣物
閱讀以下詳細說明並參照以下附圖後，本發明的其他特點和優勢將顯而易見：
第1A圖和第1B圖表示依據本發明的一個實施例，半導體裝置佈局的俯視圖。
第1C圖表示在與第1A圖-第1B圖所示的半導體裝置相同的溝槽中，形成的具有多晶矽源極和多晶矽柵極的遮罩柵場效應管剖面圖。
第2A圖-第2Y圖表示依據本發明的一個實施例，如第1A圖-第1C圖所示的遮罩柵場效應管的製備方法的剖面圖。
第3圖表示依據本發明的一個實施例，源極多晶矽連接的剖面圖。
第4圖表示依據本發明的一個實施例，柵極多晶矽連接的剖面圖。
第5圖表示依據本發明的一個實施例，源極多晶矽結構在第三個方向上的剖面圖。
234‧‧‧插頭
232‧‧‧阻隔材料
116‧‧‧源極金屬
236‧‧‧金屬層
228‧‧‧絕緣層
226‧‧‧源極層
224‧‧‧本體層
204‧‧‧N-外延層
202‧‧‧N-襯底

Claims (27)

  1. 一種用於製備遮罩柵極溝槽半導體裝置的方法，包括：
    步驟a：將溝槽掩膜作為第一掩膜，用於半導體襯底；
    步驟b：刻蝕半導體襯底，形成電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3），它們的寬度分別為電晶體元溝槽寬度（W1）、柵極溝槽寬度（W2）和源極溝槽寬度（W3），其中源極溝槽（TR3）是最寬和最深的溝槽，源極溝槽寬度（W3）取決於柵極溝槽（TR2）的深度（D2）；
    步驟c：在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）的底部，製備第一導電材料，以形成源極電極；
    步驟d：在電晶體元溝槽（TR1）和柵極溝槽（TR2）中的第一導電材料上方，製備第二導電材料，以形成柵極電極，其中第一和第二導電材料相互分離，並通過絕緣材料，與半導體襯底分離；
    步驟e：在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）上方，沉積第一絕緣層，其中用絕緣物填滿源極溝槽（TR3）的頂部；
    步驟f：在襯底的頂部，製備一個本體層；
    步驟g：在本體層的頂部，製備一個源極層；
    步驟h：在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）以及源極的上方，製備第二絕緣層；
    步驟i：在第二絕緣層上方，運用接觸掩膜作為第二掩膜；
    步驟j：在源極溝槽（TR3）中形成源極電極接觸，在柵極溝槽（TR2）中形成柵極電極接觸，並形成源極/本體接觸到半導體襯底；以及
    步驟k：運用一個金屬掩膜作為第三掩膜，在第二絕緣層上方，製備源極金屬和柵極金屬。
  2. 如申請專利範圍第1項所述的方法，其中，步驟k包括：
    在第二絕緣層上方，沉積一個金屬層；
    在金屬層上方，使用所述的金屬掩膜作為第三掩膜；以及
    通過金屬掩膜，刻蝕金屬層，形成柵極金屬和源極金屬。
  3. 如申請專利範圍第1項所述的方法，其中，步驟a包括：
    在半導體襯底上方，沉積一個氧化層；以及
    用第一掩膜形成氧化層的圖案，以製備一個硬掩膜。
  4. 如申請專利範圍第1項所述的方法，其中，電晶體元溝槽寬度（W1）為0.3微米至0.5微米；柵極溝槽寬度（W2）為0.6微米至0.9微米；以及源極溝槽寬度（W3）為1.2微米至2.0微米。
  5. 如申請專利範圍第1項所述的方法，其中，源極溝槽寬度（W3）與柵極溝槽寬度（W2）之比的比例為1.5至3。
  6. 如申請專利範圍第1項所述的方法，其中，源極溝槽寬度（W3）與柵極溝槽的深度（D2）之比的比例為1.1至1.3。
  7. 如申請專利範圍第1項所述的方法，其中，步驟c包括：
    在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）的側壁上，製備一個氧化層；
    在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）中，原位沉積第一導電材料；以及
    回刻第一導電材料。
  8. 如申請專利範圍第7項所述的方法，其中，氧化層的厚度為1500埃至2500埃。
  9. 如申請專利範圍第1項所述的方法，其中，步驟d包括：
    在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）中的源極電極上方，製備一個介質層；
    對介質層進行化學機械拋光和/或回刻到預設厚度，以製備矽間介質層；
    在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）的裸露部分的側壁上，生長柵極氧化物；以及
    在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）中，沉積第二導電材料，沉積的預設厚度要填滿電晶體元溝槽（TR1）和柵極溝槽（TR2），但不填滿源極溝槽（TR3）。
  10. 如申請專利範圍第9項所述的方法，其中，柵極氧化物的厚度在250埃至1000埃的範圍內。
  11. 如申請專利範圍第9項所述的方法，其中，選擇源極溝槽的寬度（W3），並選擇沉積一定量的第二導電材料，使源極溝槽（TR3）中的第二導電材料中留有一個縫隙。
  12. 如申請專利範圍第11項所述的方法，其中，所述的縫隙的寬度為0.1微米至0.3微米。
  13. 如申請專利範圍第11項所述的方法，其中，還包括在步驟d之後、步驟e之前，要進行：
    在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）中，各向同性地刻蝕第二導電材料，從而完全除去源極溝槽（TR3）中的第二導電材料，但是電晶體元溝槽（TR1）和柵極溝槽（TR2）中仍然剩餘一部分第二導電材料。
  14. 如申請專利範圍第13項所述的方法，其中，電晶體元溝槽（TR1）和柵極溝槽（TR2）中的第二導電材料要在一定程度上向下凹陷，以便使源極溝槽（TR3）中殘留的第二導電材料最少。
  15. 如申請專利範圍第1項所述的方法，其中，還包括在步驟e之後、步驟f之前，除去一部分第一絕緣層，使第一絕緣層與襯底的頂面在一個平面上。
  16. 如申請專利範圍第15項所述的方法，其中，製備一個本體層包括垂直植入和退火。
  17. 如申請專利範圍第15項所述的方法，其中，製備源極層包括垂直植入和退火。
  18. 如申請專利範圍第15項所述的方法，其中，第一絕緣層進一步凹陷至襯底的頂面以下。
  19. 如申請專利範圍第18項所述的方法，其中，製備源極層包括傾斜植入和退火。
  20. 如申請專利範圍第1項所述的方法，其中，步驟j包括：
    選擇性地刻蝕一部分第二絕緣層，以形成源極電極接觸孔和柵極電極接觸孔，以及源極/本體接觸孔；
    在源極電極接觸孔和柵極電極接觸孔，以及源極/本體接觸孔的側壁上，沉積阻隔材料；以及
    用導電插頭填充源極電極接觸孔,柵極電極接觸孔，以及源極/本體接觸孔的剩餘部分。
  21. 如申請專利範圍第20項所述的方法，其中，源極電極接觸孔比柵極電極接觸孔更大。
  22. 如申請專利範圍第21項所述的方法，其中，源極電極接觸孔的寬度為0.35微米至0.7微米，柵極電極接觸孔的寬度為0.25微米至0.35微米。
  23. 如申請專利範圍第1項所述的方法，其中，還包括在步驟g之後、步驟h之前，要進行：
    在電晶體元溝槽（TR1）、柵極溝槽（TR2）和源極溝槽（TR3）中，回刻第一絕緣層，以製備墊片；以及
    在電晶體元溝槽（TR1）和柵極溝槽（TR2）中的第二導電材料上方，以及源極層上方，製備自對準多晶矽化物。
  24. 一種半導體裝置，包括：
    多個遮罩柵極溝槽場效應管，每個場效應管都含有一個導電遮罩電極和一個導電柵極電極，形成在電晶體元溝槽（TR1）中；
    一個源極溝槽（TR3），在源極溝槽（TR3）的底部只有一個導電遮罩電極，沒有導電柵極電極；
    一個柵極溝槽（TR2），在導電遮罩電極上方，柵極溝槽（TR2）具有一個導電柵極電極，其中源極溝槽（TR3）比柵極溝槽（TR2）更寬也更深；
    一個或多個垂直遮罩電極接頭，用於將源極溝槽（TR3）中的導電遮罩電極直接電連接到源極金屬上；
    垂直柵極接頭，用於將柵極溝槽（TR2）中的導電柵極直接電連接到柵極金屬上，其中該半導體裝置是由一個三掩膜遮罩柵工藝製成的，其中源極溝槽（TR3）比柵極溝槽（TR2）更寬也更深。
  25. 如申請專利範圍第24項所述的半導體裝置，其中，柵極溝槽（TR2）比電晶體元溝槽（TR1）更寬也更深。
  26. 如申請專利範圍第24項所述的半導體裝置，其中，遮罩柵極場效應管是形成在一個重摻雜襯底上方的外延層中，其中只有源極溝槽（TR3）延伸到該重摻雜的襯底中，而電晶體元溝槽（TR1）和柵極溝槽（TR2）並沒有。
  27. 如申請專利範圍第24項所述的半導體裝置，其中，源極溝槽（TR3）最外層的環也作為終止區的一個保護環。
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