CN104124140B - 形成交替排列的p型和n型半导体薄层的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 39
- 239000010703 silicon Substances 0.000 claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 238000000407 epitaxy Methods 0.000 claims abstract description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 15
- 239000011248 coating agent Substances 0.000 claims abstract description 14
- 238000000576 coating method Methods 0.000 claims abstract description 14
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 14
- 238000001039 wet etching Methods 0.000 claims abstract description 5
- 238000001259 photo etching Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 150000003376 silicon Chemical class 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000002146 bilateral effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
Abstract
本发明公开了一种形成交替排列的P型和N型半导体薄层的方法，步骤包括：1）衬底上生长硅外延层和介质膜；2）用光刻胶定义长条形沟槽形成区域；沟槽形成区域两端分别被一条以上光刻胶分割为两个以上形状相同的沟槽区域；3）刻蚀形成第一沟槽和两个以上第二沟槽；4）去除光刻胶和介质膜，热氧化沟槽，将第二沟槽之间的硅外延转化为氧化硅；5）湿法刻蚀氧化硅，使第一、第二沟槽合并为一个沟槽；6）在沟槽内填充导电类型与步骤1）的硅外延层相反的硅外延层。本发明通过将条形沟槽两端先分割为多个沟槽进行刻蚀，再合并为一个沟槽，使得沟槽两端的深度小于中间的深度，从而降低了硅外延填充沟槽的难度，并避免了沟槽内部产生孔洞。
Description
技术领域
本发明涉及集成电路制造领域，特别是涉及一种形成交替排列的P型和N型半导体薄层的方法。
背景技术
VDMOSFET（Vertical Double-diffused MOSFET，垂直双扩散场效应晶体管）可以采用减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压,因此在VDMOS中,提高器件的击穿电压与减小器件的导通电阻是一对矛盾。超级结MOSFET采用新的耐压层结构，利用一系列交替排列的P型和N型半导体薄层,在较低反向电压下将P型、N型区耗尽，实现电荷相互补偿，从而使P型、N型区在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET理论极限。
超级结MOSFET的难点是器件结构形成困难，主要是交替排列的P型和N型半导体薄层结构的形成困难。交替排列的P型和N型半导体薄层结构的形成方法一般是：在N形硅外延层上形成深沟槽，再用P形硅外延层填充深沟槽。由于沟槽深度很深，填充困难，特别是在条形沟槽的两端，相对于沟槽的中间区域，硅外延在沟槽3个侧壁上生长，如图1所示，容易导致沟槽过早封口，在沟槽内部产生孔洞，这些空洞在化学机械研磨后容易暴露出来（见图2），对后续工艺及器件性能产生影响。
发明内容
本发明要解决的技术问题是提供一种形成交替排列的P型和N型半导体薄层的方法，它可以降低超级结的形成难度和成本，并可以提高超级结的机械性能。
为解决上述技术问题，本发明的形成交替排列的P型和N型半导体薄层的方法，包括以下工艺步骤：
1）在半导体衬底上依次生长硅外延层和介质膜；
2）涂布光刻胶，定义出沟槽形成区域；所述沟槽形成区域呈长条形，两端分别被一条以上光刻胶平均分割成两个以上形状相同的沟槽区域；
3）光刻和干法刻蚀，使沟槽形成区域中间形成第一沟槽，沟槽形成区域两端分别形成两个以上形状相同的第二沟槽；所述第二沟槽的宽度小于第一沟槽宽度的一半，第二沟槽的深度小于第一沟槽的深度；
4）去除光刻胶和介质膜，对沟槽表面和侧壁进行热氧化，使相邻的两个第二沟槽之间的硅外延层完全转化为氧化硅；
5）湿法刻蚀，完全去除氧化硅，使第一沟槽和第二沟槽合并为一个沟槽；
6）在步骤5）所形成的沟槽内填充导电类型与步骤1）的硅外延层相反的硅外延层。
上述步骤4）中,相邻的两个第二沟槽之间的硅外延层（即两个第二沟槽共用的沟槽侧壁）由于厚度比较薄，因此可以比较容易的完全转化为氧化硅，而其他位置的硅外延层比较厚，不会完全转化为氧化硅。
本发明通过将条形沟槽两端先分割为多个沟槽进行刻蚀，再合并为一个沟槽，使得条形沟槽两端的深度小于中间的深度，如此降低了硅外延填充沟槽的难度，同时避免了沟槽内部产生孔洞，从而不仅降低了超级结的形成难度和成本，还同时提高了超级结的机械性能。
附图说明
图1是现有形成交替排列的P型和N型半导体薄层结构的工艺，在沟槽中间和两端生长硅外延的示意图。
图2是现有工艺在化学机械研磨后，沟槽中间和两端的空洞情况。
图3是本发明实施例1的工艺方法流程示意图。
图4是本发明实施例1中形成的沟槽的沿较长的一个面的平视图。
图5是本发明实施例1中氧化硅刻蚀后的沟槽立体结构示意图。
图6是本发明实施例1、2最终形成的超级结MOSFET器件的剖面结构示意图。
图7是本发明实施例2用光刻胶定义出的沟槽形成区域的示意图（俯视图）。
图8是图7经沟槽刻蚀后形成的结构俯视图。
图中附图标记说明如下：
1：半导体衬底
2：第一硅外延层
3：介质膜
4：光刻胶
5：第一沟槽
6：第二沟槽
7：氧化硅
8：沟槽
9：第二硅外延层
10：P型基区
11：N型源区
12：栅极介质层
13：栅极
14：绝缘介质层
15：正面金属电极
16：背面金属电极
具体实施方式
为对本发明的技术内容、特点与功效有更具体的了解，现结合图示的实施方式，详述如下：
实施例1
本实施例形成交替排列的P型和N型半导体薄层的方法，其工艺流程如下：
步骤1，在半导体衬底1上依次生长第一硅外延层2和介质膜3，如图3（a）所示。
第一硅外延层2具有第一导电类型（N型或P型），介质膜3为氧化硅、氮化硅或氢氧化硅中的至少一种。
步骤2，涂布光刻胶4，定义出沟槽形成区域，如图3（b）（俯视图）所示。
所述沟槽形成区域呈长条形，长度大于100微米，两端分别被宽度0.1～5微米、长度5～50微米的光刻胶4平均分割成两个形状相同的沟槽区域，如图3（b）所示。
步骤3，用光刻和干法刻蚀，对沟槽形成区域进行刻蚀，并用干法或湿法刻蚀去除光刻胶4和介质膜3。本步骤的刻蚀完成后，沟槽形成区域中间形成第一沟槽5，沟槽形成区域两端分别形成两个相邻的、形状相同的第二沟槽6，且第二沟槽6的宽度小于第一沟槽5宽度的一半，如图3（c）和图4所示。
由于沟槽深度和沟槽宽度有关系，沟槽宽度越小，沟槽深度越浅，因此，在沟槽形成区域中央的第一沟槽5宽度较大（1～10微米），深度较深（10～100微米），而在沟槽形成区域两端的4个第二沟槽6宽度较小（0.4～4.5微米），深度较浅（7～80微米），且第二沟槽6的宽度和深度均小于第一沟槽5。
步骤4，对沟槽表面和侧壁进行热氧化，使相邻的两个第二沟槽6共用的侧壁完全转化为氧化硅7，如图3（d）所示。热氧化的温度为800～1300℃，压力为常压。
热氧化过程中，沟槽5和沟槽6的表面，以及沟槽5的两个侧壁和沟槽6的另一侧壁，也会部分的被氧化为氧化硅7（图中未示出）。
由于相邻的两个第二沟槽6共用的侧壁（硅外延层）的厚度比较薄，即图3（c）中标注的宽度d比较小（5微米以下），因此可以比较容易的完全转化为氧化硅，而其他位置的硅外延层比较厚，不会完全转化为氧化硅。
步骤5，湿法刻蚀，完全去除热氧化形成的氧化硅7，如图3（e）所示。
刻蚀后，第一沟槽5和第二沟槽6与新形成的沟槽一起合并成一个沟槽8。沟槽8两端的宽度和中间宽度是相等的，但其两端的深度显著小于中间区域的深度，即沟槽两端的AR(深宽比)显著小于沟槽中间的AR，见图5。
步骤6，用硅外延工艺对沟槽8填充具有第二导电类型（P型或N型，与第一导电类型相反）的第二硅外延层9，如图3（f）所示。由于沟槽8两端的AR较小，容易填充，这样就可以避免沟槽8两端填充后残留空洞的风险。
步骤7，化学机械研磨，去除沟槽顶部的第二硅外延层9，如图3（g）所示。
由于在沟槽8填充时，不仅在沟槽8内部会生长第二硅外延层9，在沟槽8顶部也会生长第二硅外延层9，这些沟槽8顶部的第二硅外延层9是不希望保留的，所以要用化学机械研磨去除沟槽8顶部的第二硅外延层9，同时对沟槽8顶部进行平坦化。
步骤8，后续用常规MOSFET工艺形成P形基区、N型源区、栅极介质层、栅极、绝缘介质层、正面金属电极、硅片减薄和背面金属电极等，最后形成图6所示的超级结器件。
实施例2
本实施例的交替排列的P型和N型半导体薄层的形成方法同实施例1，所不同的是，在沟槽形成区域两端分别用两条光刻胶将长条形区域的每一端平均分割成3个形状相同的沟槽区域，如图7所示，这样，刻蚀后就形成6个第二沟槽（见图8），湿法刻蚀去除氧化硅后，这6个第二沟槽和第一沟槽一起合并成一个沟槽。最后形成的超级结器件结构如图6所示。
Claims (7)
1.形成交替排列的P型和N型半导体薄层的方法，其特征在于，包括以下步骤：
1)在半导体衬底上依次生长硅外延层和介质膜；
2)涂布光刻胶，定义出沟槽形成区域；所述沟槽形成区域呈长条形，两端分别被一条以上光刻胶平均分割成两个以上形状相同的沟槽区域；
3)光刻和干法刻蚀，使沟槽形成区域中间形成第一沟槽，沟槽形成区域两端分别形成两个以上形状相同的第二沟槽；所述第二沟槽的宽度小于第一沟槽宽度的一半，第二沟槽的深度小于第一沟槽的深度；
4)去除光刻胶和介质膜，对第一沟槽和第二沟槽的表面和侧壁进行热氧化，使相邻的两个第二沟槽之间的硅外延层完全转化为氧化硅；
5)湿法刻蚀，完全去除氧化硅，使第一沟槽和第二沟槽合并为一个沟槽；
6)在步骤5)所形成的沟槽内填充硅外延层，该硅外延层的导电类型与步骤1)所述硅外延层的导电类型相反。
2.根据权利要求1所述的方法，其特征在于，所述介质膜包括氧化硅、氮化硅中的至少一种。
3.根据权利要求1所述的方法，其特征在于，所述沟槽形成区域的长度在100微米以上。
4.根据权利要求1所述的方法，其特征在于，步骤2)，沟槽形成区域两端用来分割沟槽形成区域的光刻胶的宽度为0.1～5微米，长度为5～50微米。
5.根据权利要求1所述的方法，其特征在于，所述第一沟槽的宽度为1～10微米，深度为10～100微米；所述第二沟槽的宽度为0.4～4.5微米，深度为7～80微米。
6.根据权利要求1或5所述的方法，其特征在于，步骤4)所述相邻的两个第二沟槽之间的硅外延层的厚度在5微米以下。
7.根据权利要求1所述的方法，其特征在于，所述热氧化的温度为800～1300℃，压力为常压。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310145683.5A CN104124140B (zh) | 2013-04-24 | 2013-04-24 | 形成交替排列的p型和n型半导体薄层的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310145683.5A CN104124140B (zh) | 2013-04-24 | 2013-04-24 | 形成交替排列的p型和n型半导体薄层的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104124140A CN104124140A (zh) | 2014-10-29 |
| CN104124140B true CN104124140B (zh) | 2016-11-02 |
Family
ID=51769511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310145683.5A Active CN104124140B (zh) | 2013-04-24 | 2013-04-24 | 形成交替排列的p型和n型半导体薄层的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104124140B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114823531A (zh) * | 2022-06-24 | 2022-07-29 | 北京芯可鉴科技有限公司 | 超级结器件的制造方法、超级结器件、芯片和电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112633A (ja) * | 1982-12-18 | 1984-06-29 | Toshiba Corp | 半導体装置 |
| JPH05243536A (ja) * | 1992-03-03 | 1993-09-21 | Rohm Co Ltd | Ｓｏｉ構造の製造方法 |
| KR20030049783A (ko) * | 2001-12-17 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| US8187939B2 (en) * | 2009-09-23 | 2012-05-29 | Alpha & Omega Semiconductor Incorporated | Direct contact in trench with three-mask shield gate process |
| CN102254796B (zh) * | 2010-05-20 | 2014-05-21 | 上海华虹宏力半导体制造有限公司 | 形成交替排列的p型和n型半导体薄层的方法 |
| CN102412260B (zh) * | 2010-09-25 | 2014-07-09 | 上海华虹宏力半导体制造有限公司 | 超级结半导体器件的终端保护结构及制作方法 |
-
2013
- 2013-04-24 CN CN201310145683.5A patent/CN104124140B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104124140A (zh) | 2014-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |