TWI591789B - 用於製造具有一屏蔽電極結構之一絕緣閘極半導體裝置之方法 - Google Patents

用於製造具有一屏蔽電極結構之一絕緣閘極半導體裝置之方法 Download PDF

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Description

用於製造具有一屏蔽電極結構之一絕緣閘極半導體裝置之方法 相關申請案之交叉參考
本申請案係關於與此同時提出申請之具有ONS01413F2之一檔案號、具有一共同受讓人及一共同發明人之標題為「METHOD OF MAKING AN ELECTRODE CONTACT STRUCTURE AND STRUCTURE THEREFOR」之一申請案。
本文件一般而言係關於半導體裝置，且更具體而言係關於形成絕緣閘極裝置及結構之方法。
已在諸多電力切換應用(諸如dc-dc轉換器)中使用金屬氧化物場效應半導體電晶體(MOSFET)裝置。在一典型MOSFET中，一閘極電極藉助一適當閘極電壓之施加提供接通及關斷控制。藉由實例之方式，在一n型增強模式MOSFET中，當回應於超過一固有臨限電壓之一正閘極電壓之施加而在一p型主體區域中形成一導電n型反轉層(亦即，通道區域)時發生接通。該反轉層將n型源極區域連接至n型汲極區域，且允許此等區域之間的多數載子傳導。
存在其中在自一半導體材料(諸如矽)之一主要表面向下延伸之一溝渠中形成閘極電極之一類MOSFET裝置。此類裝置中之電流流動主要係沿一垂直方向穿過裝置，且因此，可較密集地堆積裝置單元。其 他所有係同樣的，較密集地堆積之裝置單元可增加載流能力且減小裝置之接通電阻。
達成經減小特定接通電阻(歐姆區)效能係MOSFET裝置設計者之一個重要目標。一經減小特定接通電阻可判定一MOSFET設計之產品成本及毛利或獲利力。舉例而言，一低特定接通電阻允許一較小MOSFET晶粒或晶片，此又導致半導體材料及封裝結構之較低成本。然而，在製造達成包含經減小特定接通電阻之期望效能之較高密度MOSFET裝置方面之挑戰繼續存在。此等挑戰包含提供可靠晶粒大小減小，從而減小製造成本，簡化程序步驟，且改良良率。
因此，期望具有減小單元間距、減少製造成本、簡化處理步驟、改良良率或其組合之一方法及結構。另外，與相關結構相比，該方法及結構維持或改良電效能係有利的。
在一項實施例中，一種用於製造具有一屏蔽電極結構之一絕緣閘極半導體裝置之方法包括以下步驟：提供具有一主要表面之一半導體材料區域；形成自該主要表面延伸至該半導體材料區域中之一溝渠；沿著該溝渠之表面形成一第一介電層；毗鄰該第一介電層形成一第一導電層，其中該第一導電層經組態為一屏蔽電極；自該溝渠之上部側壁表面移除該第一介電層之部分；此後沿著該溝渠之該等上部側壁表面形成一閘極介電層；毗鄰該閘極介電層形成一第一間隔物層；此後上覆於該第一導電層上形成一第二介電層；移除該第一間隔物層；及毗鄰該閘極介電層及該第二介電層形成一第二導電層，其中該第二導電層經組態為一控制電極。
在該方法中，形成該第一間隔物層之該步驟包括形成包括一抗氧化材料之該第一間隔物層，且其中移除該第一間隔物層之該步驟包括蝕刻該第一間隔物層。
在該方法中，形成該第一間隔物層之該步驟包括形成一個氮化物間隔物層。
該方法進一步包括在該閘極介電層與該第一間隔物層之間形成一第二間隔物層之步驟。
在該方法中，形成該第二間隔物層之該步驟包括形成一結晶半導體間隔物層。
在該方法中，形成該第二介電層之該步驟包括使用局域化氧化形成該第二介電層。
在該方法中，形成該第一導電層之該步驟包括使該第一導電層凹入低於該第一介電層之一上部表面之步驟。
該方法進一步包括以下步驟：在該半導體材料區域中形成一第一摻雜區域，其中該第一摻雜區域與溝渠毗鄰，且其中該第一摻雜區域具有一第一導電類型；及毗鄰該第一摻雜區域形成一第二摻雜區域，其中該第二摻雜區域具有與該第一導電類型相反之一第二導電類型。
該方法進一步包括以下步驟：上覆於該主要表面上形成一第三介電層；上覆於該第三介電層上形成一第四介電層，其中該第三介電層及該第四介電層包括不同材料，且其中在形成該溝渠之該步驟之前形成該第三介電層及該第四介電層；及在形成該第二介電層之該步驟之後蝕刻以移除該第一間隔物層及該第四介電層。
在該方法中，形成該溝渠之該步驟包含形成具有傾斜側壁之該溝渠。
在該方法中，形成該第一介電層之該步驟包括以下步驟：形成包括一熱氧化物之一第一氧化物層；形成包括一所沈積氧化物之一第二氧化層；在形成該閘極介電層之該步驟之前沿著該溝渠之該等上部側壁表面移除該第一氧化物層及該第二氧化物層之上部部分，其中該 移除步驟曝露該第一導電層之上部部分；及移除該第一導電層之一部分以使該第一導電層凹入低於該第一氧化物層及該第二氧化物層之上部表面。
在又一實施例中，一種用於形成一絕緣閘極半導體裝置之程序包括以下步驟：形成在一基板中自一主要表面延伸之一第一溝渠；沿著該溝渠之表面形成一屏蔽電極介電層；毗鄰該屏蔽電極介電層形成一屏蔽電極，其中該屏蔽電極介電層將該屏蔽電極與該基板分離；自該溝渠之上部側壁表面移除該屏蔽電極介電層之部分；沿著該溝渠之該等上部側壁形成一閘極介電層；沿著該閘極介電層形成一間隔物層，其中該間隔物層包括一抗氧化材料；此後使用一個氧化程序上覆於該屏蔽電極上形成一介電層；移除該間隔物層；毗鄰該閘極介電層形成一閘極電極；在該基板中形成一第一導電類型之一主體區域，其中該主體區域與該溝渠毗鄰；及以與該主體區域之間隔關係形成一第二導電類型之一源極區域。
在該程序中，形成該間隔物層之該步驟包括形成一個氮化物間隔物層，且其中移除該間隔物層之該步驟包括蝕刻該氮化物間隔物層。
該程序進一步包括在該氮化物間隔物層與該閘極介電層之間形成一結晶半導體間隔物層之步驟。
該程序進一步包括以下步驟：在形成該溝渠之該步驟之前上覆於該主要表面上形成一遮蔽層，其中該遮蔽層包含一介電層，且其中該介電層及該間隔物層包括一種氮化物材料。
在另一實施例中，一種用於形成一半導體裝置之方法包括以下步驟：提供具有一溝渠及一第一電極之一基板，該第一電極在該溝渠之一下部部分中且藉由沿著該溝渠之表面形成之一介電層與該基板絕緣；沿著該溝渠之上部側壁表面移除該介電層之部分；沿著該溝渠之 該等上部側壁形成一閘極介電層；沿著該閘極介電層形成一第一間隔物層，其中該第一間隔物層包括一抗氧化材料；使用一局域化氧化程序毗鄰該第一電極及該閘極介電層之一下部部分形成一電極間介電層，其中該局域化氧化程序增加該下部部分之厚度；移除該第一間隔物層；及毗鄰該第一介電層形成一第二電極。
該方法進一步包括在該閘極介電層與該第一間隔物層之間形成一第二間隔物層之步驟。
在該方法中，形成該第一間隔物層之該步驟包括形成一個氮化物間隔物層，且其中移除該第一間隔物層之該步驟包括蝕刻該氮化物間隔物層。
在該方法中，形成該第二間隔物層之該步驟包括形成一多晶矽間隔物層。
在該方法中，形成該第二間隔物層之該步驟包括形成一非晶矽間隔物層。
10‧‧‧半導體裝置/單元/裝置
11‧‧‧半導體材料區域/半導體基板/半導體區域/元件
12‧‧‧n型矽基板/基板
14‧‧‧半導體層/漂移區域/經延伸汲極區域
16‧‧‧寬度
17‧‧‧寬度
18‧‧‧主要表面/元件
19‧‧‧主要表面
21‧‧‧元件/屏蔽電極
22‧‧‧溝渠/元件
26‧‧‧閘極層/閘極介電層/元件
27‧‧‧溝渠
28‧‧‧閘極電極層/閘極電極/元件
31‧‧‧主體區域/汲極區域/經摻雜區域/元件
33‧‧‧源極區域/導流區域/載流區域/元件
36‧‧‧p型主體觸點/增強區域/接觸區域/元件
41‧‧‧層
43‧‧‧導電區域
44‧‧‧導電層/源極電極/輸入端子
45‧‧‧導電通道/通道區域/通道
46‧‧‧導電層/汲極電極/輸出端子
47‧‧‧遮蔽層/元件
55‧‧‧間隔物層/層/間隔物/元件
56‧‧‧間隔物層/間隔物/元件
58‧‧‧開口/元件
59‧‧‧開口
68‧‧‧間隔物層
89‧‧‧增強區域/導電區域
102‧‧‧作用區/作用部分
103‧‧‧接觸區
127‧‧‧層/內層多晶介電層/元件
131‧‧‧遮蔽層
141‧‧‧屏蔽電極接觸部分/屏蔽電極觸點/屏蔽接觸部分/元件
142‧‧‧屏蔽電極部分/屏蔽接觸部分/屏蔽電極接觸部分/元件
181‧‧‧初始間隔/間隔
182‧‧‧距離
210‧‧‧部分/曝露部分/元件
221‧‧‧上部側壁部分/側壁部分/上部側壁表面/元件
259‧‧‧屏蔽電極介電層/屏蔽電極介電結構/屏蔽介電結構
260‧‧‧下部部分/元件
261‧‧‧層/介電層/元件
262‧‧‧保形層/層/元件
266‧‧‧介電層
271‧‧‧上部側壁部分/側壁部分
281‧‧‧導電或結晶半導體層/層
282‧‧‧閘極電極接觸部分
422‧‧‧開口/通孔/接觸溝渠
471‧‧‧介電層/元件
472‧‧‧介電層/元件
473‧‧‧介電層
477‧‧‧材料層
1021‧‧‧中間結構
1141‧‧‧中間結構
1270‧‧‧開口
1410‧‧‧部分/曝露部分/平坦部分/水平部分/元件
1810‧‧‧經減小間隔或第一減小
1811‧‧‧經減小間隔或第二減小
VD‧‧‧汲極電位
VS‧‧‧電位
VG‧‧‧控制電壓
IDS‧‧‧裝置電流
圖1至圖9圖解說明根據本發明之一第一實施例之處於各個製作階段之一半導體裝置之部分剖面圖；圖10圖解說明根據本發明之一第二實施例之處於一中間製作步驟之一半導體裝置之一部分剖面圖；及圖11至圖17圖解說明根據第一實施例之處於進一步製作階段之圖1至圖9之半導體裝置之部分剖面圖。
為圖解說明之簡單及清晰起見，圖中之元件未必按比例繪製，且不同圖中之相同元件符號通常標示相同元件。另外，可為說明之簡單起見而省略眾所周知之步驟及元件之說明及細節。如本文中所使用，載流電極意謂一裝置之攜載穿過該裝置之電流之一元件，諸如一MOS電晶體之一源極或一汲極、一雙極電晶體之一射極或一集極或一 個二極體之一陰極或陽極，且一控制電極意謂該裝置之控制穿過該裝置之電流之一元件，諸如一MOS電晶體之一閘極或一雙極電晶體之一基極。儘管該等裝置在本文中闡釋為特定N通道裝置，但熟習此項技術者理解，根據本說明P通道裝置及互補裝置亦係可能的。為圖式之清晰起見，將裝置結構之經摻雜區域圖解說明為具有大體上直線邊緣及精確角度隅角；然而，熟習此項技術者理解，由於摻雜劑之擴散及活化，經摻雜區域之邊緣通常並非直線且隅角並非精確角度。
此外，術語「主要表面」在結合一半導體區域或基板使用時意謂半導體區域或基板之形成與另一材料(諸如一介電質、一絕緣體、一導體或一多晶半導體)之一界面之表面。該主要表面可具有沿x、y及z方向改變之一形貌。
另外，本說明之結構可體現一蜂巢式基極設計(其中主體區域係複數個不同且單獨之蜂巢式或條帶區域)或一單個基極設計(其中主體區域係以一細長圖案(通常以一蛇形圖案或具有連接之附件之一中央部分)形成之一單個區域)。然而，為便於理解，本說明之一項實施例貫穿說明將闡述為一蜂巢式基極設計。應理解，本發明囊括一蜂巢式基極設計及一單個基極設計兩者。
圖1圖解說明根據一第一實施例之處於一早期製作節段之一半導體裝置10或單元10之一部分剖面圖。裝置10包含一半導體材料區域、半導體基板或半導體區域11，半導體區域11可係(舉例而言)具有介於自大約0.001Ω-cm至大約0.005Ω-cm之範圍內之一電阻率之一n型矽基板12。藉由實例之方式，基板12可摻雜有磷、砷或銻。在所圖解說明之實施例中，基板12為裝置10提供一汲極區域、汲極觸點或一第一載流觸點。在此實施例中，裝置10可包含一作用區102及其中可形成至(舉例而言)下文所闡述之屏蔽電極結構之接觸之一接觸區103。 而且，在此實施例中，可將裝置10組態為一垂直功率MOSFET結構，但此說明亦適用於絕緣閘極雙極電晶體(IGBT)、MOS閘控閘流體及如熟習相關技術者習知之其他相關或等效結構。
可在基板12中、在基板12上或上覆於基板12上形成一半導體層、漂移區域或經延伸汲極區域14。在一項實施例中，可使用半導體磊晶生長技術形成半導體層14。另一選擇係，可使用半導體摻雜及擴散技術形成半導體層14。在適合於一50伏裝置之一實施例中，半導體層14可係具有大約1.0×1016個原子/cm3至大約1.0×1017個原子/cm3之一摻雜劑濃度之n型且可具有自大約3微米至大約5微米之一厚度。可取決於裝置10之期望汲極至源極崩潰電壓(BVDSS)額定值而增加或減小半導體層14之摻雜劑濃度及厚度。在一項實施例中，半導體層14可具有經分級摻雜劑輪廓。在一替代實施例中，基板12之導電類型可與半導體層14之導電類型相反以形成(舉例而言)一IGBT實施例。
可上覆於半導體材料區域11之一主要表面18上形成一遮蔽層47。在一項實施例中，半導體材料區域11亦包含與主要表面18相反之主要表面19。在一項實施例中，遮蔽層47可包括一介電膜或對用於形成下文所闡述之溝渠之蝕刻化學品有抵抗力之一膜。在一項實施例中，遮蔽層47可包含一個以上層，該等層包含(舉例而言)0.030微米熱氧化物之一介電層471、大約0.2微米氮化矽之一介電層472及大約0.1微米所沈積氧化物之一介電層473。根據一項實施例，介電層472可經組態以(舉例而言)在形成溝渠結構之後發生之隨後程序步驟中保護主要表面18免受侵蝕效應。當沿著溝渠結構之上部表面且沿著主要表面18接近於半導體層14之經曝露部分形成熱氧化物時此侵蝕效應係相關裝置之一問題。該侵蝕問題可尤其造成沿著主要表面18之一不均勻介電層，此又可不利地影響隨後形成之經摻雜區域(諸如主體區域及/或源極區域)之摻雜劑輪廓。
然後可在遮蔽層47中形成開口58及59。在一項實施例中，可使用光阻劑及蝕刻程序來形成開口58及59。在一項實施例中，開口58可具有大約0.2微米至大約0.25微米之一寬度16，且開口59可具有大約0.4微米至大約0.5微米之一寬度17。在一項實施例中，開口58之間的一初始間隔181可係大約0.55微米至大約0.65微米。
在形成開口58及59之後，可移除半導體層14之區段以形成自主要表面18延伸之溝渠22及27。藉由實例之方式，可使用藉助一氟碳化學品(舉例而言，SF6/O2)之電漿蝕刻技術蝕刻溝渠22及27。在一項實施例中，溝渠22及27可部分地延伸至半導體層14中。在一項實施例中，溝渠22及27可延伸穿過半導體層14且延伸至基板12中。在一項實施例中，與使用側壁間隔物以界定溝渠之一較深部分之一多步驟蝕刻程序相反，可在不使用側壁間隔物之一單個蝕刻步驟中形成溝渠22及27，此減小程序步驟之數目且節省成本。在一項實施例中，可使用一傾斜側壁蝕刻，其中大約88度至89.5度之一斜率係一項實例。藉由實例之方式，當使用一SF6/O2化學品時，可藉由增加O2之流動(此增加側壁Si-F-O鈍化劑)而達成傾斜側壁。當使用一傾斜蝕刻時，溝渠22可在溝渠22之下部表面附近分離大約0.6微米至大約0.70微米之一距離182，如圖1中大體上所述。在一項實施例中，溝渠22及27可具有大約1.5微米至大約2.5微米之一深度。根據本實施例，溝渠22可經組態為裝置10之形成於作用區102內之作用裝置之閘極電極及屏蔽電極溝渠，且溝渠27可經組態為其中可形成至接觸區103內之屏蔽電極之外部接觸之一接觸溝渠。在一項實施例中，接觸區103可位於裝置10之一周邊部分中。在另一實施例中，接觸區103可位於裝置10之一中央部分中。在又一實施例中，可使用複數個接觸區103。舉例而言，可將一個接觸區放置於裝置10之一周邊部分中且可將另一接觸區放置於裝置10之一中央部分中。
圖2圖解說明在額外處理之後裝置10之一部分剖面圖。在一選用步驟中，鄰接溝渠22及27之表面形成一犧牲層(未展示)。藉由實例之方式，可形成一熱氧化矽層。接下來，可使用(舉例而言)一蝕刻程序移除犧牲層及介電層473。然後可沿著溝渠22及27之表面形成材料之一層261。在一項實施例中，層261可係一介電或絕緣材料。藉由實例之方式，層261可係大約一0.03微米濕或熱氧化物層。可在熱氧化物之形成期間消耗半導體層14之部分，此減小間隔181約犧牲層(若使用)及層261之厚度，該減小指定為經減小間隔或第一減小1810。在一項實施例中，第一減小1810可係大約0.5微米至大約0.6微米。
圖3圖解說明在進一步處理之後裝置10之一部分剖面圖。可沿著層261及介電層472之側壁部分且上覆於介電層472上形成一保形層262。在一項實施例中，保形層262可係一介電或絕緣材料。在一項實施例中，保形層262可係一所沈積氧化物。在一項實施例中，與使用側壁間隔物及局域化氧化技術以僅沿著溝渠之下部表面形成屏蔽電極介電質相反地沿著溝渠22之所有表面形成介電層261及保形層262，此可導致閘極長度控制之變化，由於較長鳥嘴效應而增加閘極至汲極電容，及由於至毗鄰半導體層中之額外及較大侵蝕而影響裝置縮小。藉由實例之方式，保形層262可具有自大約0.05微米至大約0.1微米之一厚度。在一替代實施例中，可藉由沈積一多晶矽層且完全氧化其以將其轉變為一熱氧化物而形成保形層262。在一項實施例中，層261及/或262經組態為屏蔽電極介電層或結構259，其分離、絕緣或隔離屏蔽電極(舉例而言，圖17中所圖解說明之元件21)與半導體層14及基板12(若溝渠22鄰接基板12)。在一項實施例中，可缺少一種氮化物材料的情況下形成屏蔽電極介電結構259，此乃因已發現相關裝置中之氮化物材料在反向偏壓條件下或在非鉗位感應切換(UIS)條件期間陷獲不需要之電荷，此可造成不穩定崩潰電壓特性。
在一項實施例中，可上覆於主要表面18上且在溝渠22及27內形成一材料層。在一項實施例中，該材料層可係一結晶半導體材料、一導電材料或其組合。在一項實施例中，該材料層可係經摻雜多晶矽。在一項實施例中，該多晶矽可摻雜有一n型摻雜劑，諸如磷或砷。在一隨後步驟中，可平坦化該材料層以在溝渠22及27中分別形成中間結構1021及1141。在一項實施例中，化學機械拋光技術可用於平坦化步驟。當該材料層包含結晶半導體材料時，可在平坦化之前或之後熱處理該材料層以(舉例而言)活化及/或擴散存在於結晶半導體材料中之任何摻雜劑材料。
圖4圖解說明在更多處理之後裝置10之一部分剖面圖。舉例而言，可使中間結構1021及1141進一步凹入於溝渠22及27內以形成屏蔽電極21及一屏蔽電極接觸部分141。作為一實例，藉助一基於氟或氯之化學品之一乾式蝕刻可用於該凹入步驟。在一項實施例中，可使用一蝕刻步驟(諸如一濕式蝕刻步驟)來移除上覆於介電層472上且沿著介電層472之側壁部分之保形層262。可使用該濕式蝕刻步驟以自溝渠22之上部側壁部分或側壁部分221且自溝渠27之上部側壁部分或側壁部分271進一步移除保形層262及層261，如圖5中所圖解說明。在一項實施例中，可使用一緩衝氫氟(HF)酸條帶。該蝕刻步驟亦可曝露屏蔽電極21之部分210及屏蔽電極接觸部分141之部分1410，如(舉例而言)圖5中所圖解說明。
圖6圖解說明在額外處理之後裝置10之一部分剖面圖。在一項實施例中，可沿著側壁部分221及271且沿著曝露部分210及1410形成一介電層266。在一項實施例中，介電層266可係一薄犧牲或熱氧化物層，或另一介電或絕緣層。在一項實施例中，介電層266可具有大約0.005微米至大約0.01微米之一厚度。隨後，可使用一蝕刻步驟來移除屏蔽電極21及屏蔽電極接觸部分141之額外部分，如(舉例而言)圖7中 所圖解說明。在一項實施例中，可藉助一初始穿透蝕刻或移除步驟移除上覆於屏蔽電極21及屏蔽電極接觸部分141上之介電層266之部分。藉由實例之方式，一基於氟之化學品可用於穿透步驟，且一基於氟或氯之化學可用於凹入蝕刻步驟。
圖8圖解說明在進一步處理之後裝置10之一部分剖面圖。在一項實施例中，可使用一移除步驟來移除介電層266以及層261及262之部分。接下來，根據本實施例，沿著溝渠22及27之側壁部分221及227形成一介電層。在一項實施例中，亦可上覆於層261及262之部分、屏蔽電極21及/或屏蔽電極觸點141上形成該介電層。根據本實施例，該介電層沿著溝渠22之上部側壁表面221形成閘極層或閘極介電層26。閘極層26可係氧化物、氮化物、五氧化二鉭、二氧化鈦、鈦酸鋇鍶、高k介電材料、其組合或如熟習此項技術者習知之其他相關或等效材料。根據本實施例，在形成屏蔽電極介電結構259之後形成閘極層26。在形成屏蔽電極介電結構259之後形成閘極層26減小閘極層26至多個電漿蝕刻及其他蝕刻步驟之曝露(此可導致良率問題及閘極控制問題)，藉此改良裝置10之效能。在一項實施例中，閘極層26可係氧化矽且可具有自大約0.01微米至大約0.06微米之一厚度。可在閘極層26之形成中進一步消耗半導體層14之部分，此減小間隔181約閘極層26之厚度。間隔181之此減小指定為經減小間隔或第二減小1811。在一項實施例中，第二減小1811可係大約0.045微米至大約0.055微米。
在沿著溝渠22之下部側壁部分存在層261及262之情況下且當在形成屏蔽電極介電結構259之後形成閘極層26時，溝渠22中之閘極層26之下部部分260可比閘極層26之上部部分薄。認為此薄化效應在接近於發生薄化效應之地方係至少部分地由存在於各個及不同材料層中之應力造成。儘管在形成層261及262之後形成閘極介電層26改良閘極介電層26之完整性，但閘極介電層薄化效應可導致較低良率及/或受 損裝置效能。根據本實施例減小薄化效應之影響。
圖9圖解說明在額外處理之後裝置10之一部分剖面圖。在一隨後步驟中，沿著閘極層26且上覆於主要表面18上形成一材料層。在一項實施例中，該材料層可係不同於閘極層26之一材料。在一項實施例中，該材料層可係一抗氧化材料。然後可各向異性地(anisotropically)蝕刻該材料層以沿著閘極層26之側壁部分形成間隔物層55同時留下在屏蔽電極21及屏蔽電極接觸部分141上方曝露之閘極層26之其他部分。在一項實施例中，間隔物層55可係一種氮化物材料，諸如一所沈積氮化矽。在一項實施例中，間隔物層55可具有自大約0.015微米至大約0.02微米之一厚度。在一項實施例中，間隔物層55之下部部分鄰接及/或填補閘極層26之下部部分260，如(舉例而言)圖9中所圖解說明。
圖10圖解說明根據一替代實施例之裝置10之一部分剖面圖。在一替代處理步驟中，可在形成用於形成間隔物層55之材料層之前沿著閘極層26且上覆於主要表面18上形成一結晶半導體材料層。然後可沿著該結晶半導體材料層形成用於形成間隔物層55之材料層。然後可各向異性地蝕刻兩個層以形成間隔物層55及56，如(舉例而言)圖10中所圖解說明。另一選擇係，可在形成層55之前各向異性地蝕刻該結晶半導體材料層。在一項實施例中，間隔物層56可包括大約0.03微米之多晶矽，且可經摻雜或未經摻雜。在另一實施例中，間隔物層56可包括0.03微米之非晶矽，且可經摻雜或未經摻雜。
圖11圖解說明在額外處理之後基於圖9實施例之裝置10之一部分剖面圖。根據本實施例，可毗鄰屏蔽電極21及屏蔽電極接觸部分141形成層127。在一項實施例中，層127可包括一介電或絕緣材料，且經組態(舉例而言)為內層多晶介電層或電極間介電層。在一項實施例中，層127可包括使用濕式氧化技術形成之一種氧化矽。在一項實施例中，層127可具有自大約0.1微米至大約0.3微米之一厚度。根據本實 施例，間隔物55(及視情況56)經組態以提供沿著下部部分260彌補閘極層26之薄化之一局域化氧化效應。在一項實施例中，層127在接近於閘極層26與屏蔽介電結構259會合或鄰接之地方增加閘極層26之厚度。
在其中在形成內層多晶介電層之後形成閘極介電層之相關裝置中，閘極薄化效應未得以適當地解決，此可導致較低良率及/或受損裝置效能。在本實施例中，在形成內層多晶介電層127之前形成用於形成閘極層26之介電層，且根據本實施例，藉助局域化氧化程序減小閘極層薄化效應之影響藉此改良(舉例而言)效能及良率。另外，可減小薄化效應之影響同時在不具有經添加處理成本之情況下形成內層多晶介電質。此外，由於閘極層26係在層127之形成之前形成且並非如在相關裝置中稍後經條帶化及經改造，因此可維持半導體層14與閘極層26之間的界面之完整性。
圖12圖解說明在進一步處理之後裝置10之一部分剖面圖。在隨後步驟中且根據本實施例，藉由蝕刻或條帶化或另一實體上移除程序移除間隔物55(及56，若存在)。根據本實施例，與將間隔物55曝露至將間隔物55轉變成一不同材料同時通常將間隔物55留在適當位置中之一消耗程序相反地實體上移除間隔物55。已知使用(舉例而言)氮化閘極或消耗氮化物之閘極結構之相關裝置具有與高氧化物電荷、高界面狀態密度及差的膜均勻性相關聯之良率及效能問題。在本實施例中，間隔物55之實體上移除減少前述問題藉此改良裝置10之效能。在一項實施例中，亦可移除介電層472。在一選用步驟中，可使用一個氧化程序來增加或添加閘極層26之厚度。隨後，可上覆於主要表面18上且在溝渠22及27內形成一導電或結晶半導體層281。在一項實施例中，層281可包括經摻雜多晶矽。在一項實施例中，該多晶矽可摻雜有一n型摻雜劑，諸如磷或砷。隨後，可上覆於主要表面18上形成一遮蔽層 (未展示)且可使用一移除步驟以自溝渠27內移除層281之部分。然後可移除該遮蔽層。
根據本實施例，可上覆於主要表面18上且沿著溝渠27之部分形成一材料層。在一項實施例中，該材料層可係一介電或絕緣材料。在一項實施例中，該材料層可包括一所沈積氧化物，且可具有自大約0.08微米至大約0.12微米之一厚度。然後可各向異性地蝕刻該材料層以在溝渠27內形成間隔物層68。該各向異性蝕刻步驟亦可移除層127之部分以在溝渠27中之層127中形成一開口1270以曝露屏蔽接觸部分141之一部分。根據本實施例，屏蔽接觸部分141經組態以提供一平坦或水平部分1410以用於形成至另一屏蔽電極部分142之隨後接觸(圖14中所圖解說明)。在一項實施例中，可平行於基板12之主要表面19大體上定向平坦部分1410。在一項實施例中，可垂直於溝渠27之側壁部分271大體上定向平坦部分1410。圖13中進一步圖解說明平坦部分1410，其係裝置10之接觸區103之一90度旋轉。在一項實施例中，平坦部分1410在接觸區103中之溝渠27內以一凹入組態終止。平坦部分1410係對其中屏蔽接觸結構作為單個或連續結構向上彎曲至主要表面18之相關裝置之一改良。在相關裝置中，曾發現屏蔽接觸結構之彎曲部分之形成係良率問題之一起因。圖13進一步圖解說明一閘極電極接觸部分282，閘極電極接觸部分282亦可形成於接觸區103中且經組態以用於提供至裝置10之作用部分102內之閘極電極28之外部電連接。在一項實施例中，閘極電極接觸部分282可形成為層281之部分。
圖14圖解說明在進一步處理之後裝置10之一部分剖面圖。可上覆於主要表面18上且在溝渠27內形成一材料層。在一項實施例中，該材料層可包括結晶半導體材料、一導電材料或其組合。在一項實施例中，該材料層可包括經摻雜多晶矽。在一項實施例中，該多晶矽可摻雜有一n型摻雜劑，諸如磷或砷。隨後，可使用介電層471作為一停止 層而平坦化該材料層。在一項實施例中，化學機械平坦化可用於平坦化步驟。可使用該平坦化步驟來形成屏蔽接觸部分142，屏蔽接觸部分142根據本實施例沿著平坦部分1410接觸屏蔽接觸部分141。另外，該平坦化步驟可在溝渠22內形成閘極電極28，如(舉例而言)圖14中所圖解說明。
隨後，可上覆於接觸區103上形成一遮蔽層(未展示)，且可毗鄰溝渠22形成自主要表面18延伸之主體、基極或經摻雜區域31。主體區域31可具有與半導體層14之導電類型相反之一導電類型。在一項實施例中，主體區域31可具有p型導電性，且可使用(舉例而言)一硼摻雜劑源極形成。主體區域31具有適合於形成操作為裝置10之導電通道或通道區域45(舉例而言，圖17中所圖解說明)之反轉層之一摻雜劑濃度。主體區域31可自主要表面18延伸至(舉例而言)自大約0.5微米至大約2.0微米之一深度。應理解，可在一較早製作階段(舉例而言，在形成溝渠22之前)形成主體區域31。可使用諸如離子植入之摻雜技術及退火技術形成主體區域31。
圖15圖解說明在額外處理之後裝置10之一部分剖面圖。在一隨後步驟中，可上覆於主要表面18之部分上形成一遮蔽層131。在一項實施例中，源極區域、導流區域或載流區域33可形成於主體區域31內、主體區域31中或上覆於主體區域31上形成，且可自主要表面18延伸至(舉例而言)自大約0.1微米至大約0.5微米之一深度。在一項實施例中，源極區域33可具有n型導電性且可使用(舉例而言)一磷或砷摻雜劑源極形成。在一項實施例中，可使用一離子植入摻雜程序來在主體區域31內形成源極區域33。然後可移除遮蔽層131，且可使經植入摻雜劑退火。
可使閘極電極28及屏蔽電極接觸部分142凹入低於主要表面18，如圖16中所圖解說明。在一項實施例中，可由於凹入步驟而移除大約 0.15微米至大約0.25微米之材料。在一選用步驟中，可在閘極電極28及/或屏蔽電極接觸部分142之上部表面內形成增強或導電區域89。在一項實施例中，導電區域89可係自對準矽化物結構。在一項實施例中，導電區域89可係矽化鈷。然後可上覆於主要表面18、閘極電極28及屏蔽電極接觸部分142上形成一材料層477。在一項實施例中，材料層477可係一介電或絕緣材料。在一項實施例中，材料層477可係諸如一所沈積氮化矽層之一個氮化物層，且可具有大約0.05微米之厚度。
在一項實施例中，可上覆於主要表面18上形成一層或若干層41。在一項實施例中，層41包括介電或絕緣層，且可經組態為一層間介電(ILD)結構。在一項實施例中，層41可係氧化矽，諸如經摻雜或未經摻雜之所沈積氧化矽。在一項實施例中，層41可包含至少一個摻雜有磷或硼及磷之所沈積氧化矽層以及至少一個未經摻雜氧化物層。在一項實施例中，層41可具有自大約0.4微米至大約1.0微米之一厚度。在一項實施例中，可平坦化層41以提供一較均勻表面形貌，此改良製造性。
隨後，可上覆於裝置10上形成一遮蔽層(未展示)，且可形成開口、通孔或接觸溝渠422以用於形成至源極區域33、主體區域31及屏蔽接觸部分142之接觸，如(舉例而言)圖17中所圖解說明。在一項實施例中，可移除該遮蔽層，且可使用一凹入蝕刻來移除源極區域33之部分及屏蔽接觸部分142之部分。該凹入蝕刻步驟可在源極區域33下方曝露主體區域31之部分。然後可在主體區域31中形成一p型主體觸點、增強區域或接觸區域36，接觸區域36可經組態以將一較低接觸電阻提供至主體區域31。可使用離子植入(舉例而言，使用硼)及退火技術來形成接觸區域36。
導電區域43然後可形成於接觸溝渠422中且經組態以提供至源極區域33、穿過接觸區域36之主體區域31及屏蔽電極接觸部分142之電 接觸。在一項實施例中，導電區域43可係導電插塞或插塞結構。在一項實施例中，導電區域43可包含一導電障壁結構或襯裡及一導電填充材料。在一項實施例中，該障壁結構可包含一金屬/金屬氮化物組態，諸如鈦/鈦氮化物或如熟習此項技術者習知之其他相關或等效材料。在另一實施例中，該障壁結構可進一步包含一金屬矽化物結構。在一項實施例中，該導電填充材料包含鎢。在一項實施例中，可平坦化導電區域43以提供一較均勻表面形態。
可上覆於主要表面18上形成一導電層44，且可上覆於主要表面19上形成一導電層46。導電層44及46通常經組態以提供裝置10之個別裝置組件與總成之下一層級之間的電連接。在一項實施例中，導電層44可係鉭/鉭氮化物/鋁銅或如熟習此項技術者習知之其他相關或等效材料，且經組態為一源極電極或端子。在一項實施例中，導電層46可係一可焊接金屬結構，諸如鈦鎳銀、鉻鎳金或如熟習此項技術者習知之其他相關或等效材料，且經組態為一汲極電極或端子。在一項實施例中，可上覆於導電層44上形成又一鈍化層(未展示)。在一項實施例中，屏蔽電極21之全部或一部分可連接至導電層44以使得屏蔽電極21經組態以當裝置10在使用中時與源極區域33處於相同電位。在另一實施例中，屏蔽電極21可經組態以獨立偏壓或部分地耦合至閘極電極28。
在一項實施例中，裝置10之操作可如下繼續進行。假定源極電極(或輸入端子)44及屏蔽電極21在零伏之一電位VS下操作，則閘極電極28將接收4.5伏之一控制電壓VG(其大於裝置10之導電臨限值)，且汲極電極(或輸出端子)46將在小於2.0伏之一汲極電位VD下操作。VG及VS之值將致使主體區域31反轉毗鄰閘極電極28以形成將要將源極區域33電連接至半導體層14之通道45。一裝置電流IDS將自汲極電極46流動且將透過半導體層14、通道45及源極區域33路由至源極電極44。 在一項實施例中，IDS約為10.0安培。為將裝置10切換為關斷狀態，將要將小於裝置10之導電臨限值之一控制電壓VG施加至閘極電極28(例如，VG<1.0伏)。此一控制電壓將移除通道45且IDS將不再流過裝置10。根據本實施例，在形成內層多晶介電層127之前形成閘極層26。隨後用於形成內層多晶介電層127之方法減小閘極層薄化效應，此改良良率及裝置效能。而且，藉由使用一多部分屏蔽接觸結構(例如，元件141及142)及一平坦接觸部分(例如，元件1410)，形成一經改良屏蔽電極接觸結構以用於提供至屏蔽電極21之電接觸，此改良良率及效能。
前述方法及結構提供優於相關裝置之數個優點。舉例而言，該方法可促進一晶粒縮小至大約0.8微米或小於0.8微米，此可改良效能參數，諸如特定接通電阻。而且，與某些先前方法相比，該方法促進較高良率及經改良閘極氧化物效能。
依據前述內容之全部，熟習此項技術者可判定，根據一項實施例，用於形成一半導體裝置之一方法包括提供具有一主要表面(舉例而言，元件18)之一半導體材料區域(舉例而言，元件11)之步驟。該方法包含形成自該主要表面延伸至該半導體材料區域中之一溝渠(舉例而言，元件22)。該方法包含沿著該溝渠之表面形成一第一介電層(舉例而言，元件261、262)，且毗鄰該第一介電層形成一第一導電層(舉例而言，元件21)，其中該第一導電層經組態為一屏蔽電極。該方法包含自該溝渠之上部側壁表面(舉例而言，元件221)移除該第一介電層之部分。該方法包含此後沿著該溝渠之該等上部側壁表面形成一閘極介電層(舉例而言，元件26)。該方法包含毗鄰該閘極介電層形成一第一間隔物層(舉例而言，元件55)，且此後上覆於該第一導電層上形成一第二介電層(舉例而言，元件127)。該方法包含移除該第一間隔物層。該方法包含毗鄰該閘極介電層及該第二介電層形成一第二導電 層(舉例而言，元件28)，其中該第二導電層經組態為一控制電極。
熟習此項技術者亦將瞭解，根據另一實施例，段落[0039]中所闡述之方法進一步包含在該閘極介電層與該第一間隔物層之間形成一第二間隔物層(舉例而言，元件56)之步驟。
熟習此項技術者亦將瞭解，根據另一實施例，段落[0040]中所闡述之方法進一步包含：形成該第二間隔物層(舉例而言，元件56)之該步驟包括形成一結晶半導體間隔物層。
熟習此項技術者亦將瞭解，根據另一實施例，段落[0039]中所闡述之方法進一步包含以下步驟：上覆於該主要表面上形成一第三介電層(舉例而言，元件471)；上覆於該主要表面上形成一第四介電層(舉例而言，元件472)，其中該第三介電層及該第四介電層包括不同材料，且其中在形成該溝渠之該步驟之前形成該第三介電層及該第四介電層；及在形成該第二介電層之該步驟之後蝕刻以移除該第一間隔物層及該第四介電層。
熟習此項技術者亦將瞭解，根據另一實施例，段落[0039]中所闡述之方法進一步包含以下步驟：形成包括一熱氧化物之一第一氧化物層(舉例而言，元件261)；形成包括一所沈積氧化物之一第二氧化物層(舉例而言，元件262)；在形成該閘極介電層之該步驟之前沿著該溝渠之該等上部側壁表面(舉例而言，元件221)移除該第一氧化物層及該第二氧化物層之上部部分，其中該移除步驟曝露該第一導電層(舉例而言，元件21)之上部部分(舉例而言，元件210)；及移除該第一導電層之一部分以使第一導電層凹入低於第一氧化物層及第二氧化物層之上部表面。
熟習此項技術者亦將瞭解，根據再一實施例，用於形成一絕緣閘極半導體裝置之一程序包括形成一基板(舉例而言，元件11)中之自一主要表面(舉例而言，元件18)延伸之一第一溝渠(舉例而言，元件 22)之步驟。該方法包含沿著該溝渠之表面形成一屏蔽電極介電層(舉例而言，元件261、262)。該方法包含毗鄰該屏蔽電極介電層形成一屏蔽電極(舉例而言，元件21)，其中該屏蔽電極介電層將該屏蔽電極與該基板分開。該方法包含自該溝渠之上部側壁表面(舉例而言，元件221)移除該屏蔽電極介電層之部分。該方法包含沿著該溝渠之該等上部側壁形成一閘極介電層(舉例而言，元件26)。該方法包含沿著該閘極介電層形成一間隔物層(舉例而言，元件55)，其中該間隔物層包括一抗氧化材料。該方法包含此後使用一個氧化程序上覆於該屏蔽電極上形成一介電層(舉例而言，元件127)。該方法包含移除該間隔物層。該方法包含毗鄰該閘極介電層形成一閘極電極(舉例而言，元件28)。該方法包含在該基板中形成一第一導電類型之一主體區域(舉例而言，元件31)，其中該主體區域與該溝渠毗鄰。該方法包含以與該主體區域之間隔關係形成一第二導電類型之一源極區域(舉例而言，元件33)。
熟習此項技術者亦將瞭解，根據再一實施例，用於形成一半導體裝置之一方法包括提供具有一主要表面(舉例而言，元件18)之一半導體材料區域(舉例而言，元件11)之步驟。該方法包含上覆於該主要表面上形成一遮蔽層(舉例而言，元件47)，其中該遮蔽層包含至少一個介電層(舉例而言，471、472、473)。該方法包含透過該遮蔽層中之一開口(舉例而言，元件58)在該半導體材料區域中形成一溝渠(舉例而言，元件22)。該方法包含沿著該溝渠之表面形成一第一電極介電層(舉例而言，元件261、262)且毗鄰該第一電極介電層形成一第一電極(舉例而言，元件21)。該方法包含沿著該溝渠之上部側壁表面(舉例而言，元件221)移除該第一電極介電層之部分。該方法包含沿著該溝渠之上部側壁表面形成一閘極介電層且沿著該閘極介電層形成一第一間隔物層(舉例而言，元件55)。該方法包含毗鄰該第一電極及該第一 間隔物層形成一電極間介電層(舉例而言，元件127)，其中該電極間介電層在接近於該閘極介電層與該第一電極介電層會合之地方(舉例而言，元件260)增加閘極介電層之厚度。該方法包含移除該第一間隔物層。該方法包含毗鄰該閘極介電層形成一第二電極(舉例而言，元件28)。該方法包含毗鄰該溝渠形成一第一摻雜區域(舉例而言，元件31)且接近於該第一摻雜區域形成一第二摻雜區域(舉例而言，元件33、36)。
熟習此項技術者亦將瞭解，根據又一實施例，用於形成一半導體裝置之一方法包括以下步驟：提供具有一溝渠(舉例而言，元件22)及一第一電極(舉例而言，元件21)之一基板(舉例而言，元件11)，該第一電極在該溝渠之一下部部分中且藉由沿著該溝渠之表面形成之一介電層(舉例而言，元件261、262)與該基板絕緣。該方法包含沿著該溝渠之上部側壁表面(舉例而言，元件221)移除該介電層之部分。該方法包含沿著該溝渠之該等上部側壁形成一閘極介電層(舉例而言，元件26)。該方法包含沿著該閘極介電層形成一間隔物層(舉例而言，元件55)，其中該間隔物層包括一抗氧化材料。該方法包含此後使用一局域化氧化程序毗鄰該第一電極及該閘極介電層之一下部部分(舉例而言，元件260)形成一電極間介電層(舉例而言，元件127)，其中該局域化氧化程序增加該下部部分之厚度。該方法包含移除該間隔物層。該方法包含毗鄰該閘極介電層形成一第二電極(舉例而言，元件28)。
熟習此項技術者亦將瞭解，根據一額外實施例，本文中所闡述之方法可進一步包含形成缺少一種氮化物材料之該屏蔽電極介電結構之一步驟。
熟習此項技術者將進一步瞭解，根據另一實施例，本文中所闡述之方法可進一步包含在一單個蝕刻步驟中形成該溝渠之一步驟。
鑒於全部上文，顯然揭示一新穎方法。除其他特徵以外亦包含在一溝渠之一下部部分中形成一絕緣屏蔽電極結構、沿著該溝渠之上部側壁部分形成一介電層、沿著該介電層形成一間隔物層及上覆於該絕緣屏蔽電極結構上形成一內層多晶介電層。該方法接近於該絕緣屏蔽電極結構增加該介電層之厚度，此改良(舉例而言)亞微米垂直功率電晶體裝置之良率及效能。而且，該方法在形成內層多晶介電層之前形成閘極介電層，此維持半導體材料/閘極介電層界面之完整性以進一步改良良率及效能。
雖然藉助特定較佳實施例及實例性實施例闡述本發明之標的物，但前述圖式及其說明僅繪示標的物之典型實施例，且因此不被認為限制其範疇。顯然，熟習此項技術者將明瞭諸多替代方案及變化。舉例而言，已針對一特定n通道MOSFET結構闡述標的物，但方法及結構直接適用於其他MOS電晶體以及雙極、BiCMOS、金屬半導體FET(MESFET)、HFET、閘流體、雙向電晶體及其他電晶體結構。
如下文之申請專利範圍反映，發明性態樣可在於少於一單個前述所揭示實施例之所有特徵。因此，下文所表達之申請專利範圍在此明確地併入至圖式之此實施方式中，其中每一請求項獨立地作為本發明之一單獨實施例。此外，雖然本文中所闡述之某些實施例包含某些特徵但不包含其他實施例中所包含之其他特徵，但不同實施例之特徵組合意欲在本發明之範疇內且形成不同實施例，如熟習此項技術者將理解。
10‧‧‧半導體裝置/單元/裝置
11‧‧‧半導體材料區域/半導體基板/半導體區域/元件
12‧‧‧n型矽基板/基板
14‧‧‧半導體層/漂移區域/經延伸汲極區域
18‧‧‧主要表面/元件
19‧‧‧主要表面
21‧‧‧元件/屏蔽電極
22‧‧‧溝渠/元件
26‧‧‧閘極層/閘極介電層/元件
27‧‧‧溝渠
55‧‧‧間隔物層/層/間隔物/元件
102‧‧‧作用區/作用部分
103‧‧‧接觸區
141‧‧‧屏蔽電極接觸部分/屏蔽電極觸點/屏蔽接觸部分/元件
221‧‧‧上部側壁部分/側壁部分/上部側壁表面/元件
259‧‧‧屏蔽電極介電層/屏蔽電極介電結構/屏蔽介電結構
260‧‧‧下部部分/元件
261‧‧‧層/介電層/元件
262‧‧‧保形層/層/元件
271‧‧‧上部側壁部分/側壁部分
471‧‧‧介電層/元件
472‧‧‧介電層/元件

Claims (10)

  1. 一種用於製造具有一屏蔽電極結構之一絕緣閘極半導體裝置之方法，其包括以下步驟：提供具有一主要表面之一半導體材料區域；形成自該主要表面延伸至該半導體材料區域中之一溝渠；沿著該溝渠之表面形成一第一介電層；毗鄰該第一介電層形成一第一導電層，其中該第一導電層經組態為一屏蔽電極；自該溝渠之上部側壁表面移除該第一介電層之部分；此後沿著該溝渠之該等上部側壁表面形成一閘極介電層；毗鄰該閘極介電層形成一第一間隔物層；此後，上覆於該第一導電層上形成一第二介電層；移除該第一間隔物層，其中在該第二介電層形成且在該第一間隔物層移除後該閘極介電層沿著該溝渠之該等上部側壁表面至少部分地保留；及毗鄰該閘極介電層及該第二介電層形成一第二導電層，其中該第二導電層經組態為一控制電極。
  2. 如請求項1之方法，其中形成該第一間隔物層之該步驟包括形成包括一抗氧化材料之該第一間隔物層，且其中移除該第一間隔物層之該步驟包括蝕刻該第一間隔物層。
  3. 如請求項1之方法，其進一步包括在該閘極介電層與該第一間隔物層之間形成一第二間隔物層之步驟。
  4. 如請求項1之方法，其中形成該第二介電層之該步驟包括使用局域化氧化形成該第二介電層。
  5. 如請求項1之方法，其進一步包括以下步驟： 在該半導體材料區域中形成一第一摻雜區域，其中該第一摻雜區域與該溝渠毗鄰，且其中該第一摻雜區域具有一第一導電類型；及毗鄰該第一摻雜區域形成一第二摻雜區域，其中該第二摻雜區域具有與該第一導電類型相反之一第二導電類型。
  6. 如請求項1之方法，其中形成該第一介電層之該步驟包括以下步驟：形成包括一熱氧化物之一第一氧化物層；形成包括一所沈積氧化物之一第二氧化物層；在形成該閘極介電層之該步驟之前沿著該溝渠之該等上部側壁表面移除該第一氧化物層及該第二氧化物層之上部部分，其中該移除步驟曝露該第一導電層之上部部分；及移除該第一導電層之一部分以使該第一導電層凹入低於該第一氧化物層及該第二氧化物層之上部表面。
  7. 一種用於形成一絕緣閘極半導體裝置之程序，其包括以下步驟：形成在一基板中自一主要表面延伸之一第一溝渠；沿著該溝渠之表面形成一屏蔽電極介電層；毗鄰該屏蔽電極介電層形成一屏蔽電極，其中該屏蔽電極介電層將該屏蔽電極與該基板分開；自該溝渠之上部側壁表面移除該屏蔽電極介電層之部分；沿著該溝渠之該等上部側壁形成一閘極介電層；沿著該閘極介電層形成一間隔物層，其中該間隔物層包括一抗氧化材料；此後使用一個氧化程序上覆於該屏蔽電極上形成一介電層；移除該間隔物層，其中在該介電層形成且在該間隔物層移除 後，該閘極介電層沿著該溝渠之該等上部側壁表面至少部分地保留；毗鄰該閘極介電層形成一閘極電極；在該基板中形成一第一導電類型之一主體區域，其中該主體區域與該溝渠毗鄰；及以與該主體區域之間隔關係形成一第二導電類型之一源極區域。
  8. 如請求項7之程序，其中形成該間隔物層之該步驟包括形成一個氮化物間隔物層，且其中移除該間隔物層之該步驟包括蝕刻該氮化物間隔物層，且該程序進一步包括在該氮化物間隔物層與該閘極介電層之間形成一結晶半導體間隔物層之步驟。
  9. 一種用於形成一半導體裝置之方法，其包括以下步驟：提供具有一溝渠及一第一電極之一基板，該第一電極在該溝渠之一下部部分中且藉由沿著該溝渠之表面形成之一介電層與該基板絕緣；沿著該溝渠之上部側壁表面移除該介電層之部分；沿著該溝渠之該等上部側壁形成一閘極介電層；沿著該閘極介電層形成一第一間隔物；沿著該第一間隔物形成一第二間隔物層，其中該第二間隔物層包括一抗氧化材料；使用一局域化氧化程序毗鄰該第一電極及該閘極介電層之一下部部分形成一電極間介電層，其中該局域化氧化程序增加該閘極介電層之該下部部分之厚度；移除該第二間隔物層；及毗鄰該閘極介電層形成一第二電極。
  10. 如請求項9之方法，其中在該電極間介電層形成且在該第二間隔 物層移除後該閘極介電層沿著該溝渠之該等上部側壁表面至少部分地保留。
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