TWI381785B - 佈線板及其製造方法,暨半導體封裝及其製造方法 - Google Patents

佈線板及其製造方法,暨半導體封裝及其製造方法 Download PDF

Info

Publication number
TWI381785B
TWI381785B TW095131551A TW95131551A TWI381785B TW I381785 B TWI381785 B TW I381785B TW 095131551 A TW095131551 A TW 095131551A TW 95131551 A TW95131551 A TW 95131551A TW I381785 B TWI381785 B TW I381785B
Authority
TW
Taiwan
Prior art keywords
insulating layer
multilayer wiring
wiring board
wiring structure
layer
Prior art date
Application number
TW095131551A
Other languages
English (en)
Other versions
TW200735742A (en
Inventor
Nakamura Junichi
Kobayashi Yuji
Yamagiwa Mikio
Original Assignee
Shinko Electric Ind Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Ind Co filed Critical Shinko Electric Ind Co
Publication of TW200735742A publication Critical patent/TW200735742A/zh
Application granted granted Critical
Publication of TWI381785B publication Critical patent/TWI381785B/zh

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0313Organic insulating material
    • H05K1/0353Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0366Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0313Organic insulating material
    • H05K1/0353Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/036Multilayers with layers of different types
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H05K3/4655Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern by using a laminate characterized by the insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4673Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4688Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01Tools for processing; Objects used during processing
    • H05K2203/0147Carriers and holders
    • H05K2203/0152Temporary metallic carrier, e.g. for transferring material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0733Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15Position of the PCB during processing
    • H05K2203/1536Temporarily stacked PCBs
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/423Plated through-holes or plated via connections characterised by electroplating method
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

佈線板及其製造方法,暨半導體封裝及其製造方法
本發明係關於一種多層佈線板及其之製造方法,尤其係關於一種具有用於防止翹曲之強化構件的多層佈線板及其之製造方法。
目前使用半導體晶片或其類似物之半導體裝置之電子設備的高功能形成及小尺寸形成已有進步,且半導體裝置亦係相應地由高密度形成所構成,且已達成其之多腳位(multipins)形成及小尺寸形成。提供一種利用積層(build-up)法的多層佈線板作為以此方式經由多腳位形成及小尺寸形成所構成之可裝置半導體裝置的板。
此種類的多層佈線板係由利用玻璃布鍍銅層合板或其類似物之強化元件構成芯層且於其之兩面上交替形成絕緣層及佈線層的構造所構成。由於可將此構造之多層佈線板的佈線層形成為小型化,因而其可裝置經由高密度形成所構成的半導體裝置。
然而,由於多層佈線板於其內部包括芯層,而很難將形成於芯層之穿透通孔小型化,因而會產生無法獲致多層佈線板整體之高密度的問題。此外,亦會有由於提供芯層,因而多層佈線板變得不必要地厚,而妨礙電子裝置之小尺寸形成的問題。因此,近年來在利用積層法的多層佈線板中已開始發展不具有芯層的多層佈線板(參照專利參考文獻1)。
圖1顯示使用不具有習知之芯層之多層佈線板10作為半導體封裝的一實例。圖中所示之實例係由將半導體元件13裝置於多層佈線板10之上部且於其下部設置焊料球14的構造所構成。如圖所示,由於未形成芯層,因而可達成多層佈線板10的薄尺寸形成。
[專利參考文獻1]國際專利公告第WO2003/039219號
然而,經由單純地將作為強化元件之芯層移除,會有由於由樹脂所製成之絕緣層與由金屬所製成之佈線層的熱膨脹差異,而於多層佈線板產生翹曲的問題。當產生翹曲時,半導體裝置或其類似物無法於裝置步驟中適當地安裝至多層佈線板,而會使裝置可靠度劣化。此外,會有無法於多層佈線板之內部牢固地進行佈線層之層間連接以及多層佈線板之可靠度劣化的顧慮。
因此,如圖1所示,亦提出一種設置經形成為在多層佈線板10之裝置半導體元件13之區域具有開口部分12之強化板11且由強化板11強化多層佈線板10的構造。然而,根據此構造之多層佈線板10,不僅零件的數目增加,並且多層佈線板10由於強化板11的厚度量值而變厚。
本發明係鑑於前述要點而進行,且其之一目的為提供一種可限制翹曲產生,同時仍可達成薄尺寸形成的多層佈線板。
為解決前述問題,根據本發明,提供一種多層佈線板,其包括:佈線層;及絕緣層,其中該佈線層及絕緣層層合形成複數個層,且該複數個層合絕緣層中之一些係包含強化元件的絕緣層。
根據本發明,由於多層佈線板經插置包含強化元件之絕緣層而藉由強化元件提高其強度,因而可限制於多層佈線板產生翹曲。
此外,具有強化元件之絕緣層係由將強化元件混合至與其他絕緣層之材料相同之材料的構造所構成,因此,可形成包含強化元件的絕緣層,且其之功效與其他絕緣層相同。因此,經由使構成多層佈線板之絕緣層的部分作為強化元件,而不個別提供強化元件,可限制翹曲的產生,同時可達成多層佈線板的薄尺寸形成。
此外,在本發明,包含強化元件的絕緣層可為經浸泡樹脂的織布或不織布。
此外,在本發明,絕緣層可由樹脂所形成。
此外,在本發明,包含強化元件的絕緣層可為經混合強化元件的樹脂。
此外,在本發明,如該複數個層合絕緣層包含強化元件的層合絕緣層,則限制翹曲發生的效果可進一步提高。
此外,為解決前述問題,根據本發明,提供一種製造多層佈線板之方法,其包括下列步驟:於支承板上重複形成佈線及使用樹脂的絕緣層,及移除支承板,其中在形成絕緣層之步驟中,在形成絕緣層之部分的步驟,絕緣層係由包含強化元件的樹脂所形成。
根據本發明,在形成絕緣層之部分的步驟,經由簡單地將絕緣層之材料改變為包含強化元件之樹脂,可於層合中心形成作為強化元件的絕緣層。以此方式,可僅改變材料(樹脂)而不改變層合步驟,因此,即使當在層合中心形成包含強化元件的樹脂層時,製造步驟亦不會變複雜。
此外,在本發明,絕緣層可由積層樹脂所製成。
此外,如本發明進一步包括以下步驟,則可改良製造多層佈線板的效率:將兩片支承板黏貼在一起;及將分別經形成絕緣層及佈線之兩片支承板分離。
此外,如本發明進一步包括以下步驟,則可改良製造多層佈線板的效率:分別將兩片支承板黏貼至固定兩片支承板之固定板的第一面及第二面;及將分別經形成絕緣層及佈線之兩片支承板自固定板分離。
此外,本發明可進一步包括以下步驟:將半導體晶片安裝至多層佈線板。
此外,在本發明,移除支承板之步驟可在安裝半導體晶片的步驟之後進行。
根據本發明,可限制翹曲產生,同時仍可達成多層佈線板的薄尺寸形成。
接下來將參照圖式說明用於實施本發明的最佳方式。
圖2顯示根據本發明之一具體例的多層佈線板100。此外,如圖所示,根據此具體例,將舉4層層合結構之實例作為多層佈線板100而進行說明。然而,本發明之應用並不限於4層層合結構,而係可廣泛地應用於具有各種層數的多層佈線板。
多層佈線板100係由自下層至上層連續層合第一絕緣層104、佈線105、第二絕緣層106、佈線108、第三絕緣層107、及佈線110作為總體分類的構造所構成。第一絕緣層104之下方面係經形成為具有抗焊劑102,及第三絕緣層107之上方面係經形成為具有抗焊劑109。
第一絕緣層104及第三絕緣層107係由,例如,具有熱固性質之環氧物種的積層樹脂所製成。此外,積層樹脂並不限於具有熱固性質者,而係亦可使用具有感光性的積層樹脂或其他絕緣樹脂。
此外,第二絕緣層106係由經由將強化元件加至具有與各別絕緣層104、107相似之熱固性質之環氧物種的積層樹脂,而具有較絕緣層104、107高之機械強度(剛性、硬度或其類似性質)的構造所構成。明確言之,第二絕緣層106係由將積層樹脂浸泡至玻璃、聚芳醯胺、LCP(液晶聚合物)纖維之織布或不織布之包含強化元件的絕緣層所構成。根據本發明,增進機械強度之第二絕緣層106的特徵在於其係設置於層合方向的中心位置(層合中心位置)。此外,為方便說明起見將其細節說明於後。
另一方面,佈線板100係經由連同各別的絕緣層104、106、107層合佈線105、108、110所形成。各別的佈線105、108、110係由,例如,Cu所形成。
佈線部分105係由通道插塞部分105a及圖案佈線部分105b所構成。通道插塞部分105a係形成於在第一絕緣層104中形成的開口部分,且圖式中之第一絕緣層104的上方面經形成圖案佈線部分105b。
圖式中之通道插塞部分105a的上端係連接至圖案佈線部分105b,及其之下端部分係連接至電極103。電極103係形成於在第一絕緣層104之下方面形成之抗焊劑102的開口部分處。電極103係作為外部連接端子用,且其視需要設有焊料球或其類似物(其於此具體例中未設置)。
佈線108係由通道插塞部分108a及圖案佈線部分108b所構成。通道插塞部分108a係形成於在第二絕緣層106中形成的開口部分,且圖式中之第二絕緣層106的上方面經形成圖案佈線部分108b。圖式中之通道插塞部分108a的上端係連接至圖案佈線部分108b,及其之下端部分係連接至佈線105的圖案佈線部分105b。
佈線110係由通道插塞部分110a及電極部分110b所構成。通道插塞部分110a係形成於在第三絕緣層107中形成的開口部分,且圖式中之第三絕緣層107的上方面經形成電極部分110b。電極部分110b之位置係設在於第三絕緣層107之上方面形成之抗焊劑109的開口部分109A處。因此,電極部分110b係由經由開口部分109A自抗焊劑109暴露的構造所構成。電極部分110b係作為外部連接端子用。電極部分110b係與,例如,半導體元件或其類似物連接(其於此具體例中未設置)。
由前述構造所構成之多層佈線板100具有由經由包含強化元件而具有較絕緣層104、107高之機械強度(剛性、硬度或其類似性質)之構造所構成的第二絕緣層106(包含強化元件的絕緣層)。此外,第二絕緣層106係設置於經層合形成之多層佈線板100的層合中心。
藉此,設置於第二絕緣層106上方之第三絕緣層107及佈線110與設置於其下方之第一絕緣層104及佈線105係以第二絕緣層106為中心對稱設置。由此以多層佈線板100之第二絕緣層106構成中心可改良在上下方向中的平衡,且可限制於多層佈線板100產生翹曲。
此外,第二絕緣層106係由以與其他絕緣層104、107相同之材料作為基礎,且於其中混合強化元件的構造所構成。因此,第二絕緣層106可經形成且與其他絕緣層104、107相同地運作。因此,不需如同背景技藝個別提供強化元件(參照圖1),且經由使構成多層佈線板100之一層的第二絕緣層106作為強化元件,可限制翹曲產生,同時仍可達成多層佈線板100的薄尺寸形成。此外,多層佈線板100可經由依據積層法形成,因此,可達成多層佈線板100的薄尺寸形成。
接著將參照圖3將由前述構造所構成之多層佈線板100的製造方法說明如下。此外,對與圖2所示之構造相對應之圖3的構造給予相同的符號。
在製造多層佈線板100時,首先製備圖3A所示之支承板101。支承板101係由,例如,Cu或其類似物之傳導性材料所製成。將由感光性樹脂材料所製成之抗焊劑層102形成於支承板101上。在此情況,抗焊劑層102可由,例如,層合或塗布感光性樹脂薄膜或其類似物之方法所形成。
接下來經由透過光罩圖案(未說明於圖中)照射紫外光線將抗焊劑層102圖案化,及使抗焊劑層102曝光,而形成開口部分102A。如此產生使支承板101自開口部分102A暴露的狀態。此外,抗焊劑層102可經由利用網印法印刷環氧樹脂或其類似物之熱固性樹脂材料以提供開口部分102A而形成。
接下來進行利用支承板101構成傳導性路徑的電解電鍍,而於在抗焊劑102中形成之開口部分102A的內部形成由,例如,Au/Ni所製成之電極103(於支承板101之上方依序層合Au層、Ni層的電鍍膜)。圖3B顯示於開口部分102A之內部形成電極103的狀態。
接下來在圖3C所示之步驟,形成第一絕緣層104及佈線105。首先,經由塗布具有熱固性質之環氧樹脂或其類似物,或將樹脂薄膜層合於抗焊劑層102及電極103上,而形成第一絕緣層104(積層層)。接下來,利用,例如,雷射,將第一絕緣層104形成通道孔洞(開口部分)。
接下來使用電鍍方法於第一絕緣層104形成佈線105。換言之,將通道插塞部分105a形成於第一絕緣層104之通道孔洞,及於第一絕緣層104上形成連接至通道插塞部分105a之圖案佈線部分105b。
明確言之,利用無電極電鍍將晶種層形成於第一絕緣層104上,其後利用微影(photolithography)法透過晶種層將抗蝕劑圖案(未說明於圖中)形成於第一絕緣層104之上方。接下來利用抗蝕劑圖案構成遮罩自晶種層供給電力,經由電解電鍍沈澱Cu,然後再將抗蝕劑圖案及不需要的晶種層移除。藉此形成包括通道插塞部分105a及圖案佈線部分105b的佈線105。
接下來在圖3D所示之步驟,於第一絕緣層104上進行形成第二絕緣層106的加工。為形成第二絕緣層106,先於構成基礎元件的強化元件上形成經浸泡樹脂的薄膜。接著將此薄膜層合於第一絕緣層104上。
明確言之,經由將環氧樹脂或其類似物之具有熱固性質的樹脂含浸至玻璃布、聚芳基醯胺不織布、LCP織布或其類似物,而製得包含強化元件的樹脂薄膜,及將其層合。將包含強化元件的樹脂設置於第一絕緣層104及圖案佈線部分105b上。接下來,利用,例如,雷射,於第二絕緣層106形成開口部分106A(通道孔洞)。
此外,替代此方法,可經由使環氧樹脂或其類似物之各別樹脂層包含矽石或其類似物之填料,而形成包含強化元件的強化層。在此情況,絕緣層係經由塗布包含填料之樹脂或層合樹脂薄膜而形成。
接下來在圖3E所示之步驟,利用電鍍方法將佈線108形成於第二絕緣層106,及將第三絕緣層107及佈線110形成於經形成佈線108的第二絕緣層106上。
首先,為於第二絕緣層106形成佈線108,將通道插塞部分108a形成於第二絕緣層106之開口部分106A,及於第二絕緣層106上形成圖案佈線部分108b。
明確言之,利用無電極電鍍將晶種層形成於第二絕緣層106上,其後利用微影法透過晶種層將抗蝕劑圖案(未說明於圖中)形成於第二絕緣層106上。接下來利用抗蝕劑圖案構成遮罩自晶種層供給電力,經由電解電鍍沈澱Cu,其後再將抗蝕劑圖案及不需要的晶種層移除。藉此形成包括通道插塞部分108a及圖案佈線部分108b的佈線108。
接著形成第三絕緣層107及佈線110。首先,將由具有熱固性質之環氧樹脂或其類似物所製成之第三絕緣層107(積層層)形成於第二絕緣層106及佈線108上。接下來,利用,例如,雷射,於第三絕緣層107形成通道孔洞(開口部分)。
接下來利用無電極電鍍將晶種層形成於第三絕緣層107上,其後利用微影法透過晶種層將抗蝕劑圖案(未說明於圖中)形成於第三絕緣層107上。此外,利用抗蝕劑圖案構成遮罩自晶種層供給電力,經由電解電鍍沈澱Cu,其後再將抗蝕劑圖案及不需要的晶種層移除。藉此形成包括通道插塞部分110a及電極部分110b的佈線。
接下來利用層合或塗布感光性樹脂薄膜之方法將抗焊劑109形成於第三絕緣層107上。接下來經由透過光罩圖案(未說明於圖中)照射紫外光線將抗焊劑109圖案化,及使抗焊劑109曝光,而形成開口部分109A。將形成開口部分109A之位置選擇為與電極部分110b相對之位置,藉此產生使電極部分110b自如上所述之開口部分109A暴露的狀態。此外,可經由利用網印法印刷環氧樹脂或其類似物之熱固性樹脂材料,而形成具有開口部分109A的抗焊劑109。
接下來經由蝕刻(例如,濕式蝕刻)自圖3E所示之狀態移除支承板101。蝕刻加工係經由使用僅溶解支承板101但不溶解電極103的蝕刻溶液而進行。在此情況,蝕刻係經由利用抗蝕劑或其類似物封閉開口部分109A而進行,因此,電極部分110b不會被蝕刻破壞。
此外,當將半導體元件安裝至多層佈線板100時,可構造在移除支承板101之前先將半導體元件安裝於電極部分110b,其後再將支承板101移除的構造。
經由進行前述的系列步驟,製得圖2所示之多層佈線板100。在根據此具體例之製造多層佈線板100之方法中,在形成第二絕緣層106時,經由簡單地將所使用之樹脂材料改變為包含強化元件的樹脂,可形成第二絕緣層106。
此外,根據此具體例之製造方法,當形成第一絕緣層104及佈線105時,第一絕緣層104及佈線105經支承板101支承,因此,不會產生翹曲。此外,於形成第一絕緣層104及佈線105後,層合形成具高機械強度之第二絕緣層106,且第三絕緣層107及佈線110支承於具高機械強度的第二絕緣層106上。因此,第三絕緣層107及佈線110經第二絕緣層106支承,因此,在形成第三絕緣層107及佈線110時,亦不會產生翹曲。因此,根據此具體例之製造方法,可防止於多層佈線板100產生翹曲。
此外,亦於將由包含強化元件之樹脂所製成之包含強化元件之絕緣層(在此具體例之情況中為第二絕緣層106)設置於層合中心時,當預先決定多層佈線板100的層合數目時,可容易地決定層合中心。因此,可容易地將包含強化元件之絕緣層設置於層合中心。
此外,可經由簡單地改變材料(樹脂),不用顯著改變先前技藝中所進行之製造多層佈線板之步驟,而製得經由薄尺寸形成所構成之沒有翹曲的多層佈線板100,因此,亦可達成設備成本的降低。此外,亦可因此達成多層佈線板100的成本降低。
此外,根據此具體例之製造多層佈線板100之方法,經由移除支承板101而獲致所謂的無芯結構。因此,可實現多層佈線板100的薄尺寸形成。
在此將參照圖4及5說明在根據此具體例之多層佈線板100所產生之翹曲與先前技藝的比較。
圖4的縱座標顯示翹曲量,及橫座標顯示多層佈線板的總厚度。圖4中之箭頭符號A所示者為根據此具體例之多層佈線板100的性質。換言之,根據此多層佈線板,如圖5A所概略顯示,經由將第二絕緣層106(具高機械強度之層)設置於第一絕緣層104與第三絕緣層107之間,而將其設置於層合中心。
相對地,圖4中之箭頭符號B所示者為當所有的絕緣層104、111、107係如圖5B所概略顯示由相同層(不具有機械強度之層)所構成時的性質。此外,圖4中之箭頭符號C所示者為當如圖5C所概略顯示將具有機械強度之絕緣層106設置為偏離層合中心時的性質。
在如箭頭符號B所示之未將強化元件使用於所有層的情況中,其顯示多層佈線板之總厚度愈厚,則翹曲愈小的性質。相對地,在如箭頭符號C所示之包含強化元件之層偏離層合中心的情況中,已知即使當多層佈線板之總厚度厚時,亦會產生大的翹曲。
相對地,當如此具體例將包含強化元件之層設置於層合中心時,即使當多層佈線板之總厚度薄時,由於以第二絕緣層106為中心的平衡優異,因此亦可將翹曲的發生限制為小。因此,由圖4證實根據此具體例之多層佈線板100可限制翹曲產生,同時仍可達成薄尺寸形成。
此外,由於將第二絕緣層106混合強化元件,因而第二絕緣層106之厚度變得較其他絕緣層104、107之厚度厚。然而,當使厚度變得較所需者厚時,則無法達成構成問題的薄尺寸形成。當圖5A中所使用之絕緣層106的厚度為100微米時可降低翹曲,因此,絕緣層106之厚度等於或小於約100微米較佳(明確言之係約15至100微米)。此外,普通絕緣層104、107的厚度係約15至35微米較佳。
同時,圖6顯示多層佈線板之多層結構的各種修改實例。圖6A至6E所示之多層佈線板具有層合7層絕緣層的結構,且係由將包含強化元件之絕緣層116插置於其之部分或全體的構造所構成。此外,在以下的說明中,將層自下層起指示為第一層、第二層、...第七層。
根據圖6A所示之多層佈線板,設置於中心的第三層至第五層係由包含強化元件的絕緣層116所構成。此外,圖6B所示之多層佈線板係由以包含強化元件之絕緣層116構成第一層及第七層,且設置於其間之第二層至第六層係由普通絕緣層115所構成的構造所構成。
此外,圖6C所示之多層佈線板係由以包含強化元件之絕緣層116構成第二層及第六層,且以普通絕緣層115構成其他層的構造所構成。此外,根據圖6D所示之多層佈線板,設置於其頂部及底部的第一層及第七層係由包含強化元件之絕緣層116所構成,且中心的第四層係由包含強化元件之絕緣層116所構成。
於圖6A至6D所示之各別多層佈線板中,以7層層合的各別層亦均衡,且可限制翹曲的產生。特定言之,鑑於防止翹曲之產生,如圖6A、6D所示之提供位於多層佈線板之層合中心之包含強化元件之絕緣層116,或如圖6B、6D所示之提供位於多層佈線板之上方面及下方面之包含強化元件之絕緣層116的構造為較佳。
此外,如圖6E所示,可構造其中第一層至第七層之所有層合絕緣層皆係由包含強化元件之絕緣層116所構成的構造。在此情況,可進一步提高限制多層佈線板之翹曲的效果。舉例來說,當考慮使用於多層佈線板之材料應力或其類似性質、層合層之數目、層厚度等等有多層佈線板之翹曲提高的顧慮時,如圖6E所示,以包含強化元件之絕緣層構成所有的層合絕緣層較佳。
此外,雖然在此具體例之前述說明中,已說明使多層佈線板100之第三絕緣層107之側構成裝置半導體元件之面,及使第一絕緣層104之側構成經設置外部連接端子之面,但亦可構造使第一絕緣層104之側構成裝置半導體元件之面,及使第三絕緣層107之側構成經設置外部連接端子之面的構造。
此外,雖然根據多層佈線板100之製造方法,已藉由說明自一件支承板101製造一件多層佈線板100之步驟進行說明,而實際上進行所謂的多元件取件(piece taking)。換言之,經由於一個支承板101上整體形成多個多層佈線板100,及切割及***此多個多層佈線板100,而形成個別的多層佈線板100。藉此可增進製造效率。
此外,雖然根據此具體例,展示一種利用一片支承板101製造多層佈線板100之方法,但如(例如)專利參考文獻1中所揭示,可經由使用兩片支承板及利用層合兩片支承板之複合板構成支承板,而形成多層佈線板。此外,可構造利用如專利參考文獻1中所揭示之凸塊結構構成電極部分的構造。
此外,製造多層佈線板100之製造方法並不限於圖3所示之方法(以下稱為製造方法1),而係可利用,例如,以下所示之各種方法製造多層佈線板100。
圖7A、7B、8及9顯示依據其步驟構成製造方法1之修改實例的製造方法2。然而,對以上說明的部分給予相同的符號,及將其說明省略。此外,未特別說明的部分係與製造方法1相似。
首先,在圖7A所示之步驟,經由使用由,例如,樹脂材料所製成之黏著層101A,將兩片支承板101黏貼在一起。
接下來在圖7B所示之步驟,進行對應於製造方法1之圖3B的步驟,而形成分別位於黏貼在一起之兩片支承板101上之具有開口部分102A之抗焊劑層102及電極103。
接下來在圖8所示之步驟,進行對應於製造方法1之圖3C至3E的步驟,而分別於兩片支承板101上形成多層佈線板。結果,如圖8所示,形成將多層佈線板分別形成於黏貼在一起之兩片支承板101上的結構。
接下來在圖9所示之步驟,將黏貼在一起的兩片支承板101分離。其後經由分別移除兩片支承板101,可製得圖2所示之多層佈線板100。
在製造方法2中,將多層佈線板形成於兩片支承板上,因此,可改良多層佈線板的製造效率。此外,可限制在形成多層佈線板之步驟的翹曲量,且可以優良的工作準確度製得多層佈線板。
此外,圖10A、10B、11及12顯示依據其步驟構成製造方法1之其他修改實例的製造方法3。然而,對以上說明的部分給予相同的符號,及將其說明省略。此外,未特別說明的部分係與製造方法1相似。
首先,在圖10A所示之步驟,將兩片支承板101黏貼至固定板101B的兩面。固定板101B係由,例如,樹脂材料所製成,且其經由將由銅之金屬箔或其類似物所製成之支承板101黏貼於其兩面,而固定住兩片支承板101。
此外,雖然支承板101係藉由,例如,黏著劑,黏貼至固定板101B,但在圖式中,將黏著劑的描述省略。舉例來說,黏著劑係使用於支承板(固定板)的周緣部分,且可藉由在稍後步驟利用方粒切製(dicing)將使用黏著劑的周緣部分移除,而使支承板自固定板分離。
此外,在圖10B所示之步驟,進行對應於製造方法1之圖3B的步驟,而將具有開口部分102A之抗焊劑層102及電極103分別形成於黏貼至固定板101B之兩片支承板101上。
接下來在圖11所示之步驟,進行對應於製造方法1之圖3C至3E的步驟,而分別於兩片支承板101上形成多層佈線板。結果,如圖11所示,形成經由將多層佈線板分別形成於黏貼至固定板101B之兩片支承板101上所構成的結構。
接下來在圖12所示之步驟,使黏貼至固定板101B之兩片支承板101分別剝落。在此情況,如以上所說明,支承板101可藉由,例如,經由方粒切製除去經黏著劑黏著之固定板101B及支承板101的周緣部分,而自固定板101B剝落。
其後經由分別移除兩片支承板101,可製得圖2所示之多層佈線板100。
根據製造方法3,與製造方法2的情況類似,多層佈線板係形成於兩片支承板上,因此,可改良多層佈線板的製造效率。此外,可限制在形成多層佈線板之步驟的翹曲量,且可以優良的工作準確度製得多層佈線板。
此外,圖2所示之多層佈線板100經裝置連接至電極部分110b之半導體晶片。在此情況,半導體晶片可在移除支承板101之前裝置。
圖13A及13B係顯示將半導體晶片安裝至多層佈線板100之方法之一實例的圖式。然而,會有對以上說明之部分給予相同的符號,及將其說明省略的情況。
在圖13A所示之步驟,在將支承板101自,例如,圖3E、9或12之任何一者所示之狀態移除之前,利用覆晶藉由使用焊料連接部分(焊料球)202將半導體晶片201安裝至電極部分110b。此外,使底部填充樹脂203滲入而於半導體晶片201與抗焊劑109之間固化。
接下來在圖13B所示之步驟,經由蝕刻(例如,濕式蝕刻)移除支承板101。以此方式,可製得經裝置半導體晶片的多層佈線板。
根據前述方法,半導體晶片係在多層佈線板經支承板支承的狀態中裝置,因此,半導體晶片係在多層佈線板之平坦度優良的狀態中裝置。因此,可獲致改良半導體晶片之裝置可靠度的效果。此外,半導體晶片可於移除支承板之後裝置。
此外,可以各種方式修改或變化多層佈線板或引線佈線的層數、或半導體晶片的裝置方式(例如,覆晶安裝、藉由線接合裝置、或此等方式之組合)。
雖然本發明已就如上所述的較佳具體例作說明,但本發明並不限於此等特定具體例,而係可於申請專利範圍之範疇所述的要旨內以不同方式作修改或變化。
10...多層佈線板
11...強化板
12...開口部分
13...半導體元件
14...焊料球
100...多層佈線板
101...支承板
101A...黏著層
101B...固定板
102...抗焊劑
102A...開口部分
103...電極
104...第一絕緣層
105...佈線
105a...通道插塞部分
105b...圖案佈線部分
106...第二絕緣層
106A...開口部分
107...第三絕緣層
108...佈線
108a...通道插塞部分
108b...圖案佈線部分
109...抗焊劑
109A...開口部分
110...佈線
110a...通道插塞部分
110b...電極部分
115...普通絕緣層
116...包含強化元件之絕緣層
201...半導體晶片
202...焊料連接部分
203...底部填充樹脂
圖1係顯示根據一習知實例之多層佈線板的透視圖。
圖2係顯示根據本發明之一具體例之多層佈線板的剖面圖。
圖3A至3E描述用於說明根據本發明之一具體例之多層佈線板製造方法之製造步驟的圖式。
圖4係顯示在多層佈線板之總厚度與翹曲量之間之關係的圖式。
圖5A至5C描述顯示圖4所示之各別多層佈線板之多層結構的圖式。
圖6A至6E描述顯示多層佈線板之多層結構之各種經修改實例的圖式。
圖7A及7B描述顯示圖3之製造方法之經修改實例的圖式(第1部分)。
圖8係顯示圖3之製造方法之經修改實例的圖式(第2部分)。
圖9係顯示圖3之製造方法之經修改實例的圖式(第3部分)。
圖10A及10B描述顯示圖3之製造方法之其他經修改實例的圖式(第1部分)。
圖11係顯示圖3之製造方法之其他經修改實例的圖式(第2部分)。
圖12係顯示圖3之製造方法之其他經修改實例的圖式(第3部分)。
圖13A及13B描述顯示將半導體晶片安裝至圖2之多層佈線板之方法的圖式。
100...多層佈線板
102...抗焊劑
103...電極
104...第一絕緣層
105...佈線
105a...通道插塞部分
105b...圖案佈線部分
106...第二絕緣層
107...第三絕緣層
108...佈線
108a...通道插塞部分
108b...圖案佈線部分
109...抗焊劑
109A...開口部分
110...佈線
110a...通道插塞部分
110b...電極部分

Claims (13)

  1. 一種佈線板,包括:經強化絕緣層,其中含有強化元件,且包括第一面、及與該第一面相對之第二面;第一多層佈線結構,其係設置於該經強化絕緣層的第一面上,且包括面向該經強化絕緣層的第一面之第一內表面、及與該第一內表面相對之第一外表面;該第一多層佈線結構包括:複數個第一絕緣層、及複數個第一佈線層;以及第二多層佈線結構,其係設置於該經強化絕緣層的第二面上,且包括面向該經強化絕緣層的第二面之第二內表面、及與該第二內表面相對之第二外表面;該第二多層佈線結構包括:複數個第二絕緣層、及複數個第二佈線層,其中,第一電極墊係設置於該第一多層佈線結構的第一外表面上;第二電極墊係設置於該第二多層佈線結構的第二外表面上;且該經強化絕緣層的厚度為100微米或更小。
  2. 如申請專利範圍第1項之佈線板,其中,該經強化絕緣層含有經浸泡樹脂的織布或不織布。
  3. 如申請專利範圍第1項之佈線板,其中,該經強化絕緣層、該第一絕緣層及該第二絕緣層係由樹脂材料所形成。
  4. 如申請專利範圍第1項之佈線板,其進一步包括:抗焊劑層,其係設置於該第二多層佈線結構的第二外表面上,以使該第二電極墊自該抗焊劑層暴露出。
  5. 如申請專利範圍第1項之佈線板,其中,該經強化絕緣層包括將其貫通其而形成之連通柱(through via),且該第一電極墊及該第二電極墊係經由該連通柱而彼此電性連接。
  6. 一種佈線板之製造方法,該方法包括:(a)提供支承元件;(b)於該支承元件上形成第一多層佈線結構,其中,該第一多層佈線結構包括:複數個第一絕緣層、及複數個第一佈線層;(c)於該第一多層佈線結構上形成其中含有強化元件之經強化絕緣層;(d)於該經強化絕緣層上形成第二多層佈線結構,其中,該第二多層佈線結構包括:複數個第二絕緣層、及複數個第二佈線層;以及(e)移除支承元件。
  7. 如申請專利範圍第6項之方法,其進一步包括: (f)於該第二多層佈線結構上形成抗焊劑層。
  8. 如申請專利範圍第6項之方法,其進一步包括:(g)形成貫通該經強化絕緣層之通孔;以及(h)以金屬材料填滿該通孔,以在該經強化絕緣層中形成連通柱。
  9. 如申請專利範圍第6項之方法,其中,該經強化絕緣層包含經浸泡樹脂的織布或不織布。
  10. 如申請專利範圍第6項之方法,其中,該經強化絕緣層的厚度為100微米或更小。
  11. 如申請專利範圍第6項之方法,其中,該經強化絕緣層、該第一絕緣層及該第二絕緣層係由樹脂材料所形成。
  12. 一種半導體封裝,包括:申請專利範圍第1項之佈線板;以及安裝於該佈線板上之半導體晶片。
  13. 一種半導體封裝之製造方法,包括:(a)提供支承元件;(b)於該支承元件上形成第一多層佈線結構,其中,該第一多層佈線結構包括:複數個第一絕緣層、及複數個第一佈線層;(c)於該第一多層佈線結構上形成其中含有強化元件之經強化絕緣層;(d)於該經強化絕緣層上形成第二多層佈線結構,其 中,該第二多層佈線結構包括:複數個第二絕緣層、及複數個第二佈線層;(e)移除支承元件;以及(f)於該第二多層佈線結構上安裝半導體晶片。
TW095131551A 2005-08-29 2006-08-28 佈線板及其製造方法,暨半導體封裝及其製造方法 TWI381785B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005247862 2005-08-29
JP2006122115A JP4072176B2 (ja) 2005-08-29 2006-04-26 多層配線基板の製造方法

Publications (2)

Publication Number Publication Date
TW200735742A TW200735742A (en) 2007-09-16
TWI381785B true TWI381785B (zh) 2013-01-01

Family

ID=37981535

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095131551A TWI381785B (zh) 2005-08-29 2006-08-28 佈線板及其製造方法,暨半導體封裝及其製造方法

Country Status (4)

Country Link
US (2) US8222527B2 (zh)
JP (1) JP4072176B2 (zh)
KR (2) KR101342031B1 (zh)
TW (1) TWI381785B (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200906263A (en) * 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
JP5114130B2 (ja) * 2007-08-24 2013-01-09 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
JP5092662B2 (ja) * 2007-10-03 2012-12-05 凸版印刷株式会社 印刷配線板の製造方法
KR101489798B1 (ko) * 2007-10-12 2015-02-04 신꼬오덴기 고교 가부시키가이샤 배선 기판
JP5289880B2 (ja) * 2007-10-12 2013-09-11 新光電気工業株式会社 配線基板
WO2009051120A1 (ja) * 2007-10-16 2009-04-23 Sumitomo Bakelite Company Limited 半導体素子搭載基板
JP2009135184A (ja) * 2007-11-29 2009-06-18 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP5295596B2 (ja) 2008-03-19 2013-09-18 新光電気工業株式会社 多層配線基板およびその製造方法
JP5771987B2 (ja) * 2008-03-31 2015-09-02 住友ベークライト株式会社 多層回路基板、絶縁シート、および多層回路基板を用いた半導体パッケージ
KR100956688B1 (ko) 2008-05-13 2010-05-10 삼성전기주식회사 인쇄회로기판 및 그 제조방법
WO2009150985A1 (ja) * 2008-06-12 2009-12-17 住友ベークライト株式会社 半導体素子搭載基板
JP4974181B2 (ja) * 2008-07-29 2012-07-11 古河電気工業株式会社 キャリア付きプリント配線基板およびその製造方法
JP5057339B2 (ja) * 2008-07-31 2012-10-24 京セラSlcテクノロジー株式会社 配線基板の製造方法
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US8929090B2 (en) * 2010-01-22 2015-01-06 Nec Corporation Functional element built-in substrate and wiring substrate
JP5444136B2 (ja) * 2010-06-18 2014-03-19 新光電気工業株式会社 配線基板
JP5578962B2 (ja) * 2010-06-24 2014-08-27 新光電気工業株式会社 配線基板
JP5079059B2 (ja) 2010-08-02 2012-11-21 日本特殊陶業株式会社 多層配線基板
JP2012039033A (ja) * 2010-08-11 2012-02-23 Clarion Co Ltd 電子回路基板、ナビゲーション装置
EP2448378A1 (en) * 2010-10-26 2012-05-02 ATOTECH Deutschland GmbH Composite build-up materials for embedding of active components
EP2448380A1 (en) * 2010-10-26 2012-05-02 ATOTECH Deutschland GmbH Composite build-up material for embedding of circuitry
JP5587139B2 (ja) 2010-11-04 2014-09-10 日本特殊陶業株式会社 多層配線基板
JP5715835B2 (ja) * 2011-01-25 2015-05-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP5848110B2 (ja) 2011-02-15 2016-01-27 日本特殊陶業株式会社 多層配線基板の製造方法
JP6081693B2 (ja) 2011-09-12 2017-02-15 新光電気工業株式会社 配線基板及び配線基板の製造方法
US11127664B2 (en) * 2011-10-31 2021-09-21 Unimicron Technology Corp. Circuit board and manufacturing method thereof
JP2013123035A (ja) * 2011-11-09 2013-06-20 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2013149941A (ja) * 2011-12-22 2013-08-01 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
JP2013135080A (ja) * 2011-12-26 2013-07-08 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
WO2013133827A1 (en) 2012-03-07 2013-09-12 Intel Corporation Glass clad microelectronic substrate
US9001520B2 (en) * 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
JP6041731B2 (ja) * 2013-03-27 2016-12-14 新光電気工業株式会社 インターポーザ、及び電子部品パッケージ
JP5647310B2 (ja) * 2013-08-16 2014-12-24 Jx日鉱日石金属株式会社 多層コアレス回路基板の製造方法、多層プリント配線板用の積層体の製造方法、多層プリント配線板の製造に用いられる積層体の製造方法、およびプリント基板の製造方法
KR20150064445A (ko) * 2013-12-03 2015-06-11 삼성전기주식회사 반도체 패키지용 코어리스 기판 및 그 제조 방법, 이를 이용한 반도체 패키지 제조 방법
JP6447075B2 (ja) * 2014-12-10 2019-01-09 凸版印刷株式会社 配線基板、半導体装置及び半導体装置の製造方法
US9837484B2 (en) 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
JP2017050464A (ja) * 2015-09-03 2017-03-09 凸版印刷株式会社 配線基板積層体、その製造方法及び半導体装置の製造方法
US9711458B2 (en) * 2015-11-13 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method for chip package
US10993333B2 (en) * 2017-07-15 2021-04-27 Sanmina Corporation Methods of manufacturing ultra thin dielectric printed circuit boards with thin laminates
CN110446355A (zh) * 2019-08-23 2019-11-12 惠州中京电子科技有限公司 一种led灯珠封装板树脂塞孔工艺
JP2021163879A (ja) * 2020-03-31 2021-10-11 三菱マテリアル株式会社 金属ベース基板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004186265A (ja) * 2002-11-29 2004-07-02 Ngk Spark Plug Co Ltd 多層配線基板の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5906042A (en) * 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
JPH1174641A (ja) 1997-08-29 1999-03-16 Kyocera Corp 多層配線基板
US6207726B1 (en) * 1998-02-13 2001-03-27 Showa Denko Kabushiki Kaisha Photocurable prepreg composition and production method thereof
JP2001210919A (ja) * 1999-11-17 2001-08-03 Sharp Corp フレキシブル配線板およびそれを用いた電子機器
TWI233763B (en) * 1999-12-17 2005-06-01 Matsushita Electric Ind Co Ltd Method of manufacturing a circuit board
JP2001267747A (ja) * 2000-03-22 2001-09-28 Nitto Denko Corp 多層回路基板の製造方法
JP2001274556A (ja) 2000-03-23 2001-10-05 Nec Corp プリント配線板
JP3760101B2 (ja) 2001-02-13 2006-03-29 富士通株式会社 多層プリント配線板およびその製造方法
WO2003039219A1 (fr) 2001-10-31 2003-05-08 Shinko Electric Industries Co., Ltd. Procede de fabrication de carte de circuits imprimes multicouches pour dispositif a semiconducteur
JP4129166B2 (ja) 2002-10-29 2008-08-06 京セラ株式会社 電解銅箔、電解銅箔付きフィルム及び多層配線基板と、その製造方法
JP2004319888A (ja) 2003-04-18 2004-11-11 Mitsubishi Gas Chem Co Inc 多層プリント配線板。
JP2004343054A (ja) 2003-04-23 2004-12-02 Tdk Corp 電子部品とその製造方法
JP4143609B2 (ja) 2003-05-23 2008-09-03 富士通株式会社 配線基板の製造方法
JP2004356569A (ja) 2003-05-30 2004-12-16 Shinko Electric Ind Co Ltd 半導体装置用パッケージ
JP2005109108A (ja) * 2003-09-30 2005-04-21 Ibiden Co Ltd ビルドアッププリント配線板及びその製造方法
TWI335195B (en) * 2003-12-16 2010-12-21 Ngk Spark Plug Co Multilayer wiring board

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004186265A (ja) * 2002-11-29 2004-07-02 Ngk Spark Plug Co Ltd 多層配線基板の製造方法

Also Published As

Publication number Publication date
TW200735742A (en) 2007-09-16
US20120293973A1 (en) 2012-11-22
US9040836B2 (en) 2015-05-26
JP2007096260A (ja) 2007-04-12
KR20070026022A (ko) 2007-03-08
KR20130018215A (ko) 2013-02-20
JP4072176B2 (ja) 2008-04-09
KR101342031B1 (ko) 2013-12-16
US8222527B2 (en) 2012-07-17
US20070119619A1 (en) 2007-05-31
KR101319358B1 (ko) 2013-10-16

Similar Documents

Publication Publication Date Title
TWI381785B (zh) 佈線板及其製造方法,暨半導體封裝及其製造方法
JP4452222B2 (ja) 多層配線基板及びその製造方法
JP4055717B2 (ja) 半導体装置およびその製造方法
JP4251421B2 (ja) 半導体装置の製造方法
JP3813402B2 (ja) 半導体装置の製造方法
JP6170832B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP4073945B1 (ja) 多層配線基板の製造方法
US9054082B2 (en) Semiconductor package, semiconductor device, and method for manufacturing semiconductor package
JP6661232B2 (ja) 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
WO2004103039A1 (ja) 両面配線基板および両面配線基板の製造方法並びに多層配線基板
JP6029958B2 (ja) 配線基板の製造方法
JP2008192999A (ja) 多層配線基板の製造方法
JP2005209689A (ja) 半導体装置及びその製造方法
TWI505756B (zh) 印刷電路板及其製造方法
JP2007227586A (ja) 半導体素子内蔵基板及びその製造方法
JP7202785B2 (ja) 配線基板及び配線基板の製造方法
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP2008078683A (ja) 多層配線基板
US8026448B2 (en) Multilayer wiring board and method of manufacturing the same
JP2008270633A (ja) 半導体素子内蔵基板
US6913814B2 (en) Lamination process and structure of high layout density substrate
JP2007123578A (ja) 半導体装置及びその製造方法
JP2008181920A (ja) 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法
JP2008181921A (ja) 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法
JP2023142048A (ja) 配線基板の製造方法