KR20150064445A - 반도체 패키지용 코어리스 기판 및 그 제조 방법, 이를 이용한 반도체 패키지 제조 방법 - Google Patents

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KR20150064445A
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강명삼
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박주희
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Abstract

본 발명은 반도체 패키지용 코어리스 기판 및 그 제조 방법에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 패키지용 코어리스 기판은 지지체, 상기 지지체 상에 형성된 빌드업 층, 상기 빌드업 층 상에 형성된 외부접속단자 및 상기 외부접속단자가 노출되도록 상기 빌드업층 상에 형성된 솔더 레지스트 층을 포함한다.

Description

반도체 패키지용 코어리스 기판 및 그 제조 방법, 이를 이용한 반도체 패키지 제조 방법{Coreless Board for Semi-conductor Package and the Method of Manufacturing the same, the Method of Manufacturing of Semi-Conductor Package Using the same}
본 발명은 반도체 패키지용 코어리스 기판 및 그 제조 방법, 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
최근 전자산업의 발달로 인하여 전자부품의 고기능화, 경박단소화에 대한 요구가 급증하고 있고, 이에 따라, 이러한 전자부품이 탑재 되는 인쇄회로기판 또한 고밀도 배선화 및 박판화가 요구되고 있다.
특히, 인쇄회로기판의 박판화에 대응하기 위해서 코어기판을 제거하여 전체적인 두께를 줄이고, 신호 처리시간을 단축할 수 있는 코어리스 기판이 주목 받고 있다. 코어리스 기판의 경우, 코어기판을 사용하지 않기 때문에 제조 공정 중에 지지체 기능을 수행할 수 있는 캐리어 부재가 필요하다. 캐리어 부재 양면에 통상의 기판 제조 방법에 따라 회로층 및 절연층을 포함하는 빌드업층을 형성한 후, 캐리어 부재를 제거함으로써, 상부 기판과 하부 기판으로 분리되어 코어리스 기판이 완성 된다.
한국 공개 특허 공보 2010-1128584
본 발명의 일 측면은 코어리스 제품의 일면에 지지체를 접합하여 어셈블리가 진행됨으로써, 기판의 휨을 방지 할 수 있는 반도체 패키지용 코어리스 기판 및 그 제조 방법을 제공하는 데 있다.
다른 측면으로 감광성 절연재를 사용하여, 기판의 소형화가 가능한 반도체 패키지용 코어리스 기판 및 그 제조 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 반도체 패키지용 코어리스 기판은 지지체, 상기 지지체 상에 형성된 빌드업 층, 상기 빌드업 층 상에 형성된 외부접속단자 및 상기 외부접속단자가 노출되도록 상기 빌드업층 상에 형성된 솔더 레지스트 층을 포함한다.
상기 빌드업 층은 다수의 회로층 및 상기 다수의 회로층 사이에 형성된 절연층을 포함할 수 있다.
상기 절연층은 감광성일 수 있다.
상기 다수의 회로층을 전기적으로 연결하는 비아를 포함할 수 있다.
상기 비아는 노광 및 현상으로 형성될 수 있다.
상기 지지체는 에폭시(epoxy)로 이루어질 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지용 코어리스 기판 제조 방법은 접착재 양면에 접합된 지지체를 준비하는 단계, 상기 지지체 상에 빌드업 층을 형성하는 단계, 상기 빌드업층 상에 외부접속단자를 형성하는 단계, 상기 외부접속단자가 노출되도록 상기 빌드업 층 상에 솔더 레지스트를 형성하는 단계를 포함한다.
상기 빌드업 층은 다수의 회로층 및 상기 다수의 회로층 사이에 절연층을 형성할 수 있다.
상기 절연층은 감광성일 수 있다.
상기 다수의 회로층을 전기적으로 연결하는 비아를 형성할 수 있다.
상기 비아는 노광 및 현상으로 형성될 수 있다.
상기 지지체는 에폭시(epoxy)로 이루어질 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 패키지 제조 방법은 하면부에 지지체를 갖는 코어리스 기판을 준비하는 단계, 상기 기판 상에 반도체 소자를 실장하는 단계, 상기 반도체 소자를 감싸도록 상기 기판 상에 몰딩부를 형성하는 단계, 상기 지지체를 제거하는 단계를 포함한다.
상기 기판은 다수의 회로층 및 상기 다수의 회로층 사이에 형성된 절연층을 포함할 수 있다.
상기 절연층은 감광성일 수 있다.
상기 다수의 회로층을 전기적으로 연결하는 비아를 포함할 수 있다.
상기 비아는 노광 및 현상으로 형성될 수 있다.
상기 지지체는 에폭시(epoxy)로 이루어 질 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일 실시예에 따른 반도체 패키지용 코어리스 기판은 코어리스 기판의 일면에 지지체를 접합한 상태로 어셈블리를 진행하여, 박판인 기판의 휨을 방지 할 수 있다.
또한, 감광성 절연재를 사용해, 절연층의 두께를 줄일 수 있으며, 감광성 레지스트를 사용하여 회로를 형성함으로써, 미세회로 구현이 가능할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지용 코어리스 기판의 단면도이다.
도 2 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 패키지용 코어리스 기판 제조 방법의 공정 흐름도이다.
도 19 내지 도 20은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 공정 흐름도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
반도체 패키지용 코어리스 기판
도 1에 도시된 바와 같이, 반도체 패키지용 코어리스 기판(1000)은 지지체(100), 상기 지지체(100) 상에 형성된 빌드업 층(200), 상기 빌드업 층(200) 상에 형성된 외부접속단자(500) 및 상기 외부접속단자(500)가 노출되도록 상기 빌드업 층(200) 상에 형성된 솔더 레지스트 층(400)을 포함한다.
상기 반도체 패키지용 코어리스 기판(1000)은 1층 이상의 회로가 형성된 기판으로서 바람직하게는 인쇄회로기판 일 수 있다.
상기 지지체(100)는 캐리어(Carrier)로서, 얇으면서도 리지드(Rigid)한 자재로 올가닉(Organic)타입의 에폭시(epoxy)등으로 이루어 질 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 지지체(100)가 상기 빌드업 층(200) 하부에 형성되어 어셈블리 수행 시 휨을 방지 할 수 있다.
도시되진 않았으나, 상기 지지체(100)는 어셈블리 후 제거 될 수 있다.
여기서, 상기 빌드업 층(200)은 제 1 회로층(211), 제 2 회로층(212), 제 3 회로층(213)을 포함할 수 있으나, 당업자의 선택에 따라 1층 이상의 회로층을 형성할 수 있다.
회로기판 분야에서 회로층은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
또한, 상기 회로층(211,212,213)은 감광성 레지스트를 사용하여 형성되기 때문에 미세회로 구현이 가능할 수 있다.
그리고, 상기 제 1 회로층(211)과 상기 제 2 회로층(212) 사이에 형성된 제 1 절연층(101) 및 상기 제 2 회로층(212)과 상기 제 3 회로층(213) 사이에 형성된 제 2 절연층(102)을 포함할 수 있다.
여기서, 상기 절연층(101,102)은 감광성 절연층 일 수 있다.
그리고, 상기 제 1 회로층(211)과 상기 제 2 회로층(212)을 전기적으로 연결하는 비아(601)가 형성될 수 있으며, 상기 제 2 회로층(212)과 상기 제 3 회로층(213)을 전기적으로 연결하는 비아(601)가 형성될 수 있다. 이때, 상기 비아(601)는 포토비아(Photo Via) 방식으로 형성될 수 있다. 즉, 상기 절연층(101,102)을 노광 및 현상하여 비아(601)가 형성될 수 있다.
여기서, 상기 비아(601)는 상기 감광성 절연층(101,102)을 관통하도록 형성될 수 있다. 그리고, 상기 비아(601)는 전도성 물질로 채워질 수 있으며, 상기 회로층(211,212,213)과 동일한 물질로 형성될 수 있다.
또한, 상기 외부접속단자(500)는 본 실시예의 상기 제 3 회로층(213) 중 외부와 전기적으로 연결 될 수 있는 위치에 형성된 것으로 정의한다. 즉, 상기 외부접속단자(500)는 노출된 회로층으로서, 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다.
이때, 상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
여기서, 도시되진 않았으나, 상기 외부접속단자(500)는 기판이 상부 패키지 기판으로 활용될 경우에는 하부 패키지 기판과 전기적 연결될 수 있으며, 기판이 하부 패키지 기판으로 활용될 경우에는 메인 보드(Main board)와 전기적 연결이 될 수 있다.
그리고, 상기 솔더 레지스트 층(400)은 상기 외부접속단자(500)가 노출되도록 상기 제 3 회로층(213)을 둘러 싸도록 형성될 수 있다.
반도체 패키지용 코어리스 기판 제조 방법
도 2 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 패키지용 코어리스 기판 제조 방법의 공정흐름도이다.
도 2에 도시한 바와 같이, 본딩물질(700)양면에 지지체(100)를 형성한다.
상기 지지체(100)는 캐리어(Carrier)로서, 얇으면서도 리지드(Rigid)한 자재로 올가닉(Organic)타입의 에폭시(epoxy)등으로 이루어 질 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 3에 도시한 바와 같이, 상기 지지체(100) 상에 제 1 금속층(201)을 형성할 수 있다. 여기서, 상기 제 1 금속층(201)은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
그리고, 상기 제 1 금속층(201) 상에 포토 레지스트(301)를 형성 할 수 있다. 상기 포토 레지스트(301)는 당업자가 원하는 위치에 형성할 수 있다.
이때, 상기 포토 레지스트(301)는 드라이 필름 레지스트(Dry Film Resist) 일 수 있다.
다음으로, 상기 포토 레지스트(301)가 형성된 상기 제 1 금속층(201)에 노광 및 현상을 수행 할 수 있다.
도 4에 도시한 바와 같이, 상기 포토 레지스트(301)를 제거한 후, 회로형성 영역을 제외한 나머지 부분을 패터닝 하여 제 1 회로층(211)을 형성할 수 있다.
이때, 상기 제 1 회로층(211)은 감광성 레지스트를 사용하여 형성되기 때문에 미세회로 구현이 가능할 수 있다.
도 5에 도시한 바와 같이, 상기 제 1 회로층(211)상에 제 1 절연층(101)을 형성할 수 있다. 즉, 상기 지지체(100) 상부 및 상기 제 1 회로층(211)을 덥도록 형성할 수 있다. 여기서, 상기 제 1 절연층(101)은 감광성 절연층 일 수 있다.
그리고, 상기 제 1 회로층(211)과 대응되는 위치에 형성된 상기 제 1 절연층(101)을 노광 및 현상하여, 비아홀(600)을 형성할 수 있다.
도 6에 도시한 바와 같이, 상기 제 1절연층(101) 및 상기 비아홀(600) 상면을 따라 시드층(250)을 형성할 수 있다. 여기서, 상기 시드층(250)은 무전해 동도금을 수행하여 형성할 수 있다.
무전해 동도금은 절연체에 대한 도금이므로, 전기를 띤 이온에 의한 반응을 기대할 수 없다. 이러한 무전해 동도금은 석출반응에 의해 이루어지며, 석출반응은 촉매에 의해 촉진된다. 도금액으로부터 동이 석출되기 위해서는 도금하려는 재료의 표면에 촉매가 부착되어야 한다. 이는 무전해 동도금이 많은 전처리를 필요로 함을 나타낸다.
일 실시예로, 무전해 동도금 공정은 탈지(cleanet) 과정, 소프트 부식(soft etching) 과정, 예비 촉매처리(pre-catalyst) 과정, 촉매처리 과정, 활성화(accelerator) 과정, 무전해 동도금 과정 및 산화방지 처리 과정을 포함한다.
도 7에 도시한 바와 같이, 상기 시드층(250)상에 제 2 도금층(202)을 형성 할 수 있다. 여기서, 상기 제 2 금속층(202)은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
도 8에 도시한 바와 같이, 상기 제 2 금속층(202) 상에 포토 레지스트(302)를 형성할 수 있다. 상기 포토 레지스트(302)는 당업자가 원하는 위치에 형성할 수 있다.
다음으로, 상기 포토 레지스트(302)가 형성된 상기 제 2 금속층(202)에 노광 및 현상을 수행 할 수 있다.
도 9에 도시한 바와 같이, 상기 포토 레지스트(302)를 제거한 후, 회로형성 영역을 제외한 나머지 부분을 패터닝 할 수 있다.
도 10에 도시한 바와 같이, 상기 시드층(250)을 에칭하여, 제 2 회로층(212)를 형성할 수 있다. 또한, 상기 제 1 회로층(211)과 상기 제 2 회로층(212)을 전기적으로 연결하는 비아도 함께 형성할 수 있다.
이때, 상기 제 2 회로층(212)은 감광성 레지스트를 사용하여 형성되기 때문에 미세회로 구현이 가능할 수 있다.
도 11에 도시한 바와 같이, 상기 제 2 회로층(212)상에 제 2 절연층(102)을 형성할 수 있다. 즉, 상기 지지체(100) 상부 및 상기 제 2 회로층(212)을 덥도록 형성할 수 있다. 여기서, 상기 제 2 절연층(102)은 감광성 절연층 일 수 있다.
그리고, 상기 제 1 회로층(211)과 대응되는 위치에 형성된 상기 제 1 절연층(101)을 노광 및 현상하여, 비아홀(600)을 형성할 수 있다.
도 12에 도시한 바와 같이, 상기 제 2 절연층(102) 및 상기 비아홀(600) 상면을 따라 시드층(260)을 형성할 수 있다. 여기서, 상기 시드층(260)은 무전해 동도금을 수행하여 형성할 수 있다.
도 13에 도시한 바와 같이, 상기 시드층(260)상에 제 3 도금층(203)을 형성 할 수 있다. 여기서, 상기 제 3 금속층(203)은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
도 14에 도시한 바와 같이, 상기 제 3 금속층(203) 상에 포토 레지스트(303)를 형성할 수 있다. 상기 포토 레지스트(303)는 당업자가 원하는 위치에 형성할 수 있다.
다음으로, 상기 포토 레지스트(303)가 형성된 상기 제 3 금속층(203)에 노광 및 현상을 수행 할 수 있다.
도 15에 도시한 바와 같이, 상기 포토 레지스트(303)를 제거한 후, 회로형성 영역을 제외한 나머지 부분을 패터닝 할 수 있다.
도 16에 도시한 바와 같이, 상기 시드층(260)을 에칭하여, 제 3 회로층(213) 및 외부접속단자(500)를 형성할 수 있다. 또한, 상기 제 1 회로층(211)과 상기 제 2 회로층(212)을 전기적으로 연결하는 비아도 함께 형성할 수 있다.
이때, 상기 제 3 회로층(213)은 감광성 레지스트를 사용하여 형성되기 때문에 미세회로 구현이 가능할 수 있다.
여기서, 상기 외부접속단자(500)는 노출된 회로층으로서, 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다.
이때, 상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
여기서, 도시되진 않았으나, 상기 외부접속단자(500)는 기판이 상부 패키지 기판으로 활용될 경우에는 하부 패키지 기판과 전기적 연결될 수 있으며, 하부 패키지 기판으로 활용될 경우에는 메인 보드(Main board)와 전기적 연결이 될 수 있다.
도 17에 도시한 바와 같이, 상기 외부접속단자(500)가 노출되도록 상기 제 3 회로층(213)을 둘러 싸도록 솔더 레지스트 층(400)을 형성할 수 있다.
이때, 상기 솔더 레지스트 층(400) 상에 제 3 회로층(213)에 대응되는 위치에 비아홀을 더 형성할 수 있다.
도 18에 도시한 바와 같이, 상기 지지체(100)를 분리한 후, 상기 본딩물질(700)을 제거 할 수 있다.
본 발명에서는 상기 지지체(100)가 상기 빌드업 층(200) 하부에 형성된 상태로 어셈블리를 수행할 수 있다.
이로 인해, 박판의 휨을 방지할 수 있다.
반도체 패키지 제조 방법
본 발명의 또 다른 실시예에 따른 반도체 패키지 제조 방법의 공정 흐름도이다.
도 19에 도시한 바와 같이, 상기 지지체(100)를 갖는 반도체 패키지용 코어리스 기판(1000)에 소자(800)를 실장할 수 있다.
여기서, 상기 소자(800)는 상기 외부접속단자(500)와 전기적으로 연결되도록 형성할 수 있다.
이때, 상기 소자(800)는 전력 소자와 제어 소자를 포함할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 전력 소자는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 소자이며, 제어 소자는 제어 IC(Control Integrated Circuit)와 같이 발열량이 작은 소자이다.
그리고, 상기 외부접속단자(500) 사이의 빈 공간 및 상기 소자(800) 측면을 감싸도록 몰딩부(900)를 형성할 수 있다.
상기 몰딩부(900)는 몰딩부와 상기 기판(1000) 간의 접착력을 증가시키며, 이로 인해 기판과 몰딩제 간의 디라미네이션(Delamination) 등과 같은 문제점 발생이 줄어 기판의 장기 신뢰성을 향상시킬 수 있다는 효과를 기대할 수 있다.
또한, 몰딩으로 인한 열 차단이 이루어지기 때문에, 방열 효과를 더욱 향상시킬 수 있는 것이다.
이때, 몰딩부(900) 재료로는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 상기 반도체 패키지용 코어리스 기판(1000)은 1층 이상의 회로가 형성된 기판으로서 바람직하게는 인쇄회로기판 일 수 있다.
상기 지지체(100)는 캐리어(Carrier)로서, 얇으면서도 리지드(Rigid)한 자재로 올가닉(Organic)타입의 에폭시(epoxy)등으로 이루어 질 수 있으나, 특별히 이에 한정되는 것은 아니다.
여기서, 상기 빌드업 층(200)은 제 1 회로층(211), 제 2 회로층(212), 제 3 회로층(213)을 포함할 수 있으나, 당업자의 선택에 따라 1층 이상의 회로층을 형성할 수 있다.
회로기판 분야에서 회로층은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
또한, 상기 회로층(211,212,213)은 감광성 레지스트를 사용하여 형성되기 때문에 미세회로 구현이 가능할 수 있다.
그리고, 상기 제 1 회로층(211)과 상기 제 2 회로층(212) 사이에 형성된 제 1 절연층(101) 및 상기 제 2 회로층(212)과 상기 제 3 회로층(213) 사이에 형성된 제 2 절연층(102)을 포함할 수 있다.
여기서, 상기 절연층(101,102)은 감광성 절연층 일 수 있다.
그리고, 상기 제 1 회로층(211)과 상기 제 2 회로층(212)을 전기적으로 연결하는 비아(600)가 형성될 수 있으며, 상기 제 2 회로층(212)과 상기 제 3 회로층(213)을 전기적으로 연결하는 비아(601)가 형성될 수 있다. 이때, 상기 비아(600)는 포토비아(Photo Via) 방식으로 형성될 수 있다. 즉, 상기 절연층(101,102)을 노광 및 현상하여 비아(601)가 형성될 수 있다.
여기서, 상기 비아(601)는 상기 감광성 절연층(101,102)을 관통하도록 형성될 수 있다. 그리고, 상기 비아(601)는 전도성 물질로 채워질 수 있으며, 상기 회로층(211,212,213)과 동일한 물질로 형성될 수 있다.
또한, 상기 외부접속단자(500)는 본 실시예의 상기 제 3 회로층(213) 중 외부와 전기적으로 연결 될 수 있는 위치에 형성된 것으로 정의한다.
도 20에 도시한 바와 같이, 상기 지지체(100)를 제거할 수 있다.
이로 인해, 기판의 일면에 지지체를 접합한 상태로 어셈블리를 진행하여, 박판인 기판의 휨을 방지 할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
1000 : 반도체 패키지용 코어리스 기판
100 : 지지체
101 : 제 1 절연층
102 : 제 2 절연층
200 : 빌드업 층
201 : 제 1 금속층
202 : 제 2 금속층
203 : 제 3 금속층
211 : 제 1 회로층
212 : 제 2 회로층
213 : 제 3 회로층
301, 302, 303: 포토 레지스트
400 : 솔더 레지스트
500 : 외부접속단자
600 : 비아 홀
601 : 비아
700 : 본딩물질
800 : 소자
900 : 몰딩부

Claims (18)

  1. 지지체;
    상기 지지체 상에 형성된 빌드업 층;
    상기 빌드업 층 상에 형성된 외부접속단자; 및
    상기 외부접속단자가 노출되도록 상기 빌드업층 상에 형성된 솔더 레지스트 층;
    을 포함하는 반도체 패키지용 코어리스 기판.
  2. 청구항 1에 있어서,
    상기 빌드업 층은 다수의 회로층 및 상기 다수의 회로층 사이에 형성된 절연층;
    을 포함하는 반도체 패키지용 코어리스 기판.
  3. 청구항 2에 있어서,
    상기 절연층은 감광성인 반도체 패키지용 코어리스 기판.
  4. 청구항 2에 있어서,
    상기 다수의 회로층을 전기적으로 연결하는 비아;
    를 포함하는 반도체 패키지용 코어리스 기판.
  5. 청구항 4에 있어서,
    상기 비아는 노광 및 현상으로 형성되는 반도체 패키지용 코어리스 기판.
  6. 청구항 1에 있어서,
    상기 지지체는 에폭시(epoxy)로 이루어진 반도체 패키지용 코어리스 기판.
  7. 본딩물질 양면에 접합된 지지체를 준비하는 단계;
    상기 지지체 상에 빌드업 층을 형성하는 단계;
    상기 빌드업층 상에 외부접속단자를 형성하는 단계;
    상기 외부접속단자가 노출되도록 상기 빌드업 층 상에 솔더 레지스트를 형성하는 단계;
    를 포함하는 반도체 패키지용 코어리스 기판 제조 방법.
  8. 청구항 7에 있어서,
    상기 빌드업 층은 다수의 회로층 및 상기 다수의 회로층 사이에 절연층을 형성하는 반도체 패키지용 코어리스 기판 제조 방법.
  9. 청구항 8에 있어서,
    상기 절연층은 감광성인 반도체 패키지용 코어리스 기판 제조 방법.
  10. 청구항 8에 있어서,
    상기 다수의 회로층을 전기적으로 연결하는 비아를 형성하는 반도체 패키지용 코어리스 기판 제조 방법.
  11. 청구항 10에 있어서,
    상기 비아는 노광 및 현상으로 형성되는 반도체 패키지용 코어리스 기판 제조 방법.
  12. 청구항 7에 있어서,
    상기 지지체는 에폭시(epoxy)로 이루어진 반도체 패키지용 코어리스 기판 제조 방법.
  13. 하면부에 지지체를 갖는 코어리스 기판을 준비하는 단계;
    상기 기판 상에 반도체 소자를 실장하는 단계;
    상기 반도체 소자를 감싸도록 상기 기판 상에 몰딩부를 형성하는 단계;
    상기 지지체를 제거하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  14. 청구항 13에 있어서,
    상기 기판은 다수의 회로층 및 상기 다수의 회로층 사이에 형성된 절연층;
    을 포함하는 반도체 패키지 제조 방법.
  15. 청구항 14에 있어서,
    상기 절연층은 감광성인 반도체 패키지 제조 방법.
  16. 청구항 14에 있어서,
    상기 다수의 회로층을 전기적으로 연결하는 비아;
    를 포함하는 반도체 패키지 제조 방법.
  17. 청구항 14에 있어서,
    상기 비아는 노광 및 현상으로 형성되는 반도체 패키지 제조 방법.
  18. 청구항 13에 있어서,
    상기 지지체는 에폭시(epoxy)로 이루어진 반도체 패키지 제조 방법.
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