JP5848110B2 - 多層配線基板の製造方法 - Google Patents

多層配線基板の製造方法 Download PDF

Info

Publication number
JP5848110B2
JP5848110B2 JP2011263275A JP2011263275A JP5848110B2 JP 5848110 B2 JP5848110 B2 JP 5848110B2 JP 2011263275 A JP2011263275 A JP 2011263275A JP 2011263275 A JP2011263275 A JP 2011263275A JP 5848110 B2 JP5848110 B2 JP 5848110B2
Authority
JP
Japan
Prior art keywords
core
conductor
layer
insulating material
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011263275A
Other languages
English (en)
Other versions
JP2012186442A (ja
Inventor
えり奈 山田
えり奈 山田
佐藤 裕紀
裕紀 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Spark Plug Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2011263275A priority Critical patent/JP5848110B2/ja
Priority to US13/372,088 priority patent/US8580066B2/en
Priority to TW101104508A priority patent/TWI479973B/zh
Priority to KR1020120014639A priority patent/KR20120093776A/ko
Priority to CN2012100336780A priority patent/CN102686053A/zh
Publication of JP2012186442A publication Critical patent/JP2012186442A/ja
Application granted granted Critical
Publication of JP5848110B2 publication Critical patent/JP5848110B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09536Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/0959Plated through-holes or plated blind vias filled with insulating material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15Position of the PCB during processing
    • H05K2203/1536Temporarily stacked PCBs
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0097Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10Methods of surface bonding and/or assembly therefor
    • Y10T156/1052Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing
    • Y10T156/1056Perforating lamina

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、コア絶縁材の表面及び裏面に複数の樹脂絶縁層と複数の導体層とを交互に積層して多層化した構造を有する多層配線基板の製造方法に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子(ICチップ)は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にICチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ICチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ICチップをマザーボード上に直接的に接続することは困難である。そのため、通常はICチップをICチップ搭載用配線基板上に搭載してなる半導体パッケージを作製し、その半導体パッケージをマザーボード上に搭載するという手法が採用される。
この種のパッケージを構成するICチップ搭載用配線基板としては、コア基板(コア絶縁材)の表面及び裏面にビルドアップ層を形成した多層配線基板が実用化されている(例えば、特許文献1参照)。この多層配線基板においては、コア基板として、例えば、補強繊維に樹脂を含浸させた樹脂基板(ガラスエポキシ基板など)が用いられている。そして、そのコア基板の剛性を利用して、コア基板の表面及び裏面に樹脂絶縁層と導体層とを交互に積層することにより、ビルドアップ層が形成されている。つまり、この多層配線基板において、コア基板は、補強の役割を果たしており、ビルドアップ層と比べて非常に厚く形成されている。具体的には、コア基板として、400μm以上の厚さが確保されている。また、コア基板には、表面及び裏面に形成されたビルドアップ層間の導通を図るためのスルーホール導体が貫通形成されている。
ところで近年では、半導体集積回路素子の高速化に伴い、使用される信号周波数が高周波帯域となってきている。このように信号周波数が高い場合に、コア基板を貫通するスルーホール導体が長くなると、スルーホール導体が大きなインダクタンスとして寄与する。この場合、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するために、コア基板の厚さを従来よりも薄くした多層配線基板が検討されている。
特開2010−153839号公報
ところが、コア基板が薄くなると、基板製造時においてコア基板の剛性を十分に確保することができなくなる。このため、コア基板上にビルドアップ層を形成する際に、配線基板の反りや歪みが生じてしまう。この反りや歪みを回避するために、支持治具等の専用の製造設備が別途必要となり、配線基板の製造コストが嵩んでしまう。
本発明は上記の課題に鑑みてなされたものであり、その目的は、歪みや反りがなく信頼性が高い多層配線基板を低コストで形成することができる多層配線基板の製造方法を提供することにある。
そして上記課題を解決するための手段(手段1)としては、コア絶縁材の表面及び裏面に複数の樹脂絶縁層と複数の導体層とを交互に積層して多層化した積層構造体を有する多層配線基板の製造方法であって、前記樹脂絶縁層よりも剛性が大きな絶縁材で構成された板状のコア絶縁材を準備するコア準備工程と、前記コア絶縁材の表面及び裏面にて貫通するスルーホールを形成するスルーホール形成工程と、板状の基材を準備するとともに、前記基材上に前記樹脂絶縁層と前記導体層とを積層する第1ビルドアップ工程と、前記基材上に形成した前記樹脂絶縁層及び前記導体層に前記コア絶縁材を密着させるコア密着工程と、前記コア密着工程の後、前記コア絶縁材上に前記樹脂絶縁層と前記導体層とを積層する第2ビルドアップ工程と、前記第2ビルドアップ工程の後、前記コア絶縁材、前記樹脂絶縁層、及び前記導体層を積層してなる前記積層構造体から前記基材を除去する基材除去工程とを含み、前記コア準備工程の後かつ前記コア密着工程の前に、前記スルーホール形成工程を行うことを特徴とする多層配線基板の製造方法がある。
従って、手段1に記載の発明によると、ビルドアップ工程とは別工程であるスルーホール形成工程において、コア絶縁材にスルーホールが形成される。そして、基材上に樹脂絶縁層及び導体層を積層する第1ビルドアップ及び第2ビルドアップ工程の工程間にてコア密着工程が行われる。この場合、従来よりも薄いコア絶縁材を用いても、基材によって確実に支持された状態でコア絶縁材が積層されるので、多層配線基板の歪みや反りを確実に防止することができる。また、本発明の多層配線基板では、コア絶縁材が薄くスルーホールが短くなるため、高周波信号の伝送ロスや回路誤動作の発生を防止することができる。さらに、本発明の製造方法では、コア絶縁材を有さないコアレス配線基板の製造設備を利用して多層配線基板を製造することができるため、新規の製造設備や治具等が不要となる。また、基材の表面及び裏面の両方に、第1ビルドアップ工程、コア密着工程、及び第2ビルドアップ工程を施すことによって、積層構造体をそれぞれ形成することができる。従って、本発明の製造方法によれば、2枚の多層配線基板を同時に形成することができ、多層配線基板の生産効率を高めることができる。さらに、ビルドアップ工程とは別工程でコア絶縁材にスルーホールを形成しているので、製品歩留まりを向上させることができる。
手段1の多層配線基板の製造方法は、スルーホール形成工程の後かつコア密着工程の前に、スルーホール内に設けられるスルーホール導体を含むコア導体部を形成するコア導体形成工程をさらに含んでいてもよい。また、コア密着工程において、基材上に形成した樹脂絶縁層及び導体層にコア導体部が形成されたコア絶縁材を密着させるとともに、導体層とスルーホール導体とを電気的に接続させるようにしてもよい。
手段1の多層配線基板の製造方法において、コア導体形成工程の後、コア絶縁材の表面及び裏面に樹脂絶縁層と導体層とを積層するコア積層工程を含んでいてもよい。そして、コア積層工程の後にコア密着工程を行うことで、第1ビルドアップ工程で形成した樹脂絶縁層及び導体層上に、樹脂絶縁層と導体層とを有するコア絶縁材を密着させるようにしてもよい。このようにしても、多層配線基板の歪みや反りを防止することができる。
また、樹脂絶縁層と導体層とを有するコア絶縁材を複数積層して多層配線基板を製造してもよい。このように複数のコア絶縁材を用いることにより、多層配線基板の強度を十分に確保することができる。なお、多層配線基板の剛性を確保するため、コア絶縁材としては、厚さが100μm以上であることが好ましい。
コア準備工程で準備されるコア絶縁材としては、コスト性、加工性、絶縁性、機械的強度などを考慮すると、ガラス織布またはガラス不織布に樹脂を含浸させてなる絶縁材を用いることが好ましい。なお、コア絶縁材としては、セラミック製や金属製の絶縁材を用いてもよい。セラミック製コア絶縁材の具体例としては、例えば、アルミナ基板、ベリリア基板、ガラスセラミック基板、結晶化ガラス等の低温焼成材料からなる絶縁材などがある。金属製コア絶縁材の具体例としては、例えば、銅基板や銅合金基板、銅以外の金属単体からなる絶縁材、銅以外の金属の合金からなる絶縁材などがある。
コア導体形成工程において、コア絶縁材に対してドリル加工やレーザー加工を施すことにより、スルーホールを形成することができる。特に、コア絶縁材にドリル加工を施すことにより、表面側及び裏面側の開口径が等しいスルーホールを形成することができる。この場合、スルーホールを比較的狭い間隔で正確に形成することができ、スルーホール導体に接続される導体層の配線パターンの高密度化を図ることができる。
コア密着工程において、導体層とスルーホール導体とが導電性接着剤を介して電気的に接続されることが好ましい。この場合、多層配線基板における導体層とスルーホール導体との接続信頼性を高めることができる。また、コア絶縁材は、積層構造体の中心層に配置されることが好ましい。このようにすると、多層配線基板の反りをより確実に抑えることができる。
ビルドアップ工程において、樹脂絶縁層にはその表面側の導体層と裏面側の導体層とを接続するためのビア導体が形成され、コア絶縁材のスルーホール導体はビア導体の直上に接続されることが好ましい。
樹脂絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。各樹脂絶縁層の形成材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。
本実施の形態における多層配線基板の概略構成を示す断面図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 本実施の形態における多層配線基板の製造方法を示す説明図。 別の実施の形態における多層配線基板の製造方法を示す説明図。
以下、本発明を具体化した一実施の形態を図面に基づき詳細に説明する。図1は、本実施の形態の多層配線基板10の概略構成を示す拡大断面図である。
図1に示されるように、本実施の形態の多層配線基板10は、ICチップ搭載用の配線基板であり、ICチップ搭載面となる基板主面11とその反対側の基板裏面12とを有している。具体的には、多層配線基板10は、薄板状のコア絶縁材13と、コア絶縁材13のコア主面14(図1では上面)上に形成される第1ビルドアップ層31(積層構造体)と、コア絶縁材13のコア裏面15(図1では下面)上に形成される第2ビルドアップ層32(積層構造体)とを有している。
本実施の形態において、第1ビルドアップ層31は、熱硬化性樹脂(エポキシ樹脂)からなる2層の樹脂絶縁層21,22と、銅からなる導体層26とを交互に積層した構造を有している。第2ビルドアップ層32も、第1ビルドアップ層31と同様に、熱硬化性樹脂(エポキシ樹脂)からなる2層の樹脂絶縁層23,24と、銅からなる導体層26とを交互に積層した構造を有している。各ビルドアップ層31,32を構成する樹脂絶縁層21〜24の厚さは、例えば35μm程度であり、導体層26の厚さは、例えば15μm程度である。
多層配線基板10において、第1ビルドアップ層31の基板主面11側には、接続対象がICチップである複数のICチップ接続端子41がアレイ状に配置されている。一方、第2ビルドアップ層32の基板裏面12側には、接続対象がマザーボード(母基板)である複数の母基板接続端子42がアレイ状に配置されている。これら母基板接続端子42は、基板主面11側のICチップ接続端子41よりも面積の大きな接続端子である。
多層配線基板10において、コア絶縁材13は、各ビルドアップ層31,32を構成する複数の樹脂絶縁層21〜24及び複数の導体層26の各層の中心層となる位置に設けられている。コア絶縁材13は、厚さが400μm以下(具体的には、200μm程度)であり、樹脂絶縁層21〜24よりも剛性が大きな絶縁材にて構成されている。具体的には、本実施の形態のコア絶縁材13は、例えば補強材としてのガラスクロスにエポキシ樹脂を含浸させてなる樹脂絶縁材(ガラスエポキシ材)にて構成されている。
コア絶縁材13における複数個所にはコア主面14及びコア裏面15(表面及び裏面)にて貫通するスルーホール16が形成されている。スルーホール16の内壁面にはスルーホール導体17(コア導体部)が設けられており、そのスルーホール導体17の内部は、例えばエポキシ樹脂などの閉塞体18で埋められている。本実施の形態において、スルーホール16は、コア主面14側及びコア裏面15側の開口径が等しい貫通穴である。また、スルーホール導体17は、コア主面14側(第1ビルドアップ層31側の導体層26)とコア裏面15側(第2ビルドアップ層32側の導体層26)とを接続導通している。なお、コア主面14側の導体層26とスルーホール導体17とは導電性接着剤19を介して電気的に接続されている。
また、第1ビルドアップ層31及び第2ビルドアップ層32を構成する各樹脂絶縁層21〜24には、それぞれビア穴33及びフィルドビア導体34が設けられている。各樹脂絶縁層21〜24に形成されている各ビア穴33及び各ビア導体34は、基板主面11側から基板裏面12側に向かうに従って拡径したテーパ状の形状を有している。
多層配線基板10において、各樹脂絶縁層21〜24に形成された各ビア導体34及びコア絶縁材13に形成された各スルーホール導体17によって、各導体層26、ICチップ接続端子41、及び母基板接続端子42が相互に電気的に接続されている。
上記構成の多層配線基板10は例えば以下の手順で作製される。
先ず、厚さが200μmであり樹脂絶縁層21〜24よりも剛性が大きな樹脂絶縁材(ガラスエポキシ材)で構成された板状のコア絶縁材13を準備する(コア準備工程)。
その後、図2に示されるように、コア絶縁材13に対してドリル加工を施し、コア絶縁材13においてコア主面14及びコア裏面15の両方にて開口するスルーホール16を形成する(スルーホール形成工程)。次に、無電解銅めっきを行い、コア絶縁材13のコア主面14及びコア裏面15やスルーホール16の内面を覆う全面めっき層(図示略)を形成する。
そして、コア絶縁材13のコア主面14及びコア裏面15にめっきレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。この結果、スルーホール16の形成位置に開口部を有する所定パターンのめっきレジストをコア主面14及びコア裏面15に形成する。さらに、めっきレジストを形成した状態で選択的に電解銅めっきを行って、スルーホール16の内壁面にスルーホール導体17を形成する(コア導体形成工程)。そして、めっきレジストをコア主面14及びコア裏面15から剥離した後、エッチングを行い、全面めっき層(図示略)を除去する。また、スルーホール導体17の空洞部を絶縁樹脂材料(エポキシ樹脂)で穴埋めし、閉塞体18を形成する(図3参照)。
次に、十分な強度を有する支持基板50(ガラスエポキシ基板など)を準備する。そして、図4に示されるように、支持基板50の表面上(図4では上面及び下面上)に、エポキシ樹脂からなるシート状の絶縁樹脂基材を貼り付けて下地樹脂絶縁層51を形成することにより、支持基板50及び下地樹脂絶縁層51からなる板状の基材52を得る。その後、図5に示されるように、基材52の下地樹脂絶縁層51の表面に、積層金属シート体54を配置する。ここで、下地樹脂絶縁層51上に積層金属シート体54を配置することにより、以降の製造工程で積層金属シート体54が下地樹脂絶縁層51から剥がれない程度の密着性が確保される。積層金属シート体54は、2枚の銅箔55,56を剥離可能な状態で密着させてなる。具体的には、金属めっき(例えば、クロムめっき、ニッケルめっき、チタンめっき、またはこれらの複合めっき)を介して銅箔55、銅箔56が配置された積層金属シート体54が形成されている。
その後、図6に示されるように、積層金属シート体54を包むようにシート状の樹脂絶縁層21を配置し、樹脂絶縁層21を貼り付ける。ここで、樹脂絶縁層21は、積層金属シート体54と密着するとともに、その積層金属シート体54の周囲領域において下地樹脂絶縁層51と密着することで、積層金属シート体54を封止する。
そして、図7に示されるように、例えばエキシマレーザーやUVレーザーやCOレーザーなどを用いてレーザー加工を施すことによって樹脂絶縁層21の所定の位置にビア穴33を形成する。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴33内のスミアを除去するデスミア工程を行う。なお、デスミア工程としては、エッチング液を用いた処理以外に、例えばOプラズマによるプラズマアッシングの処理を行ってもよい。
デスミア工程の後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴33内にビア導体34を形成する。さらに、従来公知の手法(例えばセミアディティブ法)によってエッチングを行うことで、樹脂絶縁層21上に導体層26をパターン形成する(図8参照)。
また、樹脂絶縁層22及び導体層26についても、上述した樹脂絶縁層21及び導体層26と同様の手法によって形成し、樹脂絶縁層21上に積層する。このような第1ビルドアップ工程を行うことによって、積層金属シート体54の銅箔55上に樹脂絶縁層21,22と導体層26とを積層する(図9参照)。
その後、コア密着工程を行い、樹脂絶縁層21及び導体層26上にコア絶縁材13を密着させる(コア密着工程)。このとき、コア絶縁材13のコア主面14側において、スルーホール16の開口部分を覆うように導電性接着剤19を塗布しておき、導体層26とスルーホール導体17とをその導電性接着剤19を介して電気的に接続させる(図10参照)。ここで、スルーホール導体17は、ビア導体34の直上に接続してもよいし、ビア導体34の直上の位置からずらして接続してもよい。但し、本実施の形態のように、ビア導体34の直上またはその近傍の位置でスルーホール導体17を接続することが好ましい。また、コア絶縁材13を完全硬化させた状態でコア密着工程を行ってもよいし、半硬化状態でコア密着工程を行ってもよい。
さらに、コア絶縁材13のコア裏面15側に、例えばセミアディティブ法によって導体層26をパターン形成する(図10参照)。なお、この導体層26は、コア密着工程の前において、コア絶縁材13のコア裏面15に予め形成しておいてもよい。また、コア密着工程の前において、コア絶縁材13のコア主面14にも導体層26をパターン形成しておき、そのコア主面14の導体層26を導電性接着剤19を介して樹脂絶縁層21側の導体層26に接着することで、導体層26とスルーホール導体17とを電気的に接続させてもよい。
コア密着工程の後、図11に示されるように、樹脂絶縁層23,24及び導体層26について、樹脂絶縁層21,22及び導体層26と同様のビルドアップ工程(第2ビルドアップ工程)にて形成し、コア絶縁材13上に積層する。そして、最外層の樹脂絶縁層24上に母基板接続端子42を形成する。以上の工程によって、基材52上に積層金属シート体54、樹脂絶縁層21〜24、コア絶縁材13及び導体層26を積層した配線積層体60を形成する(図11参照)。なお、配線積層体60において積層金属シート体54上に位置する領域が、多層配線基板10の配線積層部30(ビルドアップ層31,32)となる部分である。
その後、配線積層体60をダイシング装置(図示略)により切断し、配線積層部30の周囲領域を除去する。この際、図11に示すように、配線積層部30とその配線積層部30よりも外周側に位置する周囲部61との境界(図11では矢印で示す境界)において、基材52(支持基板50及び下地樹脂絶縁層51)ごと切断する。この切断によって、樹脂絶縁層21にて封止されていた積層金属シート体54の外縁部が露出した状態となる。つまり、周囲部61の除去によって、下地樹脂絶縁層51と樹脂絶縁層21との密着部分が失われる。この結果、配線積層部30と基材52とは積層金属シート体54のみを介して連結した状態となる。
ここで、図12に示されるように、積層金属シート体54における一対の銅箔55,56の界面にて剥離することで、配線積層部30から基材52を除去して第1ビルドアップ層31(樹脂絶縁層21)の表面上にある銅箔55を露出させる(基材除去工程)。その後、配線積層部30における銅箔55をサブトラクティブ法でパターニングする。具体的には、配線積層部30の上面及び下面上において、ドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。これにより、第2ビルドアップ層32の表面にその全面を覆うようにエッチングレジストを形成するとともに、第1ビルドアップ層31の表面にICチップ接続端子41に対応した所定のパターンのエッチングレジストを形成する。この状態で、配線積層部30の銅箔55に対してエッチングによるパターニングを行うことにより、樹脂絶縁層21上にICチップ接続端子41を形成する。その後、各ビルドアップ層31,32の表面からエッチングレジストを剥離する。以上の工程を経ることで図1の多層配線基板10が製造される。
従って、本実施の形態によれば以下の効果を得ることができる。
(1)本実施の形態では、ビルドアップ工程とは別工程であるスルーホール形成工程においてコア絶縁材13にスルーホール16が形成されるとともに、コア導体形成工程においてコア絶縁材13にスルーホール導体17を含むコア導体部が形成される。そして、板状の基材52上に樹脂絶縁層21〜24及び導体層26を積層する第1ビルドアップ及び第2ビルドアップ工程の工程間にてコア密着工程が行われる。この結果、コア絶縁材13が樹脂絶縁層22及び導体層26に密着され、導体層26とスルーホール導体17とが電気的に接続される。この場合、従来よりも薄い400μm以下のコア絶縁材13を用いても、基材52によって確実に支持された状態でコア絶縁材13が積層されるので、多層配線基板10の歪みや反りを確実に防止することができる。また、多層配線基板10では、コア絶縁材13が薄くスルーホール導体17が短くなるため、高周波信号の伝送ロスや回路誤動作の発生を防止することができる。
(2)本実施の形態の製造方法では、コア絶縁材13を有さないコアレス配線基板の製造設備を利用して多層配線基板10を製造することができるため、新規の製造設備や治具等が不要となる。また、基材52の表面及び裏面の両方に、第1ビルドアップ工程、コア密着工程、及び第2ビルドアップ工程を施すことによって、配線積層部30をそれぞれ形成することができる。従って、本発明の製造方法によれば、2枚の多層配線基板10を同時に形成することができ、多層配線基板10の生産効率を高めることができる。さらに、ビルドアップ工程とは別工程でコア絶縁材13にスルーホール16やスルーホール導体17を形成しているので、製品歩留まりを向上させることができる。
(3)本実施の形態では、コア絶縁材13にドリル加工を施すことにより、コア主面14側及びコア裏面15側の開口径が等しいスルーホール16を形成することができる。この場合、スルーホール16を比較的狭い間隔で正確に形成することができ、スルーホール導体17に接続される導体層26の配線パターンの高密度化を図ることができる。
(4)本実施の形態の多層配線基板10では、導体層26とスルーホール導体17とは導電性接着剤19を介して電気的に接続されている。このようにすると、多層配線基板10における導体層26とスルーホール導体17との接続信頼性を高めることができる。
(5)本実施の形態の多層配線基板10では、各ビルドアップ層31,32を構成する複数の樹脂絶縁層21〜24及び複数の導体層26の各層の中心層となる位置にコア絶縁材13が配置されているので、多層配線基板10の反りを確実に抑えることができる。
なお、本発明の実施の形態は以下のように変更してもよい。
・上記実施の形態では、スルーホール形成工程においてコア絶縁材13にスルーホール16を形成しかつコア導体形成工程においてコア絶縁材13にスルーホール導体17を形成した後にコア密着工程を行うようにしたが、これに限定されるものではない。具体的には、コア導体形成工程の後にコア積層工程を行い、図13に示されるように、コア絶縁材13のコア主面14及びコア裏面15に樹脂絶縁層22,23と導体層26と積層する。その後、第1ビルドアップ工程で形成した樹脂絶縁層21及び導体層26上に、樹脂絶縁層22,23と導体層26とを有するコア絶縁材13を密着させる。さらに、第2ビルドアップ工程や基材除去工程を行うことで多層配線基板10を製造する。このようにしても、多層配線基板10の歪みや反りを防止することができる。
・上記実施の形態では、スルーホール形成工程の後かつコア密着工程の前に、スルーホール16内に設けられるスルーホール導体17を形成するコア導体形成工程を実施したが、これに限定されるものではない。例えば、コア導体形成工程においてスルーホール導体17を形成することに加え、スルーホール導体17以外のコア導体部(例えばコア絶縁材13のコア主面14上やコア裏面15上に配置される導体パターンやランドなど)を形成するようにしてもよい。
・上記実施の形態では、スルーホール形成工程の後かつコア密着工程の前にてコア導体形成工程を実施したが、異なるタイミング(例えばコア密着工程の後かつ第2ビルドアップ工程の前)にてこの工程を実施してもよい。具体例を挙げると、基材上に形成した樹脂絶縁層22及び導体層26に、コア導体部が未形成のコア絶縁材13を密着させるコア密着工程を行う。その後、コア絶縁材13の有するスルーホール16内にスルーホール導体17を形成し、それを前記導体層26と電気的に接続させるようにしてもよい。
・上記実施の形態ではコア導体形成工程を実施する例を示したが、特に必要でなければコア導体形成工程を省略してもよい。
・上記実施の形態では、導体層26とスルーホール導体17との電気的接続を伴うコア密着工程を行う例を示したが、これに限定されるものではない。例えば、基材上に形成した樹脂絶縁層22及び導体層26にコア絶縁材13を密着させるのみであって、導体層26とスルーホール導体17との電気的接続を伴わないコア密着工程を実施してもよい。
・上記実施の形態の多層配線基板10は、1枚のコア絶縁材13を有する配線基板であったが、複数枚のコア絶縁材13を有する配線基板として具体化してもよい。例えば、ビルドアップ工程の途中で2回以上のコア密着工程を実施することで、樹脂絶縁層22,23と導体層26とを有するコア絶縁材13(図13参照)を複数積層して多層配線基板10を製造してもよい。このように複数のコア絶縁材13を用いることにより、多層配線基板10の強度を十分に確保することができる。
・上記実施の形態では、コア絶縁材13に対してドリル加工を施してスルーホール16を形成していたが、これに限定されるものではなく、レーザー加工によってスルーホール16を形成してもよい。
・上記実施の形態では、コア絶縁材13のスルーホール導体17は銅めっきにて形成されていたが、これに限定されるものではない。例えば、印刷法等によってスルーホール16内に金属含有材料を充填することでスルーホール導体17を形成してもよい。さらに、棒状の金属材をスルーホール16内に挿入することでスルーホール導体17を形成してもよい。
・上記実施の形態では、ICチップ接続端子41が形成される基板主面11側から樹脂絶縁層21〜24、コア絶縁材13及び導体層26を積層して多層配線基板10を製造したが、これに限定されるものではない。母基板接続端子42が形成される基板裏面12側から樹脂絶縁層21〜24、コア絶縁材13及び導体層26を積層して多層配線基板10を製造してもよい。この場合、複数の樹脂絶縁層21〜24に形成される複数の導体層26は、基板裏面12側から基板主面11側に向かうに従って拡径したビア導体34により互いに接続される。
次に、前述した実施の形態によって把握される技術的思想を以下に列挙する。
(1)手段1において、前記スルーホール形成工程では、前記コア絶縁材にドリル加工を施すことにより、表面側及び裏面側の開口径が等しい前記スルーホールを形成するようにしたことを特徴とする多層配線基板の製造方法。
(2)手段1において、前記スルーホール形成工程の後、前記コア絶縁材の表面及び裏面に樹脂絶縁層と導体層とを積層するコア積層工程をさらに含み、前記コア積層工程の後に前記コア密着工程を行うことで、前記第1ビルドアップ工程で形成した樹脂絶縁層及び導体層上に、前記樹脂絶縁層と前記導体層とを有する前記コア絶縁材を複数積層することを特徴とする多層配線基板の製造方法。
(3)手段1において、前記コア絶縁材は、前記積層構造体の中心層に配置されることを特徴とする多層配線基板の製造方法。
(4)手段1において、前記樹脂絶縁層にはその表面側の導体層と裏面側の導体層とを接続するためのビア導体が形成されており、前記コア絶縁材のスルーホール導体は前記ビア導体の直上に接続されることを特徴とする多層配線基板の製造方法。
(5)手段1において、前記板状のコア絶縁材は、厚さが100μm以上であることを特徴とする多層配線基板の製造方法。
10…多層配線基板
13…コア絶縁材
14…コア絶縁材の表面としてのコア主面
15…コア絶縁材の表面としてのコア裏面
16…スルーホール
17…スルーホール導体
19…導電性接着剤
21〜24…樹脂絶縁層
26…導体層

Claims (5)

  1. コア絶縁材の表面及び裏面に複数の樹脂絶縁層と複数の導体層とを交互に積層して多層化した積層構造体を有する多層配線基板の製造方法であって、
    前記樹脂絶縁層よりも剛性が大きな絶縁材で構成された板状のコア絶縁材を準備するコア準備工程と、
    前記コア絶縁材の表面及び裏面にて貫通するスルーホールを形成するスルーホール形成工程と、
    板状の基材を準備するとともに、前記基材上に前記樹脂絶縁層と前記導体層とを積層する第1ビルドアップ工程と、
    前記基材上に形成した前記樹脂絶縁層及び前記導体層に前記コア絶縁材を密着させるコア密着工程と、
    前記コア密着工程の後、前記コア絶縁材上に前記樹脂絶縁層と前記導体層とを積層する第2ビルドアップ工程と、
    前記第2ビルドアップ工程の後、前記コア絶縁材、前記樹脂絶縁層、及び前記導体層を積層してなる前記積層構造体から前記基材を除去する基材除去工程と
    を含み、
    前記コア準備工程の後かつ前記コア密着工程の前に、前記スルーホール形成工程を行う
    ことを特徴とする多層配線基板の製造方法。
  2. 前記スルーホール形成工程の後かつ前記コア密着工程の前に、前記スルーホール内に設けられるスルーホール導体を含むコア導体部を形成するコア導体形成工程をさらに含み、
    前記コア密着工程において、前記基材上に形成した前記樹脂絶縁層及び前記導体層に前記コア導体部が形成された前記コア絶縁材を密着させるとともに、前記導体層と前記スルーホール導体とを電気的に接続させる
    ことを特徴とする請求項1に記載の多層配線基板の製造方法。
  3. 前記コア導体形成工程の後、前記コア絶縁材の表面及び裏面に樹脂絶縁層と導体層とを積層するコア積層工程をさらに含み、
    前記コア積層工程の後に前記コア密着工程を行うことで、前記第1ビルドアップ工程で形成した樹脂絶縁層及び導体層上に、前記樹脂絶縁層と前記導体層とを有する前記コア絶縁材を密着させる
    ことを特徴とする請求項2に記載の多層配線基板の製造方法。
  4. 前記コア密着工程において、前記導体層と前記スルーホール導体とは導電性接着剤を介して電気的に接続されることを特徴とする請求項2に記載の多層配線基板の製造方法。
  5. 前記コア準備工程において、前記コア絶縁材として、ガラス織布またはガラス不織布に樹脂を含浸させてなる絶縁材を用いることを特徴とする請求項1乃至4のいずれか1項に記載の多層配線基板の製造方法。
JP2011263275A 2011-02-15 2011-12-01 多層配線基板の製造方法 Expired - Fee Related JP5848110B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2011263275A JP5848110B2 (ja) 2011-02-15 2011-12-01 多層配線基板の製造方法
US13/372,088 US8580066B2 (en) 2011-02-15 2012-02-13 Method for manufacturing multilayer wiring substrate
TW101104508A TWI479973B (zh) 2011-02-15 2012-02-13 多層配線基板之製造方法
KR1020120014639A KR20120093776A (ko) 2011-02-15 2012-02-14 다층 배선기판의 제조방법
CN2012100336780A CN102686053A (zh) 2011-02-15 2012-02-15 多层布线基板的制造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011030286 2011-02-15
JP2011030286 2011-02-15
JP2011263275A JP5848110B2 (ja) 2011-02-15 2011-12-01 多層配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2012186442A JP2012186442A (ja) 2012-09-27
JP5848110B2 true JP5848110B2 (ja) 2016-01-27

Family

ID=46636001

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011263275A Expired - Fee Related JP5848110B2 (ja) 2011-02-15 2011-12-01 多層配線基板の製造方法

Country Status (5)

Country Link
US (1) US8580066B2 (ja)
JP (1) JP5848110B2 (ja)
KR (1) KR20120093776A (ja)
CN (1) CN102686053A (ja)
TW (1) TWI479973B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130089497A (ko) * 2012-02-02 2013-08-12 삼성전기주식회사 인쇄회로기판 제조용 캐리어와 그 제조 방법
JP2014045071A (ja) * 2012-08-27 2014-03-13 Ibiden Co Ltd プリント配線板及びその製造方法
CN103442512A (zh) * 2013-08-26 2013-12-11 昆山市华升电路板有限公司 多层绝缘金属基线路板
KR102172674B1 (ko) * 2014-03-04 2020-11-02 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
US9736939B2 (en) 2014-09-19 2017-08-15 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing printed circuit board
CN105722303B (zh) * 2014-12-04 2019-01-25 中山台光电子材料有限公司 多层印刷电路板
CN104538320B (zh) * 2014-12-31 2018-07-20 广州兴森快捷电路科技有限公司 无芯板制造方法
KR102194717B1 (ko) * 2015-01-06 2020-12-23 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
TWI571994B (zh) * 2015-06-30 2017-02-21 旭德科技股份有限公司 封裝基板及其製作方法
US9899239B2 (en) * 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
KR102462505B1 (ko) * 2016-04-22 2022-11-02 삼성전자주식회사 인쇄회로기판 및 반도체 패키지
US10283445B2 (en) 2016-10-26 2019-05-07 Invensas Corporation Bonding of laminates with electrical interconnects
KR102172059B1 (ko) * 2017-04-27 2020-10-30 주식회사 엘지화학 절연 부재, 절연 부재의 제조방법 및 상기 절연 부재를 포함하는 원통형 전지의 제조방법
CN111742622B (zh) * 2018-03-02 2023-09-29 株式会社村田制作所 多层陶瓷基板以及多层陶瓷基板的制造方法
JP7001013B2 (ja) * 2018-08-01 2022-01-19 株式会社村田製作所 コイル部品、コイル部品の製造方法
WO2020121652A1 (ja) * 2018-12-14 2020-06-18 三菱瓦斯化学株式会社 半導体素子搭載用パッケージ基板の製造方法
US10624213B1 (en) * 2018-12-20 2020-04-14 Intel Corporation Asymmetric electronic substrate and method of manufacture
DE102019108870A1 (de) * 2019-04-04 2020-10-08 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Träger mit verkleinerter Durchkontaktierung
CN111800945B (zh) * 2020-06-24 2021-06-08 珠海越亚半导体股份有限公司 一种临时承载板及使用其制造无芯基板的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174641A (ja) * 1997-08-29 1999-03-16 Kyocera Corp 多層配線基板
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
US20010035298A1 (en) * 2000-05-26 2001-11-01 Paruchuri Mohan R. Circuit board and a method for making the same
JP3760101B2 (ja) * 2001-02-13 2006-03-29 富士通株式会社 多層プリント配線板およびその製造方法
CN1925148A (zh) * 2005-08-29 2007-03-07 新光电气工业株式会社 多层配线基板及其制造方法
JP4072176B2 (ja) * 2005-08-29 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
JP5429981B2 (ja) * 2008-11-26 2014-02-26 京セラSlcテクノロジー株式会社 配線基板の製造方法

Also Published As

Publication number Publication date
JP2012186442A (ja) 2012-09-27
US20120205039A1 (en) 2012-08-16
US8580066B2 (en) 2013-11-12
TWI479973B (zh) 2015-04-01
KR20120093776A (ko) 2012-08-23
TW201242469A (en) 2012-10-16
CN102686053A (zh) 2012-09-19

Similar Documents

Publication Publication Date Title
JP5848110B2 (ja) 多層配線基板の製造方法
JP5203045B2 (ja) 多層配線基板の中間製品、多層配線基板の製造方法
KR101375998B1 (ko) 다층 배선기판의 제조방법 및 다층 배선기판
JP5284147B2 (ja) 多層配線基板
JP5566720B2 (ja) 多層配線基板及びその製造方法
JP5504149B2 (ja) 多層配線基板
KR101580343B1 (ko) 다층 배선기판의 제조방법
JP5436259B2 (ja) 多層配線基板の製造方法及び多層配線基板
KR101281410B1 (ko) 다층 배선기판
JP5172404B2 (ja) 多層配線基板の製造方法、及び多層配線基板の中間製品
JP2012094662A (ja) 多層配線基板の製造方法
JP5587139B2 (ja) 多層配線基板
JP5462777B2 (ja) 多層配線基板の製造方法
JP2011199077A (ja) 多層配線基板の製造方法
TW201347639A (zh) 多層配線基板之製造方法
JP5302920B2 (ja) 多層配線基板の製造方法
JP5638269B2 (ja) 多層配線基板
JP2011181542A (ja) 多層配線基板及びその製造方法
KR101167422B1 (ko) 캐리어 부재 및 이를 이용한 인쇄회로기판의 제조방법
JP4503698B2 (ja) 配線基板の製造方法
JP5269757B2 (ja) 多層配線基板
TWI507109B (zh) A supporting substrate for manufacturing a multilayer wiring board, and a method for manufacturing the multilayer wiring board
JP2002026518A (ja) プリント配線基板及び多層型プリント配線基板の製造方法
JP2005079107A (ja) 配線基板の製造方法、及び配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150324

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150518

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151126

R150 Certificate of patent or registration of utility model

Ref document number: 5848110

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees