TW478144B - Semiconductor memory device - Google Patents

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TW478144B
TW478144B TW090103410A TW90103410A TW478144B TW 478144 B TW478144 B TW 478144B TW 090103410 A TW090103410 A TW 090103410A TW 90103410 A TW90103410 A TW 90103410A TW 478144 B TW478144 B TW 478144B
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TW
Taiwan
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decoder
signal
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Prior art date
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TW090103410A
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English (en)
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Hiromasa Noda
Youji Idei
Osamu Nagashima
Tetsuo Ado
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Hitachi Ltd
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Description

478144 A7 B7 五、發明說明（1 ) 本發明係關於半導體記憶裝置，主要係關於可有效率地 應用於執行同步動態型RAM (隨機存取記憶體）之叢發 (burst)操作的行選擇技術之技術。 按同步DRAM (動態型RAM)係在晶片上具有位址計數 器，以便執行叢發操作。其標準構成爲包括：按信號傳輪 順序接收外部位址之輸入部，接著用以由該位址運算下— 循環使用的位址之位址計數器，冗餘位址比較電路及與其 並排佈局的預解碼器，用以根據冗餘比較結果控制預解碼 器輸出之輸出緩衝器，以及行解碼器。 一種爲使行系選擇操作高速化而在預解碼器與冗餘電路 之後段設置位址移位暫存器，而藉由該移位暫存器之移位 操作使其產生爲進行叢發操作所需位址信號而構成之同步 D RAM之例子，可舉出日本專利特開平第6-275073號公 報，特開平第9-320269號公報（對應於美國專利USP第 6,009,038 號）。 發明總結 隨著MPU (微處理機單元）之操作頻率高速化，對於 DRAM咼速化之要求也日益提鬲。然對於設置一種位址計 數器俾由接收外部位址的輸入部之位址運算下一循環使用 的位址之位址計數器的標準式··電路構成而言，由於在命令 解碼器產生行系動作信號之前乃-無法將位址往前發出，致 最先的存取必定會延遲。於是，在上述公報揭示之同步 DRAM，則在預解碼器後段設置移位暫存器，藉此便可由 移位操作來實現最先存取之高速化及位址之遞增計數操 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） rtt先閱讀背面之注意事項再填寫本頁} _ ·丨丨丨丨丨丨—訂-- ----— II 1 經濟部智慧財產局員工消費合作社印製 A7 B7
478144 五、發明說明（2 ) 作，因此可達成循環高速化。 然而’在上述公報揭示之同步DRAM，則只是能對應於 依單純的移位操作之叢發模式而已，對於相應於初始位址 而需要複雜的位址變化之交插（interleave)操作模式則無法 對應。譬如說，叢發長度爲8時，在交插操作模式下，初 始値务爲0時，則與順序（sequential)動作同樣地就成爲〇 —1 —2 — — 5 —6 —7，但初始値若爲1時，則將成爲1 —0 ——4—7 —6，初始値若爲2時，貝ij將成爲 — 4 —5等，這對於上述公報之移位暫存 來説’無論如何也不能使之實現。而且，在特開平第9· 320269號公報中，並未考量針對於冗餘電路之對策，在特 開平第6-275073號公報則由於也需對於冗餘電路設置同樣 的移位暫存器，致有電路規模會增大之問題存在。 本發明之目的乃在於提供一種可在使其高速化下實現各 式各樣的叢發操作之半導體記憶裝置。本發明之其他目的 乃在於提供一種可在高速化下實現簡化冗餘雷 μ 二;ίΚ壯逆 ’心干等體 元m裝置。本發明之上述以及其他目的與新穎持徵，由本 説明書之記述及附圖當可更爲明暸。 茲就本申請案所揭示發明中較具代表性者之概要簡單說 明如下。就是説，其係：設置〜各自對應於上位與下位位= 之第—與第二預解碼器，以上述第二預解碼器之輸 作爲初始値之移位暫存器，以及按照操作模式選^上^第 二預解碼器之輸*信號或上述移位暫存器之輸出信號的二 出電路，以作爲用以從具有複數條字線與複數條位元線= -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） ---1------I-----------訂·--------線 {請先閱讀背面之注音？事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 478144 A7 B7_ 五、發明說明（3 ) 記憶體陣列之上述複數條位元線中選取特定的位元線之行 系位址解碼器，而以通過上述第一預解碼器之輸出信號與 上述輸出電路之輸出信號形成上述選擇信號；上述移位暫 存器則使用偶數位址用之第一移位暫存器與奇數位址用之 第二移位暫存器，而由其向上與向下移位操作之組合並以 上述初始値爲基礎，形成由順序操作與交插操作構成之兩 種上述位元線之連續性選擇信號。 茲就本申請案所揭示發明中其他較具代表性者之概要簡 單説明如下。就是説，其用以從具有複數條字線與複數條 位元線及冗餘位元線的記憶體陣列之上述複數條位元線中 選取特定的位元線之行系位址解碼器，係使用：各自對應 於上位與下位位址之第一與第二預解碼器，以上述第二預 解碼器之輸出信號作爲初始値之移位暫存器，以及按照操 作模式選取上述第二預解碼器之輸出信號或上述移位暫存 器之輸出信號的輸出電路；其用以切換至上述冗餘位元線 之冗餘電路，則使用··將記憶於記憶體電路之不良位址中 對應於上位位址之位址信號與經予輸入的位址信號加以比 較之比較電路，用以將不良位址中之上述下位位址加以解 碼之冗餘預解碼器，以及用以檢測上述比較電路之比較重 合（coincidence)輸出與上述冗餘預解碼器之各自輸出信號 的重合之重合檢測電路；而以上·述重合檢測電路之檢測信 號，替代在上述行系位址解碼器所形成選擇信號而由上述 冗餘位元線選擇電路從上述冗餘位元線中選取特定的位元 線0 -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ (請先閱讀背面之注意事項再填寫本頁) 訂---------線·· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 478144 A7 B7_ 五、發明說明（4 ) 圖式之簡要説明 圖1係顯示本發明同步DRAM之行系選擇電路之一實施 例基本方塊圖。 圖2係用以説明圖1之行系選擇電路操作之操作波形 圖。 圖3係顯示本發明同步DRAM之行系選擇電路之一實施 例具體方塊圖。 圖4係顯示圖3之冗餘位址比較電路之一實施例方塊 圖。 圖5係顯示圖3之模式暫存器之一實施例構成圖。 圖6係顯示本發明同步DRAM之叢發操作説明圖。 圖7係用以説明用於本發明同步DRAM的叢發操作之移 位暫存器操作之一例子方塊圖。 圖8係用以説明用於本發明同步DRAM的叢發操作之移 位暫存器操作之其他一例子方塊圖。 圖9係顯示圖3之位址緩衝器之一實施例電路圖。 圖10係顯示用於本發明同步DRAM的叢發動作之移位 暫存器一實施例電路圖。 圖11係顯示用於本發明同步DRAM的叢發操作之計數 器（移位暫存器）控制電路一實施例電路圖。 圖12係顯示圖3之命中暫存器之一實施例電路圖。 圖13係顯示圖3之寫入位址暫存器之一實施例電路圖。 圖14係顯示圖3之下位位址預解碼器輸出緩衝器之一實 施例電路圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線一 478144 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（5 ) 圖15係顯示圖3之下位位址預解碼器之一實施例電路 圖。 圖16係顯示用以説明本發明同步dram的叢發計數操 作之一例子波形圖。 圖17係顯示用以説明本發明同步dram的叢發計數操 作之其他一例子波形圖。 圖18係顯示適用本發明之ddr SDRAM之一實施例全 體方塊圖。 圖19係顯示可供適用本發明之SDRAM之一實施例概略 佈局圖。 圖20係顯示可供適用本發明之動態型RAM之一實施例 電路圖。 發明之詳細説明 在圖1係顯示本發明同步DRAM的行系選擇電路之一實 施例之基本方塊圖，在圖2則顯示其操作波形圖。在以往 之標準型同步DRAM中位於位址緩衝器ADB之其次的位 址計數器YCTR，在本實施例中卻將之移動於預解碼器 YPD之其次。亦即，經由位址緩衝器ADB取入之内部位 址信號CAn，係供給於行預解碼器YpD與構成γ系冗餘 電路之位址比較電路YR。但-是本實施例中之位址計數器 YCTR並非所謂的二進數之計數器電路，而係由移位暫存 器SR所構成。 依此構成，便可把位址計數器YCTR從決定存取速率之 關键路住中除去，使彳于不必等待未圖示之命令解碼器發出 -8 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) ---------訂---------線 1 478144 A7 B7 五、發明說明（6 行系動作信號，就可將位址cAn輸入於行預解碼器YPD， 將位址信號CAn1輸入於冗餘位址比較電路YR，因此，可 實現最先存取之高速化。而且，由於位址計數器YCTR只 把預解碼器輸出A Ymn加以移位即可達成遞增計數，因 此，不再需要如傳統二進數計數器電路之遞增計數用運算 器，故也可實現循環之高速化。 在上述電路構成，對於位址比較電路YR則只輸入以從 外部經過位址緩衝器ADB之位址信號CAW，叢發操作時 之計數器位址並不予輸入。因此，當計數器位址YCTR與 冗餘位址重合而形成命中（hit)信號HITn時，則應停止正 規系統，並需要用以產生冗餘行選擇信號之另外一個電 路。爲因應於此，在本實施例中則將冗餘位址比較電路YR 之命中信號HITn供給於預解碼器輸出緩衝器ypd〇，而 由這樣的預解碼器輸出緩衝器YPDO,將上述正規電路與 冗餘電路及叢發操作與通常操作之切換總括起來執行。 在圖2中，命令Comd係同步於時脈CLK而輸入，並依 命令指定讀入模式（READ)，行位址CA (AaO)就同步於上 述時脈信號CLK ’作爲内郅位址CAn而被取入。行預解碼 器YPD將形成其解碼器信號A Ymn，與此同時，内部位址 信號CAr^就輸入於冗餘電路之位址比較電路，進行其與不 良位址之比較，以形成重合信號_HITn。 由上述命令解碼器判定讀入模式，形成解碼器賦能時脈 信號CSE，藉此，即將對應於上述冗餘電路之重合/非重合 情形，要是非重合則由預解碼器輸出緩衝器YPDO選擇行 -9 - 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公爱） (請先閱讀背面之注意事項再填寫本頁) ---------訂---------線 j 經濟部智慧財產局員工消費合作社印製 478144 A7 B7 五、發明說明（7 ) 預解碼器YPD之輸出信號（AYmn)，要是重合則由預解碼 器輸出緩衝器YPDO選擇依冗餘電路之冗餘選擇信號，並 使其輸出信號AYmnD供給於行解碼器YDEC以形成行選 擇信號YS。之後，則與時脈信號ccLK同步下，要是叢發 模式則由位址計數器（移位暫存器）YCTR執行移位操作，以 形成對應於次一個位址之預解碼器信號（SR〇utn)，所以， 預解碼器輸出緩衝器YPDO就將之輸出而由行解碼器 YDEC形成行選擇信號YS。 如上述，經由命令解碼器判定讀入模式而由解碼器賦能 時脈信號CSE所執行的最先存取之行選擇操作及由時脈信 號CCLK的叢發操作時之第二次以後之循環，也可由依上 述單純的移位暫存器之移位操作所形成信號SR〇utn使之實 現，因此可實現高速。 經濟部智慧財產局員工消費合作社印製 於圖3顯示本發明同步DRAM之行系選擇電路之一實施 例具體方塊圖。在本實施例中預解碼器YpD係分成爲寫入 用預解碼器與讀入用預解碼器。其理由乃在於隨著時脈信 號CLK之高速化，在寫入模式時則需對應於寫入資料傳送 至行選擇電路之信號延遲而使行選擇動作延遲之緣故。因 而，經過位址緩衝器之位址信號，將由寫入位址暫存器變 換成例如延遲兩時脈份之位址信號LWA而供給於上述寫二 用預解碼器。相應於上述在寫入模式時的行選擇之延遲 冗餘位址比較電路之命中信號將輸入於命中暫存器，在此 則對應於時脈信號而使之延遲例如兩時脈份，將寫入模弋 時之命中信號HITW，如上述使其對應於在寫入模式時之 -10- 478144 A7 B7_ 五、發明說明（8 ) 行選擇動作而延遲，以使不良位元線切換於冗餘位元線。 (請先閱讀背面之注意事項再填寫本頁) 上述寫入用與讀入用預解碼器，則再予以分成爲對應於 叢發長度之下位位址與上位位址。例如，叢發長度爲2、 4、8三種時，下位位址則將指定0〜7的三位元之位址信 號輸入於下位預解碼器，以執行1/8之解碼操作。上述三 位元以外之行選擇用位址信號，則作爲上位位址而由上位 預解碼器加以解碼。 冗餘位址比較電路，係用以形成對應於上述叢發長度之 複數種重合信號，包括：位址比較電路，其用以在經由位 址緩衝器所輸入位址信號中，將上位位址與對應於其之救 濟位址中之上位位址加以比較；以及判定電路，其用以判 定救濟位址之下位位址解碼器信號與上述比較電路輸出之 重合。 經濟部智慧財產局員工消費合作社印製 就是説，冗餘位址比較電路，係首先對於除去冗餘（救濟） 位址與外部輸入位址各個之下位三位元外的上位位元進行 位址比較，雙方若重合，則將就冗餘（救濟）位址的下位三位 元之預解碼器信號輸出於上述預解碼器輸出緩衝器。在下 位位址之預解碼器輸出缓衝器，則將該冗餘位址預解碼器 信號加以鎖存，並按每一時脈循環，與外部輸入位址之預 解碼器信號或位址計數器（叢發計數器）之輸出信號進行比 較，若爲重合，則使正規系統之行解碼器停止，產生冗餘 之行選擇信號。在本實施例，同步DRAM若具有複數個記 憶體庫，則如後述，爲了高速化冗餘位址比較電路則應按 每一記憶體庫個別設置。 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478144 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（9 ) 在寫入用及讀入用預解碼器中，對應於上位位址之預解 石馬器輸出AYW3、AYW6及AYR3、AYR6，係、經由上位 位址預解碼器輸出緩衝器輸入於γ解碼器。γ解碼器則由 上述下位預解碼器信號AYOD或RY與上位預解碼器信號 AY3D、AY6D，形成行選擇信號YS。 命令解碼器係用以接收由外部端子供給的控制信號的組 合所指定之命令而形成各種控制信號。在圖3中，僅舉例 顯示對應於行系選擇操作之較具代表性的控制信號。時脈 缓衝器係用以接收由外部端子供給的時脈信號而形成内部 時脈信號。在圖3中，僅舉例顯示用於行系選擇操作之較 具代表性的時脈信號。另外，模式暫存器係用以設定各種 模式，但在圖3中則僅顯示對應於行系選擇操作之較具代 表性的控制信號。 在圖4中顯示冗餘位址比較電路之一實施例方塊圖。位 址比較電路係具有用以比較行位址信號CAO〜CA8中除去 下位三位元之位址信號CA3〜CA8，與對應於其之救濟位 址CRA3〜CRA8間之重合的位址比較電路。該位址比較電 路，如以將對應於位址信號CA3與CRA3的一位元份之互 斥邏輯電路ENOR作爲代表而例示，其係由包括反向器電 路Nl、N2與N通道型MQSFETQ1、Q3與P通道型 M0SFETQ2、Q4之兩組電路所構成。 其係以非反轉的救濟位址CRAaT與接收其之反向器電路 N1之輸出信號，控制由上述MOSFET(金屬氧半導體場效 電晶體）Q1與Q2組成之CMOS(互補金氧半導體）開關，俾 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------I------------訂--------線 Γ 清先閱讀背面之注意事項再填寫本頁} 478144 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（10 ) 透過該CMOS開關來傳送非反轉的經予輸入之位址信號 CAaT。另以反轉的救濟位址CRAaB與接收其之反向器電 路N2之輸出信號，控制由上述M0SFETQ3與Q4組成之 CMOS開關，俾透過該CMOS開關來傳送反轉的經予輸入 之位址信號CAaB。然後，將上述兩組CMOS開關之輸出 予以短路通用化（線”或”邏輯）以獲得輸出信號。 例如，若非反轉的救濟位址CRAaT爲高位準，且所輸入 之非反轉的位址信號C A a T同樣地爲向位準而兩者呈重合 時，由上述M0SFETQ1與Q2組成之CMOS開關就變成 接通狀態，以將上述所輸入之非反轉的位址信號CAaT之 高位準傳送於輸出。相對地，若反轉的救濟位址CRAaB爲 高位準，且所輸入之反轉的位址信號CAaB同樣地爲高位 準而兩者呈重合時，由上述M0SFETQ3與Q4組成之 CMOS開關就變成接通狀態，以將上述所輸入之反轉的位 址k號CAaB之高位準傳送於輸出。就是説，救濟位址與 輸入位址呈重合時，就輸出高位準之重合信號。 相對地，若非反轉的救濟位址CRAaT爲高位準，且所輸 入之非反轉的位址信號CAaT爲低位準而兩者呈非重合 時，由上述M0SFETQ1與Q2組成之CMOS開關就變成. 接通狀態，以將上述所輸入之非-反轉的位址信號CAaT之 低位準傳送於輸出。相對地，·若反轉的救濟位址CRAaB爲 高位準，且所輸入之反轉的位址信號CAaB爲低位準而兩 者呈非重合時，由上述M0SFETQ3與Q4組成之CMOS 開關就變成接通狀態，以將上述所輸入之反轉的位址信號 -13 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I-^--- (請先閱讀背面之注意事項再填寫本頁) 478144 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（11 ) CAaB之低位準傳送於輸出。就是説，救濟位址與輸入位址 呈非重合時，就輸出低位準之非重合信號。 對於其他之位元CA4〜CA8及CRA4〜CRA8也設置相 同的互斥邏輯電路ENOR，以使其各自的重合輸出信號分 散輸入於三輸入型之反及(NAND)閘電路Gl、G2，其輸出 則輸入於非或閘電路G3，就整體來説，係採取邏輯乘積運 算，結果，若全位元CA3〜CA8與CRA3〜CRA8呈重合 時，即由非或閘電路G3形成高位準（邏輯1)之輸出信號。 下位三位元之救濟位址CRAO〜CRA2係輸入於冗餘預解 碼器RPD，以使之變換成八種救濟解碼器信號ary〇〇〜 ARY07。這些救濟解碼器信號ARYOO〜ARY07係分別輸 入於反及閘電路。對於這些反及閘電路係分別供給上述位 址比較電路之重合信號。 同步DRAM若具有四個記憶體庫’則由用來接收供選取 記憶體庫之位址信號A13與A14的記憶體庫選擇電路所形 成之記憶體庫選擇信號BANKi，係供給於對應於上述救濟 解碼器信號ARYOO〜ARY07之反及閘電路的輸入。對靡 於上述救濟解碼器信號ARYOO〜ARY07之各閘電路的輸 出信號，則各自作爲命中信號HITn (0〜7)而輸出。在圖4 中係以粗線代表該八條份之重合信號（〇〜7)。若爲上述四 記憶體庫之構成，則對於各自記憶體庫設置上述位址比較 電路及冗餘預解碼器RPD，與閘電路，俾形成按每—記憶 體庫所形成之八種重合信號HITn。 如上述，行系冗餘電路若預先形成八種命中信號，便可 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（21G X 297公爱) ^^ ---—— I ------------^^裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 478144 A7 B7_ 五、發明說明（12 ) 由如上述由移位暫存器構成之叢發計數器，在形成出符合 其之選擇信號時即可替代正規電路之不良位元崖，而選取 冗餘位元線。該構成由於不必例如對應於叢發長度而把八 對份之位元線總括起來切換成冗餘電路，因此，可使之以 較少的冗餘位元線更有效率地執行缺陷救濟。另外，即使 在能將叢發長度設定爲2、4、8之複數種時、也能使用通 用之冗餘電路。 在圖5顯示模式暫存器之一實施例構成圖。模式暫存器 係一種對應於包括A0〜A9的位址匯流排之10位元暫存 器，其中對應於A0〜A2之三位元係用以設定叢發長度 BL。在本實施例，則在上述位址信號A0〜A3中使用A0 與A1即可設定2、4、8之三種叢發長度。將來使用A2便 可指定直至27 = 128之叢發長度。 對應於A3之一位元係用以設定叢發類型BT。該位元 A3若爲邏輯0，則設定爲順序（sequential)操作，若爲邏 輯1，則設定爲交插操作。雖與本申請案發明並無直接關 係，但對應於A4〜A6之三位元係用於設定/CAS(行位址選 通）等待時間（latency)。對應於A7之一位元係用以設定測 試模式。A8係保留（備用），A9係用以DLL(同步化電路） 之重設（reset)。 — 在圖6顯示本發明之同步：DRAM之叢發模式操作説明 圖。按同步DRAM之叢發順序有順序與交插之兩類型，其 遞增計數方式各不相同。其中之順序方式，由於單純地予 以增量即可，所以以單純的移位操作便可達成。但在交插 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 478144 A7 B7_ 五、發明說明（13 ) 方式，則因例如叢發長度爲8且初始値爲6時就需要如6 — 7 — 4 — 5 — 2 — 3 0 — 1之順序，所以單純的移位操作仍不 能達成。 在本實施例中，經針對於在交插操作模式下之各順序方 式加以檢討，結果發現若試分爲奇數與偶數時便可以單純 的移位操作來應付。就是説，在圖6中，叢發長度爲8 時，初始値爲0之順序固爲0—1 —2 —3 — 4 —5 —6->7，但 將之分爲偶數與奇數時，將變成0 — 2 — 4 —6與1 — 3 — 5 — 7。相對地，初始値爲1之順序將變成1 —0 — 3 — 2 — 5 —4 —7 — 6，乍看來是一種複雜的順序，但如將之與上述同樣 地分成爲偶數與奇數，則如0 — 2 —4 —6與1 — 3 — 5 —7可 由與上述初始値爲0之情形同樣地以向上移位操作使之實 現0 以下，關於初始値爲2〜7之情形，初始値爲2之順序係 如2 — 3 —0—1 —6->7->4->5般乍看來將變得複雜，但如 將之分成爲偶數與奇數時，則將變成爲2 — 0 — 6->4與3 — 1 -> 7 —> 5，初始値爲 3 之順序係 3 -> 2 -> 1 —> 0 — 7 —> 6 -> 5 -> 4，但如將之分成爲偶數與奇數時，則將變成2->0->6 —4 與3 1 — 7 — 5，因此與上述初始値爲2之情形同樣地可以 向下移位操作使之實現。 — 初始値爲4之順序係4 -> 5 4 6 3 7 — 0 -> 1 — 2 — 3，但如將 之分成爲偶數與奇數時’則將變成4—>6 — 0 — 2與5 — 7->1 —3，初始値爲5之順序係如5->4->7->6—1 — 0 —3->2般 乍看來將變得複雜，但如將之分成爲偶數與奇數時，則將 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I A-------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 478144 A7 B7_ 五、發明說明（14 ) 變成如4—^ — 與5 — 7-^1—>3，可與初始値爲4之情 形同樣地以向上移位操作使之實現。 初始値爲6之順序雖爲6 — 7 —> 4 -> 5 —> 2 -^ 3 —> 0 —^ 1，但如 將之分成爲偶數與奇數時，則將變成6 —4->2->0與7 —5 —3—1，初始値爲 7 之順序係 7->6->5->4 —3 — 2—1 —0， 但如將之分成爲偶數與奇數時，則將變成如6 —4 —2 — 0與 7 —5 — 3—1般可與初始値爲6之情形同樣地以向下移位操 作使之實現。 叢發長度爲4時’初始値爲0之順序雖爲0-> 1 — 2 — 3 ’ 但如將之分成爲偶數與奇數時，則將變成0 — 2與1 — 3。 再者’初始値爲1之順序是1 — 0~~>3->2，乍看來雖爲複雜 的順序，但如將之分成爲偶數與奇數時，則將變成如0 — 2 與1 — 3般可與上述初始値爲0時之情形同樣地以向上移位 操作使之實現。另外，初始値爲2之順序雖爲2 — 3 — 0 — 1，但如將之分成爲偶數與奇數時，則將變成如2->0與3 —1般之向下移位操作。初始値爲3之順序爲3 — 2—1-> 0，若將之與上述同樣地分成爲偶數與奇數時，則如2 — 0 與3->1般可與上述初始値爲2之情形同樣地以向下移位操 作使之實現。 再者，在上述叢發長度爲4„時之順序操作模式中，由於 初始値爲1之順序會如1 — 2 — 3 —0而變化，因而若將其分 成爲偶數與奇數，則將變成2->0與1->3，使得偶數就進 行向下移位操作，而奇數則進行向上移位操作。另外，由 於初始値爲3之順序會如3 — 0->1 — 2而變化，因而若將其 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） !*-------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 478144 A7 B7 15 五、發明說明（ 分成爲偶數與奇數，則將變成0 — 2與3 — 1 ,使得偶數就 進行向上移位操作，而奇數則進行向下移位操作。在順序 動作模式中’除上述情形以外皆可由向上移位操作因應 之。 預解碼器輸出，如圖6所示，係以接照叢發順序下必將 偶數與奇數以成對方式輸出兩種。並且設有偶數位址用與 奇數位址用之兩種計數器，並使各計數器能使移位操作反 轉以對應如上述之順序操作。 / 在圖7與圖8顯示上述移位暫存器之一實施例方塊圖。 圖7係顯示遞增計數（向上移位）時之下位預解碼器信號之移 位方向，圖8係顯示遞減計數（向下移位）時之下位預解碼器 信號之移位方向。在圖7及圖8中，偶數用之移位暫存器 SROeven〜SR3even，係將寫入用與讀入用之預解碼器信 號 AYW<〇>或 AYW<6>與 AYR<0>或 AYR<6>，對應於 各自之時序信號YCLK1W與YCLK1R而取入。奇數用之 移位暫存器SROodd〜SR3〇dd，係將寫入用與讀入用之預 解碼器信號AYWq〉或AYW<7>與AYR<1>或 AYR<7>，對應於各自之時序信號YCLkiw與yclkir 而取入。 一上述讀人用與寫人用之預解瑪器，如上述圖6所示，在 交插操作模式時，則將對應於偽數用與奇數用之兩個輸出 以成對方式於初始値爲〇與卜2與3,4與5，以及6與7 時則對於偶數與奇數之移位暫存器SR()，SR1，如，以及 SH3之各個輸人邏輯i之選擇信號。在順序操作模式時， ----I-----裝----- --丨訂-------！ (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -18- 478144
五、發明說明（16 ) 對於Ο、1、2、3、4、5、6、7之各初始値，則將ο與1， 1與2 ’2與3 ’3與4，4與5，5與6，6與7,7與〇之 兩個預解碼器#號以成對方式將邏輯1之選擇信號供給於 偶數與奇數之移位暫存器SR0，SR1，SR2，以及SR3。 前於圖3所示預解碼器輸出緩衝器，若也將之加以控制 成偶數缓衝器與奇數緩衝器能按每一循環交替受到活性 化，俾按照由外郅所輸入位址之偶數與奇數而決定最初要 活性化之緩衝器的話，便可以上述構成對應於兩種叢發順 序。另外，如DDR(雙倍數資料傳輸）SDRAM欲執行兩位 元預提取（prefetch)時，由於需要同時輸出兩個行選擇信 號，因此不需要將預解碼器輸出緩衝器分成偶數與奇數而 控制。 在圖9顯示圖3之位址緩衝器之一實施例電路圖。將輸 入端子連接於外邵端子（pAD)之輸入緩衝器，係由CM〇s 反向器電路構成，以便形成反轉信號。該反轉信號係由依 時脈信號ACLKB操作的時控反向器電路CN1加以同步化 成時脈信號ACLKB而取入於内部。 反向奋電路N12〜N14與時控反向器電路CN2〜CN4， 係構成直通鎖存電路，以便形成供傳送給寫入位址暫存器 之鎖存位址LA。反向器電路Hl5與Nl6係用來形成内^ 位=信號IA，以供給於上述讀入用預解碼器與冗餘位址比 較電路。信號REF係再新（refresh)控制信號，由此信號 REF將再新位址RAB作成位址信號Βχβ而取入於内部。 在圖1〇顯示移位暫存器之一實施例電路圖。本實施例之 本紙張尺㈣时關家規格⑽x ----------- (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制取 訂 線---- -19- 478144 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（17 ) 移位暫存器，本實施例之移位暫存器係顯示上述偶數用移 位暫存器與奇數用移位暫存器之一位元份之電路。初始値 之輸入部，則將讀入用預解碼器輸出AYR0與寫入用預^ 碼器信號AYWO以對應於各自操作模式之時脈信號 YCLK1RD與YCLK1WD而予以取入。對應於順序seqb 與交插INTLB而要移位之輸出信號RVS與rvsb，係經 由CMOS開關取入於由反向器電路N21與時控反向器電路 CN8構成之直通鎖存電路。該CM0S開關係由受到時脈信 號YCLKC與YCLKCB所開關控制之MOSFETQ10與 Q11構成。然後，經由包括後段之時控反向器電路CN9， CN10，CN11，以及反向器電路N22與N23之鎖存電路執 行一位元份之移位動作。 在圖11顯示計數器（移位暫存器）控制電路之一實施例電 路圖。计數备控制電路係用以接收根據以上述模式暫存器 所設定叢發形態BT與叢發長度BL而形成之控制信號 INTEL與BL8，及根據時脈信號yseB、YCLK1R、 YCLK1W及預解碼器輸出所形成信號AYR023、 AYR067及AYW023、AYW067，而形成對應於各自叢 發動作之移位暫存器控制信號。換言之，係用以形成供執 行如上述圖6所示初始値之設定與向上移位或向下移位動 作所需控制信號。 _ \ 在圖12顯示命.中暫存器之一實施例電路圖。在位址比較 電路之命中信號HIT，係於寫入動作時，使其通過三段之 鎖存電路，以使其延遲1·5循環而輸出，在行選擇操作 -20- 本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公髮） -1 *-------------- (請先閱讀背面之注意事項再填寫本頁} Ί^τ_ 4/51^ 五、發明說明〇18 ) 時，則使其延遲時脈信號Γ… … 、 切換爲冗餘位元纟<兩循環伤以使不良位元線 兩個時脈而經由〜表藉此，便可使經輸入之寫入資料延遲 在圖13 仃開關寫人於正規記憶格或冗餘記憶格。 模式下之行位址暫存器之—實施例電路圖。在窝入 成之寫入位址暫=LA ’則使其通過由三段式鎖存電路構 用預解碼器。乂、子备’以使其延遲1 ·5循環而供給於寫入 CLK之兩循Λ進行行選擇操作時，則使其延遲時脈信號 憶格所需時間行開關之選擇信號，以確保選取記 由行開關宫入、人 輸入〈窝入資料能延遲兩時脈份而經 % 器 或 在圖u、i上輕選取之正規記憶格或冗餘記憶格。 路圖。窝入、丁下位仏址預解碼器輸出緩衝器之一實施例 、，、用預解碼器之輸出信號AYR〇或由移位暫存
ΗΤγΓβΓ位信號LAY，係於形成出命中信號HITW 、:正規電路側之輸出信號AY〇D就被禁止輸出， αυογ/形成几餘選擇信號RY。下位位址預解碼器信號 ^或冗餘選擇信，係同步於γ系時序 YSEB而輸出。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 在圖15顯示下位位址預解碼器之一實施例電路圖。其係 用以：對應於位it長度BL4、⑽與叢發模式信號 、L，而由位址信號IAH 1八<1>及ia<2>的三位元 =:址信號中之上位二位元从少及IA<2>形成四種解碼 态仏唬；且將最下位位元IA<〇>與上述位元長度BL8、 BL4及INTEL加以組合而形成對應於如上述説明之順序操 作人文插操作的成對之偶數與奇數之移位暫存器S R〇、 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格⑽χ挪公爱 478144 A7 B7
經濟部智慧財產局員工消費合作社印製 五、發明說明（19 ) SRI、SR2及SR3之初始値。 具體而言，在順序操作模式時則對於〇、1、2、3、4、 5、6、7 之各初始値，使 AYRcor^d〉，AYR<1> 與 <2> , AYR<24<3> , AYR<34<4>，AYR<4> 與 <5>，AYR<5>與<6>，AYR<6>與<7>，以及 AYR<7>^ <〇>之各兩種預解碼器信號成對而對於偶數與奇數之移位暫 存器SR0 ’ SRI ’ SR2 ’以及SR3供應邏輯1之選擇信 號。 在圖16顯示用以説明本發明同步DRAM之叢發計數操 作之一例子波形圖。該圖顯示位元線長度BL8且順序起始 位址<010> = 2之場合。其以時脈信號YCLK1R，若初始 値<010> = 2，則將偶數用之移位暫存器LYEV<1>與奇數 用之移位暫存器LAY0D<1>設定於邏輯！。 在上述圖7或圖8中之偶數用移位暫存器SROeven〜 SR3even，則同步於時脈信號YCLKCO而如LAYEV<1> —LAYEV<2> — LAYEV<3> — LAYEV<0> 予以向上移 位。就是説，由於LAYEV<1>係對應於AYR<2>，因此， 將形成如ARY2 — ARY4 —ARY6 —ARY0之選擇信號。 在上述圖7或圖8中之奇數用移位暫存器SROodd〜 SR3〇dd，則同步於時脈信號Y_CLKCE而如LAY0D<1> —LAYOD<2> — LAYOD<3> — LAYOD<0> 予以向上移 位。就是説，由於LAY0D<1>係對應於AYR<3>，因 此，將形成如ARY3 — ARY5 —ARY7 —ARY1之選擇信 -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁} 裝--------訂---------. 478144 經濟部智慧財產局員工消費合作社印製 A7 _____JB7____ 五、發明說明（2〇 ) 由於初始値爲2之偶數，因此若按偶數-奇數之順序使移 位暫存器之輸出信號交替輸出，則在如上述順序動作模式 時初始値爲2時，便可形成出如2—7 — 0-^1 之順序且叢發模式下之行選擇信號。 在圖17顯示用以説明本發明同步DRAM之叢發計數操 作之一例子波形圖。該圖顯示位元線長度BL8且交插起始 位址<010> = 2之場合。其以時脈信號YCLK1R，若初始 値<〇1〇> = 2，則將偶數用之移位暫存器LYEV<1>與奇數 用之移位暫存器LAY0D<1>設定於邏輯1。 在上述圖7或圖8中之偶數用移位暫存器SROeven〜 SR3even，則同步於時脈信號YCLKCE而如LAYEV<1> —LAYEV<0> LAYEV<3> — LAYEV<2> 予以向下移 位。就是説，由於LAYEV<1^^、對應於AYR<2>，因此， 將形成如ARY2 —ARY0 — ARY6 — ARY4之選擇信號。 在上述圖7或圖8中之奇數用移位暫存器SR〇〇dd〜 SR3odd，則同步於時脈信號YCLKCO而如LAY〇D<l> —LAYOD<0> — LAYOD<3>~>LAYOD<2>予以向下移 位。就是説，由於LAY0D<1>係對應於AYR<3>，因 此，將形成如ARY3~>ARY1~>ARY7 —ARY5之選擇位 號。 — 由於初始値爲2之偶數，_因此若按偶數_奇數之順序使移 位暫存器之輸出信號交替輸出，則在如上述交插操作模式 時初始値爲2時，便可形成出如2->3 —0—1 — 647^^ / —>4—» 5 之順序且叢發模式下之行選擇信號。 ---- (請先閱讀背面之注意事項再填寫本頁) 1T--------- -23-
478144 A7 B7 五、發明說明（21 ) (請先閱讀背面之注意事項再填寫本頁) 在本實施例，由於在預解碼器之下面設置在叢發模式下 的選擇信號加以移位之移位暫存器，可從決定存取速率之 關键路徑除去作爲位址計數器之移位暫存器，使得命令解 碼器不必等待產生行系動作信號，即可把位址輸入於行預 解碼器及冗餘位址比較電路，因此，可實現最先存取之高 速化。而且，位址計數器只要把預解碼器輸出加以移位就 可作遞增計數，因而可不再需要如傳統遞增計數用之運算 器，也可實現循環之高速化。 另外，由於將移位暫存器分成爲偶數用與奇數用之兩種 而設置，因而即使在順序操作模式之場合或交插操作模式 之場合，也可藉由單純的向上移位操作或向下移位操作來 形成選擇仏號。而且，由於冗餘電路也採取按每一各不良 位元線切換爲冗餘位元線之方式，所以可藉由少的冗餘位 元線進行有效率的缺陷救濟。 經濟部智慧財產局員工消費合作社印製 在圖18顯示適用本發明之DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory) 之一實施例全體方塊圖。本實施例之DDR SDRAM雖並無 特別的限制’但其係對應於四個記憶體庫而設有四個記憶 體陣列200A〜200D。分別對應於四個記憶體庫〇〜3而設 之記憶體陣列200A〜200D，—係具有經予矩陣佈局之動態 型記憶格，若依照圖示，佈置在同一列的記憶格之選擇端 子係結合於每一列之字線（未圖示），佈置在同一行的記憶格 之資料輸入輸出端子係結合於每一行之互補資料線（未圖 示）。 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） 478144 A7
五、發明說明（22 ) 經濟部智慧財產局員工消費合作社印製 上述記憶體陣列2 Ο Ο A之未圖不的字線，其中一條係按照 由行（列）解碼器（Row DEC)201A的列位址信號之解碼結果 被驅動爲選擇位準。記憶體陣列200A之未圖示的互補資料 線，係結合於感測放大器（Sense AMP) 202A及行選擇電 路（Column DEC) 203A之I/O線。感測放大器202A係用 以檢測依來自於記憶格之資料讀出而出現於各自互補資料 線之微小電位差並加以放大之放大電路。其中之行選擇電 路203A包含開關電路，其係用以個別選取上述互補資料線 而使之接通於互補I/O線。行開關電路係按照依行解碼器 203A的行位址信號之解碼結果作選擇動作。 記憶體陣列200B至200D也同樣地設有列解碼器2〇1B 〜D，感測放大器203B〜D，以及行系選擇電路2〇3b〜 D。上述互補I/O線對於各記憶體陣列是通用，且使之連接 於具有寫入緩衝器之資料輸出電路（Din Buffer)2l〇之约出 端子及包含主放大器之資料輸出電路（Dout Bufferpu之 輸入端子。端子DQ雖無特別限制，係作爲供作輸入或輸 出由16位元所構成資料D0-D15之資料輸入輸出端子之 用。DQS緩衝器（DQS Buffer) 215係用以形成由上述端 子DQ輸出的資料之資料選通信號。 由位址輸入端子供應之位址信號A0〜A14，係暫時保持 於位址緩衝器（Address Buffer)· 204，以時系列方式所輸 入上述位址信號之中，列系位址信號係保持於列位址緩衝 器（Row Address Buffer)205，行系位址信號則保持於行 位址缓衝器（Column Address Buffer)2〇6。再新計數器 (請先閱讀背面之注意事項再填寫本頁) •-裝 ϋ ϋ ϋ J 、 1 ϋ I ϋ ϋ flu -vd -25-
478144 A7 B7 23 五、發明說明（ (Refresh Counter)208係用以產生進行自動再新 (Automatic Refresh)及自再新（Self Refresh)時之行位 址0 例如，具有如256M位元之記憶容量時，在X4位元構 成’行系中則直至位址信號A11爲土均視爲有效，在X 8 位元構成則直至位址信號A10爲止均視爲有效，在X 16位 元構成則直至位址仏號A 9爲止均視爲有效。具有如6 4 Μ 位元之記憶容量時，在χ4位元構成，則直至位址信號Α1〇 爲止均視爲有效，在X 8位元構成則直至位址信號Α9爲止 均視爲有效，且如圖在X 16位元構成，則直至位址信號Α8 爲止均視爲有效。 行位址緩衝器206之輸出係供給於行預解碼器（C〇lumn Pre-Dec〇der)203,，以如上述分成上位位址與下位位址而 實行預解碼操作，其下位位址之預解碼器輸出，則作爲行 位址计數器（Column Counter) 2〇7之預設數據而供應。行 位址計數器207係包含如上述之輸出缓衝器電路，其係用 以對應於以命令等所指定之叢發模式等而向行解碼器2〇3A 〜203D輸出上述預設數據之預解碼器信號或其移位信號。 杈式暫存器（Mode Register)213係用以保持各種操作模 式貝訊。上述列解碼器（R〇w Dec〇der)2〇1A至D，則僅使 對應於由圮憶體庫選擇（Bank: Select)電路212指定之記憶 體庫者操作，以執行字線之選擇操作。控制電路（Control L〇gic)2G9雖無特別限制，但其係供作受到諸如：時脈信 號CLK、/CLK(符號/係意味著附有此之信號係列赋能之信 (請先閱讀背面之注意事項再填寫本頁) • ^--------tr--------- 經濟部智慧財產局員工消費合作社印製 26- 478144 A7
五、發明說明（24 ) 經濟部智慧財產局員工消費合作社印製 號）' 時脈賦能信號CKE、晶片選擇信號/CS、行位址選通 信號/CAS、列位址選通信號/RAS、以及寫入賦能信號/WE 等外郅挺制信號，與經由/DM及DQS與模式暫存器213 之位址信號之供應；而根據這些信號之電位之變化或時 序，形成用於控制DDR SDRAM之操作模式及上述電路方 塊之動作所需之内部時序信號之用，其各個均具有對等於 信號之輸入緩衝器。 時脈信號CLK與/CLK係經由時脈緩衝器輸入於DLL電 路214，以產生與上述時脈信號CLK與/CLK成同步化之 内邵時脈。上述内邵時脈雖無特別限制，但其係作爲資料 輸出電路211與DQS緩衝器215之輸入信號而使用。另 外，經由上述時脈緩衝器之時脈信號係供應於資料輸入電 路210，或供給於列位址計數器207之時脈端子。 其他之外部輸入信號則與該内部時脈信號之升起成同步 而有效。晶片選擇信號/CS則由其低位準指示命令輸入循環 的開始。當晶片選擇信號/CS爲高位準時（晶片非選擇狀態） 或其他之輸入，均無意義。但是後述之記憶體庫選擇狀態 或叢發操作等内部操作，不會受到向晶片非選擇狀態的變 化之影響。/RAS、/CAS、/WE之各信號，其功能則與在 通常DRAM之對應信號有所差-異，而於只對後述命令循環 下定義時才爲有效之信號。：. 時脈賦能信號CKE係用於指示下一個時脈信號的有效性 之信號，該信號CKE若爲高位準則使下一個時脈信號號 CLK之升起邊緣爲有效，若爲低位準則使其爲無效。另 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ▼裝·-------訂---------· 經濟部智慧財產局員工消費合作社印制衣 478144 A7 B7_ 五、發明說明（25 ) 外，若設有對於資料輸出電路211執行輸出賦能（output enable)控制的外部控制信號/0E，則也把此種信號/0E供 給於控制電路209，而該信號若爲例如高位準時，則將資 料輸出電路211成爲高輸出阻抗狀態。 上述列位址信號，可以同步於時脈信號CLK(内部時脈信 號）之升起邊緣的後述列位址選通·記憶體庫主動命令循環 之A0〜All位準定義之。 位址信號A13與A14，在上述列位址選通·記憶體庫主 動命令循環中可充當記憶體庫選擇信號。亦即，可由A13 與A14之組合選取四個記憶體庫0〜3中之一個。記憶體庫 之選取控制雖無特別限制，惟可藉由諸如：在選擇記憶體 庫側僅使列解碼器活性化，在非選擇記憶體庫側的行開關 電路之全非選擇，僅在選擇記憶體庫側對於資料輸入電路 210及資料輸出電路的連接等處理來實行。 上述行位址信號，若如上述爲256M位元且爲X 16位元 構成之情形，則可以在同步於時脈信號CLK (内部時脈）的 升起邊緣之讀入或寫入命令（後述之行位址·讀入命令及行 位址·寫入命令）循環之A0〜A8位準定義之。另外，如上 述所下定義之行位址，可當作叢發存取的起始位址之用。 接著，説明依命令所指示的-SDRAM之主要操作模式如 下。 ; · (1)模式暫存器設定命令(Mo) 其係用以設定上述模式暫存器30所需之命令，係於 /CS、/RAS、/CAS、/WE =低位準時指定該命令，欲加以 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝--------訂--------- i. 478144 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（26 ) 設足<資料（暫存器設定資料）係透過A0〜A9供應。暫存器 汉疋貝料雖無特別限制，但可爲叢發長度，CAS等待時 間，及寫入模式等。另外，雖無特別限制，可加以設定之 叢發長度可爲2、4、8，可加以設定之CAS等待時間可爲 2、2.5，可加以設定之寫入模式則可爲叢發寫入與單窝。 上述CAS等待時間，係在依後述行位址·讀入命令所指 不項入操作中，用以指示自/CAS下降起直至輸出缓衝器 211開始輸出操作爲止究竟耗用多少内部時脈信號的循環 份。就是説其係因在讀出資料未確定之前仍有必要提供讀 出資料所需之内部動作時間，而用以將其按内部時脈信號 t使用頻率而加以設定者。換言之，若使用高頻率内部時 脈仏號，則將CAS等待時間設定爲相對大的値，而若使用 低頻率内部時脈信號，則將CAS等待時間設定於相對小的 値。 (2) 列位址選通•記憶體庫主動命令（Ac) 其係用以使列位址選通之指示與由Al3與A14的記憶體 庫之選擇成爲有效之命令，係於、/rAS ==低位準， /CAS、/WE =高位準時作指示，此時，供給於A0〜A12 之位址係作爲列位址信號，供給於Al3與A14之信號則作 爲兄憶體庫之選擇信號而取入取入操作係如上述同步於 内邵時脈信號之升起邊緣下進行_。例如，當該命令指定下 來時，就選取由其所指定記憶體庫中之字線，使得連接於 该字線之記憶格各自接通於對應的互補資料線。 (3) 行位址讀入命令（Re) -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 裝 ----訂---------. 478144 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（27 ) 該命令係爲使叢發讀入動作開始所需要之命令，同時也 是給予行位址選通的指示之命令，其係於/CS、/CAS ==低 位準，/RAS、/WE=高位準時作指示，此時，供給於A0 〜A8(x 16位元構成時）之行位址則以作爲行位址信號而取 入。經由此取入之行位址信號係經過行預解碼器203’以作 爲叢發起始位址而供給於行位址計數器207。 在進行經由此所指TF叢發項入挺作中’由於在此之前已 在列位址選通·記憶體庫主動命令循環過程選妥記憶體庫 與其所屬之字線，因而該選取字線之記憶格，即將按照同 步於内部時脈信號下從行位址計數器207依移位操作所輪 出預解碼器信號，依序被選取而連續地被讀出。經連續地 讀出之資料數爲經由上述叢發長度2、4或8所指定之個 數。另外，從輸出緩衝器211的資料讀出開始，係等待由 上述CAS等待時間規定之内部時脈信號循環數而進行。 (4) 行位址寫入命令（Wr) 該命令係於/CS、/CAS、/WE =低位準，/RAS=高位準 時作指示，此時，供給於A0〜A8之位址則以作爲行位址 仏號而取入。經由此取入之行位址信號，在叢發窝入時， 則經由上述寫入暫存器與包含於預解碼器2〇3,之寫入用預 解碼器，供給於行位址計時器—207。經由此指示之叢發寫 入操作之程序也與叢發讀入操作同樣方式實施。 (5) 預充電命令（ρΓ) 其係對於經由Α12與Α13所選取記憶體庫的預充電操作 心開始命令，係於/CS、/RAS、/WE =低位準，/CAs二高 -30- 本紙張尺度¥用中關g (CNS)A4規彳[⑵Q χ 297公爱）-------- (請先閱讀背面之注音？事項再填寫本頁}
478144 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（28 ) 位準時作指示。 (6) 自動再新命令 該命令係用以使自動再新動作開始所需要之命令，其係 於/CS、/RAS、/CAS ==低位準，/WE、CKE=高位準時作 指示。 (7) 無操作命令(Nop) 其係用以指示不作實質性操作之命令，係於/CS =低位 準，/RAS、/CAS、/WE=高位準時作指示。 在DDR SDRAM，正在一個記憶體庫進行叢發操作時， 當在其途中指定其他之記憶體庫而供給列位址選通.記憶 體庫主動命令時，即可在對於該進行中的一方記憶體庫之 操作不致有任何影響下，進行在其他的記憶體庫的列 系之操作。 因此，例如在由16位元構成之資料輸入輸出端子，^ 資料DO〜D15不致於碰撞，在未結束處理的命令之執^ 中，就可對於不同於該執行中之命令所作爲處理對象< = 憶體庫的記憶體庫，發行預充電命令，以及列位彡止選、胃U 記憶體庫主動命令，以使内部操作預先開始進行。本余、 例之DDR SDRAM，由於如上述係用以執行在μ ^ =施 位下之記憶體存取，且列系位址_係由A0〜A12(約爲8K)與 行系位址爲Α0〜Α8(約爲0·：5Κ_)構成，所以具有大致 之位址，全體是具有四個記憶體庫，因此全部即可I# 大致25 6Μ位元（4Μ X 4庫父16位元）之記憶容量。 該DDR SDRAM之詳細讀出動作如下。晶片選擇/cs -31 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------^9— 478144 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（29 ) /RAS , /CAS，以及寫入賦能/WE之各信號係同步於CLK 信號而輸入。與/RAS = 0同時輸入行位址與記憶體庫選擇 信號，而分別以列位址緩衝器205與記憶體庫選擇電路 212加以保持。由記憶體庫選擇電路212指定之記憶體庫 之列解碼器210，即將列位址信號加以解碼而從記憶格陣 列200以微小信號輸出行全體之資料。經輸出之微小信號 即由感測放大器202加以放大並保持。受到指定之記憶體 庫將成爲主動（Active)。 自輸入行位址起經過3CLK後，與CAS = 0同時輸入列 位址與記憶體庫選擇信號，而分別以列位址緩衝器2〇6與 記憶體庫選擇電路212加以保持。經予指定之記憶體庫若 呈主動，則將由行位址計時器207輸出所保持之列位址， 並由行解碼器203選取列。經選取之列則由感測放大器 202輸出。此時所輸出之資料爲兩組份（在X 4位元構成爲8 位元，在X 16位元構成爲32位元）。 由感測放大器2 0 2輸出之資料係由資料輸出電路2 11 輸出於晶片外。輸出時序係同步於由DLL2 14輸出之 QCLK的升起與下降之兩邊緣。此時，如上述，兩組份資 料將受到並聯聯變換處理而變成一組份χ2之資料。與 輸出資料同時從DQS缓衝_器215輸出資料選通信號 DQS。保存於模式暫存器213之叢發長度若爲*以上，位 址計數器2G7即將自動的將位址加以移位俾讀出下一個列 資料。 上述DLL214之功能，係產生資料輸出電路2ΐι與— (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---- 32- 478144 A7 B7 五、發明說明（3〇 ) 缓衝器215之操作時脈QCLK。上述資料輸出電路211與 DQS緩衝器215，係自從輸入由DLL214所產生内部時脈 信唬QCLK起直至實際輸出資料信號或資料選通信號爲止 乃需花些時間。因此，需要使用複製（repHca)電路，使内 部時脈信號QCLK之相位較之外部CLK爲提前，以使資料 信號或資料選通信號之相位與外部時脈CLK相符。因此， 在此種情形下，會使其相位一致於外部時脈信號的是上述 資料信號或資料選通信號。 在圖19顯示可適用本發明之SDRAM之一實施例概略佈 局圖。圖中各電路方塊可依公知半導體積體電路製造技 術，將之形成在如單晶矽之一個半導體基板上。圖中各電 路係比照在上述半導體基板上的實際幾何圖樣佈置而描繪 下來者。在本實施例，與上述同樣地則將全體分成爲四 個，並使各自構成記憶體庫（Bank)O〜3。 上述記憶體庫0〜3係對應於沿半導體晶片長度方向分割 成上下兩個左右兩個之記憶體陣列。在上述晶片沿長度方 向之中央部分則設有位址輸入電路，資料輸入輸出電路， 以及由焊墊（bonding pad)構成之周邊電路。該周邊電路係 使其焊墊與隨機邏輯電路並排佈局，以使由隨機邏輯電路 所構成上述各電路之佈局合理化_。 在本實施例中，如上述，；周邊電路與焊墊列係並排佈 置。在該構成，則將焊墊列佈局在偏離沿半導體晶片長产 方向的中心線之位置。因此在半導體晶片沿長度方向中央 部分得以確保較大的區域，使得在電路元件之佈局設計上 -33- 張尺度適用中國5^標準（CNS)A4規格（21G x 297公釐） "" --- (請先閱讀背面之注意事項再填寫本頁) 裝· I I I--I I ^ · I I I I----· 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（31 ) 經濟部智慧財產局員工消費合作社印製 電路奸執!’即使與本實施例同樣地爲—種將周邊 :==:::之構成，—列爲中 則堪稱料麵料社或她’本料例万式 2:::係適合於供作如上述同步DRAM之用，其中上 包含下列各電路方塊。在該圖19中沿半導體 術-g係轉電壓產m如下列之各電路方塊。 線之選擇電路，錢述二其係用於連接了記憶格的字 電路之操作電壓，錢定twd)M廳㈣的選擇 述升壓電路的操作之控制3位準。憎-C係用以控制 厭G係用以形成將電源電恩VDD分壓成1/2的 爲由差動電路構成的輸入缓衝器之參考電壓而 CT D振幅的輸人信號之高位準/低位準。ΙΟΒ與 塌=輸出電路與時脈控制電路，CL-C係用以對應 ^人出^衝㈣CAS等待時間之操作控制。該謂與 王to共设有五個相同電路。 ，* /合D與RWB係Υ預解碼器與讀入/寫入緩衝器 寫人缓衝器係用以執行主放大器之操作控制及寫入 作。VPERI_G與vdl_g係降壓電壓產生電路， 广周邊電路的經予降壓之操作電壓vpREi與感測放 大^操作電壓VDL。這些_電壓產生電路，其他也設 有兩個相同電路。vpp_s係用以檢測VPP電壓是否爲所希 望的電壓之VPP制器。此外，在半㈣晶片之大致中央 上 電 用 與 CL- 該 ‘入放 (請先閱讀背面之注意事項再填寫本頁) -裝--------訂---- -34· 478144 A7 B7 五、發明說明（32 ) 部分則設有DLL(Delay Locked L〇op)，以供形成對應於 由外邵端子供應之時脈信號的内部時脈信號之用。 在該圖中沿半導體晶片長度方向之下一半中央部，設有 其次之各電路方塊。XAD-L係X位址鎖存電路，Y^LK 係Y時脈電路，用A產生對應於γ系、操作之時脈信號。 MDEC/CLKB與COMD係模式解碼器/時脈緩衝器與命令 電路。ADMR係位址模式暫存器，相同的電路其他也設有 一個。Y-CNT與Y-CNTC係γ計數器與其控制電路， REFC係再新控制電路，BOP係焊接選項電路，pUP-G係 電源接通檢測電路。 在本實施例雖無特別限制，但在半導體晶片短邊方向中 央部，可設置其他之周邊、電路BSLOWER。該電路 BSLOWER雖無特別限制，惟其係設有包含如上述將記憶 體陣列（記憶體庫）之不良字線用備用字線代替，或將不良位 元線用備用位元線代替所需保險絲組或位-址比較電路等缺 陷救濟電路。 圖20係以可供適用本發明動態型RAM之感測放大器部 爲中心，顯示自位址輸入起直至資料輸出爲止之經予簡化 之一實施例電路圖。本實施例係適合於分割式字線或階層 式字線方式之用。該圖係以例_示顯示以由兩片記憶體底板 (mat)從上下夾住之狀態所佈·局之感測放大器（上述圖5之 SA) 16與交叉區（上述圖5之SAD、I0SW)18之電路，其 他則以方塊圖顯示之。另外，附註於該圖中電路元件之電 路符號，其中有一部分與上述圖4者重複，惟其係具有另 -35- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 ----訂---------Φ 經濟部智慧財產局員工消費合作社印製 478144 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（33 ) 一種不同的電路功能。 動態型記憶格，係舉以設在上述一個記憶體底板15之副 字線SWL，與互補位元線BL及BLB中的一方位元線BL 之間的一個爲代表而以例示方式顯示。動態型記憶格係包 括位址選擇MOSFETQm與記憶電容Cs。位址選擇 MOSFETQm之閘極係連接於副字線SWL。該 MOSFETQm之没極係連接於位元線BL 〇記憶電容Cs係 連接於上述MOSFETQm之源極。 上述記憶電容Cs之另一方電極係使其通用化而供給板極 (plate)電壓VPLT。在上述MOSFETQm之基板（通道）則 施加以負性之背偏壓r VBB。雖無特別限制，上述背偏壓 VBB係設定爲如-IV(伏特）之電壓。上述副字線SWL之選 擇位準係設定於相對於上述位元線之高位準而僅予提高上 述位址選擇MOSFETQm的閾値電壓份之高電壓VPP。 若採取以内部降壓電壓VDL操作感測放大器16之方 式，經由感測放大器16放大而供給於位元線之高位準則使 用内部電壓VDL位準。因而，對應於上述字線之選擇位準 的高電壓VPP將爲VDL + Vth+ α。設在感測放大器16 上側的記憶體底板之一對互補位元線BL與BLB，則如圖 20所示，需要平行佈局。該互補位元線BL與BLB係經由 共享開關M0SFETQ1與Q2·連接於感測放大器的單位電路 之輸入輸出節點（node)。 感測放大器16的單位電路，係由包括將閘極與汲極交又 連接成鎖存形態之N通道型M0SFETQ5、Q6及p通道型 -36- 本紙張尺度中_家標準（CNS)A4規格（21〇 χ 297公髮 1 -— (請先閱讀背面之注咅？事項再填寫本頁) 裳--------訂---- 478144 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（34 ) M0SFETQ7、Q8之CMOS鎖存電路所構成。N通道型 M0SFETQ5與Q6之源極係連接於共同源極線CSN。p通 道型MOSFETQ7與Q8之源極係連接於共同源極線csp。 在上述共同源極線CSN與CSP則各自連接以電力開關 MOSFET 〇 雖無特別限制’對於接上N通道型的放大μ 〇 S F E T Q 5 與Q6的源極之共同源極線CSN，雖無特別限制，則由設 在上述交叉區（SAD) 18之N通道型的電力開關 M0SFETQ14供給對應於接地電位之操作電壓。同樣地， 對於接上上述P通道型的放大M0SFETQ7與Q8的源極之 共同源極線CSP，則設置N通道型的M0SFETQ15，以供 •應上述内部電壓VDL。上述電力開關MOSFET，也可將之 分散於各單位電路而設在感測放大器區16。 供給於上述N通道型之電力M0SFETQ14與Q15之閘 極的感測放大器用活性化信號SAN與SAP，係作爲感測放 大器在活性時會變成高位準的同一相之信號。信號SAP之 高位準係作爲升壓電壓VPP位準之信號。升壓電路VPP， 當VDL爲1.8V時即可達大致3.6V，因此，足夠於使上述 N通道型M0SFETQ15成爲接通狀態，以使共同源極線 CSP成爲内部電壓VDL位準。„ 在上述感測放大器16的單··位電路之輸入輸出節點，設有 包括均衡M0SFETQ11，與用以對互補位元線供應半預充 電電壓VBLR之開關M0SFETQ9與Q10之預充電（均衡) 電路。對於這些M0SFETQ9〜Q11之閘極係供應通用之預 -37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ΙΛ----------·裝--------訂---------^9— (請先閱讀背面之注意事項再填寫本頁) 478144 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（35 ) 充電信號PCB。用來形成該預充電信號PCB之驅動電路， 雖未圖示，係在上述交又區18設置反向器電路，而供作使 其升起或下降變成高速之用。就是説，其係用以開始進行 記憶體存取時先行於字線選擇時序而經由分散設在各交叉 區18之反向器電路以高速切換構成上述預充電電路之 M0SFETQ9 〜Q11 〇 在上述交叉區（I〇SW)18 ,設有構成I〇sw開關之開關 M0SPETqi9 ' Q20。另外，除該圖所示電路外，必要時 也可設置感測放大器16之共用源極線csp與CSN之半預 充電電路、區域輸入輸出線u〇之半預充電電路、主輸入 輸出線之VDL預充電路、以及共享選擇信號線shr與 SHL之分散驅動器電路等。 感測放大器16之單位電路係經由共享開關M0SFETQ3 與Q4連接於圖中下側記憶體底板15之同樣的互補位元線 BL、BLB。因而例如上側記憶體底板之副字線被選取時， 感測放大器之上側共享開關M0SFETQ1與Q2就呈接通狀 態，而下側共享開關M0SFETQ3與Q4則將變成關斷狀 態。開關M0SFETQ12與Q13係用以構成行選擇電路，當 使上述選擇信號YS變成選擇位準（高位準）時就呈接通狀 態，以使上述感測放大器之單j立電路的輸入輸出節點與區 域輸入輸出線LI01與LI01B(LI02與LI02B)相連接。 在上述感測放大器16及交叉區18，由於如上述設有兩 對區域輸入輸出線，例如LI01與LI01B及LI02與 LI02B，因此，以上述一個選擇信號YS即可使記憶體底板 -38- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 裝--------訂--------- 478144 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（36 ) 15之兩對互補位元線連接於上述兩對區域輸入輸出線 LI01與LI01B及LI02與LI02B。在隔著記憶體底板15 而位於未圖示的另一方之感測放大器16也與上述同樣地設 有兩對區域輸入輸出線，且如上述使記憶體底板中之四對 互補位元線連接於四對區域輸入輸出線。 如上述，當上側共享開關M0SFETQ1與Q2在接通狀態 時，則將來自記憶格之微小信號予以放大而經由上述行選 擇電路（Q12與Qi3)傳送於區域輸入輸出線LI〇1、 LI01B。上述記憶格係連接於在感測放大器之輸入輸出節 點，連接於上述上側互補位元線BL與BLB而被選取之副 字線SWL。上述區域輸入輸出線LI01與LI01B，係沿著 上述感測放大器列，在該圖上則向橫向延伸。上述區域輸 入輸出線LI01與LI01B，係經由設在交叉區18的由N 通道型M0SFETQ19與Q20構成之選擇電路（IOSW)，連 接於供連接主放大器61的輸入端子之主輸入輸出線MIO、 MIOB 〇 構成上述10開關之選擇電路IOSW，係由經予譯解X系 位址信號所形成之底板(mat)選擇信號MS執行開關控制。 另方面，選擇電路I0SW也可採用分別在上述N通道型 M0SFETQ19與Q20使P通道型MOSFET並聯而成之 CMOS開關構成。同步DRAM在叢發模式時，上述行選擇 信號YS係藉由計數器操作來進行切換，以把上述舉例顯示 之區域輸入輸出線LI01、LI01B及LI02、LI02B，與記 憶體底板的各兩對互補位元線BL、BLB之連接，依序予以 -39- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---- Φ 478144 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（37 ) 切換。 位址仏號Αι係供給於位址緩衝器51。該位址緩衝器係 以分時方式操作而取入X位址信號與γ位址信號。χ位址 信號係供给於預解碼器52，再經由主列解碼器u與主字 驅動器12以形成主字線MWL之選擇信號。上述位址緩衝 器51係用以接收供·自外部端子之位址信號人丨，其係以由 外部端子供應之電源電壓VDDQ操作之。 上述預解碼器係由將其予以降壓之降壓電廢 VPERI(VDD)操作之，上述主字驅動器12則由升壓電壓 VPP操作之。該主字驅動器12係使用接收上述預解碼器信 號<附有位準變換功能之邏輯電路。行解碼器（驅動器）53 係用以接收上述位址緩衝器51之分時性操作所供應之γ位 址信號而形成選擇信號YS。 上述主放大器61係由上述降壓電壓VPERI(VDD)操作 之，而經由以供自外部端子的電源電壓VDDQ所操作之輸 出緩衝器62從外部端子Dout輸出。由外部端子Din輸入 之寫入信號，係經由輸入緩衝器63取入，並經由包含在圖 中主放大器61的寫入放大器（寫入驅動器）對於主輸入輸出 線MIO與MIOB供給寫入信號。在上述輸出緩衝器62之 輸入部，設有位準變換電路與用以使其輸出信號同步於對 應於上述時脈k號的時序信號而輸出之邏輯部。 雖無特別限制，上述供自外部端子之電源電壓VDDq， 其第一形態係設定於3.3V，供給於内部電路之降壓電唇 VPERI(VDD)係設定於2·5ν，上述感測放大器之操作電唇 -40- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公爱) " ---— ------------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 478144 A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 (1)由於設置各自對應於上位與下位位址之第一與第二 五、發明說明（38 ) VDL係設定於1.8V。並且將字線選擇信號（升壓電恩）設定 於3.6V。位元線之預充電電壓VBLR係設定於對應於 VDL/2之0.9V，板極電壓vplT也設定於0.9V。另外， 基板電壓VBB則設定於-i.ov。上述供自外部端子之電源 電壓VDDQ，在其第二形態也可使之設定於如2·5ν之低 電壓。像這樣低的電源電壓VDDQ時，也可使降壓電 壓VPERI(VDD)與降壓電壓VDL同樣地設定於1.8V左 右。 或是’供自外部端子之電源電壓VDDQ也可使之設定於 3.3V，並使供給於内部電路之降壓電壓vpeRI(VDD)與感 測放大器之操作電壓VDL同樣地設定於如2.0V或1.8V。 如此’内部電壓可相對於外部電源電壓VDDQ，採取各種 實施形態。 按前面所述本案説明書中用語「M〇S」，本來的語義是 指金屬•氧化物•半導體結構之簡稱。但是，近幾年之一 般性稱呼MOS卻也包含以如多晶矽之非金屬導電體替代半 導體裝置本質部分中之金屬，或以其他之絕緣體替代氧化 物而成者。「CMOS」也同樣地跟著如「MOS」之語意變 化而被認爲具有廣泛的技術性意義。MOSFET亦同樣地並 不再是可狹義地加以解釋，而實質上也演變成包含如絕緣 閘場效應電晶體的廣義結構之.語義。本發明之CMOS、 MOSFET等乃是倣照一般性稱呼。 可由上述實施例獲得之效果如下 預解 -41 - 本紙張尺度研中國x 297公爱 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂--------- 經濟部智慧財產局員工消費合作社印制衣 478144 A7 B7_ 五、發明說明（39 ) 碼器，以上述第二預解碼器之輸出信號作爲初始値之移位 暫存器，以及按照操作模式選取上述第二預解碼器的輸出 信號或上述移位暫存器的輸出信號之輸出電路，以作爲用 以自具有複數條字線與複數條位元線的記憶體陣列之該複 數條位元線中選取特定的位元線之行系位址解碼器，而藉 由上述第一預解碼器之輸出信號與經由上述輸出電路的輸 出信號，形成上述選擇信號；且使上述移位暫存器藉由其 移位操作形成複數種上述位元線之連續性選擇信號；因此 可獲得提高連續性選擇功能之效果。 (2) 由於設置各自對應於上位與下位位址之第一與第二預解 碼器，以上述第二預解碼器之輸出信號作爲初始値之移位 暫存器，以及按照操作模式選取上述第二預解碼器的輸出 信號或上述移位暫存器的輸出信號之輸出電路，以作爲用 以自具有複數條字線與複數條位元線的記憶體陣列之該複 數條位元線中選取特定的位元線之行系位址解碼器，而藉 由上述第一預解碼器之輸出信號與經由上述輸出電路的輸 出信號，形成上述選擇信號；且上述移位暫存器係使用偶 數位址用之第一移位暫存器與奇數位址用之第二移位暫存 器，而藉由其向上與向下移位操作之組合即可獲得以上述 初始値爲基礎而實現可使包括_順序操作與交插操作的兩種 上述位元線之連續性選擇操作高速化之效果。 (3) 除上述外，由於使之適用於同步動態型RAM，並將上 述順序操作與交插操作之指定由位址匯流排之特定位元的 信號之邏輯0與邏輯1來加以指定，因此可獲得使用方便 -42- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---- i. 經濟部智慧財產局員工消費合作社印製 478144 A7 B7_ 五、發明說明（4Q ) 的半導體記憶裝置之效果。 (4) 除上述外，由於以上述位址匯流排之其他位元指定叢發 長度，並使其含有2、4、8三種，因此可獲得使用方便的 半導體記憶裝置之效果。 (5) 除上述外，由於以寫入用之第一與第二預解碼器與讀入 用之第一與第二預解碼器構成上述第一與第二預解碼器， 並設置用以藉由依時脈信號之移位操作使經由上述位址緩 衝器輸入之位址信號予以延遲之寫入位址暫存器，而將該 經由寫入位址暫存器所延遲之位址信號供給於上述寫入用 之第一與第二預解碼器之輸入，使之對應於列系選擇操作 而執行列選擇操作，因此可獲得能實現對應於時脈信號高 速化的寫入及讀入操作之效果。 (6) 由於用以自具有複數條字線與複數條位元線及冗餘位元 線的記憶體陣列之該複數條位元線中選取特定的位元線之 行系位址解碼器，係使用：各自對應於上位與下位位址之 第一與第二預解碼器，以上述第二預解碼器之輸出信號作 爲初始値之移位暫存器，以及按照操作模式選取上述第二 預解碼器的輸出信號或上述移位暫存器的輸出信號之輸出 電路；且用以切換於上述冗餘位元線之冗餘電路，係使 用：用以比較記憶在記憶體電_路的不良位址中對應於上述 上位位址之位址信號與經予輸入·的位址信號之比較電路， 用以解碼不良位址中的上述下位位址之冗餘預解碼器，以 及用以檢測上述比較電路之比較重合輸出，與上述冗餘預 解碼器的各自輸出信號間的重合之重合檢測電路，而以該 -43- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） " (請先閱讀背面之注意事項再填寫本頁) 裝--------訂----- 拳 經濟部智慧財產局員工消費合作社印制衣 478144 A7 B7_ 五、發明說明（41 ) 重合檢測電路之檢測信號替代由上述行系位址解碼器形成 之選擇信號而以上述冗餘位元線選擇電路從上述冗餘位元 線中選取特定的位元線，因此能獲得操作高速化與在使用 較少的冗餘位元線下提高救濟效率之效果。 (7) 除上述外，由於以偶數位址用第一移位暫存器與奇數位 址用第二移位暫存器構成上述移位暫存器，且藉由其向上 與向下移位操作之組合並以上述初始値爲基礎而形成包括 順序操作與交插操作的兩種上述位元線之連續性選擇信 號，且藉由上述第二預解碼器形成對應於上述偶數位址用 與奇數位址用之第一與第二移位暫存器各各之初始値，因 此可獲得能在高速化下可實現上述順序操作與交插操作之 效果。 (8) 除上述外，由於使之適用於同步動態型RAM，並將上 述順序操作與交插操作之指定由位址匯流排之特定位元的 信號之邏輯〇與邏輯1來加以指定，因此可獲得使用方便 的半導體記憶裝置之效果。 (9) 除上述外，由於以上述位址匯流排之其他位元指定叢發 長度，並使其含有2、4、8三種，因此可獲得使用方便的 半導體記憶裝置之效果。 (10) 除上述外，由於以寫入用-之第一與第二預解碼器與讀 入用之第一與第二預解碼器·構成上述第一與第二預解碼 器，並設置用以藉由依時脈信號之移位操作使經由上述位 址緩衝器輸入之位址信號予以延遲之寫入位址暫存器，而 將該經由寫入位址暫存器所延遲之位址信號供給於上述寫 -44- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 ----訂--------- 0 478144
五、發明說明（42 入用之第-與第二預解碼器之輸人，使之對應於列系 操=而執行列選擇操作，因此可獲得能實現對應於時脈= 號咼速化的寫入及讀入操作之效果。 ° 以上所述係根據實施例具體説明由本發明 ^惟本發明並非騎減，在残料㈣ 内當可作各種㈣，例如藉由行位料數器（移位暫存^ :多，操作之連續位址之次序’係除順序或交插操作之外： 馬以㈣値爲基礎而依序予以各遞〜之方式，或可 數位址’或魏奇數位址或經選取时偶數位址 後使奇數位址或使其成爲相反之方式等任何方式。 半導體記憶裝置除前述DRAM以外，可同樣使 RAM或快閃記憶體等非揮發性記憶裝置等之行選擇動作或 於其中含有冗餘電路者。本發明可廣泛利用於系統LSI所 搭^〈半導體記憶㈣或泛用之各種半導敎憶裝置。 /將在本中請案所揭示發明中可由較具代表性者所能獲 得之效果説明如下。亦即，由於設置各自對應於上位與 U址之第與第一預解碼器，以上述第二預解碼器之輸 出信號作爲初始値之移位暫存器，以及按照操作模式選取 ^述第二預解碼器的輸出信號或上述移位暫存器的輸出信 號之輸出電路，以作爲用以良具有複數條字線與複數條位 元線的記憶體陣列之該複數條位元線中選取特定的位元線 又行系位址解碼器，而藉由上述第一預解碼器之輸出信號 與經由上述輸出電路的輸出信號，形成上述選擇信號；且 上述移位暫存器係使用偶數位址用之第一移位暫存器與奇 (請先閱讀背面之注咅？事項再填寫本頁) 裝--------訂--------- 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製
478144 經濟部智慧財產局員工消費合作社印制衣 A7 B7__五、發明說明（43 ) 數位址用之第二移位暫存器，而藉由其向上與向下移位操 作之組合，即可以上述初始値爲基礎而實現可使包括順序 操作與交插操作的兩種上述位元線之連續性選擇操作之高 速化。 由於用以自具有複數條字線與複數條位元線及冗餘位元 線的記憶體陣列之該複數條位元線中選取特定的位元線之 行系位址解碼器，係使用：各自對應於上位與下位位址之 第一與第二預解碼器，以上述第二預解碼器之輸出信號作 爲初始値之移位暫存器，以及按照操作模式選取上述第二 預解碼器的輸出信號或上述移位暫存器的輸出信號之輸出 電路；且用以切換於上述冗餘位元線之冗餘電路，係使 用：用以比較記憶在記憶體電路的不良位址中對應於上述 上位位址之位址信號與經予輸入的位址信號之比較電路， 用以解碼不良位址中的上述下位位址之冗餘預解碼器，以 及用以檢測上述比較電路之比較重合輸出，與上述冗餘預 解碼器的各自輸出信號間的重合之重合檢測電路，而以該 重合檢測電路之檢測信號替代由上述行系位址解碼器形成 之選擇信號而以上述冗餘位元線選擇電路從上述冗餘位元 線中選取特定的位元線，因此，可在操作高速化與使用較 少的冗餘位元線下提高救濟效率-。 (請先閱讀背面之注意事項再填寫本頁) n ϋ- ϋ I n ϋ 一 口，I H 1·· ϋ IP ϋ ϋ ϋ I . -46- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 478144 第9 Ο 1 Ο 3 4 1 0號專利申請案 中文申請專利範圍修正本(90年10月) 8 8 8 8 A B c D R 'V 月 年 正充修補 六、申請專利範圍 1. 一種半導體記憶裝置，其特徵為具有： 複數條位元線與複數條字線與對應於該複數條位元線 與複數條字線而設之複數個記憶格； 用以從上述複數條字線中指定特定的字線之列系位址 選擇電路； 用以接收從上述複數條位元線中指定特定的位元線之 列系位址信號，並將之解碼而形成上述位元線的選擇信號 之行系位址解碼器；以及 用以接收以上述行系位址解碼器形成之選擇信號，而 從上述複數條位元線中選取特定的位元線之行選擇電路； 其中 上述行系位址解碼器係用以藉由： 對應於上位位址之第一預解碼器； 對應於下位位址之第二預解碼器； 〜以上述第二預解碼器之輸出信號作為初始值之移位 暫存器； 用以按照操作模式選取上述第二預解碼器的輸出信 號或上述移位暫存器的輸出信號之輸出電路；以及 上述第一預解碼器之輸出信號與經由上述輸出電路 的輸出信號來形成上述選擇信號，且 上述移位暫存器係藉由其移位操作而形成複數種上 述位元線之連續性選擇信號。 2. 一種半導體記憶裝置，其特徵為具有： 複數條位元線與複數條字線與對應於該複數條位元線 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐) 478144 8 8 8 8 A B c D 々、申請專利範圍 與複數條字線而設之複數個記憶格； 用以從上述複數條字線中指定特定的字線之列系位址 選擇電路； 用以接收從上述複數條位元線中指定特定的位元線之 列系位址信號，並將之解碼而形成上述位元線的選擇信號 之行系位址解碼器；以及 用以接收以上述行系位址解碼器形成之選擇信號，而 從上述複數條位元線中選取特定的位元線之行選擇電路； 其中 上述行系位址解碼器係用以藉由： 對應於上位位址之第一預解碼器； 對應於下位位址之第二預解碼器； 以上述第二預解碼器之輸出信號作為初始值之移位 暫存器； -用以按照操作模式選取上述第二預解碼器的輸出信 號或上述移位暫存器的輸出信號之輸出電路；以及 上述第一預解碼器之輸出信號與經由上述輸出電路 的輸出信號來形成上述選擇信號，且 上述移位暫存器係包括偶數位址用之第一移位暫存 器與奇數位址用之第二移位暫存器，用以藉由其向上與向 下之移位操作之組合並以上述初始值為基礎而形成包括順 序操作與交插操作的兩種上述位元線之連續性選擇信號； 上述第二預解碼器係用以形成對應於上述偶數位址 用與奇數位址用之第一與第二移位暫存器各個之初始值。 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    8 8 8 8 A B c D 478144 六、申請專利範圍 3. 如申請專利範圍第2項之半導體記憶裝置，其中 半導體記憶裝置係同步動態型RAM， 上述順序操作與交插操作之指定係由位址匯流排之特 定的位元信號之邏輯0與邏輯1來加以指定。 4. 如申請專利範圍第3項之半導體記憶裝置，其中之叢發長 度係由上述位址匯流排之其他位元指定，並使其包含2、 4、8三種。 5. 如申請專利範圍第3項之半導體記.憶裝置，其中 上述第一與第二之預解碼器包括寫入用之第一與第二 之預解碼器與讀入用之第一與第二之預解碼器，並 設置用以藉由依時脈信號之移位操作使經由上述位址 緩衝器輸入之位址信號予以延遲之寫入位址暫存器，而 將該經由寫入位址暫存器所延遲之位址信號供給於上 述寫入用之第一與第二預解碼器之輸入，以使之對應於列 系選擇操作而執行列選擇操作。 6. 一種半導體記憶裝置，其特徵為具有： 複數條位元線與複數條字線與對應於該複數條位元線 與複數條字線而設之複數個記憶格； 用以從上述複數條字線中指定特定的字線之列系位址 選擇電路； 用以接收從上述複數條位元線中指定特定的位元線之 列系位址信號，並將之解碼而形成上述位元線的選擇信號 之行系位址解碼器；以及 用以接收以上述行系位址解碼器形成之選擇信號，而 -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    478144 A8 B8 C8 D8 六、申請專利範圍 從上述複數條位元線中選取特定的位元線之行選擇電路； 其中 上述行系位址解碼器係用以藉由·· 對應於上位位址之第一預解碼器； 對應於下位位址之第二預解碼器； 以上述第二預解碼器之輸出信號作為初始值之移位 暫存器； 用以按照操作模式選取上述第二預解碼器的輸出信 號或上述移位暫存器的輸出信號之輸出電路；以及 上述第一預解碼器之輸出信號與經由上述輸出電路 的輸出信號來形成上述選擇信號；且 上述冗餘電路係包含： 用以記憶不良位址之記憶體電路； 用以比較記憶於上述記憶體電路的不良位址中對應 於上述上位位址之位址信號與經予輸入的位址信號之比較 電路； 用以解碼不良位址中上述下位位址之冗餘預解碼 器；以及 用以檢測上述比較電路之比較重合輸出，與上述冗 餘預解碼器與上述第二預解碼器各個之輸出信號間的重合 之重合檢測電路；而 以上述重合檢測電路之檢測信號替代由上述行系位 址解碼器形成之選擇信號而以上述冗餘位元線選擇電路從 上述冗餘位元線中選取特定的位元線。 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    裝 玎
    478144 A8 B8 C8 D8 六、申請專利範圍 7. 如申請專利範圍第6項之半導體記憶裝置，其中 上述移位暫存器係包括偶數位址用之第一移位暫存器 與奇數位址用之第二移位暫存器，用以藉由其向上與向下 移位操作之組合並以上述初始值為基礎而形成包括順序操 作與交插操作的兩種上述位元線之連續性選擇信號； 上述第二預解碼器係用以形成對應於上述偶數位址用 與奇數位址用之第一與第二移位暫存器各個之初始值。 8. 如申請專利範圍第7項之半導體記.憶裝置，其中 半導體記憶裝置係同步動態型RAM， 上述順序操作與交插操作之指定係由位址匯流排之特 定的位元信號之邏輯0與邏輯1來加以指定。 9. 如申請專利範圍第8項之半導體記憶裝置，其中之叢發長 度係由上述位址匯流排之其他位元指定，並使其包含2、 4、8 二種。 10. 如申請專利範圍第8項之半導體記憶裝置，其中 上述第一與第二之預解碼器包括寫入用之第一與第二 之預解碼器與讀入用之第一與第二之預解碼器，並設置 用以藉由依時脈信號之移位操作使經由上述位址緩衝 器輸入之位址信號予以延遲之寫入位址暫存器，以及 用以藉由依時脈信號之移位操作使上述重合檢測信號 予以延遲之命中暫存器，而 將該經由寫入位址暫存器所延遲之位址信號供給於上 述寫入用之第一與第二預解碼器之輸入，使之對應於列系 選擇電路而執行列選擇操作， -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝
    478144 8 8 8 8 A B c D 申請專利範圍 以經由上述命中暫存器所延遲之重合信號替代由上述 行系位址解碼器形成之選擇信號而以上述冗餘位元線選擇 電路從上述冗餘位元線中選取特定的位元線。 -6 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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