JP2009152658A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 230000004913 activation Effects 0.000 claims abstract description 128
- 230000015654 memory Effects 0.000 claims description 77
- 230000004044 response Effects 0.000 claims description 20
- 238000012546 transfer Methods 0.000 claims description 18
- 238000012360 testing method Methods 0.000 claims description 12
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000009849 deactivation Effects 0.000 claims description 7
- 238000005070 sampling Methods 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 3
- 230000001747 exhibiting effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 31
- 239000000872 buffer Substances 0.000 description 22
- 238000000034 method Methods 0.000 description 14
- 101150004822 PSAN gene Proteins 0.000 description 13
- 230000000630 rising effect Effects 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 239000010408 film Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 4
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 150000002009 diols Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 101100220857 Arabidopsis thaliana CLPB1 gene Proteins 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 2
- 101150093682 DLT1 gene Proteins 0.000 description 2
- 101001063878 Homo sapiens Leukemia-associated protein 1 Proteins 0.000 description 2
- 102100030893 Leukemia-associated protein 1 Human genes 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 102100024109 Cyclin-T1 Human genes 0.000 description 1
- -1 DLB0 Proteins 0.000 description 1
- 101000910488 Homo sapiens Cyclin-T1 Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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Abstract
【解決手段】入力クロックを用いた第1のクロック生成回路、及び第2のクロック生成回路と、前記第1のクロック信号と、前記第2のクロック信号と、コマンドデコーダから活性化信号と、タイミングレジスタから遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第1の周期の所定倍(m)の時間と、前記第2の周期の所定倍(n)の時間とを合成した時間に対応したタイミング生成回路とを備え、タイミングレジスタはm、nの値を記憶し、タイミングレジスタに記憶するのは、モードレジスタセットコマンドの時の初期化シーケンスで実施する。動作状態では、前記のタイミングレジスタに記憶した情報をもとに、タイミング生成回路から所望のタイミングで、タイミング信号を出力する。
【選択図】図6
Description
・動作電圧が低めにばらつき、且つ、
・MOSトランジスタのしきい値が高く、且つ、
・動作温度が高い、
場合の遅延に対応しており、アナログディレイ(ADLY)の遅延量(td)は大となる。また、High−voltage、fast、Low tempの組み合わせは、
・動作電圧が高めにばらつき、且つ、
・MOSトランジスタのしきい値が低く、且つ、
・動作温度が低い、
場合の遅延に対応しており、アナログディレイ(ADLY)の遅延量(td)は小となる。他の組み合わせも同様に読み取れる。
・プリチャージ−ワード線マージンtDEQWLM_W(ビット線イコライズ信号BLEQとワード線タイミング信号AMWL間のタイミングマージン)や、
・ワード線−センスアンプマージンtWLSAM_W(ワード線SWLとセンスアンプタイミング信号ASAN間のタイミングマージン)
に無駄なマージン(遅延時間)が発生してしまう。すなわち、本来の回路・デバイスの性能が活かされず、結果としてDRAMのアクセス性能を落とすことになる。
前記入力クロック信号から、第2の周期を有する第2のクロック信号を生成する第2のクロック生成回路と、
前記第1のクロック信号と、前記第2のクロック信号と、活性化信号と、遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第1の周期の所定倍の時間と、前記第2の周期の所定倍の時間とを合成した時間に対応した遅延量、遅延させたタイミング信号を出力するタイミング生成回路と、を備えた半導体装置が提供される。
前記第1のクロック信号と、前記活性化信号と、前記mとを入力し、前記活性化信号が活性化されたのち、前記第1のクロック信号の有効エッジから、m・T1の遅延量で疎調タイミング信号を生成する疎調遅延回路と、
前記第2のクロック信号と、前記疎調遅延回路からの前記疎調タイミング信号と、前記nとを入力し、前記疎調タイミング信号が出力されたタイミングから、n・T1の遅延量で微調タイミング信号を生成する微調遅延回路と、
を備え、前記活性化信号が活性化されてから、m・T1+n・T2の遅延時間で出力される前記微調タイミング信号が、前記タイミング生成回路からの前記タイミング信号をなす構成としてもよい。
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
一の動作モードにおいて、前記フリップフロップによる前記活性化信号のサンプル出力を前記制御信号として出力し、
別の動作モードにおいて、前記遅延回路により前記活性化信号を遅延させた信号を、前記制御信号として出力する回路と、
を備えた構成としてもよい。
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する所定の制御信号に基づき、前記遅延回路の出力をマスクする第1の論理回路と、
前記フリップフロップの出力と前記第1の論理回路の出力とを入力する第2の論理回路と、
を備え、
一の動作モードにおいて、前記第1の論理回路は前記遅延回路の出力をマスクし前記第1の論理回路の出力が所定の固定値に設定される場合、前記第2の論理回路は、前記フリップフロップが前記タイミング信号でサンプルした活性化信号を前記制御信号として出力し、
別の動作モードにおいて、前記フリップフロップの出力が所定の固定値に設定され、前記第1の論理回路では前記遅延回路の出力をマスクせず、前記第2の論理回路は、前記第1の論理回路の出力に基づき、前記制御信号を出力する構成としてもよい。
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する信号に基づき、前記活性化信号を、前記遅延回路に入力するか、前記遅延回路をスキップさせる第1の切替回路と、
前記動作モードを制御する信号に基づき、前記第1の切替回路で前記遅延回路をスキップした場合、前記第1の切替回路からの前記活性化信号を前記フリップフロップに入力し、前記第1の切替回路にて前記活性化信号を前記遅延回路に入力した場合、前記遅延させた活性化信号を前記フリップフロップを経由せずに出力する第2の切替回路と、
を備えた構成としてもよい。
第1の前記コントロール回路は、前記活性化信号と、前記タイミング生成回路から出力される前記第1のタイミング信号を受け、第1の制御信号を出力し、
第2の前記コントロール回路は、第1の前記コントロール回路から出力される前記第1の制御信号を前記コントロール回路に入力される前記活性化信号として受け、前記タイミング生成回路から出力される前記第2のタイミング信号を受け、第2の制御信号を生成する。
前記アクティベートに必要な制御信号として、
ビット線のプリチャージ回路の非活性化、
ワード線の活性化、
センスアンプの活性化のうち、
少なくとも1つ以上の動作に、前記タイミング生成回路から出力される前記タイミング信号を用いる構成としてもよい。
第1のクロック信号Ckaと第2のクロック信号CKbと、活性化信号PACTVを入力し、各種タイミング信号を出力する生成回路(Timing Generator)と、
タイミング生成回路(Timing Generator)を制御するタイミングレジスタ(Timing Register)、
ロウ系制御回路(Row Control)、及び、
メモリアレイ(Memory Array)
を備えたDRAM回路の構成が示されている。
差動クロックCK、/CK、クロックイネーブル信号CKEを入力し、第1の周期のクロック信号CKaを生成するクロック生成回路(Clock A Generator)と、
差動クロックCK、/CK、クロックイネーブル信号CKEを入力し、第2の周期のクロック信号CKbを生成するクロック生成回路(Clock B Generator)と、
モードレジスタ(Mode Register)と、
タイミングレジスタ(Timing Register)と、
ロウ系制御回路(Row Control)と、カラム系制御回路(Col Control)と、タイミング生成回路(Timing Generator)を備えたコントロールロジック(Control Logic)と、
カラムアドレスバッファ(Column Address Buffer)と、
バースト長分の連続バーストカウンタ(Burst Counter)と、
ロウアドレスバッファ(Row Address Buffer)、
リフレッシュアドレスを生成するリフレッシュカウンタ(Refresh Counter)と、
ロウデコーダアレイ(RDECA)と、
カラムデコーダアレイ(CDECA)と、
メインセンスアンプ(Main Amp)と、
メモリバンクBank0、Bank1、BankNのメモリセルアレイ(Memory Cell Array)と、
データ入出力バッファ(Input Output Buffer)とラッチ回路(Latch Circuit)と ディレイロックドループ(DLL)とを備えたDQ制御回路(DQCTL)と、
DQ制御回路(DQCTL)とメモリセルアレイとの間のデータの受け渡しを制御するデータ系制御回路(Data Control Circuit)、
を備えている。
・動作モードがノーマル(Normal)なのか、テストモード(Test)であるのか、
・バーストタイプ(Burst Typ)eがシーケンシャル(Sequential)かインターリーブ(Interleave)であるかが選択される。
・CL(CAS Latency)は8クロック、
・tRCD(Active to read and write command delay)は8クロック、
・tRP(Row Precharge)は8クロック
という情報をモードレジスタに記憶する。
td=m・T1+n・(T2/L)
となるように構成してもよい。この場合、図16において、疎調遅延回路(CD)は、活性化信号(PACTV)が活性化された時点における第1のクロック(CKa)の有効エッジから、m・T1の遅延量で疎調タイミング信号(CT)を出力し、微調遅延回路(FD)は、活性化信号(PACTV)の活性化されたタイミングでの第1のクロック(CKa)の有効エッジと、同時または直後のタイミングに有効エッジをもつ第2のクロック(CKb)の検出結果に基づき、活性化信号の活性化されたタイミングにおける第1のクロックの有効エッジから、mサイクル目に疎調タイミング信号(CT)の有効エッジと同一タイミングの有効エッジを持つ第2のクロックを導出し、導出された第2のクロックがL相の第1相となるように第2のクロック群を並び替えることでL相の微調クロック群を生成し、生成されたL相の微調クロック群に基づき、n・(T2/L)の遅延量の微調タイミング信号を出力するようにしてもよい。あるいは、微調遅延回路(FD)は、疎調遅延回路(CD)からの疎調タイミング信号(CT)をL相の第2のクロック群のタイミングでそれぞれサンプルし、サンプルした信号を基準に遅延n・(T2/L)の信号を生成し、そのうち1つを選択してn・(T2/L)分遅延させた微調タイミング信号を出力するようにしてもよい。
(a)初期化シーケンス(Initialization Sequence)、
(b)オンチップドライバキャリブレーション(OCD Calibration)、
(c)モードレジスタセットMRS、EMRS(1)、EMRS(2)、EMRS(3)、
(d)セルフリフレッシュモード(Self Refresh)、
(e)アイドル状態(Idle)、
(f)全バンクプリチャージ済み(All Banks Precharged)、
(g)オートリフレッシュ(Auto Refresh)、
(h)プリチャージパワーダウンモード(Precharge Power Down)、
(i)アクティブコマンド入力状態(Activating)、
(j)アクティブパワーダウン(Active Power Down)、
(k)バンクアクティブ(Bank Active)、
(l)リード(READ)、
(m)ライト(WRITE)、
(n)リードオール(READA)、
(o)ライトオール(WRITA)、
(p)プリチャージ(Precharge)
の状態を含む。
・プリチャージコマンド(PRE)、
・プリチャージオールコマンド(PALL)、
・セルフリフレッシュコマンド(SELF)、
・モードレジスタコマンド(EMRS)、
・オートリフレッシュコマンド(REF)、
・アクティベートコマンド(ACT)、
・リードコマンド(READ)、
・リードオールコマンド(READA)、
・ライトコマンド(WRITE)、
・ライトオールコマンド(WRITA)、
・クロックイネーブルコマンド(CKE_H、CKE_L)
を含む。また、基本的な状態における内部動作の詳細は、非特許文献1とほぼ同等であるので、ここでは動作波形を用いた詳細な説明等は省略する。
プルダウン回路NDRVのコモンソース線(CSN)、
プルダウン回路NDRVを駆動するコモンソースドライバ(VSS_DRV)、
前記コモンソースドライバ(VSS_DRV)を制御するセンスアンプタイミング信号(ASAN)、
プルアップ回路PDRVのコモンソース線(CSP)、
プルアップ回路PDRVを駆動するコモンソースドライバ(VARY_DRV)、
コモンソースドライバVARY_DRVを制御するセンスアンプタイミング信号(ASAP1B)、
シェアードスイッチ制御線(SHRR、SHRL)、
カラムスイッチ制御線(YS0)、
ローカル入出力線(LIOT、LIOB)、
プリチャージ電圧(VDLR)、
プリチャージタイミング信号(DLEQL、DLEQR)、
接地電圧(VSS)、
データ線Highレベル電圧(VARY)、
センスアンプ回路(SA1、SA2)、
センスアンプアレイ(SAA−R、SAA−L)、
サブワードドライバ(SWD)、
サブワードドライバアレイ(SWDA−U、SWDA−D)、
負電圧(VKK−U、VKK−D)、
データ線(DLT0、DLT1、DLB0、DLB1)、
サブワード線(WL0、WL1、WL2、WL3、WL4、WL5)、
メモリセル(MC)、
アクセストランジスタ(TN)、
セル容量(CS)、
プレート電極(PLT)、
厚膜NMOSトランジスタ(Thick film NMOS)、
薄膜NMOSトランジスタ(Thin film NMOS)
である。
M2は第2層の配線層、
M3は第3層の配線層、
PWはPウェル基板、
NWはNウェル基板、
DNWELLはディープNウェル基板
PSUBはP型基板である。
ACT…拡散層
Activating…アクティブコマンド入力状態
Active Power Down…アクティブパワーダウン
ADLY0、ADLY1…アナログディレイ
ADDRESS FIELD…アドレスフィールド
AL0、AL1、AL2、AL3、AL4…アレイロジック
AMWLB…ワード線タイミング信号
ARAC…アレイコントロール
ASAN、ASAP1T…センスアンプタイミング信号
Auto Refresh…オートリフレッシュ
Bank0、Bank1、Bank N…メモリバンク
Bank Active…バンクアクティブ
BUF…バッファ回路
CDECA…カラムデコーダアレイ
CDEC…カラムデコーダ
Command Decoder…コマンドデコーダ
CK、/CK…外部クロック
CKa…クロック
CKb…クロック
CKc…クロック
CKd…クロック
CKE…クロックイネーブル信号
CKE_H、CKE_L…クロックイネーブルコマンド
CL…カラムレイテンシ
Clock A Generator、Clock B Generator…クロック生成回路
CMD…コマンド系回路ブロックの遅延時間
CCNT…セルコンタクト
Col Control…カラム系制御回路
Control Logic…コントロールロジック
COLUMN ADDRESS BUFFER…カラムアドレスバッファ
COLUMN ADDRESS COUNTER…カラムアドレスカウンタ
CS…メモリセル容量
CSD…コモンソースドライバ
CSEQ…コモンソース線プリチャージ回路
CSEQT…コモンソースイコライズ信号
CSN、CSP…コモンソース線
CTL…制御回路
Data Control Circuit…データ系制御回路
DCTL…データ系制御回路
DFT…テスト回路
DL…データ線振幅時間
DLCNT…データ線コンタクト
DLEQ…プリチャージ回路非活性化時間
DLEQD…プリチャージドライバ
DLEQL、DLEQR、ADLEQLB、ADLEQRB…プリチャージタイミング信号
DLL…ディレイロックドループ
DLT0、DLT1、DLT2、DLB0、DLB1、DLB2…データ線
DM…データマスク信号
DNWELL…ディープNウェル基板
DQ…データ
DQCTL…DQ制御回路
DQS、/DQS…データストローブ信号
(E)MRS…モードレジスタコマンド
fast…低しきい値プロセス
FF0…フリップフロップ
FG…ゲート電極およびゲート配線層
FGCNT…ゲートコンタクト
FX0、FX1、FX2、FX3、FXB0、FXB1、FXB2、FXB3…サブワードドライバ選択線
FXD…FX線ドライバ
High−temp…高温
High−voltage…高電圧
Idle、All Banks Precharged…アイドル状態
IN…入力、
Input & Output Buffer…入出力バッファ
Interleave…インターリーブバースト
Initialization Sequence…初期化シーケンス
INV…薄膜インバータ
INVK…厚膜インバータ
IS…クロスエリア
LATCH…ラッチ回路
Latch Circuit…ラッチ回路
LCNT…拡散層コンタクト
LIOT、LIOB、LIOT0、LIOB0、LIOT1、LIOB1…ローカル入出力線
LN、LP…拡散層配線層
Low−temp…低温
Low−voltage…低電圧
LPAD…ランディングパッド
MC…メモリセル
Main Amp…メインアンプ
Memory Cell Array…メモリセルアレイ(メモリアレイ)
MIOT、MIOB…メイン入出力線
Mode Register…モードレジスタ
MRS、EMRS(1)、EMRS(2)、EMRS(3)…モードレジスタコマンド
MWD…メインワードドライバ
M1…第1層の金属配線層
M2…第2層の金属配線層
M3…第三層の金属配線層
NAND…否定論理積回路
Normal…ノーマルモード
node0、node1、node2、node3、node4、node5、N1、N2…電圧ノード
N/A…ノーアカウント
NDRV…プルダウン回路
NOR…否定論理和回路
NW…Nウェル基板
OCD Calibratio…オンチップドライバキャリブレーション
ODT…オンダイターミネーション信号
Operation Condition…動作条件
OR…論理和回路
OUT…出力
PACTV…活性化信号
PALL…プリチャージオールコマンド
PDLEQ、RDLEQ、ADLEQ…プリチャージタイミング信号
PDRV…プルアップ回路
PMWL、RMWL、AMWL…ワード線タイミング信号
PCH…プリチャージ回路、
PLT…プレート電極
PMAE、RMAE…メインアンプタイミング信号
PRE…プリチャージコマンド
Precharge…プリチャージ
Precharge Power Down…プリチャージパワーダウンモード
PSAN、RSAN、ASAN…センスアンプタイミング信号
PSUB…P型基板
PW…Pウェル基板
PYSE、RYSE…カラムデコーダタイミング信号
RDEC…ロウデコーダ
RDECA…ロウデコーダアレイ
RDQS、/RDQS…リードデータストローブ信号
PRD…リードコマンド
READ…リード
READA…リードオール
REF…オートリフレッシュコマンド
REFRESH COUNTER…リフレッシュカウンタ
reserved…予約
REQ…ローカル入出力線プリチャージ回路
RGC…リードライトゲート
ROW ADDRESS BUFFER…ロウアドレスバッファ
Row Control…ロウ系制御回路
RST、VRSTB…リセット信号
SA0、SA1、SA2…センスアンプ回路
SAA−R、SAA−L…センスアンプアレイ
SACTL…センスアンプコントロール
SARY0…サブアレイ
SELF…セルフリフレッシュコマンド
Self Refresh…セルフリフレッシュモード
Sequential…シーケンシャルバースト
slow…高しきい値プロセス
SHD…シェアードスイッチドライバ
SHR…シェアードスイッチ
SHRR、SHRL、SHRRB、SHRLB…シェアードスイッチ制御線
SN…蓄積ノード
SNCNT…蓄積ノードコンタクト
SW0、SW1、SW2、SW3、SW4…スイッチ
SWD…サブワードドライバ
SWDA−U、SWDA−D…サブワードドライバアレイ
tDEQWLM_W、tDEQWLM_B…プリチャージ−ワード線間マージン
Test…テストモード
Thick film NMOS…厚膜NMOSトランジスタ
Thin film NMOS…薄膜NMOSトランジスタ
Timing Register…タイミングレジスタ
Timing Generator…タイミング生成回路
TN…アクセストランジスタ
td…インバータ遅延回路の遅延時間
tDLYSM_W、tDLYSM_B…データ線−カラムスイッチ間マージン
tMIOMAM_W、tMIOMAM_B…MIO信号出力−メインアンプ間マージン
tRCD…アクティブ−カラムコマンドディレイ
tRP…プリチャージコマンド期間
tWLSAM_W、tWLSAM_B…ワード線−センスアンプ間マージン
VARY…データ線Highレベル電圧
VBB…基板電位
VDLR…プリチャージ電圧
VKK…負電圧(ワード線待機電圧)
VOLGEN…電源電圧生成回路
VPERI…周辺回路用電源
VPP…昇圧電圧、VKK、VKK−U、VKK−D…負電圧
VSS…接地電圧
VSS_DRV、VARY_DRV…コモンソースドライバ
VSS−U、VSS−D、VSSSWD…接地電圧
WL、WL0、WL1、WL2、WL3、WL4、WL5、WLA…サブワード線
WRITE…ライト
WRITA…ライトオール
YS0…カラムスイッチ制御線
YSW…カラムスイッチ
/CS…チップセレクト信号
/RAS…ロウアドレスストローブ信号
/CAS…カラムアドレスストローブ信号
/WE…ライトイネーブル信号
Claims (20)
- 入力クロック信号から、第1の周期を有する第1のクロック信号を生成する第1のクロック生成回路と、
前記入力クロック信号から、第2の周期を有する第2のクロック信号を生成する第2のクロック生成回路と、
前記第1のクロック信号と、前記第2のクロック信号と、活性化信号と、遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第1の周期の所定倍の時間と、前記第2の周期の所定倍の時間とを合成した時間に対応した遅延量、遅延させたタイミング信号を出力するタイミング生成回路と、
を備えたことを特徴とする半導体装置。 - 前記第1の周期をT1、前記第2の周期をT2、前記選択信号で規定される値を非負の整数m、nとすると、前記タイミング生成回路は、
前記第1のクロック信号と、前記活性化信号と、前記mとを入力し、前記活性化信号が活性化されたのち、前記第1のクロック信号の有効エッジから、m・T1の遅延量で疎調タイミング信号を生成する疎調遅延回路と、
前記第2のクロック信号と、前記疎調遅延回路からの前記疎調タイミング信号と、前記nとを入力し、前記疎調タイミング信号が出力されたタイミングから、n・T2の遅延量で微調タイミング信号を生成する微調遅延回路と、
を備え、
前記活性化信号が活性化されてから、m・T1+n・T2の遅延時間で出力される前記微調タイミング信号が、前記タイミング生成回路からの前記タイミング信号をなす、ことを特徴とする請求項1記載の半導体装置。 - 前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、
前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
一の動作モードにおいて、前記フリップフロップによる前記活性化信号のサンプル出力を前記制御信号として出力し、
別の動作モードにおいて、前記遅延回路により前記活性化信号を遅延させた信号を、前記制御信号として出力する回路と、
を備えたことを特徴とする請求項1又は2記載の半導体装置。 - 前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、
前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する所定の制御信号に基づき、前記遅延回路の出力をマスクする第1の論理回路と、
前記フリップフロップの出力と前記第1の論理回路の出力とを入力する第2の論理回路と、
を備え、
一の動作モードにおいて、前記第1の論理回路は前記遅延回路の出力をマスクし前記第1の論理回路の出力が所定の固定値に設定される場合、前記第2の論理回路は、前記フリップフロップが前記タイミング信号でサンプルした活性化信号を前記制御信号として出力し、
別の動作モードにおいて、前記フリップフロップの出力が所定の固定値に設定され、前記第1の論理回路では前記遅延回路の出力をマスクせず、前記第2の論理回路は、前記第1の論理回路の出力に基づき、前記制御信号を出力する、ことを特徴とする請求項1又は2記載の半導体装置。 - 前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、
前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する信号に基づき、前記活性化信号を、前記遅延回路に入力するか、前記遅延回路をスキップさせる第1の切替回路と、
前記動作モードを制御する信号に基づき、前記第1の切替回路で前記遅延回路をスキップした場合、前記第1の切替回路からの前記活性化信号を前記フリップフロップに入力し、前記第1の切替回路にて前記活性化信号を前記遅延回路に入力した場合、前記遅延させた活性化信号を前記フリップフロップを経由せずに出力する第2の切替回路と、
を備えたことを特徴とする請求項1又は2記載の半導体装置。 - 前記遅延回路がインバータ列を含むことを特徴とする請求項3乃至5のいずれか一に記載の半導体装置。
- 前記タイミング生成回路は、前記制御信号として少なくとも第1、第2の制御信号を出力し、
第1、第2の前記コントロール回路を備え、
第1の前記コントロール回路は、前記活性化信号と、前記タイミング生成回路から出力される前記第1のタイミング信号を受け、第1の制御信号を出力し、
第2の前記コントロール回路は、第1の前記コントロール回路から出力される前記第1の制御信号を前記コントロール回路に入力される前記活性化信号として受け、前記タイミング生成回路から出力される前記第2のタイミング信号を受け、第2の制御信号を生成する、ことを特徴とする請求項3乃至6のいずれか一に記載の半導体装置。 - 前記遅延時間を選択する前記選択信号を記憶するタイミングレジスタをさらに備え、前記選択信号の値が可変自在に設定される、ことを特徴とする請求項1乃至7のいずれか一に記載の半導体装置。
- 前記タイミングレジスタの値は、モードレジスタセット時に設定される、ことを特徴とする請求項8記載の半導体装置。
- 前記タイミング生成回路からの前記タイミング信号をクロック端子に受け、タイミング信号に応答して活性化信号をサンプルする回路をさらに備え、
前記タイミング生成回路から出力されたタイミング信号をアクティベートに必要な制御信号として用いる、ことを特徴とする請求項1記載の半導体装置。 - 複数のビット線と複数のワード線の交差部にメモリセルを備えたメモリアレイを備え、
前記アクティベートに必要な制御信号として、
ビット線のプリチャージ回路の非活性化、
ワード線の活性化、
センスアンプの活性化のうち、
少なくとも1つ以上の動作に、前記タイミング生成回路から出力される前記タイミング信号を用いる、ことを特徴とする請求項1乃至10のいずれか一に記載の半導体装置。 - 前記タイミング生成回路にて出力させたタイミング信号を、前記メモリアレイのリードアクセスの制御信号として用いられる、ことを特徴とする請求項11記載の半導体装置。
- 前記リードアクセスの制御信号として、
カラムデコーダの活性化、
メインアンプ回路の活性化のうち、少なくとも1つ以上の動作に、前記タイミング生成回路から出力されるタイミング信号を用いる、ことを特徴とする請求項12記載の半導体装置。 - 前記タイミング生成回路に加え、さらに遅延回路を備え、
前記半導体装置が、待機状態にあるときは、
前記タイミング生成回路から出力されるタイミング信号ではなく、前記遅延回路で遅延させた信号を用いて内部動作のタイミングを制御する、ことを特徴とする請求項1、11−13のいずれか一に記載の半導体装置。 - 前記遅延回路がインバータ列を含むことを特徴とする請求項14に記載の半導体装置。
- アクセス性能が、前記入力クロックに基づき規定される、ことを特徴とする請求項1、11−15のいずれか一に記載の半導体装置。
- 前記タイミング生成回路を制御するためのレジスタを有し、
テストモードにおいて、前記レジスタ値を外部に出力する手段を備えている、ことを特徴とする請求項1、11−16のいずれか一に記載の半導体装置。 - 前記疎調遅延回路は、入力されるシフトクロックに応答して固定値を順次後方に転送するシフトレジスタと、
前記第1のクロック信号と前記活性化信号を入力し、前記活性化信号が活性状態のとき、前記第1のクロック信号を伝達出力し、前記活性化信号が非活性状態のとき、前記第1のクロックをマスクするゲート回路と、
を備え、
前記ゲート回路から出力されるクロック信号が、前記シフトレジスタのシフトクロックとして用いられ、
前記ゲート回路からのクロックが入力端に共通に接続され、出力端が1つのノードに共通に接続され、前記疎調レジスタからの選択信号の本数に対応して設けられた複数のスイッチを備え、
前記複数のスイッチのうち、レジスタに格納された前記選択信号の値mに対応して選択されたスイッチは、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号に対応するm段まで固定値がシフトされた時点でオンとされ、
前記活性化信号が活性化された場合、前記第1のクロックの有効エッジから、前記選択信号で選択されたmサイクル後に、前記ゲート回路からのクロックを前記ノードに出力し前記疎調タイミング信号を出力する、ことを特徴とする請求項2記載の半導体装置。 - 前記遅延回路は、入力されるシフトクロックに応答して固定値を順次後方に転送する第2のシフトレジスタと、
前記疎調タイミング信号の出力タイミングに応答して第2の活性化信号を活性化させる回路と、
前記第2のクロックと前記第2の活性化信号とを入力し、前記第2の活性化信号が活性状態のとき、前記第2のクロックを伝達出力し、前記第2の活性化信号が非活性状態のとき、前記第2のクロックをマスクする第2のゲート回路と、
を備え、
前記第2のゲート回路から出力されるクロックが、前記第2のシフトクロックとして用いられ、
前記第2のゲート回路からのクロックが入力端に共通に接続され、出力端が1つのノードに共通に接続され、前記タイミングレジスタからの選択信号の本数に対応して設けられた第2群のスイッチを備え、
前記第2群のスイッチのうち、前記タイミングレジスタからの前記選択信号の値nに対応して選択されたスイッチは、前記第2のシフトレジスタの出力に基づき、前記第2のシフトレジスタの前記選択信号に対応するn段まで固定値がシフトされた時点でオンとされ、
前記第2の活性化信号が活性化された時点における前記第2のクロックの有効エッジから、前記選択信号で選択されたnサイクル後に、前記第2のゲート回路からのクロックを前記ノードに出力し前記微調タイミング信号を出力する、ことを特徴とする請求項2記載の半導体装置。 - 請求項1乃至19のいずれか一に記載の半導体装置が、クロック同期型のメモリデバイスを構成してなる半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007326220A JP2009152658A (ja) | 2007-12-18 | 2007-12-18 | 半導体装置 |
US12/314,860 US7903492B2 (en) | 2007-12-18 | 2008-12-17 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007326220A JP2009152658A (ja) | 2007-12-18 | 2007-12-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009152658A true JP2009152658A (ja) | 2009-07-09 |
JP2009152658A5 JP2009152658A5 (ja) | 2010-11-04 |
Family
ID=40850498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007326220A Pending JP2009152658A (ja) | 2007-12-18 | 2007-12-18 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7903492B2 (ja) |
JP (1) | JP2009152658A (ja) |
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US7903492B2 (en) | 2011-03-08 |
US20090180341A1 (en) | 2009-07-16 |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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RD03 | Notification of appointment of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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A601 | Written request for extension of time |
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