JP4684394B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば高速な読み出し動作が要求される大記憶容量の半導体記憶装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平１０−３４０５７９号公報（以下、先行技術１という）、特開平１１−３９８７１号公報（以下、先行技術２という）、特開平１０−３３４６５９号公報（以下、先行技術３という）、特開平９−１９８８７３号公報（以下、先行技術４という）、特開平７−２８２５８３号公報（以下、先行技術５という）、特開平４−１６２２８６号公報（以下、先行技術６という）、特開平７−２７２４７９号公報（以下、先行技術７という）、特開平７−２７２４８１号公報（以下、先行技術８という）、特開平１１−１６３６１号公報（以下、先行技術９という）のあることが判明した。
【０００３】
本願発明との関連において上記先行技術１ないし９の概略は次の通りである。先行技術１においては、偶数データが先に出力されるとき、奇数及び偶数データバスアンプの動作タイミングをずらしている。先行技術２と３においては、リードレジスタの前段にあるリードバッファの動作タイミングをバンク毎にパイプライン動作させている。先行技術４においては、出力ラッチの前段にあるセンスアンプの動作タイミングをカラムに応じてずらしている。先行技術５においては、出力ラッチの前段にあるセンスアンプの動作タイミングをずらしている。先行技術６においては、出力ラッチの前段にあるアンプを交互に動作させている。先行技術７においては、出力ラッチの前段にあるカラムスイッチの動作タイミングをパイプライン動作させている。先行技術８においては、出力ラッチの前段にあるデータ検出回路の動作タイミングをアドレスに応じてずらている。先行技術９においては、ラッチの前段にあるセンスアンプのそれぞれの駆動能力を異ならせている。かかる先行技術１ないし９においては、後で説明する本願発明のように簡単な構成によるプリフェッチ動作での高速化を実現することの必然性を示唆するような記載は一切見当たらない。
【０００４】
【発明が解決しようとする課題】
ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ；以下単にＤＤＲ ＳＤＲＡＭという）はクロックの両エッジでデータの入出力を行う。従って、２００ＭＨｚのクロック周波数で動作させると、２倍の４００Ｍｂｐｓのデータ転送速度が得られる。ＳＤＲＡＭと同様のチップ構成でＤＤＲを取ると、チップ内部を２倍の周波数で動かさなければならなくなるが、同一デバイスでは実現不可能である。そこで、ＤＤＲ ＳＤＲＡＭでは、プリフェッチ動作により、チップ内の動作周波数をＳＤＲＡＭと同等にして、データの入出力のみ高速化して４００Ｍｂｐｓを実現する。従って、ＤＤＲ ＳＤＲＡＭでは、メインアンプ−出力バッファまでのデータ転送方式がＳＤＲＡＭと大きく異なる。
【０００５】
ＳＤＲＡＭでは、消費電流ＩＣＣの約２０％が上記メインアンプ−出力バッファまでのデータ転送線路であるグローバル入出力線ＧＩＯの充放電電流であるとみられている。このため、上記プリフェッチ動作を行なうとピーク電流が問題となりつつある。つまり、１６ビット単位でのデータ入出力を行なうとき、2 Ｎプリフェッチ動作ではＳＤＲＡＭの２倍の３２個、４Ｎプリフェッチ動作では4 倍の６４個のメインアンプ及びそれに対応した上記グローバル入出力線ＧＩＯが同時に動作するためピーク電流が重要な課題となる。そして、性能を向上しようとしてメインアンプ回路、グローバル入出力線ＧＩＯを高速化する手法が取ると、いっそうピーク電流が増加してしまうという問題が生じる。
【０００６】
この発明の目的は、簡単な構成でデータ入出力の高速化と動作マージンの改善を図った信号伝達回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、高速化と動作マージンの改善に加えて省面積・省電力化を実現した半導体記憶回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通してパラレルに第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路において、上記第１と第２のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第２の信号伝達経路への出力タイミングを遅らせる。
【０００８】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通して第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路に選択回路を設けて、第１と第２のデータのうち先に出力されるべき一方のデータを上記第１の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第２の出力レジスタに対応させ、上記第１の出力レジスタに対応された第２の信号伝達経路での伝送速度を、上記第２の出力レジスタに対応された第２の信号伝達経路での伝送速度よりも速くする。
【０００９】
【発明の実施の形態】
図１には、この発明に係るＤＤＲ ＳＤＲＡＭの一実施例の全体ブロック図が示されている。制御入力信号は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥとされる。ここで、／はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Ｘアドレス信号とＹアドレス信号は、共通のアドレス端子Ａｄｄからクロック信号ＣＫ，／ＣＫに同期して時系列的に入力される。
【００１０】
アドレスバッファを通して入力されたＸアドレス信号とＹアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。ラッチ回路に取り込まれたＸアドレス信号は、プリデコーダにより供給され、その出力信号がＸデコーダに供給されてワード線ＷＬの選択信号が形成される。ワード線の選択動作により、メモリアレイの相補ビット線ＢＬには微小な読み出し信号が現れ、センスアンプにより増幅動作が行われる。ラッチ回路に取り込まれたＹアドレス信号は、プリデコーダに供給され、その出力信号がＹデコーダに供給されてビット線ＢＬの選択信号が形成される。Ｘ救済回路及びＹ救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をＸデコーダ及びＹデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
【００１１】
センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。このメインアンプは、特に制限されないが、書き込み回路も設けられる。つまり、読み出し動作のときには、Ｙスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子ＤＱから出力させる。書き込み動作のときには、外部端子ＤＱから入力された書き込み信号が入力バッファを介して取り込まれ、上記書き込み回路を介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。
【００１２】
クロック発生回路（メインコントロール回路）は、クロック信号ＣＫ，／ＣＫと上記信号／ＲＡＳと／ＣＡＳに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。内部電源発生回路は、電源端子から供給されたＶccとＶssのような動作電圧を受け、上記プレート電圧、Ｖcc／２のようなプリチャージ電圧、内部昇圧電圧ＶＣＨ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢＢのような各種内部電圧を発生させる。リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してＸ系の選択動作に用いられる。
【００１３】
図２には、この発明に係るＤＤＲ ＳＤＲＡＭの一実施例のチップ全体構成図が示されている。この実施例のＳＤＲＡＭは、複数のメモリブロック又はバンクを構成するようチップが全体として８分割される。８つに分割された各々のブロックは、それぞれが同様な構成とされる。メモリアレイに一端に沿ってＸデコーダＸＤＣが設けられ、それと直交する方向のチップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡが配置される。上記８個のメモリブロックは、２つが１組とされて上記ＸデコーダＸＤＣが隣接するよう上下対称的に配置されて前記のような１つのメモリバンクが構成される。上記各々２組のメモリブロックからなる２つのメモリバンクも、同図において上下対称的に配置される。また、チップの縦中央に設けられた周辺回路を中心にして上記ＹデコーダＹＤＣ、メインアンプＭＡが互いに隣接するように左右対称的に配置される。
【００１４】
１つのメモリブロックのメモリアレイ部は、上記ＸデコーダＸＤＣから同図に縦方向に延びるワード線にそって複数個に分割されたアレイと、それぞれのアレイに設けられたサブワード線を、上記複数個のアレイを貫通するように配置されたメインワード線と、サブワード線選択線により選択されるという階層ワード線方式が採られる。これにより、サブワード線に接続されるメモリセルの数が減り、サブワード線選択動作を高速にする。
【００１５】
上記メモリブロックは、ＹデコーダＹＤＣから延びるＹ選択線にそって複数個に分割されたアレイを有し、各アレイ毎にビット線が分割される。これにより、ビット線に接続されるメモリセルの数が減り、メモリセルからビット線に読み出される信号電圧を確保するものである。メモリセルは、ダイナミック型メモリセルから構成され、記憶キャパシタに電荷が有るか無いかを情報の１と０に対応させるものであり、記憶キャパシタの電荷とビット線のプリチャージ電荷との電荷結合によって読み出し動作を行なうので、上記ビット線に接続されるメモリセルの減らすことによって、必要な信号量を確保することができる。
【００１６】
上記分割されたアレイの上下には、サブワードドライバ列が配置され、アレイの左右（ビット線方向）にはセンスアンプ列が配置される。センスアンプ列には、カラム選択回路やビット線プリチャージ回路等が設けられており、ワード線（サブワード線）の選択によるメモリセルからのデータ読み出しによって夫々のビット線に現れる微小電位差をセンスアンプにより検出して増幅する。
【００１７】
後述するメイン入出力線ＭＩＯは、特に制限されないが、上記サブワードドライバ列上を同図において横方向に延長される。そして、センスアンプ列にそってローカル入出力線ＬＩＯが配置され、ロウ系の選択信号によってローカル入出力線ＬＩＯと上記メイン入出力線ＭＩＯが接続される。上記周辺回路には、前記グローバル入出力線ＧＩＯが配置されており、選択されたメモリバンクに対応した上記メイン入出力線ＭＩＯと接続される。グローバル入出力線ＭＩＯは、入出力レジスタを通して前記出力バッファ及び入力バッファを介して外部端子と接続されるパッドＤＱＰＡＤと接続される。
【００１８】
図示しないが、チップの中央部に次に説明するような周辺回路が適宜に設けられる。アドレス入力端子から供給されたアドレス信号は、ロウアドレスバッファ回路とカラムアドレスバッファにアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのアドレスバッファが保持する。例えば、ロウアドレスバッファとカラムアドレスバッファは、１つのメモリサイクル期間にわたって上記取り込まれたアドレス信号をそれぞれ保持する。そして、チップの中央部には、ヒューズとアドレス比較を行なうＭＯＳＦＥＴ等からなる救済回路も設けられる。
【００１９】
上記ロウアドレスバッファはリフレッシュ動作モードにおいてはリフレッシュ制御回路から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。この実施例では、特に制限されないが、クロック発生回路を介して上記リフレッシュアドレス信号をロウアドレス信号として取り込むようにされている。カラムアドレスバッファに取り込まれたアドレス信号は、制御回路に含まれるカラムアドレスカウンタにプリセットデータとして供給される。上記カラムアドレスカウンタは後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、ＹデコーダＹＤＣに向けて出力する。
【００２０】
制御回路は、特に制限されなが、クロック信号、クロックイネーブル信号、チップセレクト信号、カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号、データ入出力マスクコントロール信号などの外部制御信号と、メモリバンクに対応されたアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード等の各種制御信号とそれに対応した各種タイミング信号を形成し、そのためのコントロールロジックとモードレジスタを備える。
【００２１】
図３には、この発明に係るＤＤＲ ＳＤＲＡＭの概略全体構成図が示されている。同図は、前記図２に対応されており、メモリアレイがチップが全体として８分割される。同図には、そのうちの半分の４つのメモリアレイが代表として例示的に示され、図面の残り半分にはこの発明に関連する部分の拡大図が示されている。上記メモリアレイに一端に沿ってＸデコーダＸＤＣが設けられ、それと直交する方向のチップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡが配置される。上記８個のメモリアレイは、２つが１組とされてＸデコーダＸＤＣを挟んで上下対称的に設けられる。このようにＸデコーダＸＤＣを挟んで設けられる２つのメモリアレイにより１つのメモリバンク(Bank2) が構成される。他のメモリバンク(Bank3) も上記同様な２つのメモリアレイにより構成される。
【００２２】
１つのメモリアレイは、上記ＸデコーダＸＤＣから同図に縦方向に延びるワード線にそって複数個に分割されたアレイが設けられる。上記アレイの各々に設けられたサブワード線は、上記複数個のアレイを貫通するように配置されたメインワード線と、サブワード線選択線によりサブワードドライバによって選択されるという階層ワード線方式が採られる。同様に、メモリアレイは、ＹデコーダＹＤＣから延びるＹ選択線にそって複数個に分割されたアレイを有し、アレイの各々によってビット線が分割される。
【００２３】
上記ビット線は、その両端部に設けられるセンスアンプ列によって分割され、かかるビット線列にそってローカル入出力線ＬＩＯが設けられる。上記ローカル入出力線ＬＩＯは、ロウ系のアドレスにより選択される選択回路を介してメイン入出力線ＭＩＯに接続される。メイン出力線ＭＩＯは、代表として例示的に示されているメモリバンク（Bank2 ）を例にして説明すると、２つに分割されたメモリアレイにおいて１６対（pairs)ずつが、上記Ｙ選択線と平行に上記サブワードドライバ列にそって延長される。それ故、１つのメモリバンク（Bank2 ）では、３２対（pairs)のメイン入出力線ＭＩＯが設けられる。これらの３２対のメイン入出力線ＭＩＯに対応して３２個のメインアンプＭＡが設けられる。
【００２４】
上記３２個のメインアンプＭＡの出力信号は、チップの縦方向に延長される３２対（pairs)のグローバル入出力線ＧＩＯに供給される。これらのグローバル入出力線ＧＩＯは、図示しないチップの下半分に設けられる２つのメモリバンク（Bank0 、Bank2)に対応して設けられるメインアンプＭＡにも接続されるようチップの縦方向を延長するように形成される。
【００２５】
チップの中央部に周辺回路が設けられる。同図には、上記周辺回路のうちこの発明に関連する出力系回路が代表として例示的に示されている。上記周辺回路には、図示しないアドレス入力端子から供給されたアドレス信号をアドレスマルチプレクス形式で取り込むロウアドレスバッファ回路とカラムアドレスバッファ回路等が設けられる。上記出力系回路は、出力バッファＤＱ０−１５と、その前段に設けられた増幅回路ＡＭＰから構成される。出力バッファＤＱ０−１５は、１６ビットの単位でパラレルにデータ出力を行なうものである。上記増幅回路Ａｍｐは、上記グローバル入出力線ＧＩＯに対応して３２個設けられ、その出力部に選択回路（ＦＩＦＯ）が設けられて奇数アドレスに対応した１６ビットの信号又は偶数アドレスに対応した１６ビットの信号を上記１６個の出力バッファＤＱ０−１５に伝える。
【００２６】
この実施例のＤＤＲ ＳＤＲＡＭでは、上記１つのメモリバンク（Bank2)の２つのメモリアレイにおいてメイン入出力線ＭＩＯに奇数アドレス（ＯＤＤ Ａｄｄ）と偶数アドレス（ＥＶＥＮ Ａｄｄ) とに分けておき、リード動作ではカラム系アドレス信号に対応してそれぞれのメモリアレイから１６ビットずつ全部で３２ビットを選択し、上記グローバル入出力線ＧＩＯを用いて３２ビットのデータを出力させるという２Ｎ（ここではＮは１６）プリフェッチ動作を行なう。そして、出力回路においてクロック信号ＣＫの立ち上がりに同期して先頭アドレスの１６ビット分を、クロック信号の立ち下がりに同期して残り１６ビット分のデータを出力させる。
【００２７】
特に制限されないが、図２又は図３の実施例は、約２５６Ｍビットのような大記憶容量を持つＤＤＲ ＳＤＲＡＭに向けられている。チップは８つのメモリブロックに分割されており、２ブロックで１バンクを構成する。１メモリブロックは、８×１６のアレイ（サブマット）に分割されており、１サブマットは５１２×５１２ビットとされる。つまり、１本のサブワード線には５１２個のメモリセルが接続され、ビット線には５１２個のメモリセルが接続される。以下の説明では、メイン入出力線ＭＩＯを回路記号ＭＩＯを用いてＭＩＯ線と略し、グローバル入出力線ＧＩＯは回路記号ＧＩＯを用いてＧＩＯ線と略す。
【００２８】
この実施例では、メインアンプ回路、メインアンプ出力回路、ＧＩＯ線、出力レジスタ回路をＯＤＤ／ＥＶＥＮアドレス用にそれぞれ割り当てられる。そして、前記のようにメインアンプ→出力レジスタへのデータ転送は、ＯＤＤ／ＥＶＥＮ同時に行う。すなわち、ＭＩＯ線に読み出された３２ビットからなるデータをメインアンプ回路で同時にセンスしてパラレルに出力レジスタに転送する。スタートアドレスのＯＤＤ／ＥＶＥＮに応して、出力レジスタ内のデータをクロックの立上り，立ち下がりに同期して出力する。従って、この実施例ではメインアンプ回路及びＧＩＯ線は３２個同時に動作することになる。
【００２９】
図４には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の一実施例の構成図が示されている。この実施例では、前記のような２Ｎプリフェッチ動作に向けられている。つまり、ＭＩＯ線に読み出された３２ビットからなるデータをメインアンプ回路で同時にセンスしてＧＩＯ線を通してパラレルに出力レジスタに転送する際のピーク電流の低減のために、ＧＩＯ線により転送されるデータを１ｓｔ出力データと２ｎｄ出力データとでタイミングをずらして出力するようにする。
【００３０】
構成としては、奇数（ＯＤＤ）データ用と偶数（ＥＶＥＮ）データ用にメインアンプとそのアンプ出力回路及びＧＩＯ線と出力レジスタを入出力端子ＤＱ０〜ＤＱ１５に対応して１６ずつが設けられる。そして、アンプ出力回路には、その出力タイミングを調整するＭＡ制御回路が設けられて、スタートアドレス情報に対応して先に出力すべきＯＤＤ（又はＥＶＥＮ）のデータはそのままＧＩＯ線を通して出力レジスタに伝えて、後から出力すべきＥＶＥＮ（又はＯＤＤ）データは上記ＭＡ制御回路により遅延させてＧＩＯ線を通して出力レジスタに伝えるようにする。つまり、メインアンプの制御回路をＯＤＤ用とＥＶＥＮ用に分けて制御し、スタートアドレスに応して、１ｓｔ出力データ（クロック立上り）はそのままＧＩＯ線にデータ出力し、２ｎｄ出力データ（クロック立ち下がり）ディレイさせてＧＩＯ線にデータ出力させる。
【００３１】
例えば、ＯＤＤスタートのときには、ＯＤＤ／ＥＶＥＮの両アドレスに対応してメモリセルの選択を行ない、１番目のクロック信号ＣＬＫによりセンスアンプ、ＬＩＯ及びＭＩＯにデータを読み出しメインアンプＭＡに取り込む。上記のようにＯＤＤスタートならＯＤＤデータに対応した１ｓｔデータをメインアンプの出力信号をそのままＧＩＯ線を通して出力レジスタに転送させる。次いでＥＶＥＮデータに対応した２ｎｄデータをディレイさせて出力レジスタに転送させる。
【００３２】
次のクロックでＥＶＥＮスタートが指示されてなら、同様にＯＤＤ／ＥＶＥＮの両アドレスに対応してメモリセルの選択を行ない、２番目のクロック信号ＣＬＫによりセンスアンプ、ＬＩＯ及びＭＩＯにデータを読み出しメインアンプＭＡに取り込む。上記のようにＥＶＥＮタートならＥＶＥＮデータに対応した１ｓｔデータをメインアンプの出力信号をそのままＧＩＯ線を通して出力レジスタに転送させる。次いでＯＤＤデータに対応した２ｎｄデータをディレイさせて出力レジスタに転送させる。
【００３３】
特に制限されないが、３番目のクロックＣＬＫの立ち上がりで、最初にアドレス指定されたＯＤＤデータの０が出力され、それと同時に読み出されたＥＶＥＮデータの１がクロック信号の立ち下がりで出力される。４番目のクロックＣＬＫの立ち上がりで、２番目のアドレス指定されたＥＶＥＮデータの２が出力され、それと同時に読み出されたＯＤＤデータの３がクロック信号の立ち下がりで出力される。以下、同様なメモリセルの選択動作、データ転送及び出力動作がクロック信号ＣＬＫに対応してパイプライン的に行なわれる。
【００３４】
この実施例では、上記のような２ＮプリフェッチＤＤＲ ＳＤＲＡＭにおいて、同時に充放電するＧＩＯ線を３２→１６個に低減することが可能となる。また、同様な手法によって４ＮプリフェッチＤＤＲ ＳＤＲＡＭをも構成することができ、その場合には同時に充放電するＧＩＯ線を６４→１６個に低減できる。前記、２ｎｄ出力データは、半クロック時間的に余裕があるためＧＩＯ線での転送タイミングを遅らせてもデータ出力動作の性能は劣化しない。
【００３５】
図５には、この発明に係るＤＤＲ ＳＤＲＡＭに用いられるメインアンプの一実施例の回路図が示されている。この実施例では、上記２Ｎプリフェッチに対応した一対のメインアンプ、メインアンプ出力回路とその制御回路が代表として例示的に示されている。そして、ＯＤＤ／ＥＶＥＮからなる一対の回路のうちＯＤＤ側回路について以下具体的に説明する。メインアンプ回路は、タイミング信号ＤＭＡＰＳＢのロウレベルによってオン状態にされるＰチャンネル型のＭＯＳＦＥＴＱ１とＱ２を通して一対のメイン入出力線ＭＩＯＴとＭＩＯＢの信号が取り込まれる。
【００３６】
上記取り込まれた信号は、ゲートとドレインとが交差接続されたＰチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４とＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６と、上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６の共通接続されたソースと回路の接地電位との間に設けられた動作電流を流すＮチャンネル型ＭＯＳＦＥＴＱ７からなるＣＭＯＳラッチ回路で増幅される。つまり、上記タイミング信号ＤＭＡＰＳＢがロウレベルの期間に入力信号の取り込みが行なわれ、所望の信号量が確保されると、上記タイミング信号ＤＭＡＰＳＢがハイレベルとなり、上記メイン入出力線ＭＩＯＴ，ＭＩＯＢとラッチ回路の入出力端子とが分離され、タイミング信号ＤＡＭＡＥＴのハイレベルにより上記ラッチ回路が増幅動作を開始する。このとき、大きな寄生容量を持つＭＩＯ線が分離されているので、上記ＣＭＯＳラッチ回路は上記ＭＩＯ線を通して伝えられた信号を高速にＣＭＯＳレベルに増幅し、ゲート回路Ｇ４とＧ５からなるラッチ回路により保持させる。
【００３７】
メインアンプ出力回路は、タイミング信号ＤＭＯＥＴ（ＯＤＤ）より制御されるゲート回路Ｇ６、Ｇ７を通して上記メインアンプ回路の出力信号がＰチャンネル型出力ＭＯＳＦＥＴＱ８とＮチャンネル型出力ＭＯＳＦＥＴＱ９からなる出力回路に伝えられ、上記メインアンプ回路に取り込まれた出力信号を電流増幅してＧＩＯ線に伝えられる出力信号ＤＧＯＵＴ０を形成する。
【００３８】
本回路例では、メインアンプ制御回路において、メインアンプ出力信号のタイミングをスタートアドレス信号（ＳＴＡＲＴＡＤＤ）により制御することを特徴とする。すなわち、ＯＤＤスタートの場合、ＳＴＡＲＴＡＤＤ＝Ｌ（ロウレベル）となり、クロック信号ＤＲＣＬＫと、その遅延信号を選択的に伝えるゲート回路Ｇ１とＧ２のうち、ゲート回路Ｇ１がゲートを開いて上記クロック信号ＤＲＣＬＫをメインアンプ出力回路に伝えるので、ＯＤＤデータは上記クロック信号ＤＲＣＬＫに同期して先に出力される。
【００３９】
これに対して、ＥＶＥＮ側のメインアンプ制御回路では、上記ＯＤＤ側とは逆に上記ゲート回路Ｇ２に対応したゲート回路がゲートを開いて、遅延信号をＥＶＥＮ側のメインアンプ出力回路に伝えるので、ＥＶＥＮデータは上記メインアンプ制御回路に設けられたディレイ回路に設定された遅延時間だけ遅らされる。ＥＶＥＮスタートの場合は上記とは逆の動作が行なわれる。このようにメインアンプ制御回路において、スタートアドレスに対応して上記メインアンプの出力タイミング、つまりはＧＩＯ線を通して伝えられるＯＤＤとＥＶＥＮのデータの転送タイミングを切り替えるようにするので、スタートアドレスが任意でしかもメモリセルのアドレス選択回路や読み出された信号の伝達経路を画一化できる。
【００４０】
図６には、前記図５のメインアンプ回路の動作の一例を説明するための波形図が示されている。メインアンプ起動（タイミング信号ＤＭＡＥＴ）後、ＧＩＯ線へのメインアンプ出力信号（タイミング信号ＤＭＯＥＴ）のタイミングがスタートアドレスによりＯＤＤ又はＥＶＥＮの一方が先になり、他方が後になるように制御される。従って、ＧＩＯ線の充放電タイミング、つまりは出力信号ＤＧＩＯＴ０（ＯＤＤ）と出力信号ＤＧＩＯＴ１（ＥＶＥＮ）をずらすことによりピーク電流の低減が可能となる。
【００４１】
図７には、出力回路の一実施例の回路図が示されている。この実施例の出力回路は、出力レジスタと出力バッファ回路から構成される。この実施例では、出力レジスタ回路にスルーラッチ（Ｔ−Latch ）回路が用いられる。本回路はクロック信号ＣＬＫ１，ＣＬＫ２のハイレベルの期間にスルーデータを出力し、クロック信号ＣＬＫ１，ＣＬＫ２のロウレベルでラッチする。出力バッファ回路は、２入力のスルーラッチ回路（Ｔ−Latch ）とバッファ回路（Ｄout Ｂuff.) を用いて構成される。本回路は、スタートアドレスに応してスルー出力するデータをＯＤＤデータ又はＥＶＥＮデータの選択を行ない、クロックに同期して出力する。本回路は実施例であり、同様な回路動作を他の回路を用いても行なうようにするとは可能である。
【００４２】
図８には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は4 Ｎプリフェッチに向けられている。４Ｎプリフェッチの場合は、下位アドレス（０〜３）の４ビットをメモリセルからＭＩＯ線に同時に読み出し、メインアンプで同時にセンスする。そこで、この実施例では、メインアンプ制御回路を下位アドレス毎に設けて、スタートアドレスに応してＧＩＯ線への出力タイミングをずらして制御する。
【００４３】
例えば、スタートアドレスが０の場合は、まずアドレス０データを出力し、以降、アドレスが進む順番に応してタイミングをずらして出力する（シーケンシャルの場合は０→１→２→３）。スタ―トアドレスが１の場合は、まずアドレス１のデータを出力する以降、アドレスが進む順番に応してタイミングをずらして出力する（つまりシーケンシャルの場合は１→２→３→０）。従って、本構成ではメインアンプ制御回路が下位アドレス毎に設けられているため、スタートアドレスに依存しないで本方式の前記のような効果を得ることが可能である。
【００４４】
図９には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、2 Ｎプリフェッチに向けらている。この実施例では、前記図４の実施例のように、メインアンプ出力回路、ＧＩＯ線及び出力レジスタ回路をＯＤＤ／ＥＶＥＮ用に割り当てるのではなく、１ｓｔ出力用と２ｎｄ出力用にのように転送されるデータのタイミングに合わせて使用される信号伝達経路を割り当てることを特徴とする。すなわち、メインアンプまでは、３２ビット同時に読み出し、ＧＩＯ線に出力する際にスタートアドレスに応じてどのＧＩＯ線にデータを出力するかを切り替える切替回路がアンプ出力回路の入力部に設けられる。
【００４５】
この実施例では、ＧＩＯ線の偶数（０，２……３０）を１ｓｔ出力用に、奇数（１，３……３１）を２ｎｄ出力用に割り当てられる。従って、ＯＤＤスタートの場合、ＯＤＤ用メインアンプのデータを偶数ＧＩＯ線に出力し、ＥＶＥＮ用メインアンプのデータを奇数ＧＩＯ線に出力する。ＥＶＥＮスタートの場合も同様にＥＶＥＮ用メインアンプのデータを偶数ＧＩＯ線に出力し、ＯＤＤ用メインアンプのデータを奇数ＧＩＯ線に出力する。本実施例により、出力レジスタにアドレス情報が不要となり出力タイミング制御が容易となる。
【００４６】
図１０には、この発明に係るＤＤＲ ＳＤＲＡＭに用いられるメインアンプの他の一実施例の回路図が示されている。この実施例では、上記図９の実施例の一対のメインアンプ、切替回路、メインアンプ出力回路とその制御回路が代表として例示的に示されている。メインアンプ回路及びメインアンプ出力回路は、前記図５の実施例と同様であるので、その説明を省略する。
【００４７】
切替回路は、上記メインアンプ回路とメインアンプ出力回路との間に設けられ、ＯＤＤ用メインアンプ回路の出力を１ｓｔ用メインアンプ出力回路又は２ｎｄ用メインアンプ出力回路のいずれかに伝達するＣＭＯＳスイッチ回路と、ＥＶＥＮ用メインアンプ回路の出力を１ｓｔ用メインアンプ出力回路又は２ｎｄ用メインアンプ出力回路のいずれかに伝達するＣＭＯＳスイッチ回路とが設けられる。
【００４８】
上記一対のＣＭＯＳスイッチ回路は、ＯＤＤ用メインアンプ回路の出力を１ｓｔ用メインアンプ出力回路に伝達するときには、ＥＶＥＮ用メインアンプ回路の出力を２ｎｄ用メインアンプ出力回路に伝達させ、逆にＯＤＤ用メインアンプ回路の出力を２ｎｄ用メインアンプ出力回路に伝達するときには、ＥＶＥＮ用メインアンプ回路の出力を１ｓｔ用メインアンプ出力回路に伝達させるようにし、メインアンプ出力回路１ｓｔと２ｎｄのそれぞれにおいて、上記ＯＤＤ用データとＥＶＥＮ用データとが衝突しないようにされる。
【００４９】
本実施例回路では、前記のようにメインアンプ出力回路及びＧＩＯ線を１ｓｔ出力用と２ｎｄ出力用に割り当て、メインアンプの増幅結果をスタートアドレスにより切り替えて出力することを特徴とする。すなわち、ＯＤＤスタートの場合、ＳＴＡＲＴＡＤＤ= Ｌ（ロウレベル）となり、メインアンプ制御回路により形成された制御信号によりＯＤＤ用のメインアンプ回路を１ｓｔメインアンプ出力回路に接続し、ＥＶＥＮ用のメインアンプ回路を２ｎｄメインアンプ出力回路に接続する。一方、ＥＶＥＮスタートの場合はこの逆のように接続する。
【００５０】
図１１には、図１０のメインアンプ回路の動作の一例を説明するための波形図が示されている。メインアンプ回路とメインアンプ出力回路の間に切替回路（セレクタ）を設け、スタートアドレス情報により、どのＧＩＯ線に出力するかを制御する。従って、ＯＤＤスタートの場合、１ｓｔ用ＧＩＯ線（ＤＧＩＯＴ０）にＯＤＤデータを出力し、２ｎｄ用ＧＩＯ線( ＤＧＩＯＴ１）にＥＶＥＮデータを出力する。一方、ＥＶＥＮスタートの場合はこの逆となる。
【００５１】
図１２には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、前記図１１の実施例の応用例であり、１ｓｔ用のＧＩＯ線を高速化することを特徴としている。すなわち、１ｓｔ用のＧＩＯ線に対し、信号伝達の高速化手法を適用し、２ｎｄ用のＧＩＯ線は、通常の信号伝送線路を用いるようにする。
【００５２】
ＧＩＯ線の高速化手法としては（ａ）ＧＩＯ配線のピッチを緩和する。例えば、Ｌ／Ｓを２倍にすることにより、配線抵抗、容量を低減する。（ｂ）ＧＩＯ配線のリード／ライト分離。通常は配線本数低減のためリード／ライト共通にするが分離して負荷低減を図る。（ｃ）ＧＩＯ線で小振幅信号転送を行なう。例えばＧＴＬ、ＳＳＴＬ等のような小振幅インターフェイスを採用する。本方式により、アクセスバスである１ｓｔ用ＧＩＯ線を高速化することにより、アクセス時間の短縮が可能となる。この構成は、全てのＧＩＯ線を高速化するものに比べ回路規模を半分に低減できる。
【００５３】
図１３には、ＧＩＯ線の一実施例のパターン図が示されている。この実施例では、ＧＩＯ線の配線ピッチを変えて高速化した例が示されている。１ｓｔ出力データ用のＧＩＯ線は、配線抵抗を下げるためＧＩＯ線幅を通常の３倍（１．５μｍ）とし、２ｎｄ出力データ用のＧＩＯ線は０．５μｍとした。なお，配線容量も低減するためには線間の幅を大きくとることにより可能である。
【００５４】
図１４には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、前記図１２の実施例の変形例であり、メインアンプ回路をも含めて１ｓｔ用と２ｎｄ用に割り当てることを特徴としている。すなわち、ＭＩＯ線のＯＤＤ／ＥＶＥＮデータをスタートアドレスに応して切り替えてメインアンプに入力し、増幅・出力する。この時、１ｓｔ用のメインアンプに高速メインアンプ回路を適用する。つまりは、高速動作を優先させた回路を用いる。２ｎｄ用メインアンプは、これとは異なる通常回路を使用する。つまりは、動作電流の低減を優先させた回路を用いる。
【００５５】
高速メインアンプ回路例としては、（ａ）スタティック型メインアンプ回路がある。通常、動作電流低減のためダイナミック型のメインアンプ回路が用いられるが、スタティック型にすることにより高速化を図ることができる。（ｂ）２相駆動メインアンプ回路を用いる。この回路により、アクセスバスである１ｓｔ用ＧＩＯ線を高速化することにより、アクセス時間の短縮が可能となる。
【００５６】
図１５には、図１４の実施例に用いられるメインアンプの一実施例の構成図が示されている。高速メインアンプとして、（Ａ）に示したようにスタティック型のアンプを使用し、通常アンプとして（Ｂ）に示したようにダイナミック型アンプを使用する。このダイナミック型アンプは、前記図５、図１０に示したメインアンプ回路と同様である。ここで、上記（Ａ）スタティック型アンプは、信号量を確保するためのタイミングマージンが不要であるので、出力信号ＯＵＴ，／ＯＵＴが得られるまでの遅延時間Ｔｄが短くなって高速であるが、信号ＥＮがハイレベルとされる動作期間に動作電流を流し続けるために消費電流が大きい。
【００５７】
一方、（Ｂ）ダイナミック型アンプは、所望の信号量が得られるまでのタイミングマージンＴｍが必要なため、前記のような出力信号ＯＵＴ，／ＯＵＴが得られるまでの遅延時間Ｔｄは大きくなってその分低速なるが、増幅出力が大きくなるとラッチ形態のＰチャンネル型ＭＯＳＦＥＴ又はＮチャンネル型ＭＯＳＦＥＴのいずれかがオフ状態となって動作電流が流れなくなるので消費電流が小さい。従って、この実施例のようなメインアンプの使い分けによって、アクセスパスのみに高速アンプを適用し、実効的な動作速度を高速化するとともに、その他のパスには通常アンプを使用して低電力化を実現可能である。
【００５８】
図１６には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、２Ｎプリフェッチの変形例が示されている。この実施例では、２ｎｄ用ＧＩＯ線へのデータ転送をディレイにより遅らせることを特微とする。すなわち、１ｓｔ用のＧＩＯ線へのデータ転送は、前記図１２の実施例と同様に出力し、２ｎｄ用のＧＩＯ線へのデータ転送を前記図４の実施例のようにはディレイにより遅らせて出力する。これにより、図４の実施例と同様の効果を得ることが可能となる上に、２ｎｄ用ＧＩＯ線へのデータ転送を常に遅らせるため次サイクルのデータとのタイミングを緩和できる。
【００５９】
図１７に、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、前記図１６の実施例の変形例であり、4 Ｎプリフェッチに向けられている。4 Ｎプリフェッチの場合も同様に、４ビット（Ｎが１のとき）を同時にメインアンプでセンス後、下位アドレスに対応した出力順に１ｓｔ用ＧＩＯ〜４ｔｈ用ＧＩＯ線にタイミングをずらして出力する。この実施例では、メインアンプ制御回路を１ｓｔ用〜４ｔｈ用に個別に準備した構成としたが、例えば、１ｓｔ用と２ｎｄ用を共有し、２ビット毎に同時に出力するようにしても良い。
【００６０】
図１８には、この発明に係るＤＤＲ ＳＤＲＡＭのＧＩＯ線の一実施例の配置図が示されている。この実施例のＧＩＯ線配置例では、前記図１６の実施例において、１ｓｔ用のＧＩＯ線と２ｎｄ用のＧＩＯ線を交互にレイアウトすることを特徴とする。すなわち、図２のチップ構成例において、チップを長距離走る３２対本のＧＩＯ線を１ｓｔ用と２ｎｄ用を交互に配置する。
【００６１】
この構成により、１ｓｔ用ＧＩＯ線が充放電している時は、２ｎｄ用ＧＩＯ線は動作していないため（タイミングをずらしている）、２ｎｄ用ＧＩＯ線がシールド線の役割を果たす。従って、１ｓｔ用のＧＩＯ線を高速にデータ転送できる。また、図４の実施例においても、同様にＯＤＤとＥＶＥＮ用のＧＩＯ線を交互にレイアウトすることにより同様の効果が得られる。
【００６２】
図１９には、この発明に係るＤＤＲ ＳＤＲＡＭの書き込み系回路の一実施例の構成図が示されている。書き込み系回路は、前記読み出し系回路とは信号伝達方向が逆になるので、前記実施例のそれぞれにおいて信号伝達が逆になるようにすればよい。ライト系の入力バッファ→メインアンプへのＧＩＯ線データ転送の制御において、シリアルに入力される１ｓｔ入力データと２ｎｄ入力データに対し、リード系と同様の制御を行う。
【００６３】
例えば、ＯＤＤ／ＥＶＥＮ両方のデータが共に入力レジスタに入力されてからＧＩＯ線にデータ出力するものではなく、１ｓｔ入力データを先にＧＩＯ線に転送することによりタイミングをずらしてピーク電流の低減を実現するものである。また、ライト系回路では、２ｎｄ入力データ（クロック立ち下がり）の方がタイミング的にはワーストになるのため、２ｎｄを優先するように制御する。つまり、２ｎｄ入力データをＧＩＯ線を通してライト用のアンプに伝えられてから、上記先に転送された１ｓｔ入力データとともにＯＤＤとＥＶＥＮのＭＩＯ線を通して２Ｎ分のメモリセルにパラレルに書き込まれるため、上記２ｎｄ入力データ（クロック立ち下がり）の方がタイミング的には時間的な余裕がない。
【００６４】
そこで、この実施例では２ｎｄ入力データを転送するＧＩＯ線を高速ＧＩＯ線とするとともにメインアンプ及び書き込み用のアンプも高速アンプを用いるようにすることにより、２ｎｄ入力データを優先するように制御するものである。これにより、書き込み系回路での高速化が可能になるとともに、ＧＩＯ線に転送することによりタイミングをずらしてピーク電流の低減を実現することができる。
【００６５】
図２０には、この発明が適用されるダイナミック型ＲＡＭの一実施例のブロック図が示されている。この実施例におけるダイナミック型ＲＡＭは、ＤＤＲ ＳＤＲＡＭに向けられている。この実施例のＤＤＲ ＳＤＲＡＭは、特に制限されないが、前記実施例と同様に４つのメモリバンクに対応して４つのメモリセルアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリセルアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００６６】
上記メモリセルアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリセルアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００６７】
メモリセルアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記各メモリバンクの相補Ｉ／Ｏ線は、前記グローバル入出力線ＧＩＯを構成するデータバス（Data Bus) を介して各メモリバンクが共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、読み出し動作のときに上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００６８】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００６９】
例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、２ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号Ａ１４を入力するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。
【００７０】
上記カラムアドレスバッファ２０６の出力は、カラムアドレスカウンタ（Column Address Counter) ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００７１】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１Ａないし２０１Ｄは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味するバー信号を示している。）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対応した入力バッファを備える。
【００７２】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００７３】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００７４】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００７５】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【００７６】
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００７７】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００７８】
ＤＤＲ ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【００７９】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約４Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約２５６Ｍビット（４Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【００８０】
ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００８１】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００８２】
センスアンプ２０２から出力されたデータは、前記のようなＬＩＯ−ＭＩＯ及びメインアンプとデータバスＤａｔａＢｕｓを介してデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、前記のようにＯＤＤとＥＶＥＮからなる２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【００８３】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、上記ＤＱＳバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。
【００８４】
書き込み動作のときには、上記ＤＤＲ ＳＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダンス状態であるので、上記端子ＤＱＳにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き込みデータが入力される。データ入力回路２１０は、上記端子ＤＱから入力された書き込みデータを、上記端子ＤＱＳから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号ＣＬＫに同期してパラレルに変換して、データバスＤａｔａＢｕｓを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。
【００８５】
上記のようなＤＤＲ ＳＤＲＡＭに本願発明を適用することによって、メモリチップの小型化を図りつつ、高速な書き込みと読み出しが可能な半導体メモリを構成することができるものとなる。
【００８６】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通して第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路において、上記第１と第２のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第２の信号伝達経路への出力タイミングを遅らせることにより、データのパラレル転送時の消費電流をピークを低減させることができるから、高速化を維持しつつ動作マージンの改善に加えて省面積・省電力化を実現することができるという効果が得られる。
【００８７】
（２） 上記に加えて、上記第１と第２のデータをクロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応してシリアルに出力させることにより、内部回路の動作周波数に対して２倍に高速化されたデータ出力を行なうようにすることができるという効果が得られる。
【００８８】
（３） 第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通して第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路に選択回路を設けて、第１と第２のデータのうち先に出力されるべき一方のデータを上記第１の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第２の出力レジスタに対応させることにより、出力回路の動作の簡略化を図ることができるという効果が得られる。
【００８９】
（４） 上記に加えて、上記第１と第２のデータをクロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応してシリアルに出力させることにより、内部回路の動作周波数に対して２倍に高速化されたデータ出力を行なうようにすることができるという効果が得られる。
【００９０】
（５） 上記に加えて、上記第１と第２の中継増幅回路を上記第１の信号伝達経路を通して伝えられる第１データと第２データを取り込む第１と第２増幅回路及び第２の中継増幅回路を上記第２の信号伝達経路に伝えられるべき出力信号を増幅する第３と第４増幅回路で構成し、上記選択回路を上記第１と第２の増幅回路の出力端子と上記第３と第４増幅回路の入力端子との間に設けて先に出力されるべき一方のデータを上記第１の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第２の出力レジスタに対応させるという簡単な構成により上記出力回路の動作の簡略化を図ることができるという効果が得られる。
【００９１】
（６） 上記に加えて、上記第１出力レジスタに対応された上記第２の信号伝達経路の第１信号線及びそれを駆動する第３増幅回路は、上記第２出力レジスタに対応された上記第２の信号伝達経路の第２信号線及びそれを駆動する第４増幅回路よりも信号伝達速度を速くすることにより、出力回路の動作の簡略化と高速化を図りつつ動作マージンの改善に加えて省面積・省電力化を実現することができるという効果が得られる。
【００９２】
（７） 上記に加えて、上記第１と第２の中継増幅回路を上記第１の信号伝達経路を通して伝えられる第１データと第２データを取り込む第１と第２増幅回路及び第２の中継増幅回路を上記第２の信号伝達経路に伝えられるべき出力信号を増幅する第３と第４増幅回路で構成し、上記選択回路を上記第１と第２の増幅回路の出力端子と上記第３と第４増幅回路の入力端子との間に設けて先に出力されるべき一方のデータを上記第１の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第２の出力レジスタに対応させるという簡単な構成により高速化を図りつつ動作マージンの改善に加えて省面積・省電力化を実現することができるという効果が得られる。
【００９３】
（８） 上記に加えて、上記第１出力レジスタに対応された上記第２の信号伝達経路の第１信号線及びそれを駆動する第３増幅回路及び上記第１増幅回路を含めて、上記第２出力レジスタに対応された上記第２の信号伝達経路の第２信号線及びそれを駆動する第４増幅回路及び上記第２増幅回路での信号伝達速度を速くすることにより、いっそうの高速化を図ることができるという効果が得られる。
【００９４】
（９） 上記に加えて、上記第２の信号伝達経路の第１信号線は、第２信号線に比べて配線幅が大きく形成することにより、配線抵抗値を小さくすることができるから極めて単純な構成で高速化を図ることができるという効果が得られる。
【００９５】
（１０） 上記に加えて、上記第２の中継増幅回路による上記第２信号線への出力タイミングを上記第１の中継増幅回路による上記第１信号線への出力タイミングに対して遅らせることにより、信号転送時のピーク電流を低減させることができ、動作マージンの改善を図ることができるという効果が得られる。
【００９６】
（１１） 上記に加えて、半導体チップの第１方向及びそれと直交する第２方向に少なくとも２個ずつメモリセルアレイ領域を更に設けてメモリバンクを構成し、階層ワード線方式及び階層ＩＯ方式で構成されたメモリアレイからなる半導体記憶装置に適用することにより、読み出し動作の高速化を実現することができるという効果が得られる。
【００９７】
（１２） 上記に加えて、ダイナミック型メモリセルを用いることにより、小面積で大記憶容量のメモリ回路を得ることができるという効果が得られる。
【００９８】
（１３） 上記に加えて、上記第２の信号伝達経路と第１と第２の出力レジスタ及び出力回路を、上記半導体チップの第１方向又は第２方向の中央部に沿って設けらるようにすることにより、それぞれのメモリアレイ（メモリバンク）からほぼ均等に信号伝達を行なわせることができるという効果が得られる。
【００９９】
（１４） 上記に加えて、入力回路を更に設け、シリアルに入力された第３と第４データを上記第２の信号伝達経路を通して中継増幅回路に伝え、後に入力される第４データが上記第１信号線を通して伝えるようにすることにより、高速なデータ入力を可能にすることができるという効果が得られる。
【０１００】
（１５） 上記に加えて、半導体チップの第１方向及びそれと直交する第２方向に少なくとも２個ずつメモリセルアレイ領域を更に設けてメモリバンクを構成し、階層ワード線方式及び階層ＩＯ方式で構成されたメモリアレイからなる半導体記憶装置に適用することにより、書き込み動作の高速化を実現することができるという効果が得られる。
【０１０１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、第１、第２の信号伝達経路や中継増幅回路は、前記のようなＤＤＲ ＳＤＲＡＭに設けられるメインアンプ等を含む読み出し系回路及び書き込み系回路にの他に、システムＬＳＩに組み込まれる回路ブロック間及びブロックと外部との間での信号伝達経路にも同様に利用することができる。
【０１０２】
メモリ回路は、前記のようなダイナミック型メモリセルを用いるものの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。あるいは、フローティングゲートに電荷を蓄積するような不揮発性のメモリセルであってもよい。この発明は、中継増幅回路を備えてパラレル−シリアル動作あるいはプリフェッチ動作によってデータの入出力を行なう各種半導体集積回路装置に広く利用することができるものである。
【０１０３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通して第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路において、上記第１と第２のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第２の信号伝達経路への出力タイミングを遅らせることにより、データのパラレル転送時の消費電流をピークを低減させることができるから、高速化を維持しつつ動作マージンの改善に加えて省面積・省電力化を実現することができる。
【０１０４】
第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通して第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路に選択回路を設けて、第１と第２のデータのうち先に出力されるべき一方のデータを上記第１の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第２の出力レジスタに対応させ、上記第１の出力レジスタに対応された第２の信号伝達経路での伝送速度を、上記第２の出力レジスタに対応された第２の信号伝達経路での伝送速度よりも速くすることにより、出力回路の動作の簡略化と高速化を図りつつ動作マージンの改善に加えて省面積・省電力化を実現することができる。
【図面の簡単な説明】
【図１】この発明に係るＤＤＲ ＳＤＲＡＭの一実施例を示す全体ブロック図である。
【図２】この発明に係るＤＤＲ ＳＤＲＡＭの一実施例を示すチップ全体構成図である。
【図３】この発明に係るＤＤＲ ＳＤＲＡＭの一実施例を示す概略全体構成図である。
【図４】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の一実施例を示す構成図である。
【図５】この発明に係るＤＤＲ ＳＤＲＡＭに用いられるメインアンプの一実施例を示す回路図である。
【図６】図５のメインアンプ回路の動作の一例を説明するための波形図である。
【図７】この発明に係るＤＤＲ ＳＤＲＡＭに用いられる出力回路の一実施例を示す回路図である。
【図８】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図９】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図１０】この発明に係るＤＤＲ ＳＤＲＡＭに用いられるメインアンプの他の一実施例を示す回路図である。
【図１１】図１０のメインアンプ回路の動作の一例を説明するための波形図である。
【図１２】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図１３】この発明に係るＤＤＲ ＳＤＲＡＭに用いられるＧＩＯ線の一実施例を示すパターン図である。
【図１４】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図１５】図１４のメインアンプの一実施例を示す構成図である。
【図１６】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図１７】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図１８】この発明に係るＤＤＲ ＳＤＲＡＭに設けられるＧＩＯ線の一実施例を示す配置図である。
【図１９】この発明に係るＤＤＲ ＳＤＲＡＭの書き込み系回路の一実施例を示す構成図である。
【図２０】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すブロック図である。
【符号の説明】
Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、Ｇ１〜Ｇ７…ゲート回路、Ｎ１，Ｎ２…インバータ回路、
Ｂａｎｋ１〜４…メモリバンク、ＸＤＣ…Ｘデコーダ、ＹＤＣ…Ｙデコーダ、
ＬＩＯ…ローカル入出力線、ＭＩＯ…メイン入出力線、ＧＩＯ…グローバル入出力線、ＭＡ…メインアンプ、
２００Ａ〜Ｄ…メモリセルアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば高速な読み出し動作が要求される大記憶容量の半導体記憶装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平１０−３４０５７９号公報（以下、先行技術１という）、特開平１１−３９８７１号公報（以下、先行技術２という）、特開平１０−３３４６５９号公報（以下、先行技術３という）、特開平９−１９８８７３号公報（以下、先行技術４という）、特開平７−２８２５８３号公報（以下、先行技術５という）、特開平４−１６２２８６号公報（以下、先行技術６という）、特開平７−２７２４７９号公報（以下、先行技術７という）、特開平７−２７２４８１号公報（以下、先行技術８という）、特開平１１−１６３６１号公報（以下、先行技術９という）のあることが判明した。
【０００３】
本願発明との関連において上記先行技術１ないし９の概略は次の通りである。先行技術１においては、偶数データが先に出力されるとき、奇数及び偶数データバスアンプの動作タイミングをずらしている。先行技術２と３においては、リードレジスタの前段にあるリードバッファの動作タイミングをバンク毎にパイプライン動作させている。先行技術４においては、出力ラッチの前段にあるセンスアンプの動作タイミングをカラムに応じてずらしている。先行技術５においては、出力ラッチの前段にあるセンスアンプの動作タイミングをずらしている。先行技術６においては、出力ラッチの前段にあるアンプを交互に動作させている。先行技術７においては、出力ラッチの前段にあるカラムスイッチの動作タイミングをパイプライン動作させている。先行技術８においては、出力ラッチの前段にあるデータ検出回路の動作タイミングをアドレスに応じてずらている。先行技術９においては、ラッチの前段にあるセンスアンプのそれぞれの駆動能力を異ならせている。かかる先行技術１ないし９においては、後で説明する本願発明のように簡単な構成によるプリフェッチ動作での高速化を実現することの必然性を示唆するような記載は一切見当たらない。
【０００４】
【発明が解決しようとする課題】
ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ；以下単にＤＤＲ ＳＤＲＡＭという）はクロックの両エッジでデータの入出力を行う。従って、２００ＭＨｚのクロック周波数で動作させると、２倍の４００Ｍｂｐｓのデータ転送速度が得られる。ＳＤＲＡＭと同様のチップ構成でＤＤＲを取ると、チップ内部を２倍の周波数で動かさなければならなくなるが、同一デバイスでは実現不可能である。そこで、ＤＤＲ ＳＤＲＡＭでは、プリフェッチ動作により、チップ内の動作周波数をＳＤＲＡＭと同等にして、データの入出力のみ高速化して４００Ｍｂｐｓを実現する。従って、ＤＤＲ ＳＤＲＡＭでは、メインアンプ−出力バッファまでのデータ転送方式がＳＤＲＡＭと大きく異なる。
【０００５】
ＳＤＲＡＭでは、消費電流ＩＣＣの約２０％が上記メインアンプ−出力バッファまでのデータ転送線路であるグローバル入出力線ＧＩＯの充放電電流であるとみられている。このため、上記プリフェッチ動作を行なうとピーク電流が問題となりつつある。つまり、１６ビット単位でのデータ入出力を行なうとき、2 Ｎプリフェッチ動作ではＳＤＲＡＭの２倍の３２個、４Ｎプリフェッチ動作では4 倍の６４個のメインアンプ及びそれに対応した上記グローバル入出力線ＧＩＯが同時に動作するためピーク電流が重要な課題となる。そして、性能を向上しようとしてメインアンプ回路、グローバル入出力線ＧＩＯを高速化する手法が取ると、いっそうピーク電流が増加してしまうという問題が生じる。
【０００６】
この発明の目的は、簡単な構成でデータ入出力の高速化と動作マージンの改善を図った信号伝達回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、高速化と動作マージンの改善に加えて省面積・省電力化を実現した半導体記憶回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通してパラレルに第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路において、上記第１と第２のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第２の信号伝達経路への出力タイミングを遅らせる。
【０００８】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通して第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路に選択回路を設けて、第１と第２のデータのうち先に出力されるべき一方のデータを上記第１の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第２の出力レジスタに対応させ、上記第１の出力レジスタに対応された第２の信号伝達経路での伝送速度を、上記第２の出力レジスタに対応された第２の信号伝達経路での伝送速度よりも速くする。
【０００９】
【発明の実施の形態】
図１には、この発明に係るＤＤＲ ＳＤＲＡＭの一実施例の全体ブロック図が示されている。制御入力信号は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥとされる。ここで、／はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Ｘアドレス信号とＹアドレス信号は、共通のアドレス端子Ａｄｄからクロック信号ＣＫ，／ＣＫに同期して時系列的に入力される。
【００１０】
アドレスバッファを通して入力されたＸアドレス信号とＹアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。ラッチ回路に取り込まれたＸアドレス信号は、プリデコーダにより供給され、その出力信号がＸデコーダに供給されてワード線ＷＬの選択信号が形成される。ワード線の選択動作により、メモリアレイの相補ビット線ＢＬには微小な読み出し信号が現れ、センスアンプにより増幅動作が行われる。ラッチ回路に取り込まれたＹアドレス信号は、プリデコーダに供給され、その出力信号がＹデコーダに供給されてビット線ＢＬの選択信号が形成される。Ｘ救済回路及びＹ救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をＸデコーダ及びＹデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
【００１１】
センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。このメインアンプは、特に制限されないが、書き込み回路も設けられる。つまり、読み出し動作のときには、Ｙスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子ＤＱから出力させる。書き込み動作のときには、外部端子ＤＱから入力された書き込み信号が入力バッファを介して取り込まれ、上記書き込み回路を介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。
【００１２】
クロック発生回路（メインコントロール回路）は、クロック信号ＣＫ，／ＣＫと上記信号／ＲＡＳと／ＣＡＳに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。内部電源発生回路は、電源端子から供給されたＶccとＶssのような動作電圧を受け、上記プレート電圧、Ｖcc／２のようなプリチャージ電圧、内部昇圧電圧ＶＣＨ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢＢのような各種内部電圧を発生させる。リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してＸ系の選択動作に用いられる。
【００１３】
図２には、この発明に係るＤＤＲ ＳＤＲＡＭの一実施例のチップ全体構成図が示されている。この実施例のＳＤＲＡＭは、複数のメモリブロック又はバンクを構成するようチップが全体として８分割される。８つに分割された各々のブロックは、それぞれが同様な構成とされる。メモリアレイに一端に沿ってＸデコーダＸＤＣが設けられ、それと直交する方向のチップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡが配置される。上記８個のメモリブロックは、２つが１組とされて上記ＸデコーダＸＤＣが隣接するよう上下対称的に配置されて前記のような１つのメモリバンクが構成される。上記各々２組のメモリブロックからなる２つのメモリバンクも、同図において上下対称的に配置される。また、チップの縦中央に設けられた周辺回路を中心にして上記ＹデコーダＹＤＣ、メインアンプＭＡが互いに隣接するように左右対称的に配置される。
【００１４】
１つのメモリブロックのメモリアレイ部は、上記ＸデコーダＸＤＣから同図に縦方向に延びるワード線にそって複数個に分割されたアレイと、それぞれのアレイに設けられたサブワード線を、上記複数個のアレイを貫通するように配置されたメインワード線と、サブワード線選択線により選択されるという階層ワード線方式が採られる。これにより、サブワード線に接続されるメモリセルの数が減り、サブワード線選択動作を高速にする。
【００１５】
上記メモリブロックは、ＹデコーダＹＤＣから延びるＹ選択線にそって複数個に分割されたアレイを有し、各アレイ毎にビット線が分割される。これにより、ビット線に接続されるメモリセルの数が減り、メモリセルからビット線に読み出される信号電圧を確保するものである。メモリセルは、ダイナミック型メモリセルから構成され、記憶キャパシタに電荷が有るか無いかを情報の１と０に対応させるものであり、記憶キャパシタの電荷とビット線のプリチャージ電荷との電荷結合によって読み出し動作を行なうので、上記ビット線に接続されるメモリセルの減らすことによって、必要な信号量を確保することができる。
【００１６】
上記分割されたアレイの上下には、サブワードドライバ列が配置され、アレイの左右（ビット線方向）にはセンスアンプ列が配置される。センスアンプ列には、カラム選択回路やビット線プリチャージ回路等が設けられており、ワード線（サブワード線）の選択によるメモリセルからのデータ読み出しによって夫々のビット線に現れる微小電位差をセンスアンプにより検出して増幅する。
【００１７】
後述するメイン入出力線ＭＩＯは、特に制限されないが、上記サブワードドライバ列上を同図において横方向に延長される。そして、センスアンプ列にそってローカル入出力線ＬＩＯが配置され、ロウ系の選択信号によってローカル入出力線ＬＩＯと上記メイン入出力線ＭＩＯが接続される。上記周辺回路には、前記グローバル入出力線ＧＩＯが配置されており、選択されたメモリバンクに対応した上記メイン入出力線ＭＩＯと接続される。グローバル入出力線ＭＩＯは、入出力レジスタを通して前記出力バッファ及び入力バッファを介して外部端子と接続されるパッドＤＱＰＡＤと接続される。
【００１８】
図示しないが、チップの中央部に次に説明するような周辺回路が適宜に設けられる。アドレス入力端子から供給されたアドレス信号は、ロウアドレスバッファ回路とカラムアドレスバッファにアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのアドレスバッファが保持する。例えば、ロウアドレスバッファとカラムアドレスバッファは、１つのメモリサイクル期間にわたって上記取り込まれたアドレス信号をそれぞれ保持する。そして、チップの中央部には、ヒューズとアドレス比較を行なうＭＯＳＦＥＴ等からなる救済回路も設けられる。
【００１９】
上記ロウアドレスバッファはリフレッシュ動作モードにおいてはリフレッシュ制御回路から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。この実施例では、特に制限されないが、クロック発生回路を介して上記リフレッシュアドレス信号をロウアドレス信号として取り込むようにされている。カラムアドレスバッファに取り込まれたアドレス信号は、制御回路に含まれるカラムアドレスカウンタにプリセットデータとして供給される。上記カラムアドレスカウンタは後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、ＹデコーダＹＤＣに向けて出力する。
【００２０】
制御回路は、特に制限されなが、クロック信号、クロックイネーブル信号、チップセレクト信号、カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号、データ入出力マスクコントロール信号などの外部制御信号と、メモリバンクに対応されたアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード等の各種制御信号とそれに対応した各種タイミング信号を形成し、そのためのコントロールロジックとモードレジスタを備える。
【００２１】
図３には、この発明に係るＤＤＲ ＳＤＲＡＭの概略全体構成図が示されている。同図は、前記図２に対応されており、メモリアレイがチップが全体として８分割される。同図には、そのうちの半分の４つのメモリアレイが代表として例示的に示され、図面の残り半分にはこの発明に関連する部分の拡大図が示されている。上記メモリアレイに一端に沿ってＸデコーダＸＤＣが設けられ、それと直交する方向のチップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡが配置される。上記８個のメモリアレイは、２つが１組とされてＸデコーダＸＤＣを挟んで上下対称的に設けられる。このようにＸデコーダＸＤＣを挟んで設けられる２つのメモリアレイにより１つのメモリバンク(Bank2) が構成される。他のメモリバンク(Bank3) も上記同様な２つのメモリアレイにより構成される。
【００２２】
１つのメモリアレイは、上記ＸデコーダＸＤＣから同図に縦方向に延びるワード線にそって複数個に分割されたアレイが設けられる。上記アレイの各々に設けられたサブワード線は、上記複数個のアレイを貫通するように配置されたメインワード線と、サブワード線選択線によりサブワードドライバによって選択されるという階層ワード線方式が採られる。同様に、メモリアレイは、ＹデコーダＹＤＣから延びるＹ選択線にそって複数個に分割されたアレイを有し、アレイの各々によってビット線が分割される。
【００２３】
上記ビット線は、その両端部に設けられるセンスアンプ列によって分割され、かかるビット線列にそってローカル入出力線ＬＩＯが設けられる。上記ローカル入出力線ＬＩＯは、ロウ系のアドレスにより選択される選択回路を介してメイン入出力線ＭＩＯに接続される。メイン出力線ＭＩＯは、代表として例示的に示されているメモリバンク（Bank2 ）を例にして説明すると、２つに分割されたメモリアレイにおいて１６対（pairs)ずつが、上記Ｙ選択線と平行に上記サブワードドライバ列にそって延長される。それ故、１つのメモリバンク（Bank2 ）では、３２対（pairs)のメイン入出力線ＭＩＯが設けられる。これらの３２対のメイン入出力線ＭＩＯに対応して３２個のメインアンプＭＡが設けられる。
【００２４】
上記３２個のメインアンプＭＡの出力信号は、チップの縦方向に延長される３２対（pairs)のグローバル入出力線ＧＩＯに供給される。これらのグローバル入出力線ＧＩＯは、図示しないチップの下半分に設けられる２つのメモリバンク（Bank0 、Bank2)に対応して設けられるメインアンプＭＡにも接続されるようチップの縦方向を延長するように形成される。
【００２５】
チップの中央部に周辺回路が設けられる。同図には、上記周辺回路のうちこの発明に関連する出力系回路が代表として例示的に示されている。上記周辺回路には、図示しないアドレス入力端子から供給されたアドレス信号をアドレスマルチプレクス形式で取り込むロウアドレスバッファ回路とカラムアドレスバッファ回路等が設けられる。上記出力系回路は、出力バッファＤＱ０−１５と、その前段に設けられた増幅回路ＡＭＰから構成される。出力バッファＤＱ０−１５は、１６ビットの単位でパラレルにデータ出力を行なうものである。上記増幅回路Ａｍｐは、上記グローバル入出力線ＧＩＯに対応して３２個設けられ、その出力部に選択回路（ＦＩＦＯ）が設けられて奇数アドレスに対応した１６ビットの信号又は偶数アドレスに対応した１６ビットの信号を上記１６個の出力バッファＤＱ０−１５に伝える。
【００２６】
この実施例のＤＤＲ ＳＤＲＡＭでは、上記１つのメモリバンク（Bank2)の２つのメモリアレイにおいてメイン入出力線ＭＩＯに奇数アドレス（ＯＤＤ Ａｄｄ）と偶数アドレス（ＥＶＥＮ Ａｄｄ) とに分けておき、リード動作ではカラム系アドレス信号に対応してそれぞれのメモリアレイから１６ビットずつ全部で３２ビットを選択し、上記グローバル入出力線ＧＩＯを用いて３２ビットのデータを出力させるという２Ｎ（ここではＮは１６）プリフェッチ動作を行なう。そして、出力回路においてクロック信号ＣＫの立ち上がりに同期して先頭アドレスの１６ビット分を、クロック信号の立ち下がりに同期して残り１６ビット分のデータを出力させる。
【００２７】
特に制限されないが、図２又は図３の実施例は、約２５６Ｍビットのような大記憶容量を持つＤＤＲ ＳＤＲＡＭに向けられている。チップは８つのメモリブロックに分割されており、２ブロックで１バンクを構成する。１メモリブロックは、８×１６のアレイ（サブマット）に分割されており、１サブマットは５１２×５１２ビットとされる。つまり、１本のサブワード線には５１２個のメモリセルが接続され、ビット線には５１２個のメモリセルが接続される。以下の説明では、メイン入出力線ＭＩＯを回路記号ＭＩＯを用いてＭＩＯ線と略し、グローバル入出力線ＧＩＯは回路記号ＧＩＯを用いてＧＩＯ線と略す。
【００２８】
この実施例では、メインアンプ回路、メインアンプ出力回路、ＧＩＯ線、出力レジスタ回路をＯＤＤ／ＥＶＥＮアドレス用にそれぞれ割り当てられる。そして、前記のようにメインアンプ→出力レジスタへのデータ転送は、ＯＤＤ／ＥＶＥＮ同時に行う。すなわち、ＭＩＯ線に読み出された３２ビットからなるデータをメインアンプ回路で同時にセンスしてパラレルに出力レジスタに転送する。スタートアドレスのＯＤＤ／ＥＶＥＮに応して、出力レジスタ内のデータをクロックの立上り，立ち下がりに同期して出力する。従って、この実施例ではメインアンプ回路及びＧＩＯ線は３２個同時に動作することになる。
【００２９】
図４には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の一実施例の構成図が示されている。この実施例では、前記のような２Ｎプリフェッチ動作に向けられている。つまり、ＭＩＯ線に読み出された３２ビットからなるデータをメインアンプ回路で同時にセンスしてＧＩＯ線を通してパラレルに出力レジスタに転送する際のピーク電流の低減のために、ＧＩＯ線により転送されるデータを１ｓｔ出力データと２ｎｄ出力データとでタイミングをずらして出力するようにする。
【００３０】
構成としては、奇数（ＯＤＤ）データ用と偶数（ＥＶＥＮ）データ用にメインアンプとそのアンプ出力回路及びＧＩＯ線と出力レジスタを入出力端子ＤＱ０〜ＤＱ１５に対応して１６ずつが設けられる。そして、アンプ出力回路には、その出力タイミングを調整するＭＡ制御回路が設けられて、スタートアドレス情報に対応して先に出力すべきＯＤＤ（又はＥＶＥＮ）のデータはそのままＧＩＯ線を通して出力レジスタに伝えて、後から出力すべきＥＶＥＮ（又はＯＤＤ）データは上記ＭＡ制御回路により遅延させてＧＩＯ線を通して出力レジスタに伝えるようにする。つまり、メインアンプの制御回路をＯＤＤ用とＥＶＥＮ用に分けて制御し、スタートアドレスに応して、１ｓｔ出力データ（クロック立上り）はそのままＧＩＯ線にデータ出力し、２ｎｄ出力データ（クロック立ち下がり）ディレイさせてＧＩＯ線にデータ出力させる。
【００３１】
例えば、ＯＤＤスタートのときには、ＯＤＤ／ＥＶＥＮの両アドレスに対応してメモリセルの選択を行ない、１番目のクロック信号ＣＬＫによりセンスアンプ、ＬＩＯ及びＭＩＯにデータを読み出しメインアンプＭＡに取り込む。上記のようにＯＤＤスタートならＯＤＤデータに対応した１ｓｔデータをメインアンプの出力信号をそのままＧＩＯ線を通して出力レジスタに転送させる。次いでＥＶＥＮデータに対応した２ｎｄデータをディレイさせて出力レジスタに転送させる。
【００３２】
次のクロックでＥＶＥＮスタートが指示されてなら、同様にＯＤＤ／ＥＶＥＮの両アドレスに対応してメモリセルの選択を行ない、２番目のクロック信号ＣＬＫによりセンスアンプ、ＬＩＯ及びＭＩＯにデータを読み出しメインアンプＭＡに取り込む。上記のようにＥＶＥＮタートならＥＶＥＮデータに対応した１ｓｔデータをメインアンプの出力信号をそのままＧＩＯ線を通して出力レジスタに転送させる。次いでＯＤＤデータに対応した２ｎｄデータをディレイさせて出力レジスタに転送させる。
【００３３】
特に制限されないが、３番目のクロックＣＬＫの立ち上がりで、最初にアドレス指定されたＯＤＤデータの０が出力され、それと同時に読み出されたＥＶＥＮデータの１がクロック信号の立ち下がりで出力される。４番目のクロックＣＬＫの立ち上がりで、２番目のアドレス指定されたＥＶＥＮデータの２が出力され、それと同時に読み出されたＯＤＤデータの３がクロック信号の立ち下がりで出力される。以下、同様なメモリセルの選択動作、データ転送及び出力動作がクロック信号ＣＬＫに対応してパイプライン的に行なわれる。
【００３４】
この実施例では、上記のような２ＮプリフェッチＤＤＲ ＳＤＲＡＭにおいて、同時に充放電するＧＩＯ線を３２→１６個に低減することが可能となる。また、同様な手法によって４ＮプリフェッチＤＤＲ ＳＤＲＡＭをも構成することができ、その場合には同時に充放電するＧＩＯ線を６４→１６個に低減できる。前記、２ｎｄ出力データは、半クロック時間的に余裕があるためＧＩＯ線での転送タイミングを遅らせてもデータ出力動作の性能は劣化しない。
【００３５】
図５には、この発明に係るＤＤＲ ＳＤＲＡＭに用いられるメインアンプの一実施例の回路図が示されている。この実施例では、上記２Ｎプリフェッチに対応した一対のメインアンプ、メインアンプ出力回路とその制御回路が代表として例示的に示されている。そして、ＯＤＤ／ＥＶＥＮからなる一対の回路のうちＯＤＤ側回路について以下具体的に説明する。メインアンプ回路は、タイミング信号ＤＭＡＰＳＢのロウレベルによってオン状態にされるＰチャンネル型のＭＯＳＦＥＴＱ１とＱ２を通して一対のメイン入出力線ＭＩＯＴとＭＩＯＢの信号が取り込まれる。
【００３６】
上記取り込まれた信号は、ゲートとドレインとが交差接続されたＰチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４とＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６と、上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６の共通接続されたソースと回路の接地電位との間に設けられた動作電流を流すＮチャンネル型ＭＯＳＦＥＴＱ７からなるＣＭＯＳラッチ回路で増幅される。つまり、上記タイミング信号ＤＭＡＰＳＢがロウレベルの期間に入力信号の取り込みが行なわれ、所望の信号量が確保されると、上記タイミング信号ＤＭＡＰＳＢがハイレベルとなり、上記メイン入出力線ＭＩＯＴ，ＭＩＯＢとラッチ回路の入出力端子とが分離され、タイミング信号ＤＡＭＡＥＴのハイレベルにより上記ラッチ回路が増幅動作を開始する。このとき、大きな寄生容量を持つＭＩＯ線が分離されているので、上記ＣＭＯＳラッチ回路は上記ＭＩＯ線を通して伝えられた信号を高速にＣＭＯＳレベルに増幅し、ゲート回路Ｇ４とＧ５からなるラッチ回路により保持させる。
【００３７】
メインアンプ出力回路は、タイミング信号ＤＭＯＥＴ（ＯＤＤ）より制御されるゲート回路Ｇ６、Ｇ７を通して上記メインアンプ回路の出力信号がＰチャンネル型出力ＭＯＳＦＥＴＱ８とＮチャンネル型出力ＭＯＳＦＥＴＱ９からなる出力回路に伝えられ、上記メインアンプ回路に取り込まれた出力信号を電流増幅してＧＩＯ線に伝えられる出力信号ＤＧＯＵＴ０を形成する。
【００３８】
本回路例では、メインアンプ制御回路において、メインアンプ出力信号のタイミングをスタートアドレス信号（ＳＴＡＲＴＡＤＤ）により制御することを特徴とする。すなわち、ＯＤＤスタートの場合、ＳＴＡＲＴＡＤＤ＝Ｌ（ロウレベル）となり、クロック信号ＤＲＣＬＫと、その遅延信号を選択的に伝えるゲート回路Ｇ１とＧ２のうち、ゲート回路Ｇ１がゲートを開いて上記クロック信号ＤＲＣＬＫをメインアンプ出力回路に伝えるので、ＯＤＤデータは上記クロック信号ＤＲＣＬＫに同期して先に出力される。
【００３９】
これに対して、ＥＶＥＮ側のメインアンプ制御回路では、上記ＯＤＤ側とは逆に上記ゲート回路Ｇ２に対応したゲート回路がゲートを開いて、遅延信号をＥＶＥＮ側のメインアンプ出力回路に伝えるので、ＥＶＥＮデータは上記メインアンプ制御回路に設けられたディレイ回路に設定された遅延時間だけ遅らされる。ＥＶＥＮスタートの場合は上記とは逆の動作が行なわれる。このようにメインアンプ制御回路において、スタートアドレスに対応して上記メインアンプの出力タイミング、つまりはＧＩＯ線を通して伝えられるＯＤＤとＥＶＥＮのデータの転送タイミングを切り替えるようにするので、スタートアドレスが任意でしかもメモリセルのアドレス選択回路や読み出された信号の伝達経路を画一化できる。
【００４０】
図６には、前記図５のメインアンプ回路の動作の一例を説明するための波形図が示されている。メインアンプ起動（タイミング信号ＤＭＡＥＴ）後、ＧＩＯ線へのメインアンプ出力信号（タイミング信号ＤＭＯＥＴ）のタイミングがスタートアドレスによりＯＤＤ又はＥＶＥＮの一方が先になり、他方が後になるように制御される。従って、ＧＩＯ線の充放電タイミング、つまりは出力信号ＤＧＩＯＴ０（ＯＤＤ）と出力信号ＤＧＩＯＴ１（ＥＶＥＮ）をずらすことによりピーク電流の低減が可能となる。
【００４１】
図７には、出力回路の一実施例の回路図が示されている。この実施例の出力回路は、出力レジスタと出力バッファ回路から構成される。この実施例では、出力レジスタ回路にスルーラッチ（Ｔ−Latch ）回路が用いられる。本回路はクロック信号ＣＬＫ１，ＣＬＫ２のハイレベルの期間にスルーデータを出力し、クロック信号ＣＬＫ１，ＣＬＫ２のロウレベルでラッチする。出力バッファ回路は、２入力のスルーラッチ回路（Ｔ−Latch ）とバッファ回路（Ｄout Ｂuff.) を用いて構成される。本回路は、スタートアドレスに応してスルー出力するデータをＯＤＤデータ又はＥＶＥＮデータの選択を行ない、クロックに同期して出力する。本回路は実施例であり、同様な回路動作を他の回路を用いても行なうようにするとは可能である。
【００４２】
図８には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は4 Ｎプリフェッチに向けられている。４Ｎプリフェッチの場合は、下位アドレス（０〜３）の４ビットをメモリセルからＭＩＯ線に同時に読み出し、メインアンプで同時にセンスする。そこで、この実施例では、メインアンプ制御回路を下位アドレス毎に設けて、スタートアドレスに応してＧＩＯ線への出力タイミングをずらして制御する。
【００４３】
例えば、スタートアドレスが０の場合は、まずアドレス０データを出力し、以降、アドレスが進む順番に応してタイミングをずらして出力する（シーケンシャルの場合は０→１→２→３）。スタ―トアドレスが１の場合は、まずアドレス１のデータを出力する以降、アドレスが進む順番に応してタイミングをずらして出力する（つまりシーケンシャルの場合は１→２→３→０）。従って、本構成ではメインアンプ制御回路が下位アドレス毎に設けられているため、スタートアドレスに依存しないで本方式の前記のような効果を得ることが可能である。
【００４４】
図９には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、2 Ｎプリフェッチに向けらている。この実施例では、前記図４の実施例のように、メインアンプ出力回路、ＧＩＯ線及び出力レジスタ回路をＯＤＤ／ＥＶＥＮ用に割り当てるのではなく、１ｓｔ出力用と２ｎｄ出力用にのように転送されるデータのタイミングに合わせて使用される信号伝達経路を割り当てることを特徴とする。すなわち、メインアンプまでは、３２ビット同時に読み出し、ＧＩＯ線に出力する際にスタートアドレスに応じてどのＧＩＯ線にデータを出力するかを切り替える切替回路がアンプ出力回路の入力部に設けられる。
【００４５】
この実施例では、ＧＩＯ線の偶数（０，２……３０）を１ｓｔ出力用に、奇数（１，３……３１）を２ｎｄ出力用に割り当てられる。従って、ＯＤＤスタートの場合、ＯＤＤ用メインアンプのデータを偶数ＧＩＯ線に出力し、ＥＶＥＮ用メインアンプのデータを奇数ＧＩＯ線に出力する。ＥＶＥＮスタートの場合も同様にＥＶＥＮ用メインアンプのデータを偶数ＧＩＯ線に出力し、ＯＤＤ用メインアンプのデータを奇数ＧＩＯ線に出力する。本実施例により、出力レジスタにアドレス情報が不要となり出力タイミング制御が容易となる。
【００４６】
図１０には、この発明に係るＤＤＲ ＳＤＲＡＭに用いられるメインアンプの他の一実施例の回路図が示されている。この実施例では、上記図９の実施例の一対のメインアンプ、切替回路、メインアンプ出力回路とその制御回路が代表として例示的に示されている。メインアンプ回路及びメインアンプ出力回路は、前記図５の実施例と同様であるので、その説明を省略する。
【００４７】
切替回路は、上記メインアンプ回路とメインアンプ出力回路との間に設けられ、ＯＤＤ用メインアンプ回路の出力を１ｓｔ用メインアンプ出力回路又は２ｎｄ用メインアンプ出力回路のいずれかに伝達するＣＭＯＳスイッチ回路と、ＥＶＥＮ用メインアンプ回路の出力を１ｓｔ用メインアンプ出力回路又は２ｎｄ用メインアンプ出力回路のいずれかに伝達するＣＭＯＳスイッチ回路とが設けられる。
【００４８】
上記一対のＣＭＯＳスイッチ回路は、ＯＤＤ用メインアンプ回路の出力を１ｓｔ用メインアンプ出力回路に伝達するときには、ＥＶＥＮ用メインアンプ回路の出力を２ｎｄ用メインアンプ出力回路に伝達させ、逆にＯＤＤ用メインアンプ回路の出力を２ｎｄ用メインアンプ出力回路に伝達するときには、ＥＶＥＮ用メインアンプ回路の出力を１ｓｔ用メインアンプ出力回路に伝達させるようにし、メインアンプ出力回路１ｓｔと２ｎｄのそれぞれにおいて、上記ＯＤＤ用データとＥＶＥＮ用データとが衝突しないようにされる。
【００４９】
本実施例回路では、前記のようにメインアンプ出力回路及びＧＩＯ線を１ｓｔ出力用と２ｎｄ出力用に割り当て、メインアンプの増幅結果をスタートアドレスにより切り替えて出力することを特徴とする。すなわち、ＯＤＤスタートの場合、ＳＴＡＲＴＡＤＤ= Ｌ（ロウレベル）となり、メインアンプ制御回路により形成された制御信号によりＯＤＤ用のメインアンプ回路を１ｓｔメインアンプ出力回路に接続し、ＥＶＥＮ用のメインアンプ回路を２ｎｄメインアンプ出力回路に接続する。一方、ＥＶＥＮスタートの場合はこの逆のように接続する。
【００５０】
図１１には、図１０のメインアンプ回路の動作の一例を説明するための波形図が示されている。メインアンプ回路とメインアンプ出力回路の間に切替回路（セレクタ）を設け、スタートアドレス情報により、どのＧＩＯ線に出力するかを制御する。従って、ＯＤＤスタートの場合、１ｓｔ用ＧＩＯ線（ＤＧＩＯＴ０）にＯＤＤデータを出力し、２ｎｄ用ＧＩＯ線( ＤＧＩＯＴ１）にＥＶＥＮデータを出力する。一方、ＥＶＥＮスタートの場合はこの逆となる。
【００５１】
図１２には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、前記図１１の実施例の応用例であり、１ｓｔ用のＧＩＯ線を高速化することを特徴としている。すなわち、１ｓｔ用のＧＩＯ線に対し、信号伝達の高速化手法を適用し、２ｎｄ用のＧＩＯ線は、通常の信号伝送線路を用いるようにする。
【００５２】
ＧＩＯ線の高速化手法としては（ａ）ＧＩＯ配線のピッチを緩和する。例えば、Ｌ／Ｓを２倍にすることにより、配線抵抗、容量を低減する。（ｂ）ＧＩＯ配線のリード／ライト分離。通常は配線本数低減のためリード／ライト共通にするが分離して負荷低減を図る。（ｃ）ＧＩＯ線で小振幅信号転送を行なう。例えばＧＴＬ、ＳＳＴＬ等のような小振幅インターフェイスを採用する。本方式により、アクセスバスである１ｓｔ用ＧＩＯ線を高速化することにより、アクセス時間の短縮が可能となる。この構成は、全てのＧＩＯ線を高速化するものに比べ回路規模を半分に低減できる。
【００５３】
図１３には、ＧＩＯ線の一実施例のパターン図が示されている。この実施例では、ＧＩＯ線の配線ピッチを変えて高速化した例が示されている。１ｓｔ出力データ用のＧＩＯ線は、配線抵抗を下げるためＧＩＯ線幅を通常の３倍（１．５μｍ）とし、２ｎｄ出力データ用のＧＩＯ線は０．５μｍとした。なお，配線容量も低減するためには線間の幅を大きくとることにより可能である。
【００５４】
図１４には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、前記図１２の実施例の変形例であり、メインアンプ回路をも含めて１ｓｔ用と２ｎｄ用に割り当てることを特徴としている。すなわち、ＭＩＯ線のＯＤＤ／ＥＶＥＮデータをスタートアドレスに応して切り替えてメインアンプに入力し、増幅・出力する。この時、１ｓｔ用のメインアンプに高速メインアンプ回路を適用する。つまりは、高速動作を優先させた回路を用いる。２ｎｄ用メインアンプは、これとは異なる通常回路を使用する。つまりは、動作電流の低減を優先させた回路を用いる。
【００５５】
高速メインアンプ回路例としては、（ａ）スタティック型メインアンプ回路がある。通常、動作電流低減のためダイナミック型のメインアンプ回路が用いられるが、スタティック型にすることにより高速化を図ることができる。（ｂ）２相駆動メインアンプ回路を用いる。この回路により、アクセスバスである１ｓｔ用ＧＩＯ線を高速化することにより、アクセス時間の短縮が可能となる。
【００５６】
図１５には、図１４の実施例に用いられるメインアンプの一実施例の構成図が示されている。高速メインアンプとして、（Ａ）に示したようにスタティック型のアンプを使用し、通常アンプとして（Ｂ）に示したようにダイナミック型アンプを使用する。このダイナミック型アンプは、前記図５、図１０に示したメインアンプ回路と同様である。ここで、上記（Ａ）スタティック型アンプは、信号量を確保するためのタイミングマージンが不要であるので、出力信号ＯＵＴ，／ＯＵＴが得られるまでの遅延時間Ｔｄが短くなって高速であるが、信号ＥＮがハイレベルとされる動作期間に動作電流を流し続けるために消費電流が大きい。
【００５７】
一方、（Ｂ）ダイナミック型アンプは、所望の信号量が得られるまでのタイミングマージンＴｍが必要なため、前記のような出力信号ＯＵＴ，／ＯＵＴが得られるまでの遅延時間Ｔｄは大きくなってその分低速なるが、増幅出力が大きくなるとラッチ形態のＰチャンネル型ＭＯＳＦＥＴ又はＮチャンネル型ＭＯＳＦＥＴのいずれかがオフ状態となって動作電流が流れなくなるので消費電流が小さい。従って、この実施例のようなメインアンプの使い分けによって、アクセスパスのみに高速アンプを適用し、実効的な動作速度を高速化するとともに、その他のパスには通常アンプを使用して低電力化を実現可能である。
【００５８】
図１６には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、２Ｎプリフェッチの変形例が示されている。この実施例では、２ｎｄ用ＧＩＯ線へのデータ転送をディレイにより遅らせることを特微とする。すなわち、１ｓｔ用のＧＩＯ線へのデータ転送は、前記図１２の実施例と同様に出力し、２ｎｄ用のＧＩＯ線へのデータ転送を前記図４の実施例のようにはディレイにより遅らせて出力する。これにより、図４の実施例と同様の効果を得ることが可能となる上に、２ｎｄ用ＧＩＯ線へのデータ転送を常に遅らせるため次サイクルのデータとのタイミングを緩和できる。
【００５９】
図１７に、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例の構成図が示されている。この実施例は、前記図１６の実施例の変形例であり、4 Ｎプリフェッチに向けられている。4 Ｎプリフェッチの場合も同様に、４ビット（Ｎが１のとき）を同時にメインアンプでセンス後、下位アドレスに対応した出力順に１ｓｔ用ＧＩＯ〜４ｔｈ用ＧＩＯ線にタイミングをずらして出力する。この実施例では、メインアンプ制御回路を１ｓｔ用〜４ｔｈ用に個別に準備した構成としたが、例えば、１ｓｔ用と２ｎｄ用を共有し、２ビット毎に同時に出力するようにしても良い。
【００６０】
図１８には、この発明に係るＤＤＲ ＳＤＲＡＭのＧＩＯ線の一実施例の配置図が示されている。この実施例のＧＩＯ線配置例では、前記図１６の実施例において、１ｓｔ用のＧＩＯ線と２ｎｄ用のＧＩＯ線を交互にレイアウトすることを特徴とする。すなわち、図２のチップ構成例において、チップを長距離走る３２対本のＧＩＯ線を１ｓｔ用と２ｎｄ用を交互に配置する。
【００６１】
この構成により、１ｓｔ用ＧＩＯ線が充放電している時は、２ｎｄ用ＧＩＯ線は動作していないため（タイミングをずらしている）、２ｎｄ用ＧＩＯ線がシールド線の役割を果たす。従って、１ｓｔ用のＧＩＯ線を高速にデータ転送できる。また、図４の実施例においても、同様にＯＤＤとＥＶＥＮ用のＧＩＯ線を交互にレイアウトすることにより同様の効果が得られる。
【００６２】
図１９には、この発明に係るＤＤＲ ＳＤＲＡＭの書き込み系回路の一実施例の構成図が示されている。書き込み系回路は、前記読み出し系回路とは信号伝達方向が逆になるので、前記実施例のそれぞれにおいて信号伝達が逆になるようにすればよい。ライト系の入力バッファ→メインアンプへのＧＩＯ線データ転送の制御において、シリアルに入力される１ｓｔ入力データと２ｎｄ入力データに対し、リード系と同様の制御を行う。
【００６３】
例えば、ＯＤＤ／ＥＶＥＮ両方のデータが共に入力レジスタに入力されてからＧＩＯ線にデータ出力するものではなく、１ｓｔ入力データを先にＧＩＯ線に転送することによりタイミングをずらしてピーク電流の低減を実現するものである。また、ライト系回路では、２ｎｄ入力データ（クロック立ち下がり）の方がタイミング的にはワーストになるのため、２ｎｄを優先するように制御する。つまり、２ｎｄ入力データをＧＩＯ線を通してライト用のアンプに伝えられてから、上記先に転送された１ｓｔ入力データとともにＯＤＤとＥＶＥＮのＭＩＯ線を通して２Ｎ分のメモリセルにパラレルに書き込まれるため、上記２ｎｄ入力データ（クロック立ち下がり）の方がタイミング的には時間的な余裕がない。
【００６４】
そこで、この実施例では２ｎｄ入力データを転送するＧＩＯ線を高速ＧＩＯ線とするとともにメインアンプ及び書き込み用のアンプも高速アンプを用いるようにすることにより、２ｎｄ入力データを優先するように制御するものである。これにより、書き込み系回路での高速化が可能になるとともに、ＧＩＯ線に転送することによりタイミングをずらしてピーク電流の低減を実現することができる。
【００６５】
図２０には、この発明が適用されるダイナミック型ＲＡＭの一実施例のブロック図が示されている。この実施例におけるダイナミック型ＲＡＭは、ＤＤＲ ＳＤＲＡＭに向けられている。この実施例のＤＤＲ ＳＤＲＡＭは、特に制限されないが、前記実施例と同様に４つのメモリバンクに対応して４つのメモリセルアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリセルアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００６６】
上記メモリセルアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリセルアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００６７】
メモリセルアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記各メモリバンクの相補Ｉ／Ｏ線は、前記グローバル入出力線ＧＩＯを構成するデータバス（Data Bus) を介して各メモリバンクが共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、読み出し動作のときに上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００６８】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００６９】
例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、２ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号Ａ１４を入力するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。
【００７０】
上記カラムアドレスバッファ２０６の出力は、カラムアドレスカウンタ（Column Address Counter) ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００７１】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１Ａないし２０１Ｄは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味するバー信号を示している。）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対応した入力バッファを備える。
【００７２】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００７３】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００７４】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００７５】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【００７６】
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００７７】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００７８】
ＤＤＲ ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【００７９】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約４Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約２５６Ｍビット（４Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【００８０】
ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００８１】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００８２】
センスアンプ２０２から出力されたデータは、前記のようなＬＩＯ−ＭＩＯ及びメインアンプとデータバスＤａｔａＢｕｓを介してデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、前記のようにＯＤＤとＥＶＥＮからなる２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【００８３】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、上記ＤＱＳバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。
【００８４】
書き込み動作のときには、上記ＤＤＲ ＳＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダンス状態であるので、上記端子ＤＱＳにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き込みデータが入力される。データ入力回路２１０は、上記端子ＤＱから入力された書き込みデータを、上記端子ＤＱＳから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号ＣＬＫに同期してパラレルに変換して、データバスＤａｔａＢｕｓを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。
【００８５】
上記のようなＤＤＲ ＳＤＲＡＭに本願発明を適用することによって、メモリチップの小型化を図りつつ、高速な書き込みと読み出しが可能な半導体メモリを構成することができるものとなる。
【００８６】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通して第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路において、上記第１と第２のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第２の信号伝達経路への出力タイミングを遅らせることにより、データのパラレル転送時の消費電流をピークを低減させることができるから、高速化を維持しつつ動作マージンの改善に加えて省面積・省電力化を実現することができるという効果が得られる。
【００８７】
（２） 上記に加えて、上記第１と第２のデータをクロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応してシリアルに出力させることにより、内部回路の動作周波数に対して２倍に高速化されたデータ出力を行なうようにすることができるという効果が得られる。
【００８８】
（３） 第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通して第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路に選択回路を設けて、第１と第２のデータのうち先に出力されるべき一方のデータを上記第１の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第２の出力レジスタに対応させることにより、出力回路の動作の簡略化を図ることができるという効果が得られる。
【００８９】
（４） 上記に加えて、上記第１と第２のデータをクロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応してシリアルに出力させることにより、内部回路の動作周波数に対して２倍に高速化されたデータ出力を行なうようにすることができるという効果が得られる。
【００９０】
（５） 上記に加えて、上記第１と第２の中継増幅回路を上記第１の信号伝達経路を通して伝えられる第１データと第２データを取り込む第１と第２増幅回路及び第２の中継増幅回路を上記第２の信号伝達経路に伝えられるべき出力信号を増幅する第３と第４増幅回路で構成し、上記選択回路を上記第１と第２の増幅回路の出力端子と上記第３と第４増幅回路の入力端子との間に設けて先に出力されるべき一方のデータを上記第１の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第２の出力レジスタに対応させるという簡単な構成により上記出力回路の動作の簡略化を図ることができるという効果が得られる。
【００９１】
（６） 上記に加えて、上記第１出力レジスタに対応された上記第２の信号伝達経路の第１信号線及びそれを駆動する第３増幅回路は、上記第２出力レジスタに対応された上記第２の信号伝達経路の第２信号線及びそれを駆動する第４増幅回路よりも信号伝達速度を速くすることにより、出力回路の動作の簡略化と高速化を図りつつ動作マージンの改善に加えて省面積・省電力化を実現することができるという効果が得られる。
【００９２】
（７） 上記に加えて、上記第１と第２の中継増幅回路を上記第１の信号伝達経路を通して伝えられる第１データと第２データを取り込む第１と第２増幅回路及び第２の中継増幅回路を上記第２の信号伝達経路に伝えられるべき出力信号を増幅する第３と第４増幅回路で構成し、上記選択回路を上記第１と第２の増幅回路の出力端子と上記第３と第４増幅回路の入力端子との間に設けて先に出力されるべき一方のデータを上記第１の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第２の出力レジスタに対応させるという簡単な構成により高速化を図りつつ動作マージンの改善に加えて省面積・省電力化を実現することができるという効果が得られる。
【００９３】
（８） 上記に加えて、上記第１出力レジスタに対応された上記第２の信号伝達経路の第１信号線及びそれを駆動する第３増幅回路及び上記第１増幅回路を含めて、上記第２出力レジスタに対応された上記第２の信号伝達経路の第２信号線及びそれを駆動する第４増幅回路及び上記第２増幅回路での信号伝達速度を速くすることにより、いっそうの高速化を図ることができるという効果が得られる。
【００９４】
（９） 上記に加えて、上記第２の信号伝達経路の第１信号線は、第２信号線に比べて配線幅が大きく形成することにより、配線抵抗値を小さくすることができるから極めて単純な構成で高速化を図ることができるという効果が得られる。
【００９５】
（１０） 上記に加えて、上記第２の中継増幅回路による上記第２信号線への出力タイミングを上記第１の中継増幅回路による上記第１信号線への出力タイミングに対して遅らせることにより、信号転送時のピーク電流を低減させることができ、動作マージンの改善を図ることができるという効果が得られる。
【００９６】
（１１） 上記に加えて、半導体チップの第１方向及びそれと直交する第２方向に少なくとも２個ずつメモリセルアレイ領域を更に設けてメモリバンクを構成し、階層ワード線方式及び階層ＩＯ方式で構成されたメモリアレイからなる半導体記憶装置に適用することにより、読み出し動作の高速化を実現することができるという効果が得られる。
【００９７】
（１２） 上記に加えて、ダイナミック型メモリセルを用いることにより、小面積で大記憶容量のメモリ回路を得ることができるという効果が得られる。
【００９８】
（１３） 上記に加えて、上記第２の信号伝達経路と第１と第２の出力レジスタ及び出力回路を、上記半導体チップの第１方向又は第２方向の中央部に沿って設けらるようにすることにより、それぞれのメモリアレイ（メモリバンク）からほぼ均等に信号伝達を行なわせることができるという効果が得られる。
【００９９】
（１４） 上記に加えて、入力回路を更に設け、シリアルに入力された第３と第４データを上記第２の信号伝達経路を通して中継増幅回路に伝え、後に入力される第４データが上記第１信号線を通して伝えるようにすることにより、高速なデータ入力を可能にすることができるという効果が得られる。
【０１００】
（１５） 上記に加えて、半導体チップの第１方向及びそれと直交する第２方向に少なくとも２個ずつメモリセルアレイ領域を更に設けてメモリバンクを構成し、階層ワード線方式及び階層ＩＯ方式で構成されたメモリアレイからなる半導体記憶装置に適用することにより、書き込み動作の高速化を実現することができるという効果が得られる。
【０１０１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、第１、第２の信号伝達経路や中継増幅回路は、前記のようなＤＤＲ ＳＤＲＡＭに設けられるメインアンプ等を含む読み出し系回路及び書き込み系回路にの他に、システムＬＳＩに組み込まれる回路ブロック間及びブロックと外部との間での信号伝達経路にも同様に利用することができる。
【０１０２】
メモリ回路は、前記のようなダイナミック型メモリセルを用いるものの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。あるいは、フローティングゲートに電荷を蓄積するような不揮発性のメモリセルであってもよい。この発明は、中継増幅回路を備えてパラレル−シリアル動作あるいはプリフェッチ動作によってデータの入出力を行なう各種半導体集積回路装置に広く利用することができるものである。
【０１０３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通して第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路において、上記第１と第２のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第２の信号伝達経路への出力タイミングを遅らせることにより、データのパラレル転送時の消費電流をピークを低減させることができるから、高速化を維持しつつ動作マージンの改善に加えて省面積・省電力化を実現することができる。
【０１０４】
第１の信号伝達経路により第１と第２のデータをパラレルに転送させ、それを第１と第２の中継増幅回路で増幅して第２の信号伝達経路を通して第１と第２の出力レジスタに伝え、かかる第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路とを備えてなり、上記第１と第２の中継増幅回路に選択回路を設けて、第１と第２のデータのうち先に出力されるべき一方のデータを上記第１の出力レジスタに対応させ、後に出力されるべき他方のデータを上記第２の出力レジスタに対応させ、上記第１の出力レジスタに対応された第２の信号伝達経路での伝送速度を、上記第２の出力レジスタに対応された第２の信号伝達経路での伝送速度よりも速くすることにより、出力回路の動作の簡略化と高速化を図りつつ動作マージンの改善に加えて省面積・省電力化を実現することができる。
【図面の簡単な説明】
【図１】この発明に係るＤＤＲ ＳＤＲＡＭの一実施例を示す全体ブロック図である。
【図２】この発明に係るＤＤＲ ＳＤＲＡＭの一実施例を示すチップ全体構成図である。
【図３】この発明に係るＤＤＲ ＳＤＲＡＭの一実施例を示す概略全体構成図である。
【図４】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の一実施例を示す構成図である。
【図５】この発明に係るＤＤＲ ＳＤＲＡＭに用いられるメインアンプの一実施例を示す回路図である。
【図６】図５のメインアンプ回路の動作の一例を説明するための波形図である。
【図７】この発明に係るＤＤＲ ＳＤＲＡＭに用いられる出力回路の一実施例を示す回路図である。
【図８】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図９】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図１０】この発明に係るＤＤＲ ＳＤＲＡＭに用いられるメインアンプの他の一実施例を示す回路図である。
【図１１】図１０のメインアンプ回路の動作の一例を説明するための波形図である。
【図１２】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図１３】この発明に係るＤＤＲ ＳＤＲＡＭに用いられるＧＩＯ線の一実施例を示すパターン図である。
【図１４】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図１５】図１４のメインアンプの一実施例を示す構成図である。
【図１６】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図１７】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の他の一実施例を示す構成図である。
【図１８】この発明に係るＤＤＲ ＳＤＲＡＭに設けられるＧＩＯ線の一実施例を示す配置図である。
【図１９】この発明に係るＤＤＲ ＳＤＲＡＭの書き込み系回路の一実施例を示す構成図である。
【図２０】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すブロック図である。
【符号の説明】
Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、Ｇ１〜Ｇ７…ゲート回路、Ｎ１，Ｎ２…インバータ回路、
Ｂａｎｋ１〜４…メモリバンク、ＸＤＣ…Ｘデコーダ、ＹＤＣ…Ｙデコーダ、
ＬＩＯ…ローカル入出力線、ＭＩＯ…メイン入出力線、ＧＩＯ…グローバル入出力線、ＭＡ…メインアンプ、
２００Ａ〜Ｄ…メモリセルアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
Claims (15)
- 第１と第２のデータをパラレルに転送させる第１の信号伝達経路と、
上記第１の信号伝達経路を通して伝えられた上記第１と第２のデータをそれぞれ受ける第１と第２の中継増幅回路と、
上記第１と第２の中継増幅回路で増幅された上記第１と第２のデータをパラレルに転送させる第２の信号伝達経路と、
上記第２の信号伝達経路を通して伝えられた上記第１と第２のデータをそれぞれ受ける第１と第２の出力レジスタと、
上記第１と第２の出力レジスタにそれぞれ保持された上記第１と第２のデータをアドレス情報に基づいてシリアルに出力させる出力回路と、を備え、
上記第１と第２の中継増幅回路は、上記第１と第２のデータのうち先に出力されるべき一方のデータに対して、後に出力されるべき他方のデータの上記第２の信号伝達経路への出力タイミングを遅らせてなる、ことを特徴とする半導体集積回路装置。 - 請求項１において、
上記第１と第２のデータは、クロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応してシリアルに出力されるものであることを特徴とする半導体集積回路装置。 - 請求項１において、
更に、上記第１と第２の中継増幅回路は、
上記第１の信号伝達経路を通してそれぞれ伝えられる第１と第２のデータのうち先に出力されるべき一方のデータを、上記第１の出力レジスタに対応させ、後に出力されるべき他方のデータを、上記第２の出力レジスタに対応させるよう信号伝達経路の選択を行なう選択回路を備えてなる、ことを特徴とする半導体集積回路装置。 - 請求項３において、
上記第１と第２のデータは、クロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応してシリアルに出力されるものであることを特徴とする半導体集積回路装置。 - 請求項３又は４において、
上記第１と第２の中継増幅回路の各々は、
上記第１の信号伝達経路を通して伝えられる第１のデータと第２のデータをそれぞれ取り込む第１と第２増幅回路と、
上記第２の信号伝達経路に伝えられるべき出力信号をそれぞれ増幅する第３と第４増幅回路を備え、
上記選択回路は、
上記第１と第２の増幅回路のそれぞれの出力端子と上記第３と第４増幅回路のそれぞれの入力端子との間に設けられ、
上記アドレス情報に基づいて上記第１のデータを上記第３増幅回路に伝え、上記第２のデータを上記第４増幅回路に伝える第１動作と、
上記第１のデータを上記第４増幅回路に伝え、上記第２のデータを上記第３増幅回路に伝える第２動作と、を行なうことを特徴とする半導体集積回路装置。 - 請求項５において、
上記第１の出力レジスタに対応された上記第２の信号伝達経路のうちの第１の信号線及びそれを駆動する第３増幅回路は、
上記第２の出力レジスタに対応された上記第２の信号伝達経路のうちの第２の信号線及びそれを駆動する上記第４増幅回路よりも信号伝達速度を速くするものであることを特徴とする半導体集積回路装置。 - 請求項３又は４において、
上記第１と第２の中継増幅回路の各々は、
上記第１の信号伝達経路を通して伝えられる第１のデータと第２のデータをそれぞれ取り込む第１と第２増幅回路と、
上記第２の信号伝達経路に伝えられるべき出力信号をそれぞれ増幅する第３と第４増幅回路とを備え、
上記選択回路は、上記第１の信号伝達経路と第１と第２の増幅回路のそれぞれの入力端子との間に設けられ、
上記アドレス情報に基づいて上記第１のデータを上記第１増幅回路に伝え、上記第２のデータを上記第２増幅回路に伝える第１動作と、上記第１のデータを上記第２増幅回路に伝え、上記第２のデータを上記第１増幅回路に伝える第２動作とを行なうことを特徴とする半導体集積回路装置。 - 請求項７において、
上記第１の出力レジスタに対応された上記第２の信号伝達経路のうちの第１の信号線及びそれを駆動する上記第３増幅回路及び上記第１増幅回路は、
上記第２の出力レジスタに対応された上記第２の信号伝達経路のうちの第２の信号線及びそれを駆動する上記第４増幅回路及び上記第２増幅回路よりも信号伝達速度を速くするものであることを特徴とする半導体集積回路装置。 - 請求項７又は８において、上記第２の信号伝達経路の第１の信号線は、上記第２の信号線に比べて配線幅が大きく形成されるものであることを特徴とする半導体集積回路装置。
- 請求項５ないし９のいずれかにおいて、
上記第２の中継増幅回路による上記第２の信号線への出力タイミングは、上記第１の中継増幅回路による上記第１の信号線への出力タイミングに対して遅らされてなることを特徴とする半導体集積回路装置。 - 請求項１ないし１０のいずれかにおいて、
半導体チップの第１方向及びそれと直交する第２方向に少なくとも２個ずつメモリセルアレイ領域が更に設けられてなり、
上記メモリセルアレイ領域の各々は、
上記第１方向に沿って設けられた複数のビット線、上記第２方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んでなり、上記第１方向及び第２方向のそれぞれに沿って配置された複数のメモリアレイ領域と、
上記第１方向に沿って配置された上記複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域と、
上記センスアンプ領域に設けられ、対応する上記ビット線に第１選択回路を通して接続される第１共通入出力線と、
上記第１方向に沿って配置された複数のメモリアレイ領域に対応した複数の上記第１共通入出力線と第２選択回路を通して接続される第２共通入出力線と、
上記第１方向に沿って配置された複数のメモリアレイ領域に対応した複数の上記第１選択回路に対して選択信号を供給する第１選択信号発生回路と、
上記第２方向に沿って配置された上記複数のメモリアレイ領域のワード線の選択信号を形成する第２選択信号発生回路と、を備え、
上記第２共通入出力線は、上記第１の信号伝達経路を構成し、上記第１と第２の中継増幅回路にパラレルに上記第１と第２のデータを出力するものであり、
上記４つのメモリセルアレイ領域に対応して共通に、上記第２の信号伝達経路と、上記第１と第２の出力レジスタと、上記出力回路が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項１１において、
上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルからなることを特徴とする半導体集積回路装置。 - 請求項１２において、
上記第２の信号伝達経路と上記第１と第２の出力レジスタ及び上記出力回路は、上記半導体チップの第１方向又は第２方向の中央部に沿って設けられるものであることを特徴とする半導体集積回路装置。 - 請求項１０において、
入力回路と、第１と第２の入力レジスタを更に備え、
上記入力回路を通してシリアルに入力された第３と第４データは、先に入力される第３データが上記第１の入力レジスタと上記第２の信号線を通して上記第１と第２の中継増幅回路のいずれか一方に伝えられて保持され、後に入力される第４データが上記第２のレジスタと上記第１の信号線を通して上記第１と第２の中継増幅回路のいずれか他方に伝えられ保持され、上記第１と第２の中継増幅回路に保持された上記第３と第４データがパラレルに上記第１の信号伝達経路にそれぞれ伝えられるものであることを特徴とする半導体集積回路装置。 - 請求項１４において、
半導体チップの第１方向及びそれと直交する第２方向に少なくとも２個ずつメモリセルアレイ領域が更に設けられてなり、
上記メモリセルアレイ領域の各々は、上記第１方向に沿って設けられた複数のビット線、上記第２方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んでなり、上記第１方向及び第２方向のそれぞれに沿って配置された複数のメモリアレイ領域と、
上記第１方向に沿って配置された上記複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域と、
上記センスアンプ領域に設けられ、対応する上記ビット線に第１選択回路を通して接続される第１共通入出力線と、
上記第１方向に沿って配置された上記複数のメモリアレイ領域に対応した複数の上記第１共通入出力線と第２選択回路を通して接続される第２共通入出力線と、
上記第１方向に沿って配置された複数のメモリアレイ領域に対応した複数の上記第１選択回路に対して選択信号を供給する第１選択信号発生回路と、
上記第２方向に沿って配置された上記複数のメモリアレイ領域のワード線の選択信号を形成する第２選択信号発生回路と、を備え、
上記第２共通入出力線は、上記第１の信号伝達経路を構成し、上記第１と第２の中継増幅回路にパラレルに上記第１と第２のデータを出力するものであり、
上記４つのメモリセルアレイ領域に対応して共通に、上記第２の信号伝達経路と、上記第１と第２の出力レジスタと、上記出力回路と、上記第１と第２の入力レジスタと、上記入力回路が設けられるものであることを特徴とする半導体集積回路装置。
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