JP4446137B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に基本となる共通チップを用いて複数の品種展開を行うものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ボンディングオプションは、前工程が終了した段階で製品をストックし、後工程のボンディングで製品仕様を選択することで、市場動向に合った製品を遅滞無く供給できる有効な手段である。ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ、以下単にＤＲＡＭという）では、主として×４，×８，×１６等の語構成（ビット構成）の選択等に用いられている。また、メタル配線の選択的な配置によって回路機能を変更するというメタルオプション技術も知られている。
【０００３】
【発明が解決しようとする課題】
次世代の高速メモリシステムに対応するために、ＤＤＲ−ＳＤＲＡＭ(Double Data Rate Synchronous ＤＲＡＭ）が提案されている。上記ＤＤＲ−ＳＤＲＡＭは、ＳＤＲＡＭ（Synchronous ＤＲＡＭ）をベースにして高性能化のための改良を加えたものであり回路上の共通部分が多い。本願発明者等において、このようなＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭの共通性に着目し、ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭとを同一チップ上に実現することにより開発ＴＡＴの向上やトータルの製品コストの削減などを図ることが検討された。
【０００４】
かかる検討過程において、ＤＤＲ−ＳＤＲＡＭの最終的な製品仕様では入力インターフェイスにＳＤＲＡＭと大きな相違が生じてしまった。つまり、ＳＤＲＡＭではコマンド入力に対応してマスク信号を入力するのに対して、ＤＤＲ−ＳＤＲＭでは書き込み信号に対応してマスク信号を入力する方式とされた。このようなマスク信号の入力は、単なる信号入力のタイミングに止まらず、ホスト側から見た信号ピンの入力容量も異ならせる必要がある。例えば、ＳＤＲＡＭのデータマスク信号ピンの入力容量の規格は、／ＣＳや／ＲＡＳなどのコマンドピンと同じ２．５〜３．８ｐＦとされているのに対して、ＤＤＲ−ＳＤＲＡＭではデータピンと同じ４．０〜５．５ｐＦとされており、両者に入力容量値の共通領域がなくなってしまった。また、このような入力容量の相違に加えて、上記のように入力タイミングも異なるものであるので内部でタイミング調整が必要となり、ＤＤＲ−ＳＤＲＡＭとＳＤＲＡＭに向けた２通りの回路をそれぞれ組み込むことは回路規模を大きくしてしまうという問題が生じる。
【０００５】
この発明の目的は、回路規模の増大を抑えつつ、２通りの入力仕様に対応入力回路を備えた半導体記憶装置を提供することにある。この発明の他の目的は、共通チップを用いて構成されたＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された入力容量を持つようにされた第１の入力回路と、上記データ端子に対応された入力容量を持つようにされた第２の入力回路を形成し、ボンディングオプション技術により上記データ端子から入力された書き込み信号を阻止するマスク信号を上記第１の入力回路又は第２の入力回路のいずれかにより入力する。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された第１の入力容量と、上記データ端子に対応された第２の入力容量との差分に対応した付加容量を持つようにされた入力回路を形成し、メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を接続せず、上記マスク信号を書き込み信号に対応して入力する構成では上記付加容量を上記入力回路に接続する。
【０００８】
【発明の実施の形態】
図１には、この発明に係る半導体記憶装置の一実施例の概略要部ブロック図が示されている。この実施例では、ボンディングオプションによる入力容量の切換を実現するため、ＤＤＲ−ＳＤＲＡＭに対応された入力容量Ｃ１０と、ＳＤＲＡＭに対応された入力容量Ｃ２０からなる２つの入力パッドＰ１とＰ２を持つ入力バッファが設けられる。ＤＤＲ−ＳＤＲＡＭとして使用する場合には、入力パッドＰ１に対してＤＱＭ（ＤＤＲ）信号線をボンディングし、入力パッドＰ２に対してＤＱＭ（ＳＤＲ）信号線を例えばＶＳＳにボンディングしておく。
【０００９】
入力バッドＰ３は、ボンディングオプション用とされ、例えばＶＳＳにボンディングすることで、次段のデコーダがラッチ入力の選択信号を発生し、上記ＤＱＭ（ＤＤＲ）信号線を介して入力パッドＰ１に入力されたマスク信号を取り込む入力バッファの出力信号を選択してラッチするようにラッチ回路を制御する。このようなＤＤＲ−ＳＤＲＡＭを構成する場合は、マスク信号（ＤＱＭ）によりライトマスクのみを行うので、上記デコーダからの選択信号に対応して上記ラッチに取り込まれたマスク信号は、ライト制御部のみに送られる。
【００１０】
ＳＤＲＡＭとして使用する場合には、入力パッドＰ２に対してＤＱＭ（ＳＤＲ）信号線をボンディングし、入力パッドＰ１に対してＤＱＭ（ＤＤＲ）信号線を例えばＶＳＳにボンディングしておく。入力バッドＰ３は、ボンディングオプション用とされ、例えばＶＤＤにボンディングすることで、次段のデコーダがラッチ入力の選択信号を発生し、上記ＤＱＭ（ＳＤＲ）信号線を介して入力パッドＰ２に入力されたマスク信号を取り込む入力バッファの出力信号を選択してラッチするようにラッチ回路を制御する。このようなＳＤＲＡＭの仕様では、マスク信号（ＤＱＭ）によりリードマスクとライトマスクの両方を行うので、上記デコーダからの選択信号に対応して上記ラッチに取り込まれたマスク信号は、ライト制御部の他にデータ出力制御部にも送られる。
【００１１】
上記のようなボンディングオプション技術によりＤＤＲ−ＳＤＲＡＭを構成する場合は、上記マスク信号ＤＱＭ（ＤＤＲ）によりライト制御部が制御されて、かかるライト制御部によりライトバッファの動作信号が形成される。例えば、上記ライトマスク信号ＤＱＭ（ＤＤＲ）が書き込み動作を有効とするときには、データ端子ＤＱから入力された書き込み信号がライトバッファを介してメモリアレーに伝えられ、このとき選択されたメモリセルに書き込まれる。これに対して、上記マスク信号ＤＱＭ（ＤＤＲ）が書き込み動作を無効とするときには、ライトバッファの出力がハイインピーダンスとなってデータ端子ＤＱから入力された書き込み信号がメモリアレーに伝わらず、メモリアレーでは選択されたメモリセルの読み出し動作しか行われないのでデータ保持を行うこととなる。
【００１２】
上記のようなボンディングオプション技術によりＳＤＲＡＭを構成する場合は、上記マスク信号ＤＱＭ（ＳＤＲ）によりライト制御部とデータ出力制御部とがが制御される。上記ライト制御部でのマスク動作は前記同様である。上記マスク信号ＤＱＭ（ＳＤＲ）は、読み出し動作でも使用される。上記データ出力制御部では、上記マスク信号ＤＱＭ（ＳＤＲ）によりデータ出力部の動作信号を形成する。例えば、上記マスク信号ＤＱＭ（ＳＤＲ）が読み出し動作を有効とするときには、メモリアレーから読み出された読み出し信号がデータ出力部を通してデータ端子ＤＱから出力される。これに対して、上記マスク信号ＤＱＭ（ＳＤＲ）が読み出し動作を無効とするときには、データ出力部の出力がハイインピーダンスとなってデータ端子ＤＱからは上記メモリアレーで選択されたメモリセルの読み出し信号が出力されない。
【００１３】
上記ＤＤＲ−ＳＤＲＡＭとＳＤＲＡＭとは、前記のような入力容量の相違の他に、タイミング信号も異なる。この実施例では、後述するようにタイミング調整も上記ラッチにおいて行うようにされる。更に加えて、ＤＤＲ−ＳＤＲＡＭとＳＤＲＡＭとでは、入出力インターフェイスでの信号レベルが異なる。例えば、ＤＤＲ−ＳＤＲＡＭでは、ＳＳＴＬのような小振幅信号であるのに対して、ＳＤＲＡＭでは上記ＳＳＴＬとＬＶＴＴＬの２通りが用意されている。したがって、この入力レベルに関しては、ＳＳＴＬに限定したＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭとすることも考えられるが、後述するような入力回路を用いることにより、ＬＶＴＴＬにも適用可能にされる。
【００１４】
図２には、この発明に係る半導体記憶装置の他の一実施例の概略要部ブロック図が示されている。この実施例では、メタルオプション技術によりＤＤＲ−ＳＤＲＡＭとＳＤＲＡＭとに適合した入力容量の切換を実現している。ＤＱＭパッドはひとつで、同パッドに接続する容量Ｃ１とＣ２をメタルスイッチで切りかえるようにされる。例えばＤＤＲ−ＳＤＲＡＭとして使う時には備え付けの全容量Ｃ１＋Ｃ２を接続し、ＳＤＲＡＭとして使う時にはそこから一定量減らした分Ｃ１だけ接続する。つまり、上記容量Ｃ１は、ＳＤＲＡＭを構成する場合のコマンド用の入力回路に対応された入力容量を持つようにされる。上記容量Ｃ２は、データ端子ＤＱに対応された入力容量のうち、上記入力容量Ｃ１を差し引いた分の容量とされる。具体的には、データ入出力回路のうち、データ出力回路に対応されたデータ端子ＤＱからみた入力容量とされる。
【００１５】
この実施例では、ＳＤＲＡＭを構成する場合、上記容量Ｃ２をＤＱＭパッドに接続しないので、同図のように電源電圧ＶＤＤと接地電位ＶＳＳとの間に接続することにより、電源間ＶＤＤ−ＶＳＳの安定化容量として使用する。特に制限されないが、上記メタルスイッチは、第２層目の金属配線層が利用される。特に制限されないが、ＤＲＡＭの場合、第１層目金属配線層はメモリセルが接続されるビット線として用いられ、第２層目の金属配線層は、上記ビット線を選択するためのＹ選択線等に用いられる。第３層目の金属配線層は、メインワード線として用いられる。つまり、第２層目と第３層目の金属配線層は、メモリチップの上層に形成される２つの配線層であり、互いに直交するように配置される。それゆえ、電源線や接地線としても用いられる。
【００１６】
上記のように第２層目の金属配線層をメタルスイッチとして用いる構成では、ベースチップとして上記第２層目及び第３層目の金属配線層を形成しない状態とするものであるので、前記図１の実施例のようなボンディングオプション技術を利用するものに比べて、上記第２層目金属配線層以降の工程で使用されるマスクのバリエーションが増え開発ＴＡＴが悪くなる点は不利となる反面、ＤＱＭパッドとそれに対応した入力バッファ回路を２組も設ける必要は無いのでチップ面積削減には有利である。なお、同図では省略されているが、ラッチにおいて、前記ＤＤＲ−ＳＤＲＡＭとＳＤＲＡＭの構成の前記動作に対応した制御信号もメタルオプションにより形成される。
【００１７】
図３と図４には、前記図１のラッチ部の一実施例の回路図が示されている。図３は、上記ラッチ部の入力段側が示され、図４は上記ラッチ部の出力段側が示されている。また、図５にはＳＤＲＡＭ構成時の動作波形図が示され、図６にはＤＤＲ−ＳＤＲＡＭ構成時の動作波形図が示されている。
【００１８】
図３において、前段の２つの入力バッファからの出力信号は、ＤＭＤＤＲとＤＭＳＤである。つまり、上記信号ＤＭＤＤＲは、前記パッドＰ１を介して入力されたＤＤＲ−ＳＤＲＡＭ構成時に入力されるマスク信号ＤＱＭ（ＤＤＲ）に対応されたものであり、上記信号ＤＭＳＤは前記パッドＰ２を介して入力されたＳＤＲＡＭ構成時に入力されるマスク信号ＤＱＭ（ＳＤＲ）に対応されたものである。
【００１９】
ＳＤＲＡＭ構成時には上記信号ＤＭＳＤがデータマスク信号ＤＱＭとして入力される。このようなＳＤＲＡＭ構成時にはボンディングオプションのデコーダ出力信号ＤＤＲはＬ（ロウレベル）であり、上記マスク信号ＤＭＳＤは、ＤＤＲ−ＳＤＲＡＭ用に設けられたクロックＩＱＳとＩＱＳＰによるラッチ回路の迂回経路として設けられた遅延回路ＤＥＬＡＹとインバータ回路Ｎ８及びＮ１５を介して、上記デコーダ出力信号ＤＤＲのロウレベルにより動作状態にされる選択回路としてのクロックドインバータ回路ＣＮ５及びＣＮ９を通して内部ノードＩＤＭ１１とＩＤＭ１２に送られる。
【００２０】
図４に示した後段側において、上記内部ノードＩＤＭ１１とＩＤＭ１２の信号は、外部端子から供給されるクロック信号ＣＬＫに対応して形成された内部クロックＩＣＬＫにより動作するインバータ回路Ｎ２１とクロックドインバータ回路ＣＮ１１及びインバータ回路Ｎ２７とクロックドインバータ回路ＣＮ１６からなるラッチ回路に取り込まれ、ライト制御用データマスク信号ＩＤＭＥＶ、ＩＤＭＯＤ、データ出力制御部用データマスク信号ＩＤＭＲが形成される。図５においては、２つ目のクロックＩＣＬＫに同期してマスク信号ＤＭＳＤのハイレベルが入力され、それがクロックＩＣＬＫに同期して取り込まれて上記各マスク信号ＩＤＭＥＶ、ＩＤＭＯＤ、ＩＤＭＲが形成される。
【００２１】
ＤＤＲ−ＳＤＲＡＭ構成時には上記信号ＤＭＤＤＲがデータマスク信号ＤＱＭとして入力される。ＤＤＲ−ＳＤＲＡＭ構成時には外部から入力されるデータマスク信号ＤＱＭ（ＤＤＲ）は、データ端子ＤＱから入力される書き込み信号に対応したものとするために、データストローブ信号ＱＳに同期したものとされる。そこで、上記データストローブ信号ＱＳを受けて内部で発生する内部データストローブ信号ＩＱＳにより動作するラッチ回路に取り込まれる。この時、データマスク信号ＤＱＭ（ＤＤＲ）は、データストローブ信号ＱＳの立ち上がりと立下りに同期して別のマスク信号が送られてくるので、それぞれを取り込むようにするために、特に制限されないが、２つのラッチ回路がパラレルに設けられる。
【００２２】
１つ目のラッチ回路は、インバータ回路Ｎ３、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２の並列接続からなるＣＭＯＳスイッチ、インバータ回路Ｎ４と、その出力信号を入力側に帰還するクロックドインバータ回路ＣＮ１、上記同様なＣＭＯＳスイッチ（Ｑ３とＱ４）及びデコード信号ＤＤＲによってＤＤＲ−ＳＤＲＡＭ構成時にはインバータ回路として動作するナンドゲート回路Ｇ１及びその出力信号を入力側に帰還させるクロックドインバータ回路ＣＮ２から構成される。
【００２３】
２つ目のラッチ回路は、インバータ回路Ｎ１１、ＣＭＯＳスイッチ（Ｑ７とＱ８）及びデコード信号ＤＤＲによってＤＤＲ−ＳＤＲＡＭ構成時にはインバータ回路として動作するノアゲート回路Ｇ２及びその出力信号を入力側に帰還させるクロックドインバータ回路ＣＮ６から構成される。２つ目のラッチ回路で、ノアゲート回路Ｇ２を用いたのは、リセット時に内部ノードＩＤＭ１２をロウレベルにしてマスクをしない状態として置くものである。
【００２４】
上記１つ目のラッチ回路では、クロックＩＱＳで動作するラッチが２段で構成されて１クロック分遅れて内部ノードＩＤＭ０１に伝えられのに対して、上記２つ目のラッチ回路では、クロックＩＱＳで動作するラッチが１段で構成されて半クロック分遅れて内部ノードＩＤＭ０２に伝えられる。これにより、上記内部ノードＩＤＭ０１とＩＤＭ０２には、クロックＩＱＳの立ち上がりエッジに同期して入力される第１のマスク信号ＤＭＤＤＲと、上記クロックＩＱＳの立ち下がりエッジに同期して入力される第２のマスク信号ＤＭＤＤＲとが同じタイミングで伝えられる。
【００２５】
ＤＤＲ−ＳＤＲＡＭでは、上記マスク信号ＤＱＭ（ＤＭＤＤＲ）のみがデータストスーブ信号ＱＳに同期して入力されるが、ライトバッファ等の他の入力回路は、外部端子から供給されたクロック信号ＣＬＫを受けて、内部で発生された内部クロック信号ＩＣＬＫに同期して動作する。そのため、上記内部ノードＩＤＭ０１とＩＤＭ０２に伝えられた上記データストローブ信号ＱＳに同期したマスク信号を上記内部クロック信号ＩＣＬＫに同期した信号とする必要がある。
【００２６】
この実施例では、上記データストローブ信号ＱＳを受けてワンショットパルス信号ＩＱＳＰを発生させ、このパルスＩＱＳＰを用いて、ＣＭＯＳスイッチ（Ｑ５とＱ６）及び選択回路とラッチ機能を合わせ持つクロックドインバータ回路ＣＮ３と、帰還用のクロックドインバータ回路ＣＮ４からなるラッチ回路と、ＣＭＯＳスイッチ（Ｑ９とＱ１０）及び選択回路とラッチ機能を合わせ持つクロックドインバータ回路ＣＮ７と、帰還用のクロックドインバータ回路ＣＮ８からなるラッチ回路とを設けて、上記内部ノードＩＤＭ０１とＩＤＭ０２の信号を内部ノードＩＤＭ０１とＩＤＭ０２のマスク信号をデータストローブ信号ＱＳの１周期間信号を内部ノードＩＤＭ１１とＩＤＭ１２に保持させる。上記内部ノードＩＤＭ１１とＩＤＭ１２に保持されたマスク信号は、図４の後段側の内部クロック信号ＩＣＬＫで動作するラッチ回路に伝えられてライト制御用データマスク信号ＩＤＭＥＶ、ＩＤＭＯＤが形成される。
【００２７】
この実施例では、上記内部ノードＩＤＭ１１とＩＤＭ１２の前段に設けられたクロックドインバータ回路ＣＮ３とＣＮ５及びＣＮ７とＣＮ９が選択回路を構成しており、前記ＳＤＲＡＭ構成時に入力されるマスク信号ＤＭＳＤと、ＤＤＲ−ＳＤＲＡＭ構成時とのマスク信号ＤＭＤＤＲの切り換えを行うとともに、前記のような異なるタイミングでの入力された両信号のタイミング調整が行われる。このように、タイミング調整及び信号選択回路が合理的に行われることによって回路の簡素化が可能になるものである。
【００２８】
図６において、前記同様に２つ目のクロックＩＱＳの立ち上がりエッジ及び立ち下がりエッジに同期して、マスク信号ＤＭＤＤＲがハイレベルにされ、それが上記クロックＩＱＳの立ち上がりに同期して内部ノードＩＤＭ０１に取り込まれ、クロックＩＱＳの立ち下がりに同期して内部ノードＩＤＭ０２に伝えられる。このような内部ノードＩＤＭ０１とＩＤＭ０２のロウレベルは、クロックＩＱＳＰにより１クロック期間保持されて、内部クロックＩＣＬＫに同期して上記各マスク信号ＩＤＭＥＶ、ＩＤＭＯＤが形成される。
【００２９】
図４の後段側において、制御信号ＥＶＯＤは次のような動作制御を行うために設けられる。ＤＤＲ−ＳＤＲＡＭでは外部から入力される書き込み信号は、データストローブ信号ＱＳの立ち上がりと立下りに同期して１サイクルに２つ送られる。内部ではこれを上記に述べたのと同様の方法でシリアル／パラレル変換を行い、内部クロックＩＣＬＫの立ち上がりに同期して、２つのデータを同時にメモリアレーに書き込むようにする。したがって、書き込みパスも２つ設けなければならなくなるわけであるが、これをアドレスの偶数と奇数（以下、偶奇という）でメモリアレーを分離することで行うようにされる。
【００３０】
この結果、最初に外部から入力されたアドレスの偶奇に応じてデータストローブＱＳの立ち上がりに同期してきたデータをどちらのメモリアレーに送るかを選択しなければならない。このようなメモリアレーの選択を指示するのが信号ＥＶＯＤである。つまり、前記信号ＩＤＭＥＶが偶数アレー用のライトマスク制御信号であり、信号ＩＤＭＯＤが奇数アレー用のライトマスク制御信号である。ＳＤＲＡＭ構成時にはＥＶＯＤはハイレベル（Ｈ）固定される。
【００３１】
上記ＤＤＲ−ＳＤＲＡＭ構成時において、データストローブＱＳに対応したクロックＩＱＳの立ち上がりエッジに同期して偶数アドレスに対応されたマスク信号ＤＭＤＤＲが入力されたなら上記信号ＥＶＯＤがハイレベルとなり、これを取り込む内部ノードＩＤＭ１１の信号を偶数アレー用のライトマスク制御信号ＩＤＭＥＶとして出力し、立ち下がりエッジに同期して入力されたマスク信号ＤＭＤＤＲを取り込む内部ノードＩＤＭ１２を奇数アレー用のライトマスク制御信号ＩＤＭＯＤとして出力する。
【００３２】
逆に、データストローブＱＳに対応したクロックＩＱＳの立ち上がりエッジに同期して奇数アドレスに対応されたマスク信号ＤＭＤＤＲが入力されたなら上記信号ＥＶＯＤがロウレベルとなり、これを取り込む内部ノードＩＤＭ１１の信号を奇数アレー用のライトマスク制御信号ＩＤＭＯＤとして出力し、立ち下がりエッジに同期して入力されたマスク信号ＤＭＤＤＲを取り込む内部ノードＩＤＭ１２を偶数アレー用のライトマスク制御信号ＩＤＭＥＶとして出力する。
【００３３】
前記図２の実施例に示したようなメタルオプション仕様の場合、前記図３において入力ノードＤＭＤＤＲとＤＭＳＤを接続すれば上記同様にＳＤＲＡＭ構成とＤＤＲ−ＳＤＲＡＭ構成にそれぞれ対応できる。
【００３４】
図７には、この発明に係る半導体記憶装置のボンディングパッド部の一実施例の構成図が示されている。この実施例は、前記図３のメタルオプション仕様に対応されたものである。ＤＤＲ−ＳＤＲＡＭ構成時に付加される容量はボンディングパッドＤＭＬとＤＭＵの間にレイアウトされ、上がＰチャンネル型ＭＯＳ容量、下がＮチャンネル型ＭＯＳ容量とされる。つまり、これらのＰチャンネル型ＭＯＳ容量と、Ｎチャンネル型ＭＯＳ容量は、出力回路のＰチャンネル型出力ＭＯＳＦＥＴとＮチャンネル型出力ＭＯＳＦＥＴと同一のものが用いられる。
【００３５】
ソースＳ，ドレインＤを構成する拡散層がゲート電極Ｇを構成する第１ポリシリコン層ＦＧにより分離され、かかる拡散層は図面の下側から順にドレイン、ソース、ドレイン、ソースのようにされる。上記ソースＳとドレインＤに示された〇印はコンタクトホールである。Ｐチャンネル型のソースＳとゲートＧは、等価回路に示したように電源電圧ＶＤＤに接続される。Ｎチャンネル型ＭＯＳＦＥＴのソースＳとゲートは、等価回路に示したように回路の接地電位ＶＳＳに接続される。そして、ドレインＤが互いに接続されて、ボンディングパッドＤＭＬとＤＭＵに選択的に接続される。
【００３６】
この実施例は、×１６ビット対応のＤＲＡＭに向けられており、データマスク用の上位８ビット用のマスク信号ＤＭＵと、下位８ビット用のマスク信号ＤＭＬの２つが設けられる。つまり、ＤＭＵはＤＱ８−１５用、ＤＭＬがＤＱ０−７用のデータマスク入力とされる。このような×１６ビット対応のＤＲＡＭでは、ボンディングオプションで入力容量の切り換えを行う場合、ＳＤＲＡＭ用とＤＤＲ−ＳＤＲＡＭ用にそれぞれ２つパッドが設けられる。
【００３７】
図７の容量部において、縦の太線によりゲート電極ＦＧが示されており、このようにゲート電極ＦＧを用いて容量を分離（ソース，ドレイン）しておくことにより、拡散層Ｌそのものを分離する場合に比べてレイアウト面積を小さくすることができ、また容量の微調整も容易になる。容量の調整は横の細線で示すメタル配線を所望の箇所で切断し、パッドに繋がっていない方の同メタル配線を電源に固定することで行われる。
【００３８】
前記のようにマスク信号入力回路の入力容量は、データ端子ＤＱの入力容量に合わせるものであり、入力バッファをデータ入力回路と同じ回路を用いて構成することにより、容量の不足分はデータ出力回路の出力ＭＯＳＦＥＴのドレイン拡散層に対応したものとなる。データ出力回路では、出力電流が所望の電流となるように、同図のＭＯＳ容量のように複数の出力ＭＯＳＦＥＴを作り込んでおいて、その数を選択することにより所望の電流供給能力を得るようにするものである。そこで、この実施例では上記出力ＭＯＳＦＥＴと同じＭＯＳＦＥＴを用いて、その接続数によりＤＤＲ−ＳＤＲＡＭ構成時の容量不足分を補うようにされる。なお、コマンドやデータ入力用の入力回路において、その入力容量が規格範囲内に納まるように微調整の容量が用意されているなら、上記マスク信号に対応した入力回路にも同様な微調整用の容量が設けられる。
【００３９】
図８には、この発明に係る半導体記憶装置のボンディングパッド部に設けられる容量の他の一実施例の断面図が示されている。この実施例では、ボンディングパッドＰＡＤの下層にＰチャンネル型ＭＯＳ容量部が設けられ、それを横方向に割った部分の様子が示されている。パッドＰＡＤに対する配線により接続される拡散層（ドレイン）が容量として付加される。Ｐチャンネル型ＭＯＳＦＥＴのゲートとソースは電源供給線ＶＤＤに接続される。このような調整用の容量をパッドＰＡＤの下層部を有効利用することによってマスク入力回路の占有面積を小さくすることができる。
【００４０】
図９には、この発明が適用されるＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）の一実施例の全体ブロック図が示されている。この実施例のＤＤＲ−ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリアレー２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレー２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００４１】
上記メモリアレー２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレー２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００４２】
メモリアレー２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、上記端子ＤＱから出力する読み出しデータのデータストローブ信号を形成する。
【００４３】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００４４】
例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、×１６ビット構成ではアドレス信号Ａ０−Ａ９が有効とされる。６４Ｍビットのような記憶容量の場合には、×１６ビット構成ではアドレス信号Ａ０−Ａ８が有効とされる。カラムアドレスバッファ２０６の出力はカラムアドレスカウンタ（Column Address Counter) ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００４５】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ（ＵとＬ）及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ−ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【００４６】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介して前記説明したようなＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００４７】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００４８】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００４９】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００５０】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００５１】
ＤＤＲ−ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。したがって、例えば１６ビットからなるデータ入出力端子ＤＱにおいてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
【００５２】
ＤＤＲ−ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレー２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００５３】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×１６ビット構成では３２ビット）。
【００５４】
センスアンプ２０２から出力されたデータはデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【００５５】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣＬＫを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号ＱＣＬＫが入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、レプリカ回路を用いて内部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータストローブ信号である。
【００５６】
上記ＳＤＲＡＭとして動作させるときには、前記のようなデータマスクＤＭの入力容量の実質的な切り換えの他に、上記ＤＬＬ２１４が不要となるので、同図で点線で示すような信号バイパス経路が設けられる。このとき、ＤＬＬでの無駄な消費電流を低減させるために、その電源そのものを遮断させるようする。メタルオプション仕様では、このような電源遮断も簡単に実施できる。
【００５７】
図１０には、この発明に係る半導体記憶装置の入力回路の一実施例の回路図が示されている。図面を見やすくするために、同図のＭＯＳＦＥＴに付された各回路記号と前記図３及び図４に示した回路記号とが一部重複しているが、それぞれは別個の回路機能を実現するものである。
【００５８】
差動増幅回路は、ゲートに入力電圧ＶＩＮと基準電圧ＶＲＥＦがそれぞれに供給されたＮチャンネル型の差動ＭＯＳＦＥＴＱ３とＱ４のドレイン側に電流ミラー形態にされたＰチャンネル型の負荷ＭＯＳＦＥＴＱ５とＱ６を接続し、共通化されたソース側にＮチャンネル型のスイッチＭＯＳＦＥＴＱ１を介してＮチャンネル型の電流源ＭＯＳＦＥＴＱ７を設けることにより構成される。上記電流源ＭＯＳＦＥＴＱ７のソースは、回路の接地電位ＶＳＳが与えられ、ゲートに定電圧ＶＢＬが供給される。そして、上記電流ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ５とＱ６の共通化されたソースと電源電圧ＶＤＤＱとの間には、Ｐチャンネル型のスイッチＭＯＳＦＥＴＱ２が設けられる。
【００５９】
入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧは、上記入力信号ＶＩＮがゲートに供給され、ソースに回路の接地電位ＶＳＳ及び電源電圧ＶＤＤＱにそれぞれ供給されたＮチャンネル型ＭＯＳＦＥＴＱ８とＰチャンネル型ＭＯＳＦＥＴＱ９と、上記ＭＯＳＦＥＴＱ８とＱ９のドレイン間に高抵抗素子として作用する並列形態のＮチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１から構成される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ１０のゲートには、定常的に電源電圧ＶＤＤＱが供給され、Ｐチャンネル型ＭＯＳＦＥＴＱ１１のゲートには定常的に回路の接地電位ＶＳＳが与えられて抵抗素子として動作させられる。上記Ｎチャンネル型ＭＯＳＦＥＴＱ８のドレインから前記Ｐチャンネル型ＭＯＳＦＥＴＱ２のゲートに伝えられるノードＰＩＮのバイアス電圧が出力され、Ｎチャンネル型ＭＯＳＦＥＴＱ９のドレインから前記Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートに伝えられるノードＮＩＮのバイアス電圧が出力される。
【００６０】
上記入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧは、入力電圧ＶＩＮを受ける駆動用のＮチャンネル型ＭＯＳＦＥＴＱ８とＰチャンネル型ＭＯＳＦＥＴＱ９と、そのドレインに設けられた高抵抗負荷からなるインバータ回路の組み合わせと見做すことができる。このため、Ｎチャンネル型ＭＯＳＦＥＴＱ８と高抵抗負荷回路からなるインバータ回路での入出力伝達特性は、図１１に示したように入力電圧ＶＩＮがＮチャンネル型ＭＯＳＦＥＴＱ８のしきい値電圧以上になるとＭＯＳＦＥＴＱ８がオン状態となり、ドレインからノードＰＩＮに伝える制御電圧をＶＤＤＱから急峻に回路の接地電位ＶＳＳのようなロウレベルに低下させる。
【００６１】
Ｐチャンネル型ＭＯＳＦＥＴＱ９と高抵抗負荷回路からなるインバータ回路での入出力伝達特性は、図１１に示したように入力電圧ＶＩＮとＶＤＤＱとの差分がＰチャンネル型ＭＯＳＦＥＴＱ９のソースとゲート間に印加されるから、上記差電圧がＰチャンネル型ＭＯＳＦＥＴＱ９のしきい値電圧以下になるとＭＯＳＦＥＴＱ９がオフ状態となり、ドレインからノードＮＩＮに伝える制御電圧をＶＤＤＱから回路の接地電位ＶＳＳのようなロウレベルに低下させる。このように入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧの中のパスゲートを高抵抗素子とすることで、ノードＰＩＮとＮＩＮに対し上記図１１のような静特性が得られる。
【００６２】
したがって、ＳＳＴＬのような小振幅の信号を入力した場合、ノードＰＩＮのロウレベルとノードＮＩＮのハイレベルによりスイッチＭＯＳＦＥＴＱ２とＱ１がオン状態となって、差動増幅回路は常時動作電流が流れるので入力信号ＶＩＮとＳＳＴＬのロジックスレッショルド電圧に対応した基準電圧（参照電圧）ＶＲＥＦの差電圧を入力とする増幅作用を行う。
【００６３】
また入力信号ＶＩＮがフル振幅（ＶＤＤＱ−ＶＳＳ）で、例えば ＶＤＤＱに固定されている場合、ノードＰＩＮ，ＮＩＮ共にＶＳＳとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ２はオン状態に固定され、Ｎチャンネル型ＭＯＳＦＥＴＱ１がオフ状態になるため差動増幅回路は動作を停止する。このとき、入力信号ＶＩＮのハイレベルにより、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１がオフ状態になるまでの過渡状態では、差動ＭＯＳＦＥＴＱ３がオン状態となってＭＯＳＦＥＴＱ５とＱ６をオン状態にしているので、上記Ｐチャンネル型ＭＯＳＦＥＴＱ２のオン状態によって出力ＶＯＵＴは電源電圧ＶＤＤＱのようなハイレベルを出力させることができる。
【００６４】
上記高抵抗負荷素子としてＮチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１を並列接続した場合には、ＭＯＳＦＥＴのしきい値電圧によるレベル損失がなく、ノードＰＩＮを電源電圧ＶＤＤＱのようなハイレベルに、ノードＮＩＮを回路の接地電位ＶＳＳのようなロウレベルまで変化させることができる。これにより、入力信号ＶＩＮがフル振幅動作時のときにＶＤＤＱ又はＶＳＳに固定されたときスイッチＭＯＳＦＥＴＱ１又はＱ２を確実にオフ状態にすることができるから差動増幅回路での消費電流を低減させることができる。
【００６５】
上記ノードＮＩＮのロウレベルによりＮチャンネル型のスイッチＭＯＳＦＥＴＱ１がオフ状態になると差動増幅回路は増幅動作を停止するが、出力信号ＶＯＵＴは上記ハイレベルに維持される。このとき入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧのＰチャンネル型ＭＯＳＦＥＴＱ９もオフ状態となるため、そこに貫通電電流を流さなくできる。したがって、差動増幅回路及びバイアス電圧発生回路からなる入力回路全体の消費電流は理論的にはゼロとなる。
【００６６】
これはＤＲＡＭのような半導体集積回路装置のアイドルスタンバイ時にアドレス，コマンド，データ系の入力回路の電流が低減できることを意味している。さらに、入力信号がＶＤＤＱに固定されている状態からＶＳＳに立ち下がる場合には、図１２のシミュレーション結果により形成された波形図に示すように、それまでＶＳＳに引き下げられていたノードＮＩＮのみが速やかにＶＤＤＱに引き上げられ、スイッチＭＯＳＦＥＴＱ１がオン状態となって直ちに差動増幅回路の増幅動作が再開される。
【００６７】
つまり、入力信号ＶＩＮがＶＤＤＱに固定された状態から、ＬＶＴＴＬのような入力信号に対応してロウレベルに変化すると、そのレベルが中心電圧ＶＲＥＦに到達する前に、ノードＮＩＮがハイレベルに立ち上がって差動増幅回路を動作状態にするので、入力信号ＶＩＮが基準電圧ＶＲＥＦよりも低下すると、それに対応して出力信号ＶＯＵＴがハイレベルからロウレベルに変化するものとなりり、ＬＶＴＬＬインターフェイスと同等の出力信号ＯＵＴを形成することができる。入力信号がＶＳＳからＶＤＤＱに立ち上がる場合も同様の原理で差動増幅回路を非動作状態から上記のような増幅動作に切り替えることができる。
【００６８】
本実施例回路はＳＳＴＬのような小振幅入力に対して安定に動作するほか、フル振幅入力で入力信号がＶＤＤＱ、ＶＳＳに固定された場合には消費電流を０にするというＣＭＯＳ型入力バツファの特性も有しており、ＳＳＴＬ及びＬＶＴＴＬのような全インターフェイスに対して共通に用いるようにすることができる。それ故、ＳＳＴＬとＬＶＴＴＬの両方のタイプが設けられるＳＤＲＡＭと、ＳＳＴＬのみが用いられるＤＤＲ−ＳＤＲＡＭを同一のチップで形成し、前記のようなボンディングオプション又はメタルオプションによりいずれか１つを選択する場合には有益な入力回路となる。
【００６９】
図１０では、差動ＭＯＳＦＥＴＱ３，Ｑ４のようにＮチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路を用いた例を示したが、Ｐチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路を用いてもよい。一般的にＮＭＯＳ受けの差動増幅回路では、出力振幅の最大値、最小値が共に電源電圧に依存して大きくなる。そのとき、振幅の最小値は次段インバータ回路の動作電圧の中間電位側にシフトすることとなるため、次段インバータ回路に貫通電流が大きくなる。それに対し、Ｐチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路では最小値がほぼＶＳＳ一定であため、次段インバータ回路の貫通電流を抑えることができる。
【００７０】
上記の実施例から得られる作用効果は、下記の通りである。
（１） コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された入力容量を持つようにされた第１の入力回路と、上記データ端子に対応された入力容量を持つようにされた第２の入力回路を形成し、ボンディングオプション技術により上記データ端子から入力された書き込み信号を阻止するマスク信号を上記第１の入力回路又は第２の入力回路のいずれかにより入力することにより、２通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発ＴＡＴの向上やトータルの製品コストの削減を実現できるという効果が得られる。
【００７１】
（２） 上記に加えて、上記第２の入力回路の入力容量を、書き込み信号が入力される入力回路と同等の入力回路の入力容量に加えて、読み出し信号が出力される出力回路に対応されたダミーの出力ＭＯＳＦＥＴのドレイン拡散容量を付加することにより、データ端子との入力容量の整合性を図ることができ、動作マージンも改善することができるという効果が得られる。
【００７２】
（３） 上記に加えて、上記読み出し信号が出力される出力回路を必要とされる電流供給能力に対応された複数個の並列接続ＭＯＳＦＥＴにより構成し、それに合わせて上記第２の入力回路に付加されるダミーの出力ＭＯＳＦＥＴも上記出力回路と同等の並列接続ＭＯＳＦＥＴにより構成することにより、簡単にデータ端子に設けられる出力回路の駆動能力の設定が行われるとともに、かかる駆動能力の調整に合わせて簡単に入力容量の整合性も行うようにすることができるという効果が得られる。
【００７３】
（４） 上記に加えて、上記コマンドを第１クロックに対応して入力し、上記データ端子から入力あるいは出力される信号を、上記第１クロックと位相が異なる第２クロックに対応して入出力し、上記第２の入力回路の出力信号を、上記第２のクロックに対応されたラッチ回路により取り込んで上記第１の入力回路の出力とを選択的に第１ノードに伝え、上記第１ノードの信号を上記第１のクロックに対応されたラッチ回路に取り込ませて２通りの入力仕様に対応した信号経路の共通化により、後段側回路の共通化が可能となって回路の簡素化を図ることができるという効果が得られる。
【００７４】
（５） 上記に加えて、上記メモリセルを記憶キャパシタとアドレス選択ＭＯＳＦＥＴからなるダイナミック型メモリセルで構成し、上記ボンディングオプション技術により第１の入力回路をマスク信号の入力用に設定してＳＤＲＡＭを構成し、第２の入力回路をマスク信号の入力用に設定してＤＤＲ−ＳＤＲＡＭを構成することにより、ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭとが同一チップ上に実現できるために、開発ＴＡＴの向上やトータルの製品コストの削減などさまさまなメリットを得ることができるという効果が得られる。
【００７５】
（６） コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された第１の入力容量と、上記データ端子に対応された第２の入力容量との差分に対応した付加容量を持つようにされた入力回路を形成し、メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を接続せず、上記マスク信号を書き込み信号に対応して入力する構成では上記付加容量を上記入力回路に接続することにより、２通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発ＴＡＴの向上やトータルの製品コストの削減を実現できるという効果が得られる。
【００７６】
（７） 上記（６）に加えて、上記メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を上記入力回路に代えて電源端子間に接続することにより、素子の有効利用によって電源の安定化を図ることができるという効果が得られる。
【００７７】
（８） 上記（６）に加えて、上記第２の入力回路の入力容量を、書き込み信号が入力される入力回路と同等の入力回路の入力容量に加えて、読み出し信号が出力される出力回路に対応されたダミーの出力ＭＯＳＦＥＴのドレイン拡散容量を付加することにより、データ端子との入力容量の整合性を図ることができ、動作マージンも改善することができるという効果が得られる。
【００７８】
（９） 上記（６ないし８）に加えて、上記読み出し信号が出力される出力回路を必要とされる電流供給能力に対応された複数個の並列接続ＭＯＳＦＥＴにより構成し、それに合わせて上記第２の入力回路に付加されるダミーの出力ＭＯＳＦＥＴも上記出力回路と同等の並列接続ＭＯＳＦＥＴにより構成することにより、簡単にデータ端子に設けられる出力回路の駆動能力の設定が行われるとともに、かかる駆動能力の調整に合わせて簡単に入力容量の整合性も行うようにすることができるという効果が得られる。
【００７９】
（１０） 上記（６ないし９）に加えて、上記コマンドを第１クロックに対応して入力し、上記データ端子から入力あるいは出力される信号を、上記第１クロックと位相が異なる第２クロックに対応して入出力し、上記第２の入力回路の出力信号を、上記第２のクロックに対応されたラッチ回路により取り込んで上記第１の入力回路の出力とを選択的に第１ノードに伝え、上記第１ノードの信号を上記第１のクロックに対応されたラッチ回路に取り込ませて２通りの入力仕様に対応した信号経路の共通化により、後段側回路の共通化が可能となって回路の簡素化を図ることができるという効果が得られる。
【００８０】
（１１） 上記（６ないし１０）に加えて、上記メモリセルを記憶キャパシタとアドレス選択ＭＯＳＦＥＴからなるダイナミック型メモリセルで構成し、上記ボンディングオプション技術により第１の入力回路をマスク信号の入力用に設定してＳＤＲＡＭを構成し、第２の入力回路をマスク信号の入力用に設定してＤＤＲ−ＳＤＲＡＭを構成することにより、ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭとが同一チップ上に実現できるために、開発ＴＡＴの向上やトータルの製品コストの削減などさまさまなメリットを得ることができるという効果が得られる。
【００８１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリ回路は、前記のようなダイナミック型メモリセルを用いるものの他、スタティック型メモリセルを用いるものであってもよい。ＤＲＡＭに適用する場合、メモリアレー部は、一対の相補ビット線を並行して延長させるいわゆる２交点方式あるいは折り返しビット線方式のものの他、センスアンプを中心にして相補ビット線を左右に延長させるという、いわゆる１交点方式又はオープンビット線方式とするものであってもよい。
【００８２】
同一チップに形成されるＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭは、入出力インターフェイスをＳＳＴＬに限定するものであってもよい。つまり、ＬＶＴＴＬインターフェイスのＳＤＲＡＭは、別チップで形成するようにする。このようなインターフェイスの限定によって入力回路の簡素化が可能になる。また、ボンディングオプション技術とメタルオプション技術の両方を併用して、ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭの設定を行うようにするものであってもよい。この発明は、半導体記憶装置に広く利用することができる。
【００８３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された入力容量を持つようにされた第１の入力回路と、上記データ端子に対応された入力容量を持つようにされた第２の入力回路を形成し、ボンディングオプション技術により上記データ端子から入力された書き込み信号を阻止するマスク信号を上記第１の入力回路又は第２の入力回路のいずれかにより入力することにより、２通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発ＴＡＴの向上やトータルの製品コストの削減を実現できる。
【００８４】
コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された第１の入力容量と、上記データ端子に対応された第２の入力容量との差分に対応した付加容量を持つようにされた入力回路を形成し、メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を接続せず、上記マスク信号を書き込み信号に対応して入力する構成では上記付加容量を上記入力回路に接続することにより、２通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発ＴＡＴの向上やトータルの製品コストの削減を実現できる。
【図面の簡単な説明】
【図１】この発明に係る半導体記憶装置の一実施例を示す概略要部ブロック図である。
【図２】この発明に係る半導体記憶装置の他の一実施例を示す概略要部ブロック図である。
【図３】図１のラッチ部の入力段側の一実施例を示す回路図である。
【図４】図１のラッチ部の出力段側の一実施例を示す回路図である。
【図５】図３と図４のラッチ部のＳＤＲＡＭ動作の一例を示す波形図である。
【図６】図３と図４のラッチ部のＤＤＲ−ＳＤＲＡＭ動作の一例を示す波形図である。
【図７】この発明に係る半導体記憶装置のボンディングパッド部の一実施例を示す構成図である。
【図８】この発明に係る半導体記憶装置のボンディングパッド部に設けられる容量の他の一実施例を示す断面図である。
【図９】この発明が適用されるＤＤＲ−ＳＤＲＡＭの一実施例の示す全体ブロック図である。
【図１０】この発明に係る半導体記憶装置の入力回路の一実施例を示す回路図である。
【図１１】図１０の入力回路の動作を説明するための入出力伝達特性図である。
【図１２】図１０の入力回路の動作を説明するためのシミュレーション結果により形成された波形図である。
【符号の説明】
Ｐ１〜Ｐ３…ボンディングパッド、Ｃ１０，Ｃ２０…入力容量、Ｃ１，Ｃ２…容量、Ｎ１〜Ｎ３３…インバータ回路、ＣＮ１〜ＣＮ２３…クロックドインバータ回路、Ｇ１〜Ｇ８…ゲート回路、Ｑ１〜Ｑ１０…ＭＯＳＦＥＴ、ＤＥＬＡＹ…遅延回路、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に基本となる共通チップを用いて複数の品種展開を行うものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ボンディングオプションは、前工程が終了した段階で製品をストックし、後工程のボンディングで製品仕様を選択することで、市場動向に合った製品を遅滞無く供給できる有効な手段である。ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ、以下単にＤＲＡＭという）では、主として×４，×８，×１６等の語構成（ビット構成）の選択等に用いられている。また、メタル配線の選択的な配置によって回路機能を変更するというメタルオプション技術も知られている。
【０００３】
【発明が解決しようとする課題】
次世代の高速メモリシステムに対応するために、ＤＤＲ−ＳＤＲＡＭ(Double Data Rate Synchronous ＤＲＡＭ）が提案されている。上記ＤＤＲ−ＳＤＲＡＭは、ＳＤＲＡＭ（Synchronous ＤＲＡＭ）をベースにして高性能化のための改良を加えたものであり回路上の共通部分が多い。本願発明者等において、このようなＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭの共通性に着目し、ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭとを同一チップ上に実現することにより開発ＴＡＴの向上やトータルの製品コストの削減などを図ることが検討された。
【０００４】
かかる検討過程において、ＤＤＲ−ＳＤＲＡＭの最終的な製品仕様では入力インターフェイスにＳＤＲＡＭと大きな相違が生じてしまった。つまり、ＳＤＲＡＭではコマンド入力に対応してマスク信号を入力するのに対して、ＤＤＲ−ＳＤＲＭでは書き込み信号に対応してマスク信号を入力する方式とされた。このようなマスク信号の入力は、単なる信号入力のタイミングに止まらず、ホスト側から見た信号ピンの入力容量も異ならせる必要がある。例えば、ＳＤＲＡＭのデータマスク信号ピンの入力容量の規格は、／ＣＳや／ＲＡＳなどのコマンドピンと同じ２．５〜３．８ｐＦとされているのに対して、ＤＤＲ−ＳＤＲＡＭではデータピンと同じ４．０〜５．５ｐＦとされており、両者に入力容量値の共通領域がなくなってしまった。また、このような入力容量の相違に加えて、上記のように入力タイミングも異なるものであるので内部でタイミング調整が必要となり、ＤＤＲ−ＳＤＲＡＭとＳＤＲＡＭに向けた２通りの回路をそれぞれ組み込むことは回路規模を大きくしてしまうという問題が生じる。
【０００５】
この発明の目的は、回路規模の増大を抑えつつ、２通りの入力仕様に対応入力回路を備えた半導体記憶装置を提供することにある。この発明の他の目的は、共通チップを用いて構成されたＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された入力容量を持つようにされた第１の入力回路と、上記データ端子に対応された入力容量を持つようにされた第２の入力回路を形成し、ボンディングオプション技術により上記データ端子から入力された書き込み信号を阻止するマスク信号を上記第１の入力回路又は第２の入力回路のいずれかにより入力する。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された第１の入力容量と、上記データ端子に対応された第２の入力容量との差分に対応した付加容量を持つようにされた入力回路を形成し、メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を接続せず、上記マスク信号を書き込み信号に対応して入力する構成では上記付加容量を上記入力回路に接続する。
【０００８】
【発明の実施の形態】
図１には、この発明に係る半導体記憶装置の一実施例の概略要部ブロック図が示されている。この実施例では、ボンディングオプションによる入力容量の切換を実現するため、ＤＤＲ−ＳＤＲＡＭに対応された入力容量Ｃ１０と、ＳＤＲＡＭに対応された入力容量Ｃ２０からなる２つの入力パッドＰ１とＰ２を持つ入力バッファが設けられる。ＤＤＲ−ＳＤＲＡＭとして使用する場合には、入力パッドＰ１に対してＤＱＭ（ＤＤＲ）信号線をボンディングし、入力パッドＰ２に対してＤＱＭ（ＳＤＲ）信号線を例えばＶＳＳにボンディングしておく。
【０００９】
入力バッドＰ３は、ボンディングオプション用とされ、例えばＶＳＳにボンディングすることで、次段のデコーダがラッチ入力の選択信号を発生し、上記ＤＱＭ（ＤＤＲ）信号線を介して入力パッドＰ１に入力されたマスク信号を取り込む入力バッファの出力信号を選択してラッチするようにラッチ回路を制御する。このようなＤＤＲ−ＳＤＲＡＭを構成する場合は、マスク信号（ＤＱＭ）によりライトマスクのみを行うので、上記デコーダからの選択信号に対応して上記ラッチに取り込まれたマスク信号は、ライト制御部のみに送られる。
【００１０】
ＳＤＲＡＭとして使用する場合には、入力パッドＰ２に対してＤＱＭ（ＳＤＲ）信号線をボンディングし、入力パッドＰ１に対してＤＱＭ（ＤＤＲ）信号線を例えばＶＳＳにボンディングしておく。入力バッドＰ３は、ボンディングオプション用とされ、例えばＶＤＤにボンディングすることで、次段のデコーダがラッチ入力の選択信号を発生し、上記ＤＱＭ（ＳＤＲ）信号線を介して入力パッドＰ２に入力されたマスク信号を取り込む入力バッファの出力信号を選択してラッチするようにラッチ回路を制御する。このようなＳＤＲＡＭの仕様では、マスク信号（ＤＱＭ）によりリードマスクとライトマスクの両方を行うので、上記デコーダからの選択信号に対応して上記ラッチに取り込まれたマスク信号は、ライト制御部の他にデータ出力制御部にも送られる。
【００１１】
上記のようなボンディングオプション技術によりＤＤＲ−ＳＤＲＡＭを構成する場合は、上記マスク信号ＤＱＭ（ＤＤＲ）によりライト制御部が制御されて、かかるライト制御部によりライトバッファの動作信号が形成される。例えば、上記ライトマスク信号ＤＱＭ（ＤＤＲ）が書き込み動作を有効とするときには、データ端子ＤＱから入力された書き込み信号がライトバッファを介してメモリアレーに伝えられ、このとき選択されたメモリセルに書き込まれる。これに対して、上記マスク信号ＤＱＭ（ＤＤＲ）が書き込み動作を無効とするときには、ライトバッファの出力がハイインピーダンスとなってデータ端子ＤＱから入力された書き込み信号がメモリアレーに伝わらず、メモリアレーでは選択されたメモリセルの読み出し動作しか行われないのでデータ保持を行うこととなる。
【００１２】
上記のようなボンディングオプション技術によりＳＤＲＡＭを構成する場合は、上記マスク信号ＤＱＭ（ＳＤＲ）によりライト制御部とデータ出力制御部とがが制御される。上記ライト制御部でのマスク動作は前記同様である。上記マスク信号ＤＱＭ（ＳＤＲ）は、読み出し動作でも使用される。上記データ出力制御部では、上記マスク信号ＤＱＭ（ＳＤＲ）によりデータ出力部の動作信号を形成する。例えば、上記マスク信号ＤＱＭ（ＳＤＲ）が読み出し動作を有効とするときには、メモリアレーから読み出された読み出し信号がデータ出力部を通してデータ端子ＤＱから出力される。これに対して、上記マスク信号ＤＱＭ（ＳＤＲ）が読み出し動作を無効とするときには、データ出力部の出力がハイインピーダンスとなってデータ端子ＤＱからは上記メモリアレーで選択されたメモリセルの読み出し信号が出力されない。
【００１３】
上記ＤＤＲ−ＳＤＲＡＭとＳＤＲＡＭとは、前記のような入力容量の相違の他に、タイミング信号も異なる。この実施例では、後述するようにタイミング調整も上記ラッチにおいて行うようにされる。更に加えて、ＤＤＲ−ＳＤＲＡＭとＳＤＲＡＭとでは、入出力インターフェイスでの信号レベルが異なる。例えば、ＤＤＲ−ＳＤＲＡＭでは、ＳＳＴＬのような小振幅信号であるのに対して、ＳＤＲＡＭでは上記ＳＳＴＬとＬＶＴＴＬの２通りが用意されている。したがって、この入力レベルに関しては、ＳＳＴＬに限定したＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭとすることも考えられるが、後述するような入力回路を用いることにより、ＬＶＴＴＬにも適用可能にされる。
【００１４】
図２には、この発明に係る半導体記憶装置の他の一実施例の概略要部ブロック図が示されている。この実施例では、メタルオプション技術によりＤＤＲ−ＳＤＲＡＭとＳＤＲＡＭとに適合した入力容量の切換を実現している。ＤＱＭパッドはひとつで、同パッドに接続する容量Ｃ１とＣ２をメタルスイッチで切りかえるようにされる。例えばＤＤＲ−ＳＤＲＡＭとして使う時には備え付けの全容量Ｃ１＋Ｃ２を接続し、ＳＤＲＡＭとして使う時にはそこから一定量減らした分Ｃ１だけ接続する。つまり、上記容量Ｃ１は、ＳＤＲＡＭを構成する場合のコマンド用の入力回路に対応された入力容量を持つようにされる。上記容量Ｃ２は、データ端子ＤＱに対応された入力容量のうち、上記入力容量Ｃ１を差し引いた分の容量とされる。具体的には、データ入出力回路のうち、データ出力回路に対応されたデータ端子ＤＱからみた入力容量とされる。
【００１５】
この実施例では、ＳＤＲＡＭを構成する場合、上記容量Ｃ２をＤＱＭパッドに接続しないので、同図のように電源電圧ＶＤＤと接地電位ＶＳＳとの間に接続することにより、電源間ＶＤＤ−ＶＳＳの安定化容量として使用する。特に制限されないが、上記メタルスイッチは、第２層目の金属配線層が利用される。特に制限されないが、ＤＲＡＭの場合、第１層目金属配線層はメモリセルが接続されるビット線として用いられ、第２層目の金属配線層は、上記ビット線を選択するためのＹ選択線等に用いられる。第３層目の金属配線層は、メインワード線として用いられる。つまり、第２層目と第３層目の金属配線層は、メモリチップの上層に形成される２つの配線層であり、互いに直交するように配置される。それゆえ、電源線や接地線としても用いられる。
【００１６】
上記のように第２層目の金属配線層をメタルスイッチとして用いる構成では、ベースチップとして上記第２層目及び第３層目の金属配線層を形成しない状態とするものであるので、前記図１の実施例のようなボンディングオプション技術を利用するものに比べて、上記第２層目金属配線層以降の工程で使用されるマスクのバリエーションが増え開発ＴＡＴが悪くなる点は不利となる反面、ＤＱＭパッドとそれに対応した入力バッファ回路を２組も設ける必要は無いのでチップ面積削減には有利である。なお、同図では省略されているが、ラッチにおいて、前記ＤＤＲ−ＳＤＲＡＭとＳＤＲＡＭの構成の前記動作に対応した制御信号もメタルオプションにより形成される。
【００１７】
図３と図４には、前記図１のラッチ部の一実施例の回路図が示されている。図３は、上記ラッチ部の入力段側が示され、図４は上記ラッチ部の出力段側が示されている。また、図５にはＳＤＲＡＭ構成時の動作波形図が示され、図６にはＤＤＲ−ＳＤＲＡＭ構成時の動作波形図が示されている。
【００１８】
図３において、前段の２つの入力バッファからの出力信号は、ＤＭＤＤＲとＤＭＳＤである。つまり、上記信号ＤＭＤＤＲは、前記パッドＰ１を介して入力されたＤＤＲ−ＳＤＲＡＭ構成時に入力されるマスク信号ＤＱＭ（ＤＤＲ）に対応されたものであり、上記信号ＤＭＳＤは前記パッドＰ２を介して入力されたＳＤＲＡＭ構成時に入力されるマスク信号ＤＱＭ（ＳＤＲ）に対応されたものである。
【００１９】
ＳＤＲＡＭ構成時には上記信号ＤＭＳＤがデータマスク信号ＤＱＭとして入力される。このようなＳＤＲＡＭ構成時にはボンディングオプションのデコーダ出力信号ＤＤＲはＬ（ロウレベル）であり、上記マスク信号ＤＭＳＤは、ＤＤＲ−ＳＤＲＡＭ用に設けられたクロックＩＱＳとＩＱＳＰによるラッチ回路の迂回経路として設けられた遅延回路ＤＥＬＡＹとインバータ回路Ｎ８及びＮ１５を介して、上記デコーダ出力信号ＤＤＲのロウレベルにより動作状態にされる選択回路としてのクロックドインバータ回路ＣＮ５及びＣＮ９を通して内部ノードＩＤＭ１１とＩＤＭ１２に送られる。
【００２０】
図４に示した後段側において、上記内部ノードＩＤＭ１１とＩＤＭ１２の信号は、外部端子から供給されるクロック信号ＣＬＫに対応して形成された内部クロックＩＣＬＫにより動作するインバータ回路Ｎ２１とクロックドインバータ回路ＣＮ１１及びインバータ回路Ｎ２７とクロックドインバータ回路ＣＮ１６からなるラッチ回路に取り込まれ、ライト制御用データマスク信号ＩＤＭＥＶ、ＩＤＭＯＤ、データ出力制御部用データマスク信号ＩＤＭＲが形成される。図５においては、２つ目のクロックＩＣＬＫに同期してマスク信号ＤＭＳＤのハイレベルが入力され、それがクロックＩＣＬＫに同期して取り込まれて上記各マスク信号ＩＤＭＥＶ、ＩＤＭＯＤ、ＩＤＭＲが形成される。
【００２１】
ＤＤＲ−ＳＤＲＡＭ構成時には上記信号ＤＭＤＤＲがデータマスク信号ＤＱＭとして入力される。ＤＤＲ−ＳＤＲＡＭ構成時には外部から入力されるデータマスク信号ＤＱＭ（ＤＤＲ）は、データ端子ＤＱから入力される書き込み信号に対応したものとするために、データストローブ信号ＱＳに同期したものとされる。そこで、上記データストローブ信号ＱＳを受けて内部で発生する内部データストローブ信号ＩＱＳにより動作するラッチ回路に取り込まれる。この時、データマスク信号ＤＱＭ（ＤＤＲ）は、データストローブ信号ＱＳの立ち上がりと立下りに同期して別のマスク信号が送られてくるので、それぞれを取り込むようにするために、特に制限されないが、２つのラッチ回路がパラレルに設けられる。
【００２２】
１つ目のラッチ回路は、インバータ回路Ｎ３、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２の並列接続からなるＣＭＯＳスイッチ、インバータ回路Ｎ４と、その出力信号を入力側に帰還するクロックドインバータ回路ＣＮ１、上記同様なＣＭＯＳスイッチ（Ｑ３とＱ４）及びデコード信号ＤＤＲによってＤＤＲ−ＳＤＲＡＭ構成時にはインバータ回路として動作するナンドゲート回路Ｇ１及びその出力信号を入力側に帰還させるクロックドインバータ回路ＣＮ２から構成される。
【００２３】
２つ目のラッチ回路は、インバータ回路Ｎ１１、ＣＭＯＳスイッチ（Ｑ７とＱ８）及びデコード信号ＤＤＲによってＤＤＲ−ＳＤＲＡＭ構成時にはインバータ回路として動作するノアゲート回路Ｇ２及びその出力信号を入力側に帰還させるクロックドインバータ回路ＣＮ６から構成される。２つ目のラッチ回路で、ノアゲート回路Ｇ２を用いたのは、リセット時に内部ノードＩＤＭ１２をロウレベルにしてマスクをしない状態として置くものである。
【００２４】
上記１つ目のラッチ回路では、クロックＩＱＳで動作するラッチが２段で構成されて１クロック分遅れて内部ノードＩＤＭ０１に伝えられのに対して、上記２つ目のラッチ回路では、クロックＩＱＳで動作するラッチが１段で構成されて半クロック分遅れて内部ノードＩＤＭ０２に伝えられる。これにより、上記内部ノードＩＤＭ０１とＩＤＭ０２には、クロックＩＱＳの立ち上がりエッジに同期して入力される第１のマスク信号ＤＭＤＤＲと、上記クロックＩＱＳの立ち下がりエッジに同期して入力される第２のマスク信号ＤＭＤＤＲとが同じタイミングで伝えられる。
【００２５】
ＤＤＲ−ＳＤＲＡＭでは、上記マスク信号ＤＱＭ（ＤＭＤＤＲ）のみがデータストスーブ信号ＱＳに同期して入力されるが、ライトバッファ等の他の入力回路は、外部端子から供給されたクロック信号ＣＬＫを受けて、内部で発生された内部クロック信号ＩＣＬＫに同期して動作する。そのため、上記内部ノードＩＤＭ０１とＩＤＭ０２に伝えられた上記データストローブ信号ＱＳに同期したマスク信号を上記内部クロック信号ＩＣＬＫに同期した信号とする必要がある。
【００２６】
この実施例では、上記データストローブ信号ＱＳを受けてワンショットパルス信号ＩＱＳＰを発生させ、このパルスＩＱＳＰを用いて、ＣＭＯＳスイッチ（Ｑ５とＱ６）及び選択回路とラッチ機能を合わせ持つクロックドインバータ回路ＣＮ３と、帰還用のクロックドインバータ回路ＣＮ４からなるラッチ回路と、ＣＭＯＳスイッチ（Ｑ９とＱ１０）及び選択回路とラッチ機能を合わせ持つクロックドインバータ回路ＣＮ７と、帰還用のクロックドインバータ回路ＣＮ８からなるラッチ回路とを設けて、上記内部ノードＩＤＭ０１とＩＤＭ０２の信号を内部ノードＩＤＭ０１とＩＤＭ０２のマスク信号をデータストローブ信号ＱＳの１周期間信号を内部ノードＩＤＭ１１とＩＤＭ１２に保持させる。上記内部ノードＩＤＭ１１とＩＤＭ１２に保持されたマスク信号は、図４の後段側の内部クロック信号ＩＣＬＫで動作するラッチ回路に伝えられてライト制御用データマスク信号ＩＤＭＥＶ、ＩＤＭＯＤが形成される。
【００２７】
この実施例では、上記内部ノードＩＤＭ１１とＩＤＭ１２の前段に設けられたクロックドインバータ回路ＣＮ３とＣＮ５及びＣＮ７とＣＮ９が選択回路を構成しており、前記ＳＤＲＡＭ構成時に入力されるマスク信号ＤＭＳＤと、ＤＤＲ−ＳＤＲＡＭ構成時とのマスク信号ＤＭＤＤＲの切り換えを行うとともに、前記のような異なるタイミングでの入力された両信号のタイミング調整が行われる。このように、タイミング調整及び信号選択回路が合理的に行われることによって回路の簡素化が可能になるものである。
【００２８】
図６において、前記同様に２つ目のクロックＩＱＳの立ち上がりエッジ及び立ち下がりエッジに同期して、マスク信号ＤＭＤＤＲがハイレベルにされ、それが上記クロックＩＱＳの立ち上がりに同期して内部ノードＩＤＭ０１に取り込まれ、クロックＩＱＳの立ち下がりに同期して内部ノードＩＤＭ０２に伝えられる。このような内部ノードＩＤＭ０１とＩＤＭ０２のロウレベルは、クロックＩＱＳＰにより１クロック期間保持されて、内部クロックＩＣＬＫに同期して上記各マスク信号ＩＤＭＥＶ、ＩＤＭＯＤが形成される。
【００２９】
図４の後段側において、制御信号ＥＶＯＤは次のような動作制御を行うために設けられる。ＤＤＲ−ＳＤＲＡＭでは外部から入力される書き込み信号は、データストローブ信号ＱＳの立ち上がりと立下りに同期して１サイクルに２つ送られる。内部ではこれを上記に述べたのと同様の方法でシリアル／パラレル変換を行い、内部クロックＩＣＬＫの立ち上がりに同期して、２つのデータを同時にメモリアレーに書き込むようにする。したがって、書き込みパスも２つ設けなければならなくなるわけであるが、これをアドレスの偶数と奇数（以下、偶奇という）でメモリアレーを分離することで行うようにされる。
【００３０】
この結果、最初に外部から入力されたアドレスの偶奇に応じてデータストローブＱＳの立ち上がりに同期してきたデータをどちらのメモリアレーに送るかを選択しなければならない。このようなメモリアレーの選択を指示するのが信号ＥＶＯＤである。つまり、前記信号ＩＤＭＥＶが偶数アレー用のライトマスク制御信号であり、信号ＩＤＭＯＤが奇数アレー用のライトマスク制御信号である。ＳＤＲＡＭ構成時にはＥＶＯＤはハイレベル（Ｈ）固定される。
【００３１】
上記ＤＤＲ−ＳＤＲＡＭ構成時において、データストローブＱＳに対応したクロックＩＱＳの立ち上がりエッジに同期して偶数アドレスに対応されたマスク信号ＤＭＤＤＲが入力されたなら上記信号ＥＶＯＤがハイレベルとなり、これを取り込む内部ノードＩＤＭ１１の信号を偶数アレー用のライトマスク制御信号ＩＤＭＥＶとして出力し、立ち下がりエッジに同期して入力されたマスク信号ＤＭＤＤＲを取り込む内部ノードＩＤＭ１２を奇数アレー用のライトマスク制御信号ＩＤＭＯＤとして出力する。
【００３２】
逆に、データストローブＱＳに対応したクロックＩＱＳの立ち上がりエッジに同期して奇数アドレスに対応されたマスク信号ＤＭＤＤＲが入力されたなら上記信号ＥＶＯＤがロウレベルとなり、これを取り込む内部ノードＩＤＭ１１の信号を奇数アレー用のライトマスク制御信号ＩＤＭＯＤとして出力し、立ち下がりエッジに同期して入力されたマスク信号ＤＭＤＤＲを取り込む内部ノードＩＤＭ１２を偶数アレー用のライトマスク制御信号ＩＤＭＥＶとして出力する。
【００３３】
前記図２の実施例に示したようなメタルオプション仕様の場合、前記図３において入力ノードＤＭＤＤＲとＤＭＳＤを接続すれば上記同様にＳＤＲＡＭ構成とＤＤＲ−ＳＤＲＡＭ構成にそれぞれ対応できる。
【００３４】
図７には、この発明に係る半導体記憶装置のボンディングパッド部の一実施例の構成図が示されている。この実施例は、前記図３のメタルオプション仕様に対応されたものである。ＤＤＲ−ＳＤＲＡＭ構成時に付加される容量はボンディングパッドＤＭＬとＤＭＵの間にレイアウトされ、上がＰチャンネル型ＭＯＳ容量、下がＮチャンネル型ＭＯＳ容量とされる。つまり、これらのＰチャンネル型ＭＯＳ容量と、Ｎチャンネル型ＭＯＳ容量は、出力回路のＰチャンネル型出力ＭＯＳＦＥＴとＮチャンネル型出力ＭＯＳＦＥＴと同一のものが用いられる。
【００３５】
ソースＳ，ドレインＤを構成する拡散層がゲート電極Ｇを構成する第１ポリシリコン層ＦＧにより分離され、かかる拡散層は図面の下側から順にドレイン、ソース、ドレイン、ソースのようにされる。上記ソースＳとドレインＤに示された〇印はコンタクトホールである。Ｐチャンネル型のソースＳとゲートＧは、等価回路に示したように電源電圧ＶＤＤに接続される。Ｎチャンネル型ＭＯＳＦＥＴのソースＳとゲートは、等価回路に示したように回路の接地電位ＶＳＳに接続される。そして、ドレインＤが互いに接続されて、ボンディングパッドＤＭＬとＤＭＵに選択的に接続される。
【００３６】
この実施例は、×１６ビット対応のＤＲＡＭに向けられており、データマスク用の上位８ビット用のマスク信号ＤＭＵと、下位８ビット用のマスク信号ＤＭＬの２つが設けられる。つまり、ＤＭＵはＤＱ８−１５用、ＤＭＬがＤＱ０−７用のデータマスク入力とされる。このような×１６ビット対応のＤＲＡＭでは、ボンディングオプションで入力容量の切り換えを行う場合、ＳＤＲＡＭ用とＤＤＲ−ＳＤＲＡＭ用にそれぞれ２つパッドが設けられる。
【００３７】
図７の容量部において、縦の太線によりゲート電極ＦＧが示されており、このようにゲート電極ＦＧを用いて容量を分離（ソース，ドレイン）しておくことにより、拡散層Ｌそのものを分離する場合に比べてレイアウト面積を小さくすることができ、また容量の微調整も容易になる。容量の調整は横の細線で示すメタル配線を所望の箇所で切断し、パッドに繋がっていない方の同メタル配線を電源に固定することで行われる。
【００３８】
前記のようにマスク信号入力回路の入力容量は、データ端子ＤＱの入力容量に合わせるものであり、入力バッファをデータ入力回路と同じ回路を用いて構成することにより、容量の不足分はデータ出力回路の出力ＭＯＳＦＥＴのドレイン拡散層に対応したものとなる。データ出力回路では、出力電流が所望の電流となるように、同図のＭＯＳ容量のように複数の出力ＭＯＳＦＥＴを作り込んでおいて、その数を選択することにより所望の電流供給能力を得るようにするものである。そこで、この実施例では上記出力ＭＯＳＦＥＴと同じＭＯＳＦＥＴを用いて、その接続数によりＤＤＲ−ＳＤＲＡＭ構成時の容量不足分を補うようにされる。なお、コマンドやデータ入力用の入力回路において、その入力容量が規格範囲内に納まるように微調整の容量が用意されているなら、上記マスク信号に対応した入力回路にも同様な微調整用の容量が設けられる。
【００３９】
図８には、この発明に係る半導体記憶装置のボンディングパッド部に設けられる容量の他の一実施例の断面図が示されている。この実施例では、ボンディングパッドＰＡＤの下層にＰチャンネル型ＭＯＳ容量部が設けられ、それを横方向に割った部分の様子が示されている。パッドＰＡＤに対する配線により接続される拡散層（ドレイン）が容量として付加される。Ｐチャンネル型ＭＯＳＦＥＴのゲートとソースは電源供給線ＶＤＤに接続される。このような調整用の容量をパッドＰＡＤの下層部を有効利用することによってマスク入力回路の占有面積を小さくすることができる。
【００４０】
図９には、この発明が適用されるＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）の一実施例の全体ブロック図が示されている。この実施例のＤＤＲ−ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリアレー２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレー２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００４１】
上記メモリアレー２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレー２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００４２】
メモリアレー２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、上記端子ＤＱから出力する読み出しデータのデータストローブ信号を形成する。
【００４３】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００４４】
例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、×１６ビット構成ではアドレス信号Ａ０−Ａ９が有効とされる。６４Ｍビットのような記憶容量の場合には、×１６ビット構成ではアドレス信号Ａ０−Ａ８が有効とされる。カラムアドレスバッファ２０６の出力はカラムアドレスカウンタ（Column Address Counter) ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００４５】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ（ＵとＬ）及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ−ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【００４６】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介して前記説明したようなＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００４７】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００４８】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００４９】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００５０】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００５１】
ＤＤＲ−ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。したがって、例えば１６ビットからなるデータ入出力端子ＤＱにおいてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
【００５２】
ＤＤＲ−ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレー２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００５３】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×１６ビット構成では３２ビット）。
【００５４】
センスアンプ２０２から出力されたデータはデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【００５５】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣＬＫを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号ＱＣＬＫが入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、レプリカ回路を用いて内部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータストローブ信号である。
【００５６】
上記ＳＤＲＡＭとして動作させるときには、前記のようなデータマスクＤＭの入力容量の実質的な切り換えの他に、上記ＤＬＬ２１４が不要となるので、同図で点線で示すような信号バイパス経路が設けられる。このとき、ＤＬＬでの無駄な消費電流を低減させるために、その電源そのものを遮断させるようする。メタルオプション仕様では、このような電源遮断も簡単に実施できる。
【００５７】
図１０には、この発明に係る半導体記憶装置の入力回路の一実施例の回路図が示されている。図面を見やすくするために、同図のＭＯＳＦＥＴに付された各回路記号と前記図３及び図４に示した回路記号とが一部重複しているが、それぞれは別個の回路機能を実現するものである。
【００５８】
差動増幅回路は、ゲートに入力電圧ＶＩＮと基準電圧ＶＲＥＦがそれぞれに供給されたＮチャンネル型の差動ＭＯＳＦＥＴＱ３とＱ４のドレイン側に電流ミラー形態にされたＰチャンネル型の負荷ＭＯＳＦＥＴＱ５とＱ６を接続し、共通化されたソース側にＮチャンネル型のスイッチＭＯＳＦＥＴＱ１を介してＮチャンネル型の電流源ＭＯＳＦＥＴＱ７を設けることにより構成される。上記電流源ＭＯＳＦＥＴＱ７のソースは、回路の接地電位ＶＳＳが与えられ、ゲートに定電圧ＶＢＬが供給される。そして、上記電流ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ５とＱ６の共通化されたソースと電源電圧ＶＤＤＱとの間には、Ｐチャンネル型のスイッチＭＯＳＦＥＴＱ２が設けられる。
【００５９】
入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧは、上記入力信号ＶＩＮがゲートに供給され、ソースに回路の接地電位ＶＳＳ及び電源電圧ＶＤＤＱにそれぞれ供給されたＮチャンネル型ＭＯＳＦＥＴＱ８とＰチャンネル型ＭＯＳＦＥＴＱ９と、上記ＭＯＳＦＥＴＱ８とＱ９のドレイン間に高抵抗素子として作用する並列形態のＮチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１から構成される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ１０のゲートには、定常的に電源電圧ＶＤＤＱが供給され、Ｐチャンネル型ＭＯＳＦＥＴＱ１１のゲートには定常的に回路の接地電位ＶＳＳが与えられて抵抗素子として動作させられる。上記Ｎチャンネル型ＭＯＳＦＥＴＱ８のドレインから前記Ｐチャンネル型ＭＯＳＦＥＴＱ２のゲートに伝えられるノードＰＩＮのバイアス電圧が出力され、Ｎチャンネル型ＭＯＳＦＥＴＱ９のドレインから前記Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートに伝えられるノードＮＩＮのバイアス電圧が出力される。
【００６０】
上記入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧは、入力電圧ＶＩＮを受ける駆動用のＮチャンネル型ＭＯＳＦＥＴＱ８とＰチャンネル型ＭＯＳＦＥＴＱ９と、そのドレインに設けられた高抵抗負荷からなるインバータ回路の組み合わせと見做すことができる。このため、Ｎチャンネル型ＭＯＳＦＥＴＱ８と高抵抗負荷回路からなるインバータ回路での入出力伝達特性は、図１１に示したように入力電圧ＶＩＮがＮチャンネル型ＭＯＳＦＥＴＱ８のしきい値電圧以上になるとＭＯＳＦＥＴＱ８がオン状態となり、ドレインからノードＰＩＮに伝える制御電圧をＶＤＤＱから急峻に回路の接地電位ＶＳＳのようなロウレベルに低下させる。
【００６１】
Ｐチャンネル型ＭＯＳＦＥＴＱ９と高抵抗負荷回路からなるインバータ回路での入出力伝達特性は、図１１に示したように入力電圧ＶＩＮとＶＤＤＱとの差分がＰチャンネル型ＭＯＳＦＥＴＱ９のソースとゲート間に印加されるから、上記差電圧がＰチャンネル型ＭＯＳＦＥＴＱ９のしきい値電圧以下になるとＭＯＳＦＥＴＱ９がオフ状態となり、ドレインからノードＮＩＮに伝える制御電圧をＶＤＤＱから回路の接地電位ＶＳＳのようなロウレベルに低下させる。このように入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧの中のパスゲートを高抵抗素子とすることで、ノードＰＩＮとＮＩＮに対し上記図１１のような静特性が得られる。
【００６２】
したがって、ＳＳＴＬのような小振幅の信号を入力した場合、ノードＰＩＮのロウレベルとノードＮＩＮのハイレベルによりスイッチＭＯＳＦＥＴＱ２とＱ１がオン状態となって、差動増幅回路は常時動作電流が流れるので入力信号ＶＩＮとＳＳＴＬのロジックスレッショルド電圧に対応した基準電圧（参照電圧）ＶＲＥＦの差電圧を入力とする増幅作用を行う。
【００６３】
また入力信号ＶＩＮがフル振幅（ＶＤＤＱ−ＶＳＳ）で、例えば ＶＤＤＱに固定されている場合、ノードＰＩＮ，ＮＩＮ共にＶＳＳとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ２はオン状態に固定され、Ｎチャンネル型ＭＯＳＦＥＴＱ１がオフ状態になるため差動増幅回路は動作を停止する。このとき、入力信号ＶＩＮのハイレベルにより、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１がオフ状態になるまでの過渡状態では、差動ＭＯＳＦＥＴＱ３がオン状態となってＭＯＳＦＥＴＱ５とＱ６をオン状態にしているので、上記Ｐチャンネル型ＭＯＳＦＥＴＱ２のオン状態によって出力ＶＯＵＴは電源電圧ＶＤＤＱのようなハイレベルを出力させることができる。
【００６４】
上記高抵抗負荷素子としてＮチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１を並列接続した場合には、ＭＯＳＦＥＴのしきい値電圧によるレベル損失がなく、ノードＰＩＮを電源電圧ＶＤＤＱのようなハイレベルに、ノードＮＩＮを回路の接地電位ＶＳＳのようなロウレベルまで変化させることができる。これにより、入力信号ＶＩＮがフル振幅動作時のときにＶＤＤＱ又はＶＳＳに固定されたときスイッチＭＯＳＦＥＴＱ１又はＱ２を確実にオフ状態にすることができるから差動増幅回路での消費電流を低減させることができる。
【００６５】
上記ノードＮＩＮのロウレベルによりＮチャンネル型のスイッチＭＯＳＦＥＴＱ１がオフ状態になると差動増幅回路は増幅動作を停止するが、出力信号ＶＯＵＴは上記ハイレベルに維持される。このとき入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧのＰチャンネル型ＭＯＳＦＥＴＱ９もオフ状態となるため、そこに貫通電電流を流さなくできる。したがって、差動増幅回路及びバイアス電圧発生回路からなる入力回路全体の消費電流は理論的にはゼロとなる。
【００６６】
これはＤＲＡＭのような半導体集積回路装置のアイドルスタンバイ時にアドレス，コマンド，データ系の入力回路の電流が低減できることを意味している。さらに、入力信号がＶＤＤＱに固定されている状態からＶＳＳに立ち下がる場合には、図１２のシミュレーション結果により形成された波形図に示すように、それまでＶＳＳに引き下げられていたノードＮＩＮのみが速やかにＶＤＤＱに引き上げられ、スイッチＭＯＳＦＥＴＱ１がオン状態となって直ちに差動増幅回路の増幅動作が再開される。
【００６７】
つまり、入力信号ＶＩＮがＶＤＤＱに固定された状態から、ＬＶＴＴＬのような入力信号に対応してロウレベルに変化すると、そのレベルが中心電圧ＶＲＥＦに到達する前に、ノードＮＩＮがハイレベルに立ち上がって差動増幅回路を動作状態にするので、入力信号ＶＩＮが基準電圧ＶＲＥＦよりも低下すると、それに対応して出力信号ＶＯＵＴがハイレベルからロウレベルに変化するものとなりり、ＬＶＴＬＬインターフェイスと同等の出力信号ＯＵＴを形成することができる。入力信号がＶＳＳからＶＤＤＱに立ち上がる場合も同様の原理で差動増幅回路を非動作状態から上記のような増幅動作に切り替えることができる。
【００６８】
本実施例回路はＳＳＴＬのような小振幅入力に対して安定に動作するほか、フル振幅入力で入力信号がＶＤＤＱ、ＶＳＳに固定された場合には消費電流を０にするというＣＭＯＳ型入力バツファの特性も有しており、ＳＳＴＬ及びＬＶＴＴＬのような全インターフェイスに対して共通に用いるようにすることができる。それ故、ＳＳＴＬとＬＶＴＴＬの両方のタイプが設けられるＳＤＲＡＭと、ＳＳＴＬのみが用いられるＤＤＲ−ＳＤＲＡＭを同一のチップで形成し、前記のようなボンディングオプション又はメタルオプションによりいずれか１つを選択する場合には有益な入力回路となる。
【００６９】
図１０では、差動ＭＯＳＦＥＴＱ３，Ｑ４のようにＮチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路を用いた例を示したが、Ｐチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路を用いてもよい。一般的にＮＭＯＳ受けの差動増幅回路では、出力振幅の最大値、最小値が共に電源電圧に依存して大きくなる。そのとき、振幅の最小値は次段インバータ回路の動作電圧の中間電位側にシフトすることとなるため、次段インバータ回路に貫通電流が大きくなる。それに対し、Ｐチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路では最小値がほぼＶＳＳ一定であため、次段インバータ回路の貫通電流を抑えることができる。
【００７０】
上記の実施例から得られる作用効果は、下記の通りである。
（１） コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された入力容量を持つようにされた第１の入力回路と、上記データ端子に対応された入力容量を持つようにされた第２の入力回路を形成し、ボンディングオプション技術により上記データ端子から入力された書き込み信号を阻止するマスク信号を上記第１の入力回路又は第２の入力回路のいずれかにより入力することにより、２通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発ＴＡＴの向上やトータルの製品コストの削減を実現できるという効果が得られる。
【００７１】
（２） 上記に加えて、上記第２の入力回路の入力容量を、書き込み信号が入力される入力回路と同等の入力回路の入力容量に加えて、読み出し信号が出力される出力回路に対応されたダミーの出力ＭＯＳＦＥＴのドレイン拡散容量を付加することにより、データ端子との入力容量の整合性を図ることができ、動作マージンも改善することができるという効果が得られる。
【００７２】
（３） 上記に加えて、上記読み出し信号が出力される出力回路を必要とされる電流供給能力に対応された複数個の並列接続ＭＯＳＦＥＴにより構成し、それに合わせて上記第２の入力回路に付加されるダミーの出力ＭＯＳＦＥＴも上記出力回路と同等の並列接続ＭＯＳＦＥＴにより構成することにより、簡単にデータ端子に設けられる出力回路の駆動能力の設定が行われるとともに、かかる駆動能力の調整に合わせて簡単に入力容量の整合性も行うようにすることができるという効果が得られる。
【００７３】
（４） 上記に加えて、上記コマンドを第１クロックに対応して入力し、上記データ端子から入力あるいは出力される信号を、上記第１クロックと位相が異なる第２クロックに対応して入出力し、上記第２の入力回路の出力信号を、上記第２のクロックに対応されたラッチ回路により取り込んで上記第１の入力回路の出力とを選択的に第１ノードに伝え、上記第１ノードの信号を上記第１のクロックに対応されたラッチ回路に取り込ませて２通りの入力仕様に対応した信号経路の共通化により、後段側回路の共通化が可能となって回路の簡素化を図ることができるという効果が得られる。
【００７４】
（５） 上記に加えて、上記メモリセルを記憶キャパシタとアドレス選択ＭＯＳＦＥＴからなるダイナミック型メモリセルで構成し、上記ボンディングオプション技術により第１の入力回路をマスク信号の入力用に設定してＳＤＲＡＭを構成し、第２の入力回路をマスク信号の入力用に設定してＤＤＲ−ＳＤＲＡＭを構成することにより、ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭとが同一チップ上に実現できるために、開発ＴＡＴの向上やトータルの製品コストの削減などさまさまなメリットを得ることができるという効果が得られる。
【００７５】
（６） コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された第１の入力容量と、上記データ端子に対応された第２の入力容量との差分に対応した付加容量を持つようにされた入力回路を形成し、メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を接続せず、上記マスク信号を書き込み信号に対応して入力する構成では上記付加容量を上記入力回路に接続することにより、２通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発ＴＡＴの向上やトータルの製品コストの削減を実現できるという効果が得られる。
【００７６】
（７） 上記（６）に加えて、上記メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を上記入力回路に代えて電源端子間に接続することにより、素子の有効利用によって電源の安定化を図ることができるという効果が得られる。
【００７７】
（８） 上記（６）に加えて、上記第２の入力回路の入力容量を、書き込み信号が入力される入力回路と同等の入力回路の入力容量に加えて、読み出し信号が出力される出力回路に対応されたダミーの出力ＭＯＳＦＥＴのドレイン拡散容量を付加することにより、データ端子との入力容量の整合性を図ることができ、動作マージンも改善することができるという効果が得られる。
【００７８】
（９） 上記（６ないし８）に加えて、上記読み出し信号が出力される出力回路を必要とされる電流供給能力に対応された複数個の並列接続ＭＯＳＦＥＴにより構成し、それに合わせて上記第２の入力回路に付加されるダミーの出力ＭＯＳＦＥＴも上記出力回路と同等の並列接続ＭＯＳＦＥＴにより構成することにより、簡単にデータ端子に設けられる出力回路の駆動能力の設定が行われるとともに、かかる駆動能力の調整に合わせて簡単に入力容量の整合性も行うようにすることができるという効果が得られる。
【００７９】
（１０） 上記（６ないし９）に加えて、上記コマンドを第１クロックに対応して入力し、上記データ端子から入力あるいは出力される信号を、上記第１クロックと位相が異なる第２クロックに対応して入出力し、上記第２の入力回路の出力信号を、上記第２のクロックに対応されたラッチ回路により取り込んで上記第１の入力回路の出力とを選択的に第１ノードに伝え、上記第１ノードの信号を上記第１のクロックに対応されたラッチ回路に取り込ませて２通りの入力仕様に対応した信号経路の共通化により、後段側回路の共通化が可能となって回路の簡素化を図ることができるという効果が得られる。
【００８０】
（１１） 上記（６ないし１０）に加えて、上記メモリセルを記憶キャパシタとアドレス選択ＭＯＳＦＥＴからなるダイナミック型メモリセルで構成し、上記ボンディングオプション技術により第１の入力回路をマスク信号の入力用に設定してＳＤＲＡＭを構成し、第２の入力回路をマスク信号の入力用に設定してＤＤＲ−ＳＤＲＡＭを構成することにより、ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭとが同一チップ上に実現できるために、開発ＴＡＴの向上やトータルの製品コストの削減などさまさまなメリットを得ることができるという効果が得られる。
【００８１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリ回路は、前記のようなダイナミック型メモリセルを用いるものの他、スタティック型メモリセルを用いるものであってもよい。ＤＲＡＭに適用する場合、メモリアレー部は、一対の相補ビット線を並行して延長させるいわゆる２交点方式あるいは折り返しビット線方式のものの他、センスアンプを中心にして相補ビット線を左右に延長させるという、いわゆる１交点方式又はオープンビット線方式とするものであってもよい。
【００８２】
同一チップに形成されるＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭは、入出力インターフェイスをＳＳＴＬに限定するものであってもよい。つまり、ＬＶＴＴＬインターフェイスのＳＤＲＡＭは、別チップで形成するようにする。このようなインターフェイスの限定によって入力回路の簡素化が可能になる。また、ボンディングオプション技術とメタルオプション技術の両方を併用して、ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭの設定を行うようにするものであってもよい。この発明は、半導体記憶装置に広く利用することができる。
【００８３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された入力容量を持つようにされた第１の入力回路と、上記データ端子に対応された入力容量を持つようにされた第２の入力回路を形成し、ボンディングオプション技術により上記データ端子から入力された書き込み信号を阻止するマスク信号を上記第１の入力回路又は第２の入力回路のいずれかにより入力することにより、２通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発ＴＡＴの向上やトータルの製品コストの削減を実現できる。
【００８４】
コマンドに従ってメモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置に上記コマンドが入力される入力端子に対応された第１の入力容量と、上記データ端子に対応された第２の入力容量との差分に対応した付加容量を持つようにされた入力回路を形成し、メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を接続せず、上記マスク信号を書き込み信号に対応して入力する構成では上記付加容量を上記入力回路に接続することにより、２通りの入力仕様に対応した半導体記憶装置を同一チップ上に形成することができ、開発ＴＡＴの向上やトータルの製品コストの削減を実現できる。
【図面の簡単な説明】
【図１】この発明に係る半導体記憶装置の一実施例を示す概略要部ブロック図である。
【図２】この発明に係る半導体記憶装置の他の一実施例を示す概略要部ブロック図である。
【図３】図１のラッチ部の入力段側の一実施例を示す回路図である。
【図４】図１のラッチ部の出力段側の一実施例を示す回路図である。
【図５】図３と図４のラッチ部のＳＤＲＡＭ動作の一例を示す波形図である。
【図６】図３と図４のラッチ部のＤＤＲ−ＳＤＲＡＭ動作の一例を示す波形図である。
【図７】この発明に係る半導体記憶装置のボンディングパッド部の一実施例を示す構成図である。
【図８】この発明に係る半導体記憶装置のボンディングパッド部に設けられる容量の他の一実施例を示す断面図である。
【図９】この発明が適用されるＤＤＲ−ＳＤＲＡＭの一実施例の示す全体ブロック図である。
【図１０】この発明に係る半導体記憶装置の入力回路の一実施例を示す回路図である。
【図１１】図１０の入力回路の動作を説明するための入出力伝達特性図である。
【図１２】図１０の入力回路の動作を説明するためのシミュレーション結果により形成された波形図である。
【符号の説明】
Ｐ１〜Ｐ３…ボンディングパッド、Ｃ１０，Ｃ２０…入力容量、Ｃ１，Ｃ２…容量、Ｎ１〜Ｎ３３…インバータ回路、ＣＮ１〜ＣＮ２３…クロックドインバータ回路、Ｇ１〜Ｇ８…ゲート回路、Ｑ１〜Ｑ１０…ＭＯＳＦＥＴ、ＤＥＬＡＹ…遅延回路、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ。
Claims (11)
- 複数のメモリセルを備え、コマンドに従って上記メモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置であって、
上記コマンドが入力される入力端子に対応された入力容量を持つようにされた第１の入力回路と、
上記データ端子に対応された入力容量を持つようにされた第２の入力回路とを備え、
上記データ端子から入力された書き込み信号が上記メモリセルに書き込まれるのを阻止するマスク信号の入力回路をボンディングオプション技術により上記第１の入力回路又は第２の入力回路のいずれかに設定してなることを特徴とする半導体記憶装置。 - 請求項１において、
上記第２の入力回路の入力容量は、書き込み信号が入力される入力回路と同等の入力回路の入力容量に加えて、読み出し信号が出力される出力回路に対応されたダミーの出力ＭＯＳＦＥＴのドレイン拡散容量が付加されるものであることを特徴とする半導体記憶装置。 - 請求項２において、
上記読み出し信号が出力される出力回路は、必要とされる電流供給能力に対応された複数個の並列接続ＭＯＳＦＥＴにより構成されるものであり、
上記第２の入力回路に付加されるダミーの出力ＭＯＳＦＥＴも上記出力回路と同等の並列接続ＭＯＳＦＥＴにより構成されるものであることを特徴とする半導体記憶装置。 - 請求項１ないし３のいずれかにおいて、
上記コマンドは、第１クロックに対応して入力され、
上記データ端子から入力あるいは出力される信号は、上記第１クロックと位相が異なる第２クロックに対応して入出力され、
上記第２の入力回路の出力信号は、上記第２のクロックに対応されたラッチ回路により取り込まれて上記第１の入力回路の出力とが選択的に第１ノードに伝えられ、
上記第１ノードの信号は、上記第１のクロックに対応されたラッチ回路に取り込まれ、上記書き込み阻止を行う内部マスク信号とされるものであることを特徴とする半導体記憶装置。 - 請求項１ないし４のいずれかにおいて、
上記メモリセルは、記憶キャパシタとアドレス選択ＭＯＳＦＥＴからなるダイナミック型メモリセルであり、
上記ボンディングオプション技術により第１の入力回路をマスク信号の入力用に設定してＳＤＲＡＭを構成し、第２の入力回路をマスク信号の入力用に設定してＤＤＲ−ＳＤＲＡＭを構成することを特徴とする半導体記憶装置。 - 複数のメモリセルを備え、コマンドに従って上記メモリセルに対するアクセスが指定され、上記メモリセルへの書き込み信号が入力される入力端子と上記メモリセルからの読み出し信号が出力される出力端子とが共通のデータ端子とされる半導体記憶装置であって、
上記コマンドが入力される入力端子に対応された第１の入力容量と、上記データ端子に対応された第２の入力容量との差分に対応した付加容量を持つようにされた入力回路を備え、
上記入力回路により上記データ端子から入力された書き込み信号が上記メモリセルに書き込まれるのを阻止するマスク信号を入力するとともに、メタルオプション技術により、上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を入力回路に接続せず、上記マスク信号を書き込み信号に対応して入力する構成では上記付加容量を上記入力回路に接続してなることを特徴とする半導体記憶装置。 - 請求項６において、
上記メタルオプション技術により上記マスク信号を上記コマンドに対応して入力する構成では上記付加容量を上記入力回路に代えて電源端子間に接続するものであることを特徴とする半導体記憶装置。 - 請求項６又は７において、
上記付加容量は、読み出し信号が出力される出力回路に対応されたダミーの出力ＭＯＳＦＥＴのドレイン拡散容量が付加されるものであることを特徴とする半導体記憶装置。 - 請求項８において、
上記読み出し信号が出力される出力回路は、必要とされる電流供給能力に対応された複数個の並列接続ＭＯＳＦＥＴにより構成されるものであり、
上記第２の入力回路に付加されるダミーの出力ＭＯＳＦＥＴも上記出力回路と同等の並列接続ＭＯＳＦＥＴにより構成されるものであることを特徴とする半導体記憶装置。 - 請求項６ないし９のいずれかにおいて、
上記コマンドは、第１クロックに対応して入力され、
上記データ端子から入力あるいは出力される信号は、上記第１クロックと位相が異なる第２クロックに対応して入出力され、
上記入力回路の出力信号は、上記第２のクロックに対応されたラッチ回路により取り込まれたものと、かかるラッチ回路をスルーしたものとのいずれかが選択的に第１ノードに伝えられ、
上記第１ノードの信号は、上記第１のクロックに対応されたラッチ回路に取り込まれ、上記書き込み阻止を行う内部マスク信号とされるものであることを特徴とする半導体記憶装置。 - 請求項６ないし１０のいずれかにおいて、
上記メモリセルは、記憶キャパシタとアドレス選択ＭＯＳＦＥＴからなるダイナミック型メモリセルであり、
上記メタルオプション技術により上記入力回路に付加容量を接続しない設定によりＳＤＲＡＭを構成し、上記入力回路に付加容量を接続する設定によりＤＤＲ−ＳＤＲＡＭを構成することを特徴とする半導体記憶装置。
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