TW421738B - Microcomputer - Google Patents

Description

421738 A7 ______B7_ 五、發明説明（i) 本發明係有關於處理器及記憶體载設於同一基板的微 電腦，特別有關於處理器、記憶體之間的電路構造及將其 連接之匯流排的佈局。 若處理器和記憶體不一體形成於同一晶片，而記憶體 間的匯流排寬度寬至不使處理器的處理功能降低，則有必 要將用以連接载設有處理器、記憶體的各晶片的接腳（pm) 設置於各晶片，而不可避免消耗電力增大、製造成本提高。 因此，爲了解決此等問題且提高處理器的處理能力，而積 極地進行用以使處理器及記憶體成爲一晶片化的檢討。然 而’由於一般通用的處理器及大容量之通用的記憶體的製 造過程及設計手段不同，故欲單純地配合各種既有的技術 是非常困難。 首先，以下説明製造過程。使用於記憶體的配線一般 到二層’而爲了記憶格（memory ceii)的微細化而施行許多 的製程。另一方面，處理器爲了提高積體度而使用多層配 線的例子很多。 經濟部中央標率局員工消費合作社印製 I - -1 » - - - . - — υ— 1^— (請先^讀背氣之注意事續再填寫本頁) 又以下說明設計手段。記憶體的佈局係考慮到記憶格 容量、配線延遲等之類比特性的最適當化，而於佈局的變 更需要很大的期間及成本。第1圖係顯示16位元DRAM 的佈局例。通常的16M位元DRAM係4位元的記憶格區城 排列成陣列狀。一方面，處理器特別是控制邏輯部係可利 用CAD工具（自動配置配線工具），而自動地形成於所給予 的區埠，進而佈局變更的自由度高。 在以上的條件下使通用的處理器及大容量記憶體成爲 本纸張尺度適用中國國家標準（CNS ) A4規格（210 X 297公楚） 42173 8 A7 ---- B7 _ 五、發明説明（2 ) 一晶片化的方法可如下。關於製造過程技術係以記憶體本 身爲基礎’而關於佈局亦可以記憶格單位不變更地沿用。 處理器係儘可能地變小，而減小因製造過程技術爲記憶體 基礎所造成特性惡化的影響。且處理器係有效地利用其佈 局變更的自由度而配置於記憶體的間隙。 例如「資訊處理學會研究報告v〇l 95,No.91,ISSN 9019_6072」、「計算機結構研究報告1^〇.108,94-八11(：-l〇8，pp.49-56」、「朝向21世紀之新的通用功能零件PPRAM 的提案，村上等人」中，提出在如第2圖所示的佈局，將 四個通用處理器11及具有複數之記憶格區域12a之大容量 的通用記憶體12製成一晶片的PPRAM(ParaUelPr〇cessing

Random Access Memory,Practical Parallel Random Access Machine)。在第2圏中，於晶片的一側邊並列有四個通用 處理器11 ’而於剩下的區域成陣列狀地配置有通用記憶體 12的複數記憶格區域12a。 經濟部中央標準局員工消費合作社印聚 --------Ί-- (請先&T讀背&之注意事項再填寫本頁) 在第2圖所示的佈局中，記憶格區域12a與通用處理 器11的，若此距離長，則匯流徘長，而使資料傳 送延遲。又因匯流排的距離不同，而資料傳送時間不同， 故有必要使快者配合慢者。且若匯流排的距離長，則匯流 排所需要的佈局上的面積亦大。 又如第3圖所示，於日本特開平5_94366號公報中揭 露有微電腦，其係於二個記憶空間13之間配置cpu，並 於其一侧，與記憶空間13、CPU的列平行而配置位址匯 流排、資料匯流排。 本紙張尺度適用中國國家橾準（CNS ) A4規格（210x297公釐） 421738 Α7 Β7 五、發明説明（3 ) 设於記憶空間13、CPU 14之列之一側的位址匯流棑 b、資料匯流排16係僅需要列的長度，而若記憶空間13 大’則造成增長那麼長的問題。 且如第4圖所示’於曰本特開昭63_81569號中揭露有 微電腦，其係以大體等寬度之方式纪置具有記憶體、周邊 電路等之各功能的複數模組31、32、33、CPU 34，並 於其一側，與模組31、32、33、CPU 34的排列平行而 配置匯流排35。在此公報中，若將模組31、32、…、 CPU 34配置成二列，則將匯流排35設於其間（第5圖）。又 若寬度不同的模組31、32、…、CPU 34被排列，則沿著 模組的周園，亦即晶片的周圍而設置匯流排35(第6圖）。 在任一圖中，CPU34均被配置於複數模組31、32、…的 大體中央。且CPU 34係直接與匯流排35相對。 若與模組31、32、33、CPU 34的列平行而配置匯 流排35 ’以及沿著CPU 34的周圍，亦即晶片的周圍配置 匯流排3 5 ，則造成與上述相同的問題，亦即造成模組愈 大，而匯流排愈長的問題。 又在將匯流排（15、16或35)設於記憶空間13(或模組 31、32、…）、CPU 14(或34)之側邊的構造中，造成匯流 排形成所需的面積與位元數成比例增大的缺點。 第7圖係顯示於習知微電腦中之處理器與記憶體之連 接部份的概略平面圖。如圖所示，CPU 3、記憶格區域2 之間係以匯流排Ba、Bb、Be來連接，且通常匯流排b、 B b、B e的寬度都相等。如此’如上所述，連接至處理器、 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2ί〇 Χ 297公釐） (請先閱讀背面之注意事項再填寫本頁 裝. 、1Τ 經濟部中央標隼局員工消費合作社印裝 421738 經滴部中央標準局員工消費合作社印製 A 7 ________B7_ 五、發明説明（4 ) 記憶體之匯流棑之寬度相等的構造一般用於CPU及記憶 格區域被積體於一晶片的場合以及設於各別晶片的場合。 然而，若記憶格區城2的動作速度較CPU 3低，則由 於匯流排寬度相同而使CPU 3的動作速度配合記憶格區城 2的動作速度，故目前無法充分發揮CPU 3的處理性能。 於曰本特開平2-87283號公報中揭露有半導體積體電 路裝置，其具備有將CPU和周邊裝置之間的匯流排連接變 換成串列連接的串列/並列變換器以及時鐘倍增電路(clock multiplying circuit)，而可減少匯流排的配線數。 於曰本特開乎7-153257號公報中揭露有半導體記憶 體’其係於同一晶片上具備有DRAM及SRAM，並藉由 SRAM而施行由外部對DRAM的資料選擇。 本發明係爲了解決上述問題者，而本發明之一目的係 提供一種微電脂，其藉由使處理器匯流排較記憶體匯流排 窄’而可充分地發揮處理器的處理性能，且可小型化。 依據本發明的微電腦的特徵係使處理器匯流排的匯流 排寬度較記憶體匯流排的匯流棑寬度小，且藉由緩衝器的 選擇器來變更匯流棑寬度。因此，由於不需要如以往降低 處理器的處理性能，故可提高微電腦的處理性能。又能夠 縮小匯流排配線所需要的佈局面積。 若上述緩衝器具有將信號予以閂鎖的閂鎖器，則可實 現來自記憶體之信號的讀取處理或對記憶體之信號的寫入 處理的高速化。 又若上述緩衝器包括資料信號用的資料緩衝器及命令 7 本紙張尺度適用中國國家標A4題^ (加〆297公釐）" ~ (請先町讀背面之注意事項再填寫本頁) -.....1 - I SI I »1 - - - - ί-i - - . - - - : __ _ * -"八一 νΓ· 421738 經濟部中央標準局員工消費合作社印聚 A7 五'發明説明（5) 釔號用的命令緩衝器，且資料緩衝器及命令緩衝器係個別 墊連接至處理器，則處理器可同時地對資料緩衝器及命令 緩衝器進行存取。因此，可提高處理性能。 且若具備有：匯流排介面部，具有用以變更匯流棑寬 度的選擇器，而用以與外部施行信號的輸出入；以及外部 匯成排，連接上述匯流排介面部及外部；其中上述匯流棑 介面部係藉由記憶體匯流排而與記憶體連接，且上述外部 匯流排的匯流排寬度較上述記憶體匯流排小，則藉由具備 有匯流排介面部而能夠高速地施行與外部之信號的輸出 入。又藉由外部匯流排的匯流排寬度較記憶體匯流排小， 而能夠使接線墊數目較習知少，故接線墊所需的面積可縮 小而實現小型化。再者，由於亦可減少接腳數目，故可減 低消耗電力。 又若上述匯流棑介面部具有將信號予以閂鎖的閂鎖 器’則能夠使信號的輸出入高速化。 再者，若上述記憶體包括以高速動作的高逹記憶體及 以低速動作的低速記憶體，則可依據信號的種類而使轉送 速度不同，進行可有效率地處理之。 此外，若上述記憶體包括大容量記憶體及小容量記憶 體，則可依據k號的種類而分別使用記憶體，進而可有故 率地處理之。 又本發明之另一目的係提供一種微電腦，其藉由處理 器、記憶體及其他週邊電路的配置而縮短匯流排，進而提 高處理能力，且可實現小型化。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公發） (請先Κ讀背面-之注意事項再填寫本頁) ------,*裝_

、1T A7 42173 8 五、發明説明（6) —-------.裝—— (諳先盼讀背面之注意事項再填寫本頁) 依據本發明之微電腦的特徵係上述記憶體具有複數記 憶格區域，且處理器配置於複數記憶格區域之間。藉此， 縮短處理器與記憶格區域的距離（匯流排的長度），且可使 其大體均等。 且上述記憶體係配置成複數記憶格區域列，且處理器 係配置於上述記憶格區域列之間。藉此，使匯流排分成複 數系統，而容易地分別連接至另外處理器，進而能夠分別 控制連接至不同系統之匯流排的記憶格區域而存取之。又 藉由將匯流棑分成複數系統，而能夠縮短匯流排的長度。 關於記憶體的佈局，由於僅於藉由複數記憶格區域所構成 的記憶格區域列留有間隔，故能夠使用既存的佈局，且處 理器可配置成與其配合。 又由於在記憶格區域列間設有空間，而將處理器配置 於此空間，故能夠於剩下的記憶格區域列間的空間設置包 括資料緩衝器及命令緩衝器之緩衝器、匯流排介面部等的 電路。 經濟部中央標準局I工消費合作社印製 且若上述緩衝器或上述匯流排介面部設成接近於記憶 體或記憶格區域，則不必要使寬度寬的記憶體匯流排彎 曲，而能夠避免匯流排配線所需要之佈局面積的擴大。 尚且，若具備有四個以上的記憶格區域，且緩衝器分 別設置成接近於各記憶格區域的内側短邊，而處理器匯二 排係由處理器的一邊引出，則可將處理器的輪出入端子 中名 邊側而配置。 又若具備有四個以上的記憶格區域，且緩衝器分別設 本纸張尺颇财酬家辟（CNS}鐵^ 421738 經濟部中央標準局—工消費合作杜印繁 A7 --—_ ____B7_ 五、發明説明（7) 置成接近於各記憶格區域的内側短邊，而處理器匯流排係 由處理器的二邊引出，則藉由上述構造而可縮短匯流排長 度。 此外具備有四個以上的記憶格區域，且緩衝器分別設 置成接近於各記憶格區域的内側長邊，而處理器匯流排係 由處理器的一邊引出。此佈局係於記憶體容量大而記憶體 匿流排的匯流排寬度大的場合有效。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂 ，下文特舉一較佳實施例，並配合所附圖式，作詳細説明 如下： [圖式簡單説明] 第1圖係顯示習知16M位元DRAM的佈局圖。 第2圖係顯示習知微電腦的概略平面圖。 第3圖係顯示習知微電腦的概略平面圖。 第4圖係顯示習知微電腦的概略平面圖。 第5圖係顯示習知微電腦的概略平面圖。 第6圖係顯示習知微電腦的概略平面圖。 第7圖係顯示於習知微電腦中之處理器與記憶體之連 接部价的概略平面圖。 第8圖係顯示依據實施例1之微電腦之重要部价的概 略平面圖。 第9圖係顯示依據實施例2之微電腦之重要部份的概 略平面圖。 第10圖係顯示依據實施例3之微電腦之重要部份的概 10 本紙張尺度適用中國國家標準（CNS ) A4規格（2! 0 X 297公t ) ^^1 ^^^1 ^^^1 ^^^1 H^I —fn —^ϋ 0 士nn fill m ^^^1 一 *v'° (請先s：讀背面之注意事項再填寫本頁) A7 4 2 17 3 8 _B7 五、發明説明（g) 略平面圖。 第11圖係顯示依據實施例4之微電腦之重要部份的概 略平面圖。 .—---"衣-- (請先w·讀背面之注意事項再填寫本頁) 第12圖係顯示依據實施例5之微電腦重要部份的概略 平面圖。 第13圖係就晶片全體顯示實施例5所示構造的佈局 圖。 第14A圖係由CPU或記憶體控制器對資料緩衝器、命 令緩衝器之控制信號用的信號路徑圖。 第14B圖係由CPU或記憶體控制器對匯流排介面部之 控制信號用的信號路徑圖。 第15圖係顯示資料緩衝器的電路圖。 第16圖係顯示命令緩衝器的電路圖。 第17圖係顯示匯流排介面部的電路圖。 第18圖係顯示依據實施例6之微電腦之重要部份的概 略平面圖。 第19圖係顯示依據實施例7之微電腦之重要部份的概 略平面圖。 經濟部中央標準局員工消費合作社印製 第20圖係顯示依據實施例8之微電腦之重要部价的概 嗔平面圖。 第21圖係顯示依據實施例9之微電腦之重要部份的概 略平面圖。 第22圖係顯示依據實施例]〇之微電腦之重要部价的 概略平面圖。 11 本紙張尺度適用t國國家標準（CNS ) Μ規格（21〇 X 297公楚 經濟部中央標準局員工消費合作社印製 421 7 3 8 Α7 —__— Β7 五、發明説明（9) 第23圖係顯示依據實施例11之微電腦之重要部价的 概略平面圖。 第24圖係顯示依據實施例12之微電腦之重要部价的 概略平面圖。 第25圏係類示依據實施例13之微電腦之重要部价的 概略平面圖。 第26圖係顯示依據實施例14之微電腦之重要部价的 概略平面圖。 第27圖係顯示依據實施例15之微電腦之重要部份的 概略平面圖。 第28圖係顯示依據實施例16之微電腦之重要部份的 概略平面圖。 第29圖係顯示依據實施例17之微電腦之重要部份的 概略平面圖。 第30圖係顯示依據實施例18之微電腦之重要部份的 概咕平面圖。 第31圖係顯示依據實施例19之微電腦之重要部份的 概略平面圖。 第32圖係顯示依據實施例20之微電腦之重要部份的 概略平面圖。 第33 係顯示依據實施例21之微電腦之重要部份的 概略平面圖。 第34圖係顯示依據實施例22之微電腦之重要部份的 概略平面圖。 12 . I 訂 (請先闊讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) Α4規格 (210X 297公釐） 421738 A7 B7 經濟部中央標率局員工消費合作社印製 五、發明説明（10 ) 第35圖係顯示依據實施例23之微電腦之重要部份的 概略平面圖。 第36圖係顯示依據實施例24之微電腦之重要部价的 概略平面圖。 第37圖係顯示依據實施例25之微電腦之重要部份的 概略平面圖。 [實施例] 以下，就顯示其實施例的圖面來詳述本發明。 實施例1 第8圖係顯示依據實施例1之微電腦之重要部份的概 略平面圖。在圖中，1表示晶片的外框架，於晶片1上配 置有記憶格區城2及CPU 3。於記憶格區域2、CPU 3之 間設有緩衝器4。於CPU 3、緩衝器4之間係以匯流排寬 度小（例如32位元）的處理器匯流排B]來連接，而緩衝器 4、記憶格區域2之間係以匯流排寬度大（例如丨28位元;) 的此憶體醒流排I來連接。緩衝器4係包含選擇器41及 閂鎖器（亦可以是暫存器）42，而連接選擇器41、閂鎖器42 之間的緩衝器匯流排I的匯流排寬度與記憶體匯流排b2 相等（例如128位元;）。 若由 己隐格&域2讀取資料或命令（instructi〇n Queue)，則閂鎖器42暫時保持此資料或命令，而傳送至選 擇器41。選擇器41係依據控制信號而縮小匯流排寬度， 進而將此資料或命令傳送至CPU3。若由〇>113將資料寫 入至記憶格區城2，則選擇器41係依據控制信號而擴張匯 本紙張尺度適用中家標準（CNS ) Λ4規格（2Ϊ0Χ297公釐） 1· ^1 - ^1 - (I n n - I 丁 0¾ ’V5 (請先"讀背面V注意事項再填寫本頁) 421738 A7 -------------B7 五 '發明説明（U ) ' - 流排，進而將此資科傳送至閂鎖器42。閂鎖器42暫時閂 鎖此資料，而傳送至記憶格區城2。控制信號係記憶趙控 制器或CPU 3所给予的。 如此，藉由具備有變更匯流排寬度的選擇器42，而即 使匯流棑寬度不同，亦可施行信號的交換，故不必要使cpu 3的處理性能惡化。又由於cpu 3、緩衝器4之間之處理 器匯流排的匯流排寬度小，故能夠縮小匯流排所需要的 饰局面積。 貧施例2 第9圖係顯示依據實施例2之微電腦之重要部份的概 略平面圖。在圏中，i表示晶片的外框架，於晶片i配置 有二個記憶格區域2及CPU 3。於記憶格區域2、CPU 3 之間分別接近於記憶格區域2而設有緩衝器4。cpu 3、 緩衝器4之間係以匯流排寬度小（例如32位元）的處理器匯 流排B!來連接，而緩衝器4、記憶格區城2之間係以匯流 排寬度大（例128位元）的記憶體匯流排β2來連接。緩衝器 4的構造係與實施例1相同。在第9圖中，顯示記憶格區 城爲二個的場合，但是亦可以是三個以上。 經濟部中央標準局員工消費合作社印製 *- -——I- s I —^1 ^^^1 ^1« J9. ，νβ (請先閃讀背面"注意事項再填寫本頁) 實施例2係除了實施例1所述的效果外，且藉由將緩 衝器4接近於記憶格區域2而配置，進而亦可不折彎匯流 排寬度大的記憶體匯流排，故能夠避免匯流排配線所需 要之佈局面積的擴大。此構造於記憶格區域爲複數個的場 合更具有效果。 實施例3 14 本紙張尺度適U國家標準（CNS )八4規格（21〇χ297公楚) —1 — 421738 A7 B7 經濟部中央標隼局員工消費合作社印製 五 '發明説明（12 ) 第10圖係顯示依據實施例3之微電腦之重要部扮的概 略平面圖。省略晶片的外框架。於記憶格區域2、CPU 3 之間係設有資料緩衝器4DB及命令緩衝器4IQ。於CPU 3、 資料緩衝器4DB之間係以匯流棑寬度小（例如32位元）的資 料用處理器匯流排Bn來連接，而於CPU 3、命令緩衝器 4IQ之間係以匯流排寬度小（例如32位元）的命令用處理器 匯流排B]2來連接。資料緩衝器4DB、命令緩衝器4IQ、 記憶格區域2之間係以匯流排寬度大（例如128位元）的記 憶體匯流排I來連接《資料緩衝器4DB及命令緩衝器4IQ 係與第8圖所示者同樣地包括有選擇器及閂鎖器。且具備 有複數έ己憶格區域，亦可各記憶格區域連接資料緩衝器 4DB及命令緩衝器4IQ。 實施例3係除了實施例1所述的效果外，且可獨立地 且於必要時同時選擇資料及命令。因此，可使CPU 3的處 理速度更高速化。 實施例4 第1】圖係顯示依據實施例4之微電腦之重要部价的概 略平面圖。省略晶片的外框架。於本實施例中，顯示於第 8圖的構造中的記憶格區城2係由DRAM 21及作爲快速記 憶體的快取記憶體22所構造的場合。於CPU 3、緩衝器4 之間係以匯流排寬度小（例如32位元）的處理器匯流排β] 來連接’而於緩衝器4、DRAM 21、快取記憶體22之間 係以匯流排寬度大（例如丨28位元）的記憶體匯流排B2來連 接。緩衝器4係與第8圖所示者同樣地包括有選擇器及問 15 ί κϋ i n nn I ({ t m ^^^1 ^^^1*J. (請先w讀背面•之注意事項再填寫本頁) 本紙張尺度適用中國國+標率（CNS ) A4洗格（2丨OX 297公羞） 421738 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（13 ) 鎖器。又與第10圖同樣地，緩衝器4亦可包括資料緩衝器 4DB及命令緩衝器4IQ。 實施例4係除了實施例丨所述的效果外，且藉由將快 取記憶體22連接至記憶體匯流排b2，而可高速地施行對 記憶體的選擇，故可更提高處理性能。 實施例5 第12圖係顯示依據實施例5之微電腦之重要部份的概 略平面圖。省略晶片的外框架。在本實施例中，組合第1Q、 11圖的構造，且作爲用以施行與晶片外部之信號之輸出入 的緩衝器的匯流排介面部4BIU係被連接至記憶體匯流排 B2。資料緩衝器4DB、命令緩衝器4IQ及匯流排介面部 4BIU係包括選擇器41及閂鎖器42。匯流排介面部4Bnj 的選擇器41係以例如16位元的外部匯流排&來與設於晶 片之周邊的接線墊7(pad)連接。使資料用處理器匯流排I] 及命令用處理器匯流排成爲32位元，且使記憶體匯流 棑B2成爲128位元。 又於DRAM 21之儲存信號的輪出入部具備有閂鎖電 路5。閂鎖電路5係由作爲讀取專用之閂鎖電路的資料傳 輸緩衝器DTBR及作爲寫入專用之閂鎖電路的資料傳輸緩 衝器DTBW所構成。且於快取記憶體22之儲存信號的輸 出入部具備快取存取電路6。快速存取電路6係由放大讀 取時之信號的感測放大器（S A )61及於寫入時驅動快取記 憶體22的驅動器62所構成。 實施例5係除了實施例3、4所述的效果外，由於不 本紙張尺度_ t ΐΐΐ揉準) A4規格（2Ϊ0Χ 297公 ---- —i ». ,ν* (請先聞讀背备之注意事項再填寫本頁) 421738 A7 B7 五、發明説明（14 ) 必要使連接至匯流排介面部4BIU之接線墊的數目配合記 憶體的位元數目，故能夠縮小接線垫所需要的佈局面積。 又由於減少與晶片外部連接用的接腳數目，故可減低消耗 電力。 第13圖係顯示第12圖所示構造中將DRAM(16M-DRAM)21分割成四個而载設於一晶片之場合的佈局圖。四 個4M-DRAM21a、21b、21c、21d被配置於矩形之晶片 1的四角。又快取記憶體（16K_SRAM)22亦被分割成四個。 且閂鎖電路5、資料緩衝器4DB、命令緩衝器4IQ、匯流 排介面部 4BIU 及 4K-SRAM 22a(22b、22c、22d)係接近 於4M-DRAM21a(21b、21c、2ld)的内侧短邊而依此順序 沿著晶片1的長邊方向排列。又位於上段的4k_SRAm 22a、22c之間配置有cpu 3。 於 4M-DRAM21a(21b、21c、21d)、資料緩衝器

4DB、命令緩衝器4IQ、匯流排介面部4BIU、4K-SRAM 22a(22b、22c、22d)之間係分別以32位元的記憶體匯流 經濟部中央標準局員工消費合作社印製 ---------裝*丨 (請先閱讀背面之注意事項再填寫本頁 % 排b2來連接。於資料緩衝器、CPU3之間係分別以8 位元的資料用處理器匯流排bu來連接，而於命令緩衡器 4IQ、CPU 3之間係分別以8位元的命令用處理器匯流排 bn來連接。連接匯流排介面部4BIU、接線墊7之間之外 部匯流棑W的匯流排寬度爲4位元。 以下，説明第13圖所示之資料缓衝器4DB、命令緩 衝器4IQ、匯流排介面4biu的電路構造。 首先，以第14A、14B圖來説明於使用128位元之 本紙張尺度適用中國國家操率 (匚奶）八4規格（210'乂297公釐） _____ 經濟部中央標準局員工消贤合作社印製 421738 A7 ----^ B7________ 五、發明说明（15 ) DRAM疋來自CPU 3或記憶體控制器之控制信號用的匯流 排珞拔。第14A圖係罈示關於資料緩衝器4DB、命令緩衝 器4U3的區流排路徑。時鐘信號等的控制信號係由連接至 位於各緩衝器内之全部128個之緩衝電路的路徑α(1條）所 給予。控制選擇器等史選擇元件之開閉的控制信號係由連 接至將128個緩衝電路分成各32個緩衝電路所構成之4組 的路往β(4條）所給予。又路徑丫(32條）係表示處理器匯流排 ΒΚ資料用處理器匯流排υ命令用處理器匯流排Βι2)， 其連接至各組内之各〜個而合計4個緩衝電路。 第14Β麟顯示關於匯流排介面冑4BIU❾匯流排路 徑。時鐘信號等的控制信號係由連接至位於各緩衝器内之 全部128個緩衝電路的路徑α〇條）所給予。控制選擇器之 選擇元件之開閉的控制信號係由連接至將128個緩衝電路 分成各16個緩衝電路所構成之8組的路徑ε(8條）所給予。 又位元組（byte)控制信號係由連接至將128個緩衝電路分 成各8個緩衝電路所構成之16組的路徑s(l6條）所給予。 且路徑θ(16條）表示外部匯流排b4，其速接至各組内之各 一個而合計8個緩衝電路。 第15圖係顯示資料緩衝器4DB的電路圖。賢科緩衝 器4DB係由讀取用閂鎖電路42DBR 、讀取用選擇器 41DBR、寫入用閂鎖電路42DBW及寫入用選擇器4〗dbw 所構成。 讀取用閂鎖電路42DBR的構造如下。反相器L的輸入 端子連接至反相器h的輸出端子。其連接部係藉由尺通道 18 本紙張尺度適用中國固家標準（CNS ) A4規格（21〇χ297公釐） (讀先閲讀背&-之注意事項再填寫本頁)

42 1 73 8 Α? _ Β7 經漓部中央標準局員工消費合作社印製 五、發明説明（16 ) 電晶體T!、Tz而接地，且連接至反相器l3、ι4、Is的串 列電路。又反相器L的輸出端子連接至反相器12的輸入端 子’而其連接部係藉由N通道電晶體τ3、T4而接地。 電晶體Τ2的閘極係連接至記憶體匯流棑β2的内部匯 流排線ΙΤΒ，而電晶體Τ4的閘極係連接至記憶體匯流排匕 的反相内部匯流排線ΖΙΤΒ。藉由路徑《而將控制閂鎖器之 定時(timing)的資料緩衝器讀取時鐘DBCL傳送至電晶體 1、T3的閘極。 反相器15的輸出端子係連接至讀取用選擇器41DBr 之由N通道電晶體及P通道電晶體所搆成的轉移閘 (transfer gate)TGi。藉由路徑β而將控制讀取用選擇器 41DBR之ΟΝ/OFF的資料緩衝器讀取控制信號DBREX傳 送至此Ν通道電晶體的閘極，且藉由反相器ι6而將資料緩 衝器讀取控制信號DBREX反相並傳送至ρ通道電晶體的 閘極。轉移閛TGi的輸出端子係連接至資料用處理器匯流 排Bu的資料緩衝器匯流棑線DBBUS(相當於路徑γ)。 寫入用閂鎖電路42DBW的構造如下。反相器Ιη的輸 入端子係連接至反相器Ilz的輸入端子。其連接部係藉由Ν 通道電晶體、Tu而接地，且連接至反相器。又反 相器111的輸出端子係連接至反相器112的輸入端子。其連 接部係藉由N通道電晶體Τπ、T!4而接地，且連接至反相 器 114 〇 電晶體Τη的閘極係藉由反相器T1S、τ16而連接至資 料緩衝器匯流排線DBBUS。又電晶體Τ!4的閘極係藉由反 ---------裝------訂 (請先鬩讀背釘之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS > Α4規格（210Χ297公釐） 421738 A7 B7 經濟部中央標準局員工消費合作社印裂 五、發明説明（17 ) 相器Ils而連接至資料緩衝器匯流排線DBBUS。藉由路徑 α而將控制閂鎖器之定時的資料緩衝器寫入時鐘DBP1傳 送至電晶體Tii、τη的閘極。 反相器I"的輸出端子係藉由寫入用選擇器41DBW的 N通道電晶體Tis而連接至内部匯流排線ΪΤΒ。反相器u 的輸出端子係藉由寫入用選擇器41Dbw的Ν通道電晶體 Tie而連接至反相内部匯流排線ZITB »藉由路徑β而將控 制寫入用選擇器41DBW之ΟΝ/OFF的資料緩衝器閂鎖器 輸出促成(enable)信號DBLOE傳送至電晶體Τ15、Τ16的閘 極。 若由DRAM21或快取記憶體22讀取資料至CPU3， 則藉由傳送至内部匯流排線ΙΤΒ(或反相内部匯流排線 ΖΙΤΒ)的Η位準信號，而使讀取用閂鎖電路42 DBr的電晶 體I(或電晶體Τ4)成爲on，並以資料緩衝器讀取時鐘 DBCL成爲Η位準的定時來將接地電位之l位準的信號傳 送至由反相器h、[2所構成的閂鎖電路。且閂鎖器所輸出 的尨號係藉由反相器h而被反相，進而傳送至讀 取用選擇器41DBR的轉移閘TGl。此時，若來自記憶體控 制器的資料緩衝器讀取控制信號DBrEx爲η位準，則轉 移閘TGi成爲ON ’而藉由資料緩衝器匯流排線DBBUS將 Η位準（或L位準）的資料信號傳送給cpu 3。 若由CPU 3將資料寫入至DRAM 21或快取記憶體 22 ’則自CPU 3而經由資料緩衝器匯流排線DBBUS所給 予之Η位準（或L位準）的資料信號係藉由反相器Il5、Il6 20 ，J···--! i--- I — —.1 I d^— I (^1 (請先时讀背缸之注意事項再填寫本頁) · - 丁 421738 經濟部中失標準局員工消費合作社印裝 A7 ---------B7 五、發明説明（18 ) - 而被反相進而傳送至電晶體u間極，又藉由反相器 115而被反相’進而傳送至電晶體丁]4的閘極。藉此，使電 晶體τ12(或電晶體Ti4)成爲⑽’並以資料緩衝器寫入時鐘 DBP1爲Η位準的定時而將接地電位之[位準的信號傳送 至由反相器Iu、Ιη所構成的閂鎖電路。且若此信號藉由 反相器113、I"被反相，而資料緩衝器閂鎖器輪出促成信 號DBLOE爲Η位準，則寫入用選擇器41DBW的電晶體 T】5、Τ1ό成爲ON，而H位準信號被傳送至内部匯流排線 ΙΤΒ(或反相内部匯流棑線ζιτΒ)。 第16圖係顯示命令緩衝器4IQ的電路圖。命令緩衝器 4IQ係由二個讀取用閂鎖電路42IQ、進入（entry)選擇部 43IQ及讀取用選擇器41IQ所構成。 讀取用閂鎖電路42IQ的構造如下。反相器l2i的輸入 知子係連接土反相器Iu的輸出端子β其連接部係藉由N 通道電晶體Tu、Τη而接地，且連接至反相器。又反 相器IZ1的輸出端子連接至反相器Iu的輸入端子。其連接 部係藉由N通道電晶體τ23、T24而接地。 電晶體Τη的閘極係連接至内部匯流排線ΙΤΒ，而電 晶體Τ24的閘極係連接至反相内部匯流排線ΖΙΤΒ。藉由路 徑ot而將控制閂鎖器之定時的命令緩衝器讀取時鐘jqcl 傳送至電晶體Τυ、Τ”的閛極。於二個讀取用問鎖電路 42IQ的此命令緩衝器讀取時鐘IQCL係可分別藉由例如記 憶體控制器而獨立地控制。 進入選擇部43IQ係由轉移閘TG2、TG3、反相器l24、 21 本紙張尺度適用t國國家標準（CNS ) A4規格（210X297公釐） (諳先閱讀背面之注意事項再填寫本頁) « tftlft Btn —pfran 1 i I - · 穿------ '-= 經濟部中央標準局員工消費合作社印製 42 173 8 A7 B7 五、發明説明（19 ) 125所構成。其中一讀取用閂鎖電路42IQ之反相器123的輸 出端子係連接至由N通道電晶體及P通道電晶體所構成的 轉移閛TG2。另一讀取用閂鎖電路42IQ之反相器122的輸 出端子係連接至由N通道電晶體及P通道電晶體所構成的 轉移閘TG3。藉由路徑α而將用以選擇二個讀取用閂鎖電 路42IQ的輸出信號中之一者的命令緩衝器進入選擇信號 IQENT傳送至轉移閘TG2之Ν通道電晶體的閘極及轉移閘 TG3之P通道的閘極。又藉由路徑α而將反相命令緩衝器 進入選擇信號ZIQENT傳送至轉移閘TG2之Ρ通道電晶體 的閘極及轉移閘TG3之N通道電晶體的閘極。轉移閘TG2、 TG3的輪出端子連接至反相器124、125的串列電路。 讀取用選擇器41IQ係具有轉移閘TG4、反相器126。 反相器125的輸出端子係連接至由N通道電晶體及P通道電 晶體所構成的轉移閘TG4。藉由路徑β而將控制讀取用選 擇器41IQ的ΟΝ/OFF的命令緩衝器讀取控制信號IQREX 傳送至此Ν通道電晶體的閘極，且藉由反相器126而將命令 緩衝器讀取控制信號IQREX反相而傳送至Ρ通道電晶體的 閘極。轉移閘TG4的輸出端子係連接至命令用處理器匯流 棑Β12的命令緩衝器匯流排線IQBUT(相當於路徑γ)。 若由DRAM 21或快取記憶體22讀取命令至CPU 3， 則藉由傳送至内部匯流排線ITB(或反相内部匯流排線 ZITB)的Η位準信號，而使讀取用閂鎖電路42IQ的電晶體 Τ22(或電晶體Τ24)成爲ON，並以命令緩衝器讀取時鐘IQCL 爲Η位準的定時來將接地電位的L位準信號傳送至由反相 22 ί *11 ·1 - '· 1 士 I ϊ I I ^^^1 (請先酊讀背之注意事項再填寫本頁) 本紙悵尺度適用中國國家標準（CNS ) A4規格（210X：297公釐） 經濟部中央標準局員工消費合作社印製 4 2 17 3 B7五、發明説明（20 ) 器121、122所構成的閂鎖電路。且閂鎖器所輸出的信號係 藉由反相器123而被反相，進而傳送至進入選擇部43IQ。 若命令緩衝器進入選擇信號IQENT爲Η位準（或L位準）， 而反相命令緩衝器進入選擇信號ZIQENT爲L位準（或Η位 準），則轉移閘TG2(或轉移閘TG3)成爲ON。藉此，選擇 二個讀取用閂鎖電路42IQ的輸出信號中之一者的信號，並 藉由反相器124、125而被反相，進而傳送至讀取用選擇器 41IQ的轉移閘TG4。此時，若來自記憶體控制器的命令緩 衝器讀取控制信號IQREX爲Η位準，則轉移閘TG4成爲 ON，而經由命令緩衝器匯流排線IQBUS將來自進入選擇 部43IQ的命令信號傳送至CPU3。 在第16圖所示的例子中，具備有二個讀取用閂鎖電路 42IQ。因此，於由其中一讀取用閂鎖電路42IQ轉送命令 至CPU 3的期間，經由内部匯流排線ITB/反相内部匯流排 線ZITB而將次位址的命令信號傳送至另一讀取用閂鎖電 路42IQ。此時，使傳送至另一讀取用閂鎖電路42IQ的命 令緩衝器讀取時鐘IQCL成爲Η位準。且由一讀取用閂鎖 電路42IQ將全部的命令信號傳送至CPU 3後，使命令緩 衝器進入選擇信號IQENT反相，而將另一讀取用閂鎖電路 42IQ的輸出信號依序傳送至CPU 3。同樣地，於轉送保持 於另一讀取用閂鎖電路42IQ之命令信號期間，再將次位址 的命令信號由記憶體傳送至一讀取用閂鎖電路42IQ，並於 另一讀取用閂鎖電路42IQ的命令信號全部被轉送後，使命 令緩衝器進入選擇信號IQENT反相*而將一讀取用閂鎖電 A7 (許先Μ讀背云之：一-思旱項再填寫太買) 本纸張尺度適用中國國家標準（CNS ) Α4規格（250Χ 297公釐） 4 217 3 8 A7 ________B7_ 五、發明説明（21 ) '~~~ 路42IQ的輸出信號依序轉送至CPU 3。 若記憶體爲低速，則藉由依序使二個讀取用閂鎖電路 42IQ動作，而能夠使命令信號的讀取動作高速化。 第17圖係顯示匯流排介面部4BIU的電路圖。匯流排 介面部4 BIU係由二個讀取用閂鎖電路42BIUR、進入選 擇部43BIU、讀取用選擇器41BIUR、寫入用閂鎖電路 42BIUW及寫入用選擇器4iBIUW所構成。 讀取用閂鎖電路42BIUR的構造如下。反相器131的輪 入端子連接至反相器132的輸出端子。其連接部係藉由N 通道電晶體T31、T32、T33而接地，且連接至反相器ι33。 又反相器In的輪出端子連接至反相器132的輸入端子。其 連接部係藉由N通道電晶體τ34、T35、T36而接地。 經濟部中央標準局員工消费合作社印裝 -------- I - n - —I —II 11 丁 U5 、1· (請先^讀背龄之注意事項再填寫本頁) 電晶體Τη的閘極係連接至内部匯流排線ιτΒ，而電 晶體Τα的閘極係連接至反相内部匯流排線ziTB。藉由路 徑α而將控制閂鎖器之定時的匯流排介面部讀取時鐘 BIUCL傳送至電晶體丁31、丁34的閘極。於二個讀取用閂鎖 電路42BIUR的此匯流排介面部讀取時鐘bIUCL係分別藉 由例如記憶體控制器而獨立地被控制。藉由路徑S而將控 制以位元組(byte)單元讀取的位元組控制信號BYC傳送至 電晶體Τη、T35的閘極。二個讀取用閂鎖電路42BIUR係 共有位元組控制信號。 進入選擇部43BIU係包括：轉移閘TG5、TG6及反相 器“4、135。其中一讀取用閂鎖電路42BIUR之反相器133 的輸出端手係連接至由N通道電晶體及p通道電晶體所構 24 本紙張尺度適用中國國家榡率（c叫八4祕（21〇χ297公缝〉 A7 42 173 8 —___ B7 五、發明説明（22 ) —41 Γ-^私 ^^1 ^^1 n I *厂 (請先ώ讀背面之注意事項再填寫本頁) 成的轉移閘TG5。另一讀取用閂鎖電路42BIUR之133的輪 出端子係連接至由N通道電晶體及P通道電晶體所構成的 轉移閘TGg。藉由路徑α而將用以選擇二個讀取用問鎖電 路42BIUR的輸出信號中之一者的匯流排介面部進入選擇 信號BIUENT傳送至轉移閛TG5之Ν通道電晶體的閘極及 轉移閘TG6之P通道電晶體的閘極。又藉由路徑α而將反 相匯流排介面部進入選擇信號ZBIUENT傳送至轉移閘 TG5之Ρ通道電晶體的閘極及轉移閘TG6< Ν通道電晶體 的閘極。轉移閘TG5、TG6的輸出端子係連接至反相器 I34、I35的串列電路。 讀取用選擇器41BIUR係具有轉移閘TG7、反相器135。 反相器I35的輸出端子係連接至由N通道電晶體及P通道電 晶體所構成的轉移閘TG7。藉由路徑β而將控制讀取用選 擇器41BIUR之ΟΝ/OFF的匯流排介面部讀取控制信號 BIUREX傳送至此ν通道電晶體的閘極，且藉由反相器l36 而將匯流排介面部讀取控制信號BIUREX反相並傳送至p 通道電晶體的閘極。轉移閘TG?的輸出端子係連接至外部 經濟部中央標準局員工消費合作社印製 匯流排B4的讀取信號輸出用匯流排線dbr(相當於路徑 Θ) ° 讀取用閂鎖電路42BIUW的構造如下。反相器l4i的輸 入知子係連接至反相器In的輸出端子。其連接部係藉由N 通道電ag體丁4】、Tu及反相器I45而連接至外部匯流排 的寫入信號輸入用匯流排線DBW(相當於路徑Q)。又上述 連接部係藉由N通道電晶體Tu、T43及反相器147、l4S而 25 本紙張尺度適用巾國國家標準（c叫Μ規格（210><297公羡）

421 R Α7 Β7 經濟部中央標準局ΐ貝工消費合作社印^ 五、發明説明（23 ) 連接至反相器Im、135的連接部。且上述連接部係連接至 反相器Ln。 且反相器1^的輸出端子係連接至反相器l42的輸入 端。其連接部係藉由N通道電晶體T44、T46及反相器146、 Us而連接至寫入信號輸入用匯流棑線DBW »又上述連接 部係藉由Ν通道電晶體Τ44、Τ45而連接至反相器Ι47、ι48 的連接部。再者’上述連接部係連接至反相器144。 藉由路徑α而將控制閂鎖器之定時的匯流排介面部寫 入時鐘BIUP1傳送至電晶體T41、Τ44的閘極。藉由路徑ε 而將控制寫入信號之來自外部輸入的匯流排介面部寫入控 制信號BIUWEX傳送至電晶體τ42、Τ46的閘極，且藉由 反相器I49而將匯流排介面部寫入控制信號BIUWEX反相 並傳送至電晶體τ43、τ45的閘極。 反相器Ι4 3的輸出端子係藉由寫入用選擇器41BIUW的 Ν通道電晶體To而連接至内部匯流排線ΙΤΒ。反相器ι44 的輸出端子係藉由寫入用選擇器41BIUW的Ν通道電晶體 Τ48而連接至反相内部匯流排線ziTB。藉由路徑ε而將控 制寫入用選擇器41BIUW之ΟΝ/OFF的匯流排介面部問鎖 器輸出促成信號BIULOE傳送至電晶體τ47、Τ48的閘極。 若讀取DRAM 21或快取記憶體22内的信號而輸出至 晶片1外部，則藉由傳送至内部匯流排線ITB(或反相内部 匯流排線ZITB)的Η位準信號，而使讀取用閂鎖電路 42BIUR的電晶體Ty(或電晶體Τ36)成爲ON，並以位元組 控制信號BYC及匯流排介面部讀取時鐘BIUCL爲Η位準 各紙浪尺反通用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先W讀背面•之注意Ϋ項再填寫本頁) 裝- 經濟部中央標準局員工消費合作杜印製 73 8 A7 _____ B7 五、發明説明（241 — 一~'~ 的定時來祕地電料L位準信料送至Μ相器I 【32所構成的F-1鎖電路。且藉由反相器[”而將_器所輸 出的信號反相，進而傳送至進入選擇部43腦。若匯流排 介面部進人選擇信號_而爲H位準（或l位準），而反 相匯流排介面部進入選擇信號zmuENT爲L位準（h位 準）’則轉移閘TG5(或轉移閘tg6)成爲on。藉此，選擇 二個讀取用問鎖電路中之—者的信號，而藉由反相器^、 1%來使之反相，進而傳送至讀取用選擇器41BIUR的轉移 閘TO?。此時，若來自記憶體控制器的匯流排介面部讀取 控制仏號BIUREX爲Η位準，則轉移閘丁G7成爲〇N，而 經由讀取信號輪出用匯流排線將來自進入選擇部43BIU的 信號傳送至接線墊7。 在此電路例中，具備有二個讀取用閂鎖電路42BIU。 因此，與命令緩衝器4IQ的場合同樣地，於由接線墊7將 其中一讀取用閂鎖電路42BIU所保持的信號傳送至外部的 期間’能夠將次位址的信號準備於另一讀取用問鎖電路 42BIU。藉此，可實現讀取動作的高速化。 若由晶片1外部將信號寫入至DRAM 21或快取記憶體 22 ’則由寫入信號輸入用匯流排線DBW所給予之η位準 (L位準）的信號係藉由反相器1C、I#6而被反相，進而傳送 至電晶體Τ'46，且藉由反相器Ι45而被反相，進而傳送至電 晶體Τ42。又進入選擇部43BIU之反相器Ιμ的輪出信號係 藉由戽相器I4S、147而被反相，進而傳送至電晶體Τ43，且 藉由反相器I4S而被反相，進而傳送至電晶體τ45。再者， 27 本紙張尺度適用中國國家標準（CNS ) Α4規格（21 〇 X 297公釐） (請先昤讀背面•之注意事項再填寫本頁) 裝. 訂 421738 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（25 ) 藉由Η位準（或L位準）的匯流排介面部寫入控制信號 BIUWEX，而使電晶體丁42、丁46(或電晶體丁43、τ45)成爲 ON ’並以匯流棑介面部寫入時鐘BIUP〗爲Η位準的定時 來將Η位準的信號傳送至由反相器l4l、〗42所構成的閂鎖 電路。又藉由反相器L»3、L4而使閂鎖器所輸出的信號反 相，且若匯流排介面部閂鎖器輸出促成信號BIULOE爲Η 位準’則寫入用選擇器41BIUW的電晶體τ47、Τ48成爲 ON，而將Η位準(L位準)信號傳送至内部匯流排線ΙΤΒ(或 反相内部匯流排線ΖΙΤΒ)。 以下，説明考慮匯流棑長度而配置上述之記德格區域 2、CPU 3及緩衝器4的佈局。 實施例6 第18圖係顯示依據實施例6之微電觸之重要部份的概 略平面圖。四個橫長的記憶格區域2a、2b、2c、2d係 排列於矩形之晶片1上的四個角。其長邊相鄰之2列記憶 格區域的列間係隔著既定間隔，而CPU 3大體配置於其中 間（亦即，大體晶片1的中央）。CPU 3係如「日本三菱電 機股份有限公司，M16/10組使用者手冊」所示之「cpu 核心（core)」的典型處理器。且於各記憶格區域2a ' 2b、 2c、2d的内側短邊附近分別配置有緩衝器4a、4b、4c、 4d ° 由配置於左上的記憶格區域2a、配置於左下的記憶格 區域2b、配置於右上的記憶格區域2c以及配置於右下的 記憶格區域2d的内倒短邊引出匯流排寬度大（例如幻位元 28 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --- (請先閱讀背面之注意事項再填寫本頁) -裝.

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i^n - --- ·- :·丨 ...... I 經濟部中央標準局員工消費合作杜印製 Μ Β7 五、發明説明（26 ) )的記憶體匯流排hh、b2、b2，而分別連接至緩衡器 4a、4b、4c、4d。由CPU 3的上邊所引出的處理器匯流 排（例如32位元）係先分成二條，然後再分別分成二條，最 後連接至緩衝器4a、4b、4c、4d(th、b,、h、bi :分 別爲8位元）。 在此構造中’配合連接至記憶格區域2a、2b、2c、 2d的記憶體匯流排b2、b2、b2、b2 ,而例如連接至128 位元之記憶體匯流排的記憶體及連接至32位元之處理器 匯流排的CPU 3係藉由緩衝器4(4a、4b、4c、4d)來連 接。 實施例7 第19圖係顯示依據實施例7之微電腦之重要部份的概 略平面圖。由記憶格區域2a、2b、2c、2d的内側短邊 引出記憶體匯流排b>2、b2、b2、b2，而分別連接至緩衝 器4a、4b、4c、4d。又由CPU3的左邊（亦可以是右邊） 所引出的處理器匯流排係先被分成上下二條，然後分別被 分成左右二條，最後被連至緩衝器4a、4b、4c、、 b!、b!、bi) 〇 實施例6係適用於晶片i之一邊（上邊或下邊）將信號 輸出至外部的場合，而實施例7係適用於由二邊（上邊或下 邊）將信號輸出至外部的場合。 實施例8 第20圖係顯示依據實施例8之微電腦之重要部份的概 略乎面圖。由記憶格區域2a、2b、2c、2d的内側短邊 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公羡） ^1. ϋ I n- I - -- - I ---11 ----τ* *-'β (請先κί·讀背面•之注意事項再填寫本I ) 421738 A7 _________B7 五 '發明説明（27 ) 引出記憶體匯流排bs、b2、b2、b2，而分別連接至緩衝 器4a、4b、4c、4d。又由CPU 3的上邊及下邊朝縱向 引出處理器匯流排，而分別分成左右二條，進而連接至緩 衝器 4a、4b、4c、4d(bi、bi、bi、b〇。 在本實施例中’被分成二系統的處理器匯流排係由 CPU3的兩邊引出。藉此，分別控制連接至記憶格區域2a、 2c的處理器匯流排及連接至記憶格區域2b、2d的處理器 匯流排，而能夠並列存取。因此，適用於記憶格區域2a、 2c與I己憶格區城2b、2d的尺寸或用途不同的場合。又藉 由將處理器匯流排分成二系統，而能夠使處理器匯流排的 長度較實施例6、7短。 實施例9 第21圖係顯示依據實施例9之微電腦之重要部份的概 格平面圖。由記憶格區域2a、2b、2c、2d的内側短邊 引出記憶體匯流排b2、1)2、b：2 ' ，而分別連接至緩衝 器4a、4b、4c、4d。又由CPU 3的左邊及右邊朝橫向 引出處理器匯流排，而分別被分成二條，進而連接至緩衝 器 4a、4b、4c、4(10!、bi、b!、b〇。 經濟部中央標準局員工消費合作社印製 n n I I - -- · I _ _ _ _ _ X • 0¾ *τ (請先时讀背敌之注意事項再填寫本頁) 在本實施例中’被分成二系統的處理器匯流排係由 CPU 3的兩邊引出。藉此，分別控制連接至記憶格區域2a、 2b的處理器匯流排及連接至記憶格區域2a、2(1的處理器 匯流排，而能夠並列存取。因此，適用於記憶格區域2a、 2b與記憶格區域2c、2d的尺寸或用途不同的場合。又藉 由將處理益匯流排分成二系統，而能夠使處理器匯流排的 本紙浪尺度適用中國國家標準（CNS ) Α4規格（2]〇χ2<?7公釐） 421738 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（28 ) 長度較實施例6、7短。 實施例10 第22圖係顯示依據實施例1〇之微電腦之重要部份的 概略平面圖。在本實施例中，將緩衝器4a、4b、4c、4d 刀別配置於I己憶格區城2a、2b、2c、2d的内側長邊附 近’而CPU 3係配置於晶片1的下側中央而於記憶格區域 2b、2d之間。且以記憶體匯流排b2、t>2、b2、b2來連接 記憶格區域2a、2b、2c、2d的内側長邊及緩衝器4&、 4b、4c、4d的長邊。又由CPU 3的上邊所引出的處理器 匯流棑係被分成左右二條，再分別被分成上下二條，進而 速接至緩衝器 4a、4b、4c、4d(bi、bi、b]、 實施例10係在晶片1上匯流排所佔的面積較實施例6 的場合大，但是由於自記憶格區域的長邊引出記憶體匯流 棑h，故可同時對許多位址進行存取，而能夠例如讀取。 實施例11 第23圖係顯示依據實施例11之微電腦之重要部份的 概略平面圖。第23圖係顯示於第18圖中各緩衝器4a、 4b、4c、4d包括資料緩衝器4DB及命令緩衝器4IQ的場 合。因此，由CPU 3的上邊所引出的資料用處理器匯流排 係被分成左右二條，再分別被分成二條，進而連至資料緩 衝器 4DB、4DB、4DB、4DB(b"、bn、bu、bn)。又 由CPU 3的上邊所引出的命令用處理器匯流排係被分成左 右二锋，再分別被分成二條，進而連接至命令緩衝器4IQ、 4IQ、4IQ、4IQ(b12、b12、b12、b12)。 31 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） (請先&§-讀背面-之注意事項再填寫本頁) -裝· --= 經濟部中央標芈局員工消費合作社印裝 A7 B7 五、發明説明（29) 實施例12 第24圖係顯示依據實施例12之微電腦之重要部份的 概略平面圖。第24圖係顯示於第19圖中各緩衝器4a、 4b、4c、4d包括資料緩衝器4DB及命令緩衝器4IQ的場 合。因此，由CPU 3的左邊（亦可以是右邊）所引出的資料 用處理器匯流排係被分成上下二條，再分別被分成左右二 條，進而連至資料緩衝器4DB、4DB、4DB、ADBCbn、 bu、bn、b")。又由CPU3的左邊所（亦可以是右邊）引出 的命令用處理器匯流排係被分成上下二條，再分別被分成 左右二條，進而連接至命令緩衝器4IQ、4IQ、4IQ、 4IQ(b12、b12、bi2、b12)。 實施例13 第25圖係顯示依據實施例13之微電腦之重要部份的 概略平面圖。第25圖係顯示於第20圖中各緩衝器4a、 4b、4c、4d包括資料緩衝器4DB及命令緩衝器4IQ的場 合。因此，由CPU 3的上邊及下邊朝縱向引出資料用處理 器匯流棑，而分別被分成左右二條，進而連至資料緩衝器 4DB、4DB、4DB、4DB(bH、bn、bu、bn)。又由 CPU 3的上邊及下邊朝縱向引出命令用處理器匯流棑，而分別 被分成左右二條，進而連接至命令緩衝器4IQ、4IQ、 4IQ、4IQ(bi2、bn、bi2、bi2)。 實施例14 筹26圖係顯示依據實施例14之微電腦之重要部份的 概略乎面圖。第26圖係顯示於第21圖中各緩衝器4a、 32 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先鬩讀背面之注項再填寫本頁) 裝.

-‘1T 421738 A7 __B7_ 五、發明説明（30 ) 4b、4c、4d包括資料緩衝器4DB及命令緩衝器41Q的場 合。因此，由CPU 3的左邊及右邊朝橫向引出資料用處理 器匯流棑，而分別被分成上下二條，進而連至資料緩衝器

4DB、4DB、4DB、4DB(bu、bn、b!i、bn)。又由 CPU 3的左邊及右邊朝橫向所引出命令用處理器匯流排，而分 別被分成上下二條，進而連接至命令緩衝器4IQ、4IQ、 4IQ、4IQ(bi2、b]2、b、2、bi2)。 實施例15 第27圖係顯示依據實施例15之微電腦之重要部价的 概略平面圏。第27圖係顯示於第22圖中各緩衝器4a、 4b、4c、4d包括資料緩衝器40B及命令緩衝器4IQ的場 合。因此，由CPU 3的上邊所引出的資料用處理器匯流排 係被分成左右一條，再分別被分成上下二條，進而連至資 料緩衝器 4DB、4DB、4DB、4DB(bn、b"、bu、 bn)。又由CPU 3的上邊所引出的命令用處理器匯流排係 被分成左右二條，再分別被分成上下二條，進而連接至命 令緩衝器 4IQ、4IQ、4IQ、4IQ(bl2、M2、bl2、 bl2)。 經濟部中央標準局員工消費合作社印繁 --------! (讀先M'讀背如之注意事項再填寫本頁) 在實施例11〜15中，由於具備有資料緩衝器4DB及命 令緩衝器4IQ，故可提高對於資料信號及命令信號的處理 能力。义由於設有資料用處理器匯流排及命令用處理器匯 流排，故能夠個別處理資料信號及命令信號。 實施例16 第28圖係顯示依據實施例μ之微電腦之重要部份的 33 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 五 42 7 73 8 A7 B7 經濟部中央標準局員工消費合作杜印裝 發明説明（31 ) ----- 概略平面圖。第28圓係顯示於第18圖中各緩衝器如、 =、4c、4d包括資科緩衝器咖及歷流排介面4則的 場合。因此，由CPU3的上邊所引出的資料用處理器匯流 排係被分成左右二條，再分職分成H而連接至資 料緩衝器侧、4DB、_、侧。（bi!、、bi、 bu)。又由匯流排介面部4BIU所引出的外部匯流排h、 \％、b4(例如分別爲4位元）係藉由設於晶片^的上邊 侧的接線墊而與外部連接。接線墊係未圖示於第28圖至第 32圖。 實施例17 第29圖係顯示依據實施例17之微電腦之重要部份的 概略平面圖。第29圖係顯示於第19圖中各緩衝器4a、 4b、4c、4d包括資料緩衝器4DB及匯流排介面部4BIU 的場合。由CPU 3的左邊（亦可以是右邊）所引出的資料用 處理器匯流排係被分成上下二條，再分別被分成左右二 條’進而連接至資料緩衝器4DB、4db、4DB、 4DB(bu、b"、b"、bn)。又由連接至記憶格區城2a、 2c的匿流排介面部4BIlJ、4BIU所引出的外部匯流排b4、 b4係藉由設於晶片]之上邊侧的接線墊而與外部連接。由 * IM- — 連接至記憶格區域2b、2d的匯流排介面部4BIU、4BIU 所引出的外部匯流棑b4、匕係藉由設於晶片1之下邊側的 接線塾而與外部連接。 實施例18 第30圖係顯示依據實施例18之微電腦之重要部份的 34 請 先 讀 背 面· 之 注 意 事 項

I 再 成1:裝 訂 本紙張尺度適用巾關家料（CNS) A4規格（21GX297公爱） A2173 8 經濟部4-夬標準局員工消费合作社印製 A7 B7 五、發明説明（32 ) 概略平面圖。第30圖係顯示於第20圖中各緩衝器4a、 4b、4c、4d包括資料緩衝器4DB及匯流棑介面部4Bm 的場合。由CPU 3的上邊及下邊朝縱向引出資料用處理器 匯流排’而分別被分成左右二條，進而連接至資料緩衝器 4DB、4DB、4DB、4DB(bn、bu、b“、bu)。又由連 接至記憶格區域2a、2c的匯流排介面部4biu、4BIU所 引出的外部匯流排WW係藉由設於晶片1之上邊側的接 線垫而與外部連接。由連接至記憶格區域2b、2d的匿流 排介面部4BIU、4BIU所引出的外部匯流排b4、b4係藉 由設於晶片1之下邊側的接線塾而與外部連接6 實施例19 第31圖係顯示依據實施例19之微電腦之重要部汾的 概略平面圖。第31圖係顯示於第21圖中各緩衝器4a、 4b、4c、4d包括資料緩衝器4DB及匯流排介面部4BKJ 的場合。由CPU 3的左邊及右邊朝橫向引出資料用處理器 匯流排，而分別被分成上下二條，進而連接至資料緩衝器 伽、4DB、4DB、4DB(bn、b"、bll、bu)。又由連 接至記憶格區域2a、2c的匯流排介面部4BIU、4mu所 引出的外部匯流棑1>4、h係藉由設於晶片丨之上邊側的接 線墊而與外部連接。由連接至記憶格區域2b、2d的匯流 排介面部4BIU、4BIU所引出的外部匯流棑比、b4係藉 由設於晶片1之下邊側的接線垫而與外部連接。 第32圖係顯示依據實施例2〇之微電膝之重要部份的 ___ 35 ( cns ) ---~~~~_ -I n^l— —^1 1 ^^^1 _>·' I 士穴 ^^^1 ^^^1 IK fn-----^^^1 1 · (讀先町讀背¾.之注意事項再填寫本ΐο 8 Q. j A7 B7 五、發明説明（33 ) --------1裝------訂 (請先閲讀背£&之注意事項再填寫本頁) 概略平ώ圖。第32圖係顯示於第22圖中各緩衝器4a、 4b、4c、4d包括資料緩衝器4DB及匯流排介面部4BIU 的場合。由CPU 3的上邊所引出的資料用處理器匯流棑係 被分成左右二條，再分別被分成上下二條，進而連接至資 料緩衝器 4DB、4DB、4DB、4DB(bu、bn、b"、 bu)。又由連接至記憶格區域2a、2b的匯流排介面部 4BIU、4BIU所引出的外部匯流排b4、b4係藉由設於晶片 1之左邊侧的接線墊而與外部連接。由連接至記憶格區域 2c、2d的匯流排介面部4BIU、4BIU所引出的外部匯流 排b4、b4係藉由設於晶片1之右邊側的接線墊而與外部連 接。 在實施例16〜20中，除了具有實施例6〜10的效果外， 且可減少接線墊的數目，故容易地實現小型化或高積體 化。又如實施例11〜15所示，亦可具備有命令緩衝器4IQ。 由於此場合的佈局能夠容易地頬推，故省略其圖示。且能 夠兼具實施例11〜15的效果。 實施例21 經濟部中央標準局員工消費合作社印製 第33圓係顯示依據實施例21之微電腦之重要部份的 概略平面圖。在第33圖中，顯示四個dram 21a、21b、 21c、21d及四個作爲高速記憶體的快取記憶體（SRAM) 22a、22b、22c、22d，以代替第18圖中的四個記憶格 區域 2a、2b、2c、2d。四個橫長的 DRAM 21a、21b、 2lc、. 21 d係排列於晶片1上的四個角，且於其内側短邊附 近分別配置有緩衝器4a、4b、4c、4d。又於緩衝器4a、 36 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2!〇χ297公釐） 421738 A7 B7 經濟部中央標準局負工消費合作社印製 五、發明説明（34 ) 4b、4c、4d的内側分別配置有快取記憶體22a、22b、 22c、22d。於 DRAM21a、21b、21c、21d、緩衝器 4a、 4b、4c、4<i及快取記憶體22a、22b、22c、22d係分 別以記憶體匯流排b2、b2、b2、b2來連接。再著，與第 18圖同樣地，由CPU 3的上邊所引出的處理器匯流排係被 分成左右二條，再分別被分成二條，進而連接至緩衝器 4a、4b、4c、4d(bi、b]、b】、b】）。. 實施例22 第34圖係顯示依據實施例22之微電腦之重要部份的 概略平面圖。在第34圖中，顯示四個DRAM 21a、21b、 21c、21d及四個作爲高速記憶體的快取記憶體22a、 22b、22c、22d，以代替第I9圖中的四個記憶格區城2a、 2b、2c、2d » DRAM 21a、21b、21c、21d、緩衝器 4a、4b、4c、4d、快取記憶體 22a、22b ' 22c、22d 的配置以及以記憶體匯流排b2、b2、b2、b2來連接係與 實施例21相同。且與第19圖同樣地，由CPU 3的左邊（亦 可以是右邊）所引出的處理器匯流排係被分成左右二條，再 分別被分成二條，進而連接至緩衝器4a、4b、4c、 4d(bi、bi、bi、bi) 0 實施例23 第35圖係顯示依據實施例23之微電腦之重要部份的 概略乎面圖。在第35圖中，顯示四個DRAM 21a、21b、 21c、21d及四個作爲高速記憶體的快取記憶體22a、 22b、22c、22d，以代替第20圖中的四個記憶格區城2a、 37 m - HI m I 士欠 --I :- E J3. ，ve (讀先町讀背办之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 42 173 8 A7 -----B7___ 五、發明説明（35 ) 2b、2e、2d。DRAM 21a、21b、21c、21d、緩衝器 4a、4b、4c、4d 和快取記憶體 22a、：22b、22c、 的配置以及以記憶體匯流排b2、b2、b2、b2來連接係與 實施例21相同。且與第20圖同樣地，由CPU 3的上邊及 下邊朝縱向引出處理器匯流排，而分別被分成左右二條， 進而連接土 緩衝器 4a、4b、4c、4d(bi、bi、bi、b丨 實施例24 第36圖係顯示依據實施例24之微電腦之重要部份的 概略乎面圖。在第36圖中，顯示四個DRAM 21a、21b、 21c、21d及四個作爲高速記憶體的快取記憶體22a、 22b、22c、22d，以代替第21圖中的四個記憶格區域2a、 2b、2c、2d。DRAM21a、21b、21c、21d、緩衝器 4a、4b、4c、4d 和快取記憶體 22a、22b、22c、22d 的配置以及以記憶體匯流排b2、b2、b2、b2來連接係與 實施例21。且與第21圖同樣地，由CPU 3的左邊及右邊 朝橫向引出處理器匯流排，而分別被分成上下二條，進而 連接至緩衝器 4a、4b、4c、4d(bi、bi、bi、b!)。 實施例25 經濟部中央標隼局員工消費合作杜印聚 ^^1- 11^1 t—, i*R1 ——--I - - I --- 0¾. ·-·* (請先閱讀背面之注意事項再填寫本頁) 第37屬係顯示依據實施例25之微電腦之重要部份的 概略平面圖。在第37圖中，顯示四個DRAM 21a、21b、 21 c、21 d及四個作爲高速記憶體的快取記憶體（SRAM) 22a、22b、22c、22d，以代替第22圖中的四個記憶格 區域 2a、2b、2c、2d。且於 DRAM 21a、21b、21c、 21d、緩衝器4a、4b、4c、4d及快取記憶體22a、22b、 38 本紙張尺度適用中國國家標準（CNS ) A4規格（210XM7公釐） 42 173 8 A7 B7 經濟部中央標孪局員工消費合作杜印製 五、發明説明（36 ) 22c、22d係分別以記憶體匯流排b2、b2、ba、bi來連 接。又與第22圖同樣地，由CPU 3的上邊所引出的處理器 匯流排係被分成左右二條，再分別被分成上下二條，進而 連接至緩衝器 4a、4b、4c、、b]、bi、b〇。 在實施例21〜25中，由於具備有高速記憶體，故除了 具有實施例6~10的效果外，且可依據信號的種頰而使轉送 速度不同，進而有效率地處理之。又如實施例11〜15所示， 亦可使各緩衝器4a、4b、4c、4d具備有資料緩衝器4DB 及命令緩衝器4IQ。如此，則可兼具實施例11〜15的效杲。 且如實施例16〜20所示，亦可具備有匯流排介面部 4BIU。由於能夠容易地類推至此等場合的佈局*故省略其 圖示，而第13圖可説是其一例。於此場合，能夠兼具實施 例16〜20的效果。 又除了 DR AM、SRAM記憶體亦可以是EPRAM、 ROM、可抹除R〇M、快取記憶體等各種的記憶體。 此外，雖然顯示記憶格區域被配置成二列的場合，但 是記憶格區城亦可以是三列以上，且一記憶格區域列亦可 具有一或三以上的記憶格區域。又記憶格區域的數目不應 限定於四個。 基於申請專利範圍的實施例及將其組合的實施例雖然 未全部揭露於上述實施例中，但是由於可類推，故省略其 圖不及說明。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此項技藝者，在不脱離本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 (請先阶讀背亂之注意事項再填寫本頁)

本紙張尺度顧巾1) Α4· ( 21〇χ 297公i >

Claims (1)

1. 42173 8 A8 BS C8 D8 經濟部中央標隼局属工消費合作社印裂 六、申請專利範圍 1. 一種微電腦，將處理器及記憶體载設於同一基板， 而上述微電腦包括： 緩衝器，具有用以變更匯流排寬度的選擇器； 處理器匯流排，連接上述處理器及緩衝器；以及 記憶體匯流排，連接上述記憶體及匯流排； 其中均設置於同一基板，且上述處理器匯流排的匯流 排寬度較記憶體匯流排小。 2. 如申請專利範圍第1項所述的微電腦，其中上述緩 衝器具有將信號予以閂鎖的閂鎖器。 3. 如申請專利範圍第1項所述的微電腦，其中上述緩 衝器包括資料信號用的資料緩衝器及命令信號用的命令緩 衝器，且上述資料緩衝器及命令緩衝器係個別地連接至處 理器。 4. 如申請專利範園第2項所述的微電腦，其中上述緩 衝器包括資料信號用的資料緩衝器及命令信號用的命令緩 衝器，且上述資料緩衝器及命令緩衝器係個別地連接至處 理器。 5-如申請專利範圍第3項所述的微電腦，其中上述處 理器係可獨立地且必要時可同時地存取資料緩衝器及命令 緩衝器。 6.如申請專利範圍第4項所述的微電腦，其中上述處 理器係可獨立地且必要時可同時地存取資料緩衝器及命令 緩衝器。 7-如申請專利範圍第1項所述的微電腦，更包括： 40 本纸張尺度適用巾國國家樣準（CNS )从腦_ ( 21 〇 χ 297公瘦） I i i 裝 I i 1 I I I 訂 r J ^ {請先閱讀背茹之注意事項再填寫本頁) 421738、 A8 B8 C8 r_________ D8 六、申請專利範圍 匯流排介面部’具有用以變更匯流排寬度的選擇器， 而用以與外部施行信號的輪出入；以及 外部匯流排，連接上述匯流排介面部及外部； 其中上述匯流排介面部係藉由記憶體匯流排而與記憶 體連接，且上述外部匯流排的匯流排寬度較上述記憶體匯 流排小。 8_如申請專利範圍第2項所述的微電腦，更包括： 匯流排介面部，具有用以變更匯流排寬度的選擇器， 而用以與外部施行信號的輸出入；以及 外部匯流棑，連接上述匯流排介面部及外部； 其中上述匯流排介面部係藉由記憶體匯流排而與記憶 體連接，且上述外部匯流排的匯流排寬度較上述記憶體匯 流排小。 9. 如申凊專利範園第3項所述的微電腦，更包括： 匯流棑介面部，具有用以變更匯流排寬度的選擇器， 而用以與外部施行信號的輸出入；以及 外部匯流排’連接上述匯流排介面部及外部； 其中上述匯流排介面部係藉由記憶體匯流排而與記憶 經濟部中央標準局員工消費合作社印^ -^-------ir (請先閲讀背Φ'之注意事項再填寫本頁) 體連接，且上述外部匯流排的匯流排寬度較上述記憶體匯 流排小。 10. 如申請專利範圍第4項所述的微電腦，更包括： 匯流排介面部，具有用以變更匯流排寬度的選擇器， 而用以與外部施行信號的輸出入；以及 外部匯流排，連接上述匯流排介面部及外部； 41 本紙張尺度適用中國國家榇準（CNS ) Λ4規格（21〇;><297公釐） 421738 A8 B8 C8 D8 其中上述匯 經濟部中央標牟局員工消費合作社印製 >申請專利範圍 -- 其中上述匯流排介面部係藉由記憶龍流排而與記憶 體連接，且上料部匯流排的匯流排寬度較上述記憶雜匯 流排小。 π.如申請專利範圍第5項所述的微電腦，更包括 匯流排介面部，具有用以變更匯流排寬度的選擇器， 而用以與外部施行信號的輸出入；以及 外部匯流排，連接上述匯流排介面部及外部； 其中上述匯流排介面部係藉由記憶體匯流排而與記憶 體連接，且上述外部匯流排的匯流排寬度較上述記憶體匯 流排小。 12‘如申請專利範圍第6項所述的微電腦，更包括： 匯流排介面部，具有用以變更匯流排寬度的選擇器， 而用以與外部施行信號的輸出入；以及 外部匯流排，連接上述匯流棑介面部及外部； 其中上述匯流排介面部係籍由記憶體匯流排而與記憶 體連接，且上述外部匯流排的匯流排寬度較上述記憶體匯 流排小。 13. 如申請專利範圍第7項所述的微電腦 流棑介面部具有將信號予以閂鎖的閂鎖器。 14. 如申請專利範圍第8項所述的微電腦，其中上述匯 流排介面部具有將信號予以閂鎖的閂鎖器。 15. 如申請專利範圍第9項所述的微電腦，其中上述匯 流排介面部具有將信號予以閂鏆的閂鎖器。 16. 如申請專利範圍第1〇項所述的微電腦，其中上述 42 210X297 公釐） --------i------if/------^ (請^®讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 4 217 3 8 as BS C8 ______ D8 六、申請專利範圍 匯流排介面部具有將信號予以閂鎖的閂鎖器。 17. 如申請專利範圍第丨丨項所述的微電腦，其中上述 匯流排介面部具有將信號予以閂鎖的閂鎖器。 18. 如申請專利範圍第12項所述的微電腦，其中上述 匯流排介面部具有將信號予以閂鎖的閂鎖器。 19. 如申請專利範圍第1項所述的微電腦，其中上述記 憶體包括以高速動作的高速記憶體及以低逹動作的低速記 憶體。 20. 如申請專利範圍第1項所述的微電腦，其中上述記 憶體包括大容量記憶體及小容量記憶體。 21-如申請專利範圍第1項所述的微電腦，其中上述記 憶體具有複數記憶體區城，且處理器配置於複數記憶體區 域之間。 22. 如申請專利範圍第2項所述的微電腦，其中上述記 憶體係配置成複數記憶體區域列，且處理器係配置於上述 記憶體區域列之間。 23. 如申請專利範圍第i項所述的微電腦，其中上述記 憶體係配置成二記憶體區域列，且處理器係配置於上述記 憶體區域列之間。 24. 如申請專利範圍第7項所述的微電腦，其中上述記 憶體係配置成二記憶體區域列，且處理器係配置於上述記 憶體區域列之間。 25. 如申請專利範園第1項所述的微電腦，其中上述緩 銜器係設置成接近於記憶體。 43 本纸張尺度適用中國國家標準（CNS )八4規格（2丨Οχ2”公董） ---------^------ΐτ------^ (請先閱讀背-面之注$項再填寫本頁) 2 Δ 8 3 ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 26. 如申請專利範圍第7項所述的微電腦，其中上述匯 流棑介面部係設置成接近於記憶體。 27. 如申請專利範圍第21項所述的微電腦，其中上述 緩衡器係設置成接近於記憶體或記憶體區域。 28如申請專利範圍第24項所述的微電腦，其中上述 緩衡器係設置成接近於記憶體或記憶體區域。 29.如申請專利範圍第25項所述的微電腦，其中具備 有四個以上的記憶體區城，且緩衝器分別設置成接近於各 記憶體區域的内側短邊，而處理器匯流排係由處理器的一 邊引出。 30_如申請專利範圍第26項所述的微電腦，其中具備 有四個以上的記憶體區城，且緩衝器分別設置成接近於各 記德體區域的内侧短邊，而處理器匯流棑係由處理器的一 邊引出。 31. 如申請專利範圍第27項所述的微電腦，其中具備 有四個以上的記憶體區域，且緩衝器分別設置成接近於各 記憶體區域的内側短邊，而處理器匯流棑係由處理器的一 邊引出。 32. 如申請專利範圍第28項所述的微電腦，其中具備 有四個以上的記憶體區域，且缓衝器分別設置成接近於各 記憶體區域的内側短邊，而處理器匯流排係由處理器的一 邊引出。 3?_如申請專利範圍第25項所述的微電腦，其中具備 有四個以上的記憶體區域，且緩衝器分別設置成接近於各 1 I— I - - H1 - I In - I -----. I - X -5 (請先Μ·讀背盱之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4現格（210x297公楚) ABCD 42173 8 六、申請專利範圍 記憶體區域的内倒短邊，而處理器匯流排係由處理器的二 邊引出。· 34.如申請專利範圍第26項所述的微電腦，其中具備 有四個以上的記憶體區城，且緩衝器分別設置成接近於各 記憶體區域的内側短邊，而處理器匯流排係由處理器的二 邊引出。 35·如申請專利範圍第27項所述的微電腦，其中具備 有四個以上的記憶體區域，且緩衝器分別設置成接近於各 記憶體區域的内側短邊，而處理器匯流棑係由處理器的二 邊引出。 36. 如申請專利範圍第28項所述的微電腦，其中具備 有四個以上的記憶體區城，且緩衝器分別設置成接近於各 記憶體區域的内側短邊，而處理器匯流棑係由處理器的二 邊引出。 37. 如申請專利範圍第25項所述的微電腦，其中具備 有四個以上的記憶體區域，且緩衝器分別設置成接近於各 記憶體區域的内側長邊，而處理器匯流排係由處理器的— 邊引出。 38. 如申請專利範圍第26項所述的微電腦，其中具備 有四個以上的記憶體區城，且緩衝器分別設置成接近於各 記憶體區域的内侧長邊，而處理器匯流排係由處理器的— 邊引出。 39. 如申請專利範圍第27項所述的微電腦，其中具備 有四個以上的記憶體區域，且緩衝器分別設置成接近於各 本纸張纽顧t ϋ ϋ家標準（CNS )八4祕（210X297公；t } _ I 1 ϋϋ 1 1^1 I - - -- - - J-aJt%i 1— __ 1------ {請4閲讀背葑之注意事項再填寫本頁} 經濟部中央標準局員工消費合作社印製 /12173 8 A8 B8 C8 D8 六、申請專利範園 記憶體區域的内侧長邊，而處理器匯流排係由處理器的一 邊引出。 40.如申請專利範圍第28項所述的微電腦，其中具備 有四個以上的記憶體區域，且緩衝器分別設置成接近於各 記憶體區域的内側長邊，而處理器匯流棑係由處理器的一 邊引出。 m —u I ^^^1 J-- --, 1'^iy^ t^i —I— u - l ^^^1 f. .** < J— n^— - --P n i - - -*·J? 0¾ ·· c請先肉請背"之注意事項再填寫本頁j 經濟部中央梯隼局員Μ消費合作社印製

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