JPH11259238A - 信号処理装置 - Google Patents

信号処理装置

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JPH11259238A
JPH11259238A JP10059391A JP5939198A JPH11259238A JP H11259238 A JPH11259238 A JP H11259238A JP 10059391 A JP10059391 A JP 10059391A JP 5939198 A JP5939198 A JP 5939198A JP H11259238 A JPH11259238 A JP H11259238A
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JP
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data
memory
buffer memory
block
control block
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JP10059391A
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Toru Aoki
青木　　透
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 バッファメモリのメモリデータバス幅を広げ
てメモリアクセス回数を減らし、誤り訂正処理速度の向
上を目ざすともに、メモリアクセス効率化をめざす。 【解決手段】 メモリデータバス１９によってバッファ
メモリ１２へのデータ書き込み及びバッファメモリ１２
からのデータ読み出しを行い、バッファメモリ１２から
のデータ読み出しの場合は前記メモリコントロールブロ
ック１５において前記メモリデータバス１９上のデータ
を前記ブロック間データバス１８に再配置し、バッファ
メモリ１２へのデータ書き込みの場合には、前記メモリ
コントロールブロック１５において前記ブロック間デー
タバス１８上のデータを前記メモリデータバス１９に再
配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータの外
部メモリ等に適用し得る記録再生時の信号処理装置に関
するものであり、特に、メモリへのアクセスに特徴を有
するものである。
【０００２】
【従来の技術】メモリを含む信号処理ＬＳＩとしてＣＤ
−ＲＯＭ等に関して図５、６を用いて説明する。図５に
おいて、１１はＣＤ−ＲＯＭなどの記録媒体、１２はデ
ータを記憶するバッファメモリ、１３はホストコンピュ
ータ、１４は記録媒体１１からのデータを取り込むデコ
ーダブロック、１５は各ブロックからのメモリアクセス
要求を調停してメモリにアクセスするメモリコントロー
ルブロック、１６はバッファメモリ１２に格納されたデ
ータに誤りがあれば訂正する誤り訂正ブロック、１７は
バッファメモリ１２に格納されているデータをホストコ
ンピュータ１３に転送する為のホストＩ／Ｆブロック、
１８は各ブロックとメモリコントロールブロック１５と
の間でデータを転送する為の１６ビット幅のブロック間
データバス、１９はバッファメモリ１２とメモリコント
ロールブロック１５間のデータを転送する為の１６ビッ
ト幅のメモリデータバスである。
【０００３】次に、信号処理を記録媒体１１からバッフ
ァメモリ１２への転送のバッファリング処理、誤り訂正
処理、訂正後のデータのホスト転送処理に分けて説明す
る。 （１）バッファリング処理 記録媒体１１には、ＣＤ−ＲＯＭデータがフレーム単位
で記録されている。フレームは１１７６ワード（ワード
＝１６ビット）のデータで構成されており、記録媒体１
１から読み出されたデータはシリアルデータとしてデコ
ーダブロック１４に入力される。デコーダブロック１４
ではフレーム同期信号を検出してシリアル／パラレル変
換後、フレーム同期信号を除く１１７０ワードのデータ
を１６ビットのブロック間データバス１８を介してメモ
リコントロールブロック１５に転送する。メモリコント
ロールブロック１５は受け取ったデータをメモリデータ
バス１９を介してバッファメモリ１２に書き込む。 （２）誤り訂正処理 バッファメモリ１２に１フレーム分のデータが格納され
た後、誤り訂正ブロック１６は、メモリデータバス１
９、メモリコントロールブロック１５、ブロック間デー
タバス１８を介してバッファメモリ１２にアクセスする
ことによって１フレーム分の誤り訂正処理を行う。 （３）ホスト転送処理 少なくとも１フレーム分のデータに対する誤り訂正処理
が完了した後、メモリデータバス１９、メモリコントロ
ールブロック１５、ブロック間データバス１８を介して
ホストＩ／Ｆブロック１７はバッファメモリ１２からデ
ータを読み出してホストコンピュータ１３に転送する。
【０００４】前記バッファリング、誤り訂正、ホスト転
送は図６に示すようにパイプライン制御によって処理さ
れている為バッファリング、誤り訂正処理は１フレーム
時間内に１フレーム分の処理を完了する必要がある。し
かし、ホスト転送については、必ずしも１フレーム時間
内に１フレーム分の処理を完了する必要はなくホスト転
送の場合は図中に示すタイミングで該当するフレームの
データが転送可能になることを示している。
【０００５】図４はＣＤ−ＲＯＭの論理フォーマットを
示すもので、フレーム同期信号を除く１フレーム分のデ
ータ構成を表しており、また、ＣＤ−ＲＯＭでは１フレ
ーム２３５２バイトのフレーム同期信号を除く２３４０
バイトのデータを偶数バイトと奇数バイトに分割してそ
れぞれ独立した１１７０バイトのデータに対して誤り訂
正処理を行っている。
【０００６】図４において、１フレーム分２３４０バイ
トのデータを０〜１１６９のワード（１ワード＝１６ビ
ット）番号に対応付けて示している。ＣＤ−ＲＯＭにお
いては誤り訂正符号ＰパリティとＱパリティが付加され
ており、図４に示すようにＰパリティを用いた誤り訂正
処理は０ワード目、４３ワード目、・・・というように
４３ワードおきのデータを用いて行われ、Ｑパリティを
用いた誤り訂正処理は０ワード目、４４ワード目、・・
・というように４４ワードおきのデータを用いて行われ
る。
【０００７】
【発明が解決しようとする課題】このように、従来の実
施の形態の信号処理装置を用いて、バッファメモリ１２
のメモリデータバス幅を広げて誤り訂正処理速度の向上
を目ざすと、バッファメモリ１２への従来のデータ格納
方法では、誤り訂正の為のメモリアクセスが効率的に行
えないという問題があった。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の信号処理装置は、第１のバス幅のメモリデ
ータバスを備えるバッファメモリに対して複数のブロッ
クからメモリコントロールブロックを介してアクセスす
るバッファメモリを有する信号処理装置において、前記
第１のバス幅より狭い第２のバス幅のブロック間データ
バスによってデータを各ブロックと前記メモリコントロ
ールブロック間で転送するとともに、前記メモリコント
ロールブロックにおいて前記メモリデータバスによって
バッファメモリへのデータ書き込み及びバッファメモリ
からのデータ読み出しを行い、前記バッファメモリから
のデータ読み出しの場合は前記メモリコントロールブロ
ックにおいて前記メモリデータバス上のデータを前記ブ
ロック間データバスに再配置し、バッファメモリへのデ
ータ書き込みの場合には、前記メモリコントロールブロ
ックにおいて前記ブロック間データバス上のデータを前
記メモリデータバスに再配置することを特徴としたもの
であり、本発明によれば、回路規模を押さえつつ、一連
の信号処理に必要なメモリアクセス回数を減らすことが
できる為、高速動作に対応が可能な信号処理装置を提供
できる。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の信号処
理装置は、第１のバス幅のメモリデータバスを備えるバ
ッファメモリに対して複数のブロックからメモリコント
ロールブロックを介してアクセスするバッファメモリを
有する信号処理装置において、前記第１のバス幅より狭
い第２のバス幅のブロック間データバスによってデータ
を各ブロックと前記メモリコントロールブロック間で転
送するとともに、前記メモリコントロールブロックにお
いて前記メモリデータバスによってバッファメモリへの
データ書き込み及びバッファメモリからのデータ読み出
しを行い、前記バッファメモリからのデータ読み出しの
場合は前記メモリコントロールブロックにおいて前記メ
モリデータバス上のデータを前記ブロック間データバス
に再配置し、バッファメモリへのデータ書き込みの場合
には、前記メモリコントロールブロックにおいて前記ブ
ロック間データバス上のデータを前記メモリデータバス
に再配置することを特徴としたものであり、回路規模を
押さえるとともに、メモリアクセス回数を減らして、バ
ッファメモリに高速にアクセスしメモリアクセスの効率
化を実現できる。
【００１０】次に請求項２に記載の信号処理装置は、請
求項１において、バッファメモリに対するアクセス要求
を調停してバッファメモリにアクセスするメモリコント
ロールブロックと、記録媒体への記録再生時に前記メモ
リコントロールブロックを介して前記バッファメモリと
データ転送するデコーダブロックと、前記メモリコント
ロールブロックを介してバッファメモリからのデータの
誤り訂正処理を行う誤り訂正ブロックと、前記メモリコ
ントロールブロックを介してバッファメモリから前記誤
り訂正処理されたデータを読み出してホストコンピュー
タに転送しまたはホストコンピュータから転送されたデ
ータをバッファメモリに書き込むホストインターフェー
スブロックを有し、前記バッファメモリに保存された少
なくとも２フレーム分のデータの誤り訂正処理を同時に
行うことを特徴としたものであり、バッファメモリに保
存された複数フレーム分のデータを同時に誤り訂正処理
することにより、無駄なメモリアクセスを減らし得るも
のである。
【００１１】次に請求項３に記載の信号処理装置は、請
求項１において、記録媒体から所定のワード数よりなる
連続するフレームのＮフレームのデータをバッファメモ
リに格納する際に、第１のフレームデータをＮ−１ワー
ドおきに前記バッファメモリに格納し、第２のフレーム
データを第１のフレームデータに隣接してＮ−１ワード
おきに格納し、順次第Ｎフレームデータを第Ｎ−１フレ
ームデータに隣接してＮ−１ワードおきに順次格納し
て、異なるフレームのＮ個のワードデータが連続してバ
ッファメモリに格納されることを特徴としたものであ
り、バッファメモリへのバス幅を大きくしてメモリアク
セス回数を減らし、バッファメモリへのアクセスの効率
化を実現できる。
【００１２】（実施の形態１）以下に、本発明の請求項
１に記載された発明の実施の形態について、図１から図
３を用いて説明する。
【００１３】図１において、基本構成は、従来の実施の
形態と同じであるが、メモリコントロールブロック１
５、誤り訂正ブロック１６、ホストＩ／Ｆブロック１７
等の各ブロック間との間でデータを転送する為のブロッ
ク間データバス１８のバス幅を３２ビット幅とし、ま
た、バッファメモリ１２とメモリコントロールブロック
１５間のデータを転送する為のメモリデータバス１９の
バス幅を６４ビットとした点が異なる点である。
【００１４】ここでバッファメモリ１２のメモリデータ
バス幅を広げることによる誤り訂正処理速度の向上を考
えると、記録媒体１１から読み出されたデータを順番に
バッファメモリ１２に格納したのでは（図４のＣＤ−Ｒ
ＯＭ論理フォーマットでの格納）バッファメモリ１２の
メモリデータバス幅が１６ビットを超えて例えば６４ビ
ットになった場合、誤り訂正の為のメモリアクセスが効
率的に行えなくなる。
【００１５】図４で説明すると、Ｐパリティを用いた誤
り訂正の場合は、３２ビットバス１８によるバッファメ
モリ１２へのアクセスによって初めにワード番号0000と
0001、次にワード番号0042、0043という順番で計６４ビ
ットのデータが読み出されるが、４３ワードおきのデー
タを計算に用いる為にワード番号0000、0043のデータの
み計算され、ワード番号0001、0042のデータは使用され
ない。Ｑパリティを用いた誤り訂正時も同様に初めにワ
ード番号0000、0001、次に0044、0045の順番で計６４ビッ
トのデータを読み出し、４４ワードおきのデータを計算
に必要とする為、ワード番号0000、0044のデータのみ処
理され、 ワード番号0001、0045の３２ビットデータは使
用されない。
【００１６】そこで、図３に示すように連続する２フレ
ーム（”even”フレームと”odd ”フレーム）分のデー
タを同じワード番号のデータが隣り合うようにバッファ
メモリ１２に格納する。このようなメモリ格納形式にす
ることによって誤り訂正時にも効率の良いメモリアクセ
スが実現できる。信号処理装置としての（１）バッファ
リング処理、（２）誤り訂正処理、（３）ホスト転送処
理の動作を以下に説明する。 （１）バッファリング処理 記録媒体１１から読み出されたシリアルデータはデコー
ダブロック１４に取り込まれる。デコーダブロック１４
は取り込んだデータをシリアル／パラレル変換し３２ビ
ット幅のブロック間データバス１８を介してメモリコン
トロールブロック１５に転送する。またデコーダブロッ
ク１４はアクセスするバッファメモリ１２のアドレス情
報もメモリコントロールブロック１５に転送する。メモ
リコントロールブロック１５では、デコーダブロック１
４から送られたアドレス情報をもとに図３の格納フォー
マットにあうようにバッファメモリ１２にデータを格納
する。具体的には、デコーダブロック１４から送られた
同じフレームの連続する２ワードデータのワードとワー
ドの間を１ワード分空けて（別のフレームの同じワード
番号のワードデータを格納する為）３２ビットデータを
６４ビットのメモリデータバス１９に再配置し、バッフ
ァメモリ１２に書き込む。 （２）誤り訂正処理 バッファメモリ１２に２フレーム分のデータ（４６８０
バイト）が格納された後、誤り訂正ブロック１６は、バ
ッファメモリ１２からデータを読み出す為のアドレス情
報をメモリコントロールブロック１５に転送する。メモ
リコントロールブロック１５は誤り訂正ブロック１６か
ら送られてきたアドレス情報をもとに６４ビットのメモ
リデータバス１９を介してバッファメモリ１２からデー
タを読み出して図３に示す同じワード番号をもつ”eve
n”フレームと”odd"フレームの合計２ワードのデータ
をブロック間データバス１８に再配置し、誤り訂正ブロ
ック１６に転送する。誤り訂正ブロック１６ではバイト
単位で誤り訂正処理が行われるので、メモリコントロー
ルブロック１５から読み出されたデータは４個のシンド
ローム計算器に入力され、並列に処理される。それぞれ
のシンドローム計算結果から誤りの位置とパターンを計
算して誤りがあれば誤り訂正ブロック１６はメモリコン
トロールブロック１５にアドレス情報を転送するととも
に誤りのパターン情報をブロック間データバス１８を介
して転送する。メモリコントロールブロック１５は誤り
訂正ブロック１６から受け取ったアドレス情報をもとに
バッファメモリ１２からメモリデータバス１９を介して
データを読み出し、誤りパターン情報によってデータを
訂正し、メモリデータバス１９を介してバッファメモリ
１２にデータを書き込む。
【００１７】図２において、パイプライン制御は２フレ
ーム単位で行う為、誤り訂正は２フレームのバッファリ
ング終了後、ホスト転送は２フレームの訂正処理後に行
われ、２フレーム間隔で３２ビット単位で処理を行い、
アクセス効率を上げるものである。
【００１８】図３において、Ｐパリティの訂正処理時に
は、連続する０フレームと１フレームのそれぞれ２ワー
ドの６４ビットずつバッファメモリ１２をアクセスし、
その内、０フレームと１フレーム目の第０ワードの３２
ビットのみの訂正処理を行い、次に、０フレームと１フ
レーム目の第４３ワード目の３２ビットの訂正処理を行
っていく。
【００１９】Ｑパリティの訂正処理も同様に、連続する
０フレームと１フレーム目のそれぞれ２ワードの６４ビ
ットずつバッファメモリ１２をアクセスし、その内、０
フレームと１フレーム目の第０ワードの３２ビットの訂
正処理を行い、次に、０フレームと１フレーム目の第４
４ワードの３２ビットの訂正処理を行う。すなわち、バ
ッファメモリ１２から６４ビット単位でデータを読み出
していくが、その内、３２ビット単位で訂正処理を行っ
ていくことにより、メモリアクセス回数を減少さし、メ
モリアクセスの効率化を図るものである。
【００２０】なお、前述の２フレームデータを１ワード
おきにバッファメモリ１２へ格納するバッファリングで
は、２フレーム同時誤り訂正処理となるが、Ｎフレーム
データをＮ−１ワードおきにバッファリングしてバッフ
ァメモリ１２に格納すれば、Ｎフレーム同時誤り訂正処
理が可能となることは明らかである。 （３）ホスト転送処理 少なくとも２フレーム分のデータに対する誤り訂正処理
が完了した後、ホストＩ／Ｆブロック１７はバッファメ
モリ１２にアクセスする為のアドレス情報をメモリコン
トロールブロック１５に転送する。メモリコントロール
ブロック１５はホストＩ／Ｆブロック１７から送られて
きたアドレス情報をもとにバッファメモリ１２から６４
ビットのメモリデータバス１９を介してデータを読み出
す。メモリコントロールブロック１５は読み出した４ワ
ードデータのうち同じフレームの連続するワード番号の
２ワードデータをブロック間データバス１８に再配置
し、ホストＩ／Ｆブロック１７に転送する。ホストＩ／
Ｆブロック１７は受け取ったデータをホストコンピュー
タ１３に転送する。
【００２１】このような構成をとることによって、バッ
ファメモリ１２へのアクセスは６４ビット単位で行う
が、その内の３２ビット単位でそれぞれのブロック処理
を行い、ブロック間データバス１８において転送される
３２ビットデータは常に有効なデータとなり、システム
内の各ブロックからバッファメモリ１２へのアクセスの
高速化が図れる。
【００２２】
【発明の効果】以上のように、本発明の信号処理装置の
メモリ制御により、バッファメモリへのバス幅を広げて
アクセス速度を上げることにより、システム内の各ブロ
ックからのメモリアクセスの高速化が図られ、信号処理
装置全体の処理速度の向上が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態における信号処理装置のブ
ロック図
【図２】本発明の実施の形態における信号処理装置のパ
イプライン制御を説明するための図
【図３】本発明の実施の形態における信号処理装置のバ
ッファメモリへのデータ格納フォーマットを模式的に説
明するための図
【図４】従来の実施の形態における信号処理装置のブロ
ック図におけるパイプライン制御説明図
【図５】従来の実施の形態における信号処理装置のパイ
プライン制御を説明するための図
【図６】従来の実施の形態におけるＣＤ−ＲＯＭ論理フ
ォーマットを説明するための図
【符号の説明】
１１ 記録媒体 １２ バッファメモリ １３ ホストコンピュータ １４ デコーダ １５ メモリコントロールブロック １６ 誤り訂正ブロック １７ ホストインターフェース １８ ブロック間データバス １９ メモリデータバス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｂ 20/18 ５１２ Ｇ１１Ｂ 20/18 ５１２Ｄ ５４４ ５４４Ｚ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１のバス幅のメモリデータバスを備える
    バッファメモリに対して複数のブロックからメモリコン
    トロールブロックを介してアクセスするバッファメモリ
    を有する信号処理装置において、前記第１のバス幅より
    狭い第２のバス幅のブロック間データバスによってデー
    タを各ブロックと前記メモリコントロールブロック間で
    転送するとともに、前記メモリコントロールブロックに
    おいて前記メモリデータバスによってバッファメモリへ
    のデータ書き込み及びバッファメモリからのデータ読み
    出しを行い、前記バッファメモリからのデータ読み出し
    の場合は前記メモリコントロールブロックにおいて前記
    メモリデータバス上のデータを前記ブロック間データバ
    スに再配置し、バッファメモリへのデータ書き込みの場
    合には、前記メモリコントロールブロックにおいて前記
    ブロック間データバス上のデータを前記メモリデータバ
    スに再配置することを特徴とする信号処理装置。
  2. 【請求項２】バッファメモリに対するアクセス要求を調
    停してバッファメモリにアクセスするメモリコントロー
    ルブロックと、記録媒体への記録再生時に前記メモリコ
    ントロールブロックを介して前記バッファメモリとデー
    タ転送するデコーダブロックと、前記メモリコントロー
    ルブロックを介してバッファメモリからのデータの誤り
    訂正処理を行う誤り訂正ブロックと、前記メモリコント
    ロールブロックを介してバッファメモリから前記誤り訂
    正処理されたデータを読み出してホストコンピュータに
    転送しまたはホストコンピュータから転送されたデータ
    をバッファメモリに書き込むホストインターフェースブ
    ロックを有し、前記バッファメモリに保存された少なく
    とも２フレーム分のデータの誤り訂正処理を同時に行な
    うことを特徴とする請求項１に記載の信号処理装置。
  3. 【請求項３】記録媒体から所定のワード数よりなる連続
    するフレームのＮフレームのデータをバッファメモリに
    格納する際に、第１のフレームデータをＮ−１ワードお
    きに前記バッファメモリに格納し、第２のフレームデー
    タを第１のフレームデータに隣接してＮ−１ワードおき
    に格納し、順次第Ｎフレームデータを第Ｎ−１フレーム
    データに隣接してＮ−１ワードおきに順次格納して、異
    なるフレームのＮ個のワードデータが連続してバッファ
    メモリに格納されることを特徴とする請求項１に記載の
    信号処理装置。
JP10059391A 1998-03-11 1998-03-11 信号処理装置 Pending JPH11259238A (ja)

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Application Number Priority Date Filing Date Title
JP10059391A JPH11259238A (ja) 1998-03-11 1998-03-11 信号処理装置
US09/831,300 US6697921B1 (en) 1998-03-11 1999-09-08 Signal processor providing an increased memory access rate
TW088115628A TW466408B (en) 1998-03-11 1999-09-10 Signal processing device

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Application Number Priority Date Filing Date Title
JP10059391A JPH11259238A (ja) 1998-03-11 1998-03-11 信号処理装置

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