JPH0287283A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0287283A JPH0287283A JP63239227A JP23922788A JPH0287283A JP H0287283 A JPH0287283 A JP H0287283A JP 63239227 A JP63239227 A JP 63239227A JP 23922788 A JP23922788 A JP 23922788A JP H0287283 A JPH0287283 A JP H0287283A
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- JP
- Japan
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- serial
- cpu
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- peripheral device
- connection
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000002093 peripheral effect Effects 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Semiconductor Integrated Circuits (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリマップドＩ／Ｏ方式を採用するシングル
チップマイクロコンピュータに関し、特にＣＰＵと周辺
装置をメガセルとして扱い、上記ＣＰＵと周辺装置間の
接続を自動レイアウトによってレイアウトするマイクロ
コンピュータにおいてチップサイズを縮小できる回路構
成に関する。
チップマイクロコンピュータに関し、特にＣＰＵと周辺
装置をメガセルとして扱い、上記ＣＰＵと周辺装置間の
接続を自動レイアウトによってレイアウトするマイクロ
コンピュータにおいてチップサイズを縮小できる回路構
成に関する。
従来のこの種の半導体集積回路装置では、ＣＰＵと周辺
装置間を接続するアドレスデータならびに入出力データ
については、一定ビツト幅を持つバス構成された配線に
よって接続されていた。
装置間を接続するアドレスデータならびに入出力データ
については、一定ビツト幅を持つバス構成された配線に
よって接続されていた。
第４図は、従来のマイクロコンピュータにおけるチップ
構成図である。
構成図である。
ＣＰＵ１２によって発生された４ビット幅を持つアドレ
スデータは、同じく４ビット幅を持つバス構成された配
線１６によって各周辺装置１３゜１４．１５に供給され
る。
スデータは、同じく４ビット幅を持つバス構成された配
線１６によって各周辺装置１３゜１４．１５に供給され
る。
又、この構成はスピードの要求される周辺装置であろう
と、なかろうと、同様の接続を行なっていた。
と、なかろうと、同様の接続を行なっていた。
上記説明はアドレスデータについてのみ行なったが、４
ビット幅を持つバス構成された入出力データについても
同様の接続を行なっていた。
ビット幅を持つバス構成された入出力データについても
同様の接続を行なっていた。
前述した従来の半導体集積回路装置では、ＣＰＵと周辺
装置間のアドレスデータならびに入出力データについて
は、一定ビツト幅を持つバスによって接続しなければな
らず、上記ＣＰＵと周辺装置間の配線を自動レイアウト
によってレイアウトを行なうマイクロコンピュータでは
、配線本数が多い為、配線面積が人手による配線レイア
ウトに比べて５０％以上増加してしまい、結果としてチ
ップサイズが増加するという欠点があった。
装置間のアドレスデータならびに入出力データについて
は、一定ビツト幅を持つバスによって接続しなければな
らず、上記ＣＰＵと周辺装置間の配線を自動レイアウト
によってレイアウトを行なうマイクロコンピュータでは
、配線本数が多い為、配線面積が人手による配線レイア
ウトに比べて５０％以上増加してしまい、結果としてチ
ップサイズが増加するという欠点があった。
本発明の目的は、’ｃ ｐ ｕと周辺装置間のバス接続
のうち、スピードの要求されない周辺装置との接続につ
いてのみシリアル接続とし、配線本数を減らす事により
チップサイズを減少させる事の出来る半導体集積回路装
置を提供する事にある。
のうち、スピードの要求されない周辺装置との接続につ
いてのみシリアル接続とし、配線本数を減らす事により
チップサイズを減少させる事の出来る半導体集積回路装
置を提供する事にある。
本発明の半導体集積回路装置は、ＣＰＵと周辺装置間を
バスによって接続されるアドレスデータならびに入出力
データをシリアルデータの変換するシリアルパラレル変
換器と、前記シリアルデータを高速に転送するためのク
ロック逓倍回路を有している。
バスによって接続されるアドレスデータならびに入出力
データをシリアルデータの変換するシリアルパラレル変
換器と、前記シリアルデータを高速に転送するためのク
ロック逓倍回路を有している。
次に、本発明について図面を参照して説明を行う。
第１図は本発明の一実施例のブロック図である。ＣＰＵ
Ｉより発生される一定ビット幅を持つアドレスデータは
、シリアルパラレル変換器５によってシリアルアドレス
データに変換される。シリアルアドレスデータは、クロ
ック逓倍回路９によってＣＰＵ周波数より逓倍された周
波数によってシリアル転送路／Ｏ上を転送され、各周辺
装置２．３．４に伝えられる。
Ｉより発生される一定ビット幅を持つアドレスデータは
、シリアルパラレル変換器５によってシリアルアドレス
データに変換される。シリアルアドレスデータは、クロ
ック逓倍回路９によってＣＰＵ周波数より逓倍された周
波数によってシリアル転送路／Ｏ上を転送され、各周辺
装置２．３．４に伝えられる。
各周辺装置２，３．４に伝えられたシリアルアドレスデ
ータは、各周辺装置２．３．４にあるシリアルパラレル
変電器６，７．８によって一定ビット幅を持つアドレス
データに変換され、このアドレスデータの示す周辺装置
が選択される。
ータは、各周辺装置２．３．４にあるシリアルパラレル
変電器６，７．８によって一定ビット幅を持つアドレス
データに変換され、このアドレスデータの示す周辺装置
が選択される。
クロック逓倍回路９の内部回路を第２図に示す。ＣＰＵ
内部で使用されているＣＰＵクロックは、デイレイ素子
１７とエクスクル−シブオア回路１８によってＣＰＵク
ロックの２倍の周波数を持つクロックに逓倍された後、
デイレイ素子１つ、エフススクルーシブオア回路２０に
よって更に２倍の周波数を持つシリアルパラレル変換用
クロックに逓倍され、シリアルパラレル変換器５．６，
７．８に伝えられる。
内部で使用されているＣＰＵクロックは、デイレイ素子
１７とエクスクル−シブオア回路１８によってＣＰＵク
ロックの２倍の周波数を持つクロックに逓倍された後、
デイレイ素子１つ、エフススクルーシブオア回路２０に
よって更に２倍の周波数を持つシリアルパラレル変換用
クロックに逓倍され、シリアルパラレル変換器５．６，
７．８に伝えられる。
本発明の一実施例は４ビツトの幅を持つアドレスならび
に入出力データを想定しているので、クロック逓倍回路
９はＣＰＵクロックに対して４倍の周波数を持つシリア
ルパラレル変換器用クロックを発生している（第３図）
。
に入出力データを想定しているので、クロック逓倍回路
９はＣＰＵクロックに対して４倍の周波数を持つシリア
ルパラレル変換器用クロックを発生している（第３図）
。
このため、ＣＰＵＩクロックで４ビツトのブタをシリア
ル転送路／Ｏ上を転送する事ができ、ＣＰＵ１の動作に
対して遅れの発生しない周辺装置２．３．４の動作が可
能である。
ル転送路／Ｏ上を転送する事ができ、ＣＰＵ１の動作に
対して遅れの発生しない周辺装置２．３．４の動作が可
能である。
以上説明したように本発明は、ＣＰＵと周辺装置間のア
ドレスデータ及び入出力データをシリアル接続とする事
で、自動レイアウト実行時に配線本数を減らす事が可能
となり、配線面積が減少する事でチップサイズを縮小さ
せる効果があり、またパラレルのバス構成の場合、各ビ
ットの配線負荷のアンバランスによるビット間のスイッ
チングスピードの差による誤動作も防ぐ事ができる。
ドレスデータ及び入出力データをシリアル接続とする事
で、自動レイアウト実行時に配線本数を減らす事が可能
となり、配線面積が減少する事でチップサイズを縮小さ
せる効果があり、またパラレルのバス構成の場合、各ビ
ットの配線負荷のアンバランスによるビット間のスイッ
チングスピードの差による誤動作も防ぐ事ができる。
又、本発明においては、シリアルパラレル変換器とクロ
ック逓倍回路を付加する事でチップサイズの増加を発生
するが、本発明における配線面積の減少は、このチップ
サイズの増加より十分に大きいために、チップサイズを
減少する効果がある。
ック逓倍回路を付加する事でチップサイズの増加を発生
するが、本発明における配線面積の減少は、このチップ
サイズの増加より十分に大きいために、チップサイズを
減少する効果がある。
第１図は本発明の一実施例であるＣＰＵと周辺装置の接
続例を示す図、第２図は本発明に使用するクロック逓倍
回路の一例の図、第３図はクロック逓倍回路によって４
倍に変換されたクロックのタイミングチャート、第４図
は従来（１；りＣＰＵと周辺装置の接続例を示す図であ
る。 １・・・ＣＰＵ、２．３．４・・・周辺装置、５，６゜
７．８・・・シリアルパラレル変換器、９・・・クロツ
ク逓倍回路、／Ｏ・・・シリアル接続路、１１・・・シ
リアルパラレル変換器クロックライン、１２・・・ＣＰ
Ｕ、１３，１４．１５・・・周辺装置、１６・・・バス
接続路、１７．１９・・・デイレイ素子、１８．２０・
・・エクスクル−シブオア回路。
続例を示す図、第２図は本発明に使用するクロック逓倍
回路の一例の図、第３図はクロック逓倍回路によって４
倍に変換されたクロックのタイミングチャート、第４図
は従来（１；りＣＰＵと周辺装置の接続例を示す図であ
る。 １・・・ＣＰＵ、２．３．４・・・周辺装置、５，６゜
７．８・・・シリアルパラレル変換器、９・・・クロツ
ク逓倍回路、／Ｏ・・・シリアル接続路、１１・・・シ
リアルパラレル変換器クロックライン、１２・・・ＣＰ
Ｕ、１３，１４．１５・・・周辺装置、１６・・・バス
接続路、１７．１９・・・デイレイ素子、１８．２０・
・・エクスクル−シブオア回路。
Claims (1)
- メモリマップドＩ／Ｏ方式を採用するシングルチップマ
イクロコンピュータにおいて、ＣＰＵと周辺装置間のバ
ス接続をシリアル接続に変更するシリアルパラレル変換
器と、前記シリアル接続上のデータを高速転送させる為
のクロック逓倍回路を有し、そのクロック周波数の逓倍
率をバス構成のビット幅と一致させることを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239227A JPH0287283A (ja) | 1988-09-22 | 1988-09-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239227A JPH0287283A (ja) | 1988-09-22 | 1988-09-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287283A true JPH0287283A (ja) | 1990-03-28 |
Family
ID=17041639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239227A Pending JPH0287283A (ja) | 1988-09-22 | 1988-09-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287283A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05333980A (ja) * | 1992-05-28 | 1993-12-17 | Fujitsu Ltd | バストランシーバの実装構造 |
| US5373653A (en) * | 1990-03-20 | 1994-12-20 | Scs Promotion Company Limited | Apparatus for mounting advertisement notice |
| US5398436A (en) * | 1991-10-25 | 1995-03-21 | Scs Promotion Company Limited | Visual panel |
| US5408770A (en) * | 1991-01-10 | 1995-04-25 | Scs Promotion Company Limited | Sheet stretcher including sheet attachment holes and sheet connection means |
| US5588236A (en) * | 1991-10-25 | 1996-12-31 | Scs Promotion Company Limited | Visual panel |
| US5974493A (en) * | 1996-02-26 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with processor bus having smaller width than memory bus |
| WO2002043149A1 (fr) * | 2000-11-22 | 2002-05-30 | Niigata Seimitsu Co., Ltd. | Dispositif a semi-conducteur |
| US7555583B2 (en) | 2004-07-28 | 2009-06-30 | Samsung Electronics Co., Ltd. | Control system having main controller and peripheral controllers, and bus connection method |
-
1988
- 1988-09-22 JP JP63239227A patent/JPH0287283A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373653A (en) * | 1990-03-20 | 1994-12-20 | Scs Promotion Company Limited | Apparatus for mounting advertisement notice |
| US5408770A (en) * | 1991-01-10 | 1995-04-25 | Scs Promotion Company Limited | Sheet stretcher including sheet attachment holes and sheet connection means |
| US5398436A (en) * | 1991-10-25 | 1995-03-21 | Scs Promotion Company Limited | Visual panel |
| US5588236A (en) * | 1991-10-25 | 1996-12-31 | Scs Promotion Company Limited | Visual panel |
| JPH05333980A (ja) * | 1992-05-28 | 1993-12-17 | Fujitsu Ltd | バストランシーバの実装構造 |
| US5974493A (en) * | 1996-02-26 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with processor bus having smaller width than memory bus |
| WO2002043149A1 (fr) * | 2000-11-22 | 2002-05-30 | Niigata Seimitsu Co., Ltd. | Dispositif a semi-conducteur |
| US7555583B2 (en) | 2004-07-28 | 2009-06-30 | Samsung Electronics Co., Ltd. | Control system having main controller and peripheral controllers, and bus connection method |
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