JPH0594366A - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
- Publication number
- JPH0594366A JPH0594366A JP3280694A JP28069491A JPH0594366A JP H0594366 A JPH0594366 A JP H0594366A JP 3280694 A JP3280694 A JP 3280694A JP 28069491 A JP28069491 A JP 28069491A JP H0594366 A JPH0594366 A JP H0594366A
- Authority
- JP
- Japan
- Prior art keywords
- storage
- cpu
- rom
- central processing
- storage space
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 ワンチップ内に２つの記憶空間を実現し、中
央処理装置の処理能力の向上を図る。 【構成】 ＣＰＵ１ａを中央に、一方の記憶空間に対応
するＲＯＭ２ａ及びＲＡＭ３ａと、他方の記憶空間に対
応するＲＯＭ２ｂ及びＲＡＭ３ｂとをＣＰＵ１ａを挟み
込むように両側に配置し、ＲＯＭ２ａ，ＲＡＭ３ａ，Ｃ
ＰＵ１ａ，ＲＯＭ２ｂ，ＲＡＭ３ｂの並びに平行してア
ドレスバス４ａ，４ｂ及びデータバス５ａ，５ｂを配置
する。
央処理装置の処理能力の向上を図る。 【構成】 ＣＰＵ１ａを中央に、一方の記憶空間に対応
するＲＯＭ２ａ及びＲＡＭ３ａと、他方の記憶空間に対
応するＲＯＭ２ｂ及びＲＡＭ３ｂとをＣＰＵ１ａを挟み
込むように両側に配置し、ＲＯＭ２ａ，ＲＡＭ３ａ，Ｃ
ＰＵ１ａ，ＲＯＭ２ｂ，ＲＡＭ３ｂの並びに平行してア
ドレスバス４ａ，４ｂ及びデータバス５ａ，５ｂを配置
する。
Description
【０００１】
【産業上の利用分野】この発明は同一チップ（ワンチッ
プ）内に２つの記憶空間を持ったマイクロコンピュータ
に関し、特にワンチップ上に中央処理装置や記憶装置を
配置するレイアウト構成に関するものである。
プ）内に２つの記憶空間を持ったマイクロコンピュータ
に関し、特にワンチップ上に中央処理装置や記憶装置を
配置するレイアウト構成に関するものである。
【０００２】
【従来の技術】記憶空間を２つに分ける方法は、ハーヴ
ァードアーキテクチャ等で知られているように、ＣＰＵ
（中央処理装置）の処理能力を向上させる一手段として
従来より存在する。しかしこの手段をワンチップマイク
ロコンピュータ上で実現した例は今までになかった。図
４は、このような従来のマイクロコンピュータを構成す
る構成要素の配置図である。図４において、１はデータ
処理を行うＣＰＵ、２は記憶空間に対応するＲＯＭ（リ
ードオンリメモリ）、３は同じ記憶空間に対応するＲＡ
Ｍ（ランダムアクセスメモリ）、４はＣＰＵ１とＲＯＭ
２とＲＡＭ３を接続するアドレスバス、５はＣＰＵ１と
ＲＯＭ２とＲＡＭ３を接続するデータバスである。
ァードアーキテクチャ等で知られているように、ＣＰＵ
（中央処理装置）の処理能力を向上させる一手段として
従来より存在する。しかしこの手段をワンチップマイク
ロコンピュータ上で実現した例は今までになかった。図
４は、このような従来のマイクロコンピュータを構成す
る構成要素の配置図である。図４において、１はデータ
処理を行うＣＰＵ、２は記憶空間に対応するＲＯＭ（リ
ードオンリメモリ）、３は同じ記憶空間に対応するＲＡ
Ｍ（ランダムアクセスメモリ）、４はＣＰＵ１とＲＯＭ
２とＲＡＭ３を接続するアドレスバス、５はＣＰＵ１と
ＲＯＭ２とＲＡＭ３を接続するデータバスである。
【０００３】ＣＰＵ１はＲＯＭ２に格納されたプログラ
ム等に従って演算及び制御を行いデータを処理する。こ
の演算及び制御中に必要なデータはＲＡＭ３に一時的に
格納される。ＣＰＵ１とＲＯＭ２又はＲＡＭ３間では、
１度に１つのデータのみ授受可能である。
ム等に従って演算及び制御を行いデータを処理する。こ
の演算及び制御中に必要なデータはＲＡＭ３に一時的に
格納される。ＣＰＵ１とＲＯＭ２又はＲＡＭ３間では、
１度に１つのデータのみ授受可能である。
【０００４】
【発明が解決しようとする課題】上記のような従来のマ
イクロコンピュータでは、ＣＰＵは単一の記憶空間を単
一のバスでアクセスする構成であり、記憶空間を２つに
分けて、ＣＰＵが同時に異なる複数の演算及び制御を行
えるようにし、ＣＰＵの処理能力の向上を図るたの手段
をワンチップマイクロコンピュータ上で実現しようとす
るような考慮はなされていなかった。
イクロコンピュータでは、ＣＰＵは単一の記憶空間を単
一のバスでアクセスする構成であり、記憶空間を２つに
分けて、ＣＰＵが同時に異なる複数の演算及び制御を行
えるようにし、ＣＰＵの処理能力の向上を図るたの手段
をワンチップマイクロコンピュータ上で実現しようとす
るような考慮はなされていなかった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、ワンチップ上で２つの記憶空間
を実現し、ＣＰＵの処理能力を向上させることができる
マイクロコンピュータを提供することを目的とする。
ためになされたもので、ワンチップ上で２つの記憶空間
を実現し、ＣＰＵの処理能力を向上させることができる
マイクロコンピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、ワンチップ内において、中央処理装置
１ａが中央に配置され、一方の記憶空間に対応する記憶
装置（ＲＯＭ２ａ，ＲＡＭ３ａ）と、他方の記憶空間に
対応する記憶装置（ＲＯＭ２ｂ，ＲＡＭ３ｂ）とが中央
処理装置１ａを挟み込むように中央処理装置１ａの両側
に配置され、一方の記憶空間に対応する記憶装置と中央
処理装置１ａと他方の記憶空間に対応する記憶装置との
並びに平行してアドレスバス４ａ，４ｂ及びデータバス
５ａ，５ｂが配置され中央処理装置１ａを中心に各記憶
装置に接続されたものである。
コンピュータは、ワンチップ内において、中央処理装置
１ａが中央に配置され、一方の記憶空間に対応する記憶
装置（ＲＯＭ２ａ，ＲＡＭ３ａ）と、他方の記憶空間に
対応する記憶装置（ＲＯＭ２ｂ，ＲＡＭ３ｂ）とが中央
処理装置１ａを挟み込むように中央処理装置１ａの両側
に配置され、一方の記憶空間に対応する記憶装置と中央
処理装置１ａと他方の記憶空間に対応する記憶装置との
並びに平行してアドレスバス４ａ，４ｂ及びデータバス
５ａ，５ｂが配置され中央処理装置１ａを中心に各記憶
装置に接続されたものである。
【０００７】
【作用】中央処理装置１ａ、一方の記憶空間に対応する
記憶装置（ＲＯＭ２ａ，ＲＡＭ３ａ）、及び他方の記憶
空間に対応する記憶装置（ＲＯＭ２ｂ，ＲＡＭ３ｂ）を
上記のようにワンチップ内において配置し、アドレスバ
ス４ａ，４ｂ及びデータバス５ａ，５ｂを上記のように
配置することにより、２つの記憶空間が容易に実現され
る。
記憶装置（ＲＯＭ２ａ，ＲＡＭ３ａ）、及び他方の記憶
空間に対応する記憶装置（ＲＯＭ２ｂ，ＲＡＭ３ｂ）を
上記のようにワンチップ内において配置し、アドレスバ
ス４ａ，４ｂ及びデータバス５ａ，５ｂを上記のように
配置することにより、２つの記憶空間が容易に実現され
る。
【０００８】
【実施例】図１はこの発明の一実施例に係るマイクロコ
ンピュータを構成する構成要素の配置図である。図１に
おいて、１ａはＣＰＵ、２ａと３ａは一方の記憶空間に
それぞれ対応する記憶装置としてのＲＯＭとＲＡＭ、２
ｂと３ｂは他方の記憶空間にそれぞれ対応する記憶装置
としてのＲＯＭとＲＡＭ、４ａはＣＰＵ１ａとＲＯＭ２
ａとＲＡＭ３ａを接続するアドレスバス、４ｂはＣＰＵ
１ａとＲＯＭ２ｂとＲＡＭ３ｂを接続するアドレスバ
ス、５ａはＣＰＵ１ａとＲＯＭ２ａとＲＡＭ３ａを接続
するデータバス、５ｂはＣＰＵ１ａとＲＯＭ２ｂとＲＡ
Ｍ３ｂを接続するデータバスである。このように、この
実施例は、ＲＯＭ２ａ及びＲＡＭ３ａと、ＲＯＭ２ｂ及
びＲＡＭ３ｂとがＣＰＵ１ａを挟み込むようにＣＰＵ１
ａの両側に配置されている。即ち、ＣＰＵ１ａを中心に
２つの記憶空間がＣＰＵ１ａの両側に配置されるレイア
ウトとなっている。また、アドレスバス４ａ，４ｂ及び
データバス５ａ，５ｂはＲＡＭ３ａ、ＲＯＭ２ａ、ＣＰ
Ｕ１ａ、ＲＯＭ２ｂ、ＲＡＭ３ｂの並びに平行して配置
されている。
ンピュータを構成する構成要素の配置図である。図１に
おいて、１ａはＣＰＵ、２ａと３ａは一方の記憶空間に
それぞれ対応する記憶装置としてのＲＯＭとＲＡＭ、２
ｂと３ｂは他方の記憶空間にそれぞれ対応する記憶装置
としてのＲＯＭとＲＡＭ、４ａはＣＰＵ１ａとＲＯＭ２
ａとＲＡＭ３ａを接続するアドレスバス、４ｂはＣＰＵ
１ａとＲＯＭ２ｂとＲＡＭ３ｂを接続するアドレスバ
ス、５ａはＣＰＵ１ａとＲＯＭ２ａとＲＡＭ３ａを接続
するデータバス、５ｂはＣＰＵ１ａとＲＯＭ２ｂとＲＡ
Ｍ３ｂを接続するデータバスである。このように、この
実施例は、ＲＯＭ２ａ及びＲＡＭ３ａと、ＲＯＭ２ｂ及
びＲＡＭ３ｂとがＣＰＵ１ａを挟み込むようにＣＰＵ１
ａの両側に配置されている。即ち、ＣＰＵ１ａを中心に
２つの記憶空間がＣＰＵ１ａの両側に配置されるレイア
ウトとなっている。また、アドレスバス４ａ，４ｂ及び
データバス５ａ，５ｂはＲＡＭ３ａ、ＲＯＭ２ａ、ＣＰ
Ｕ１ａ、ＲＯＭ２ｂ、ＲＡＭ３ｂの並びに平行して配置
されている。
【０００９】以上のように構成されたマイクロコンピュ
ータにおいては、アドレスバス４ａ及びデータバス５ａ
と、アドレスバス４ｂ及びデータバス５ｂとが独立して
２つの記憶空間にそれぞれ対応して２つのバスグループ
に分けられているため、ＣＰＵ１ａより見た記憶空間は
２つ存在する。この構成により同一バスタイミングで２
つの記憶空間より２つのデータを同時にアクセスできる
ことになる。
ータにおいては、アドレスバス４ａ及びデータバス５ａ
と、アドレスバス４ｂ及びデータバス５ｂとが独立して
２つの記憶空間にそれぞれ対応して２つのバスグループ
に分けられているため、ＣＰＵ１ａより見た記憶空間は
２つ存在する。この構成により同一バスタイミングで２
つの記憶空間より２つのデータを同時にアクセスできる
ことになる。
【００１０】なお、上記実施例ではＣＰＵ、ＲＯＭ、及
びＲＡＭの配置のみを示したが、図２に示すようにメモ
リマップド入出力による入出力ポート６ａ，６ｂ、シリ
アル入出力ポート９、タイマ７、Ａ／Ｄ変換器８等の周
辺機能回路の制御レジスタをメモリ番地に割り当てて接
続しても良い。
びＲＡＭの配置のみを示したが、図２に示すようにメモ
リマップド入出力による入出力ポート６ａ，６ｂ、シリ
アル入出力ポート９、タイマ７、Ａ／Ｄ変換器８等の周
辺機能回路の制御レジスタをメモリ番地に割り当てて接
続しても良い。
【００１１】また、更に他の実施例として図３に示すよ
うに１つのバスを介して２つ（あるいは複数）のＣＰＵ
１ｂ，１ｃを接続した構成も考えられる。即ち、ＣＰＵ
１ｂはアドレスバス４ａあるいはデータバス５ａを介し
てＲＡＭ２ａ、ＲＯＭ３ａ及びＣＰＵ１ａに接続され、
ＣＰＵ１ｃはアドレスバス４ｂあるいはデータバス５ｂ
を介してＲＡＭ２ｂ、ＲＯＭ３ｂ及びＣＰＵ１ａに接続
される。
うに１つのバスを介して２つ（あるいは複数）のＣＰＵ
１ｂ，１ｃを接続した構成も考えられる。即ち、ＣＰＵ
１ｂはアドレスバス４ａあるいはデータバス５ａを介し
てＲＡＭ２ａ、ＲＯＭ３ａ及びＣＰＵ１ａに接続され、
ＣＰＵ１ｃはアドレスバス４ｂあるいはデータバス５ｂ
を介してＲＡＭ２ｂ、ＲＯＭ３ｂ及びＣＰＵ１ａに接続
される。
【００１２】
【発明の効果】以上のように本発明によれば、ワンチッ
プ内において、中央処理装置が中央に配置され、一方の
記憶空間に対応する記憶装置と、他方の記憶空間に対応
する記憶装置とが中央処理装置を挟み込むように中央処
理装置の両側に配置され、一方の記憶空間に対応する記
憶装置と中央処理装置と他方の記憶空間に対応する記憶
装置との並びに平行してアドレスバス及びデータバスが
配置され中央処理装置を中心に各記憶装置に接続された
構成としたので、ワンチップ上で２つの記憶装置が実現
され、これにより中央処理装置が２つの記憶空間を利用
でき、中央処理装置の処理能力、即ちコンピュータの処
理能力が向上するという効果が得られる。また、ワンチ
ップマイクロコンピュータでは、特にメモリサイズを種
々変化させたものを製品化し、各応用分野に適切なメモ
リサイズを採用するが、その際、本発明のレイアウトで
あれば、上下方向に記憶装置の配置を伸縮させることで
メモリサイズの変更を容易に実施することができる。
プ内において、中央処理装置が中央に配置され、一方の
記憶空間に対応する記憶装置と、他方の記憶空間に対応
する記憶装置とが中央処理装置を挟み込むように中央処
理装置の両側に配置され、一方の記憶空間に対応する記
憶装置と中央処理装置と他方の記憶空間に対応する記憶
装置との並びに平行してアドレスバス及びデータバスが
配置され中央処理装置を中心に各記憶装置に接続された
構成としたので、ワンチップ上で２つの記憶装置が実現
され、これにより中央処理装置が２つの記憶空間を利用
でき、中央処理装置の処理能力、即ちコンピュータの処
理能力が向上するという効果が得られる。また、ワンチ
ップマイクロコンピュータでは、特にメモリサイズを種
々変化させたものを製品化し、各応用分野に適切なメモ
リサイズを採用するが、その際、本発明のレイアウトで
あれば、上下方向に記憶装置の配置を伸縮させることで
メモリサイズの変更を容易に実施することができる。
【図１】この発明の一実施例に係るマイクロコンピュー
タを構成する構成要素の配置図である。
タを構成する構成要素の配置図である。
【図２】この発明の他の実施例に係るマイクロコンピュ
ータを構成する構成要素の配置図である。
ータを構成する構成要素の配置図である。
【図３】この発明の他の実施例に係るマイクロコンピュ
ータを構成する構成要素の配置図である。
ータを構成する構成要素の配置図である。
【図４】従来のマイクロコンピュータを構成する構成要
素の配置図である。
素の配置図である。
１ａ ＣＰＵ ２ａ，２ｂ ＲＯＭ ３ａ，３ｂ ＲＡＭ ４ａ，４ｂ アドレスバス ５ａ，５ｂ データバス
Claims (1)
- 【請求項１】 ワンチップ内に２つの記憶空間を持ち、
それらの記憶空間にそれぞれ対応する記憶装置を用いて
データ処理を行う中央処理装置を備えたマイクロコンピ
ュータであって、上記ワンチップ内において、上記中央
処理装置が中央に配置され、一方の記憶空間に対応する
記憶装置と、他方の記憶空間に対応する記憶装置とが上
記中央処理装置を挟み込むように該中央処理装置の両側
に配置され、上記一方の記憶空間に対応する記憶装置と
上記中央処理装置と上記他方の記憶空間に対応する記憶
装置との並びに平行してアドレスバス及びデータバスが
配置され、上記中央処理装置を中心に上記各記憶装置に
接続された構成を有することを特徴とするマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280694A JPH0594366A (ja) | 1991-10-01 | 1991-10-01 | マイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280694A JPH0594366A (ja) | 1991-10-01 | 1991-10-01 | マイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594366A true JPH0594366A (ja) | 1993-04-16 |
Family
ID=17628647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3280694A Pending JPH0594366A (ja) | 1991-10-01 | 1991-10-01 | マイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594366A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0725349A2 (en) * | 1995-01-31 | 1996-08-07 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer chip layout |
| US5974493A (en) * | 1996-02-26 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with processor bus having smaller width than memory bus |
| JP2009020913A (ja) * | 2008-10-02 | 2009-01-29 | Seiko Epson Corp | 印刷記録材容器の識別システムおよび識別方法 |
-
1991
- 1991-10-01 JP JP3280694A patent/JPH0594366A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0725349A2 (en) * | 1995-01-31 | 1996-08-07 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer chip layout |
| EP0725349A3 (en) * | 1995-01-31 | 1997-07-09 | Mitsubishi Electric Corp | Microcomputer chip arrangement |
| US5787310A (en) * | 1995-01-31 | 1998-07-28 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer |
| US5974493A (en) * | 1996-02-26 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with processor bus having smaller width than memory bus |
| JP2009020913A (ja) * | 2008-10-02 | 2009-01-29 | Seiko Epson Corp | 印刷記録材容器の識別システムおよび識別方法 |
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