JPH09231130A - マイクロコンピュータ - Google Patents

マイクロコンピュータ

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JPH09231130A
JPH09231130A JP8038494A JP3849496A JPH09231130A JP H09231130 A JPH09231130 A JP H09231130A JP 8038494 A JP8038494 A JP 8038494A JP 3849496 A JP3849496 A JP 3849496A JP H09231130 A JPH09231130 A JP H09231130A
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JP
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bus
memory
processor
buffer
microcomputer according
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JP8038494A
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Naoto Okumura
直人 奥村
Katsumi Dosaka
勝己 堂阪
Yukari Takada
由香里 高田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

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Abstract

(57)【要約】 【課題】 処理性能の向上及び小型化が図れるマイクロ
コンピュータを提供すること。 【解決手段】 メモリセル領域２，ＣＰＵ３間にはバッ
ファ４が設けられている。ＣＰＵ３，バッファ４間はバ
ス幅が小さいプロセッサバスＢ1 で接続されており、バ
ッファ４，メモリセル領域２間はバス幅が大きいメモリ
バスＢ2 で接続されている。バッファ４はセレクタ41及
びラッチ42を含み、セレクタ41がバス幅を変更する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プロセッサとメモ
リとが同一基板に搭載されたマイクロコンピュータに関
し、詳しくはプロセッサ，メモリ間の回路構成、及びこ
れらを接続するバスのレイアウトに関する。
【０００２】
【従来の技術】プロセッサとメモリとが同一チップに集
積されておらず、プロセッサ，メモリ間のバス幅がプロ
セッサの処理機能を低下させない程度に広い場合、プロ
セッサ，メモリを搭載している夫々のチップを接続する
ためのピンを各チップに設ける必要があり、消費電力の
増大，製造コストの上昇は避けられない。そこでこれら
を解消し、さらにプロセッサの処理能力の向上を目的と
して、プロセッサとメモリとを１チップ化するための検
討が盛んに行われている。しかしながら一般に汎用プロ
セッサと大容量の汎用メモリとでは、製造プロセス及び
設計手法が異なるので、夫々に既存の技術を単純に合わ
せることは非常に困難である。
【０００３】まず製造プロセスについて述べると、メモ
リに使用される配線は一般に２層までであるが、メモリ
セルの微細化のために多数の工程が実施されている。一
方プロセッサでは集積度を向上させるために多層配線が
使用されるケースが多い。また設計手法について述べる
と、メモリのレイアウトは、セル容量，配線遅延等のア
ナログ特性の最適化を考慮されており、レイアウトの変
更には多大な期間とコストとを要する。図31は16Ｍビッ
トＤＲＡＭのレイアウト例を示す。通常の16ＭビットＤ
ＲＡＭは４Ｍビットのセル領域がアレイ状に並べられて
いる。一方、プロセッサ、特に制御ロジック部ではＣＡ
Ｄツール（自動配置配線ツール）を利用し、与えられた
領域に自動的にレイアウトを生成することが可能であ
り、レイアウト変更の自由度は高い。
【０００４】以上のような条件の下で汎用プロセッサと
大容量メモリとを１チップ化する案として次の方法が考
えられる。製造プロセス技術についてはメモリのものを
ベースとし、レイアウトに関してもメモリセル領域単位
では変更なしに流用する。プロセッサはできるだけ小さ
くして製造プロセス技術がメモリ・ベースであることに
よる特性悪化の影響を小さくする。さらにプロセッサは
そのレイアウト変更の自由度を生かしてメモリの隙間に
配置する。
【０００５】例えば“情報処理学会研究報告Vol.94,No.
91,ISSN 0919-6072 計算機アーキテクチャ研究報告No.1
08,94-ARC-108,pp49-56,21世紀に向けた新しい汎用機能
部品PPRAM の提案, 村上他”（引例１）には図32に示す
如きレイアウトにて、４つの汎用プロセッサ11と複数の
メモリセル領域12a を有する大容量の汎用メモリ12とを
１チップ化したPPRAM(Parallel Processing Random Acc
ess Memory,PracticalParallel Random Access Machin
e)が提案されている。図32ではチップの一辺側に４つの
汎用プロセッサ11が並列されており、残る領域に汎用メ
モリ12の複数のメモリセル領域12a がアレイ状に配置さ
れている。
【０００６】また特開平５-94366号公報（引例２）に
は、図33に示す如く、２つの記憶空間13の間にＣＰＵ14
を配置し、その片側に、記憶空間13，ＣＰＵ14の並びと
平行してアドレスバス15，データバス16を配置したマイ
クロコンピュータが開示されている。
【０００７】さらに特開昭63-81569号公報（引例３）に
は、図34に示す如く、メモリ，周辺回路等の各機能を有
する複数のモジュール31, 32, 33及びＣＰＵ34を、略同
幅となるように配置し、その片側にモジュール31, 32,
33，ＣＰＵ34の並びと平行してバス35を配置したマイク
ロコンピュータが開示されている。この公報において
は、モジュール31, 32…, ＣＰＵ34を２列に配置した場
合はバス35をその間に設けられている（図35）。また幅
が異なるモジュール31, 32…, ＣＰＵ34が並べられた場
合はこれらモジュールの周囲、即ちチップの周辺に沿っ
てバス35を設けている（図36）。いずれの図においても
ＣＰＵ34は複数のモジュール31, 32…の略中央に配置さ
れている。またモジュール31, 32…, ＣＰＵ34は、一直
線にバス35と対向するようになしてある。
【０００８】図37は、従来のマイクロコンピュータにお
けるプロセッサとメモリとの接続部分を示す模式的平面
図である。図示の如く、ＣＰＵ３，メモリセル領域２間
はバスＢa ，Ｂb ，Ｂc で接続されており、通常、バス
Ｂa ，Ｂb ，Ｂc の幅は全て等しい。このようにプロセ
ッサ，メモリに接続されたバスの幅が等しい構成は、上
述したようにＣＰＵとメモリセル領域とが１チップに集
積されている場合、及びこれらが別のチップに設けられ
ている場合の両方において一般的である。
【０００９】特開平２-87283号公報には、ＣＰＵと周辺
装置間のバス接続をシリアル接続に変換するシリアル／
パラレル変換器と、クロック逓倍回路とを備え、バスの
配線本数を減少することが可能な半導体集積回路装置が
開示されている。
【００１０】特開平７−153257号公報には、ＤＲＡＭと
ＳＲＡＭとを同一チップ上に備え、外部からＤＲＡＭへ
のデータアクセスをＳＲＡＭを介して行う半導体メモリ
が開示されている。
【００１１】
【発明が解決しようとする課題】図32に示すレイアウト
（引例１）では、メモリセル領域12a によって汎用プロ
セッサ11との距離が異なり、この距離が長い場合はバス
が長いので、データ伝送の遅延が大きい。またバスの距
離が異なることによりデータ伝送時間が異なるので、速
いものを遅いものに合わせる必要がある。さらにバスの
距離が長い場合はバスに要するレイアウト上の面積も大
きい。
【００１２】また引例２では、記憶空間13，ＣＰＵ14の
並びの片側に備えるアドレスバス15，データバス16は並
びの長さだけ必要であり、記憶空間13が大きい場合はそ
れだけ長くなるという問題がある。
【００１３】さらに引例３においても、モジュール31,
32, 33，ＣＰＵ34の並びと平行してバス35を配置した場
合、及びモジュール31, 32…, ＣＰＵ34の周囲、即ちチ
ップの周辺に沿ってバス35を配置した場合に同様の問題
がある。また記憶空間13（又はモジュール31, 32…），
ＣＰＵ14（又は34）の側方にバス（15,16 又は35）を設
ける構成では、バス形成に要する面積がビット数に比例
して増大するという欠点がある。
【００１４】さらに図37において、メモリセル領域２の
動作速度がＣＰＵ３よりも低い場合、バス幅が等しいた
めにＣＰＵ３の動作速度をメモリセル領域２の動作速度
に合わせており、ＣＰＵ３の処理性能を十分に発揮させ
ていないのが現状である。
【００１５】本発明は、斯かる事情に鑑みてなされたも
のであり、プロセッサバスをメモリバスより狭くするこ
とにより、プロセッサの処理性能を十分に発揮させ得、
また小型化が可能であるマイクロコンピュータを提供す
ることを目的とする。またプロセッサ，メモリ及びその
他の構成回路の配置によりバスを短くして処理能力を向
上させることが可能であり、小型化が実現するマイクロ
コンピュータを提供することを目的とする。
【００１６】
【課題を解決するための手段】請求項１記載の発明は、
プロセッサバスのバス幅をメモリバスのバス幅より小さ
くし、セレクタにてバス幅を変更することを特徴とす
る。従って従来のようにプロセッサの処理性能を低下さ
せる必要がないので、マイクロコンピュータの処理性能
が向上する。またバス配線に要するレイアウト面積を縮
小することができる。
【００１７】請求項２記載の発明は、請求項１におい
て、バッファは、信号をラッチするラッチ手段を有する
ことを特徴とする。これによりメモリからの信号の読み
出し処理又はメモリへの信号の書き込み処理の高速化が
実現する。
【００１８】請求項３記載の発明は、請求項１又は２に
おいて、バッファは、データ信号用のデータバッファと
命令信号用の命令バッファとを含み、データバッファ，
命令バッファはプロセッサと個別に接続されていること
を特徴とする。これによりプロセッサは、データバッフ
ァと命令バッファとに同時的にアクセスすることができ
る。
【００１９】請求項４記載の発明は、請求項３におい
て、プロセッサは、データバッファ及び命令バッファを
独立に、かつ必要なときは同時的にアクセスすることが
可能なようになしてある。従って処理性能が向上する。
【００２０】請求項５記載の発明は、請求項１〜４にお
いて、バス幅を変更するためのセレクタを有し、外部と
信号の入出力を行うためのバスインターフェース部と、
バスインターフェース部と外部とを接続するための外部
バスとを備え、バスインターフェース部は、メモリバス
にてメモリと接続されており、外部バスはメモリバスよ
りバス幅が小さいことを特徴とする。バスインターフェ
ース部を備えることにより外部との信号の入出力を高速
にて行うことができる。また外部バスがメモリバスより
バス幅が小さいことにより、パッド数を従来より少なく
することができるので、パッドに要する面積が縮小され
小型化が実現する。またピン数も減少するので消費電力
が低減される。
【００２１】請求項６記載の発明は、請求項５におい
て、バスインターフェース部は信号をラッチするラッチ
手段を有することを特徴とする。これにより信号の入出
力を高速化することができる。
【００２２】請求項７記載の発明は、請求項１〜６にお
いて、メモリは、高速にて動作する高速メモリと、低速
にて動作する低速メモリとを含むことを特徴とする。こ
れにより信号の種類に応じて転送速度を異ならせ効率良
く処理することができる。
【００２３】請求項８記載の発明は、請求項１〜６にお
いて、メモリは、大容量メモリと小容量メモリとを含む
ことを特徴とする。これにより信号の種類に応じてメモ
リを使い分け効率良く処理することができる。
【００２４】請求項９記載の発明は、請求項１〜８にお
いて、メモリは複数のメモリセル領域を有し、プロセッ
サは、複数のメモリセル領域の間に配置されていること
を特徴とする。これによりプロセッサとメモリセル領域
との距離（バスの長さ）を短縮し、また略均等にするこ
とが可能である。
【００２５】請求項１０記載の発明は、請求項９におい
て、メモリは複数のメモリセル領域列に分けて配置され
ており、プロセッサは前記メモリセル領域列の間に配置
されていることを特徴とする。これによりバスを複数系
統に分けて夫々を別途プロセッサに接続することが容易
となり、系統が異なるバスに接続されたメモリセル領域
を別々に制御しアクセスすることができる。またバスを
複数系統に分けることにより、バスの長さを短縮するこ
とができる。メモリのレイアウトについては、複数のメ
モリセル領域にて構成されるメモリセル領域列の間隔を
あけるだけであるので、既存のレイアウトを使用するこ
とができ、プロセッサはこれに合わせて配置される。ま
たメモリセル領域列間にスペースを設けてこのスペース
にプロセッサを配置する構成としているので、残るメモ
リセル領域列間のスペースに、データバッファ，命令バ
ッファを含むバッファ，バスインターフェース部等の回
路を設けることができる。
【００２６】請求項１１記載の発明は、請求項９におい
て、メモリは２つのメモリセル領域列に分けて配置され
ており、プロセッサは前記メモリセル領域列の間に配置
されていることを特徴とする。複数のメモリ領域の一般
的な配置において上述の作用を得ることができる。
【００２７】請求項１２記載の発明は、請求項１〜１１
において、前記バッファ又は前記バスインターフェース
部はメモリ又はメモリセル領域に近接させて設けられて
いることを特徴とする。これにより幅が広いメモリバス
を折り曲げる必要がなく、バス配線に要するレイアウト
面積の拡大を回避することができる。
【００２８】請求項１３記載の発明は、請求項１２にお
いて、メモリセル領域を４つ以上備え、各メモリセル領
域の内側短辺にバッファが夫々近接させて設けられてお
り、プロセッサバスはプロセッサの１辺から引き出され
ていることを特徴とする。
【００２９】請求項１４記載の発明は、請求項１２にお
いて、メモリセル領域を４つ以上備え、各メモリセル領
域の内側短辺にバッファが夫々近接させて設けられてお
り、プロセッサバスはプロセッサの２辺から引き出され
ていることを特徴とする。
【００３０】請求項１３記載の発明は、プロセッサにお
ける入出力端子を１辺側にまとめて配置することができ
る。一方、請求項１４記載の発明は、請求項１３記載の
発明よりバス長を短縮することができる。
【００３１】請求項１５記載の発明は、請求項１２にお
いて、メモリセル領域を４つ以上備え、各メモリセル領
域の内側長辺にバッファが夫々近接させて設けられてお
り、プロセッサバスはプロセッサの１辺から引き出され
ていることを特徴とする。このレイアウトは、メモリ容
量が大きくメモリバスのバス幅が大きい場合に有効であ
る。
【００３２】
【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づき具体的に説明する。 実施の形態１．図１は、実施の形態１に係るマイクロコ
ンピュータの要部を示す模式的平面図である。図中１は
チップの外枠を示し、チップ１上にはメモリセル領域２
及びＣＰＵ３が配置されている。メモリセル領域２，Ｃ
ＰＵ３間にはバッファ４が設けられている。ＣＰＵ３，
バッファ４間はバス幅が小さい（例えば32ビット）プロ
セッサバスＢ1 で接続されており、バッファ４，メモリ
セル領域２間はバス幅が大きい（例えば 128ビット）メ
モリバスＢ2 で接続されている。バッファ４はセレクタ
41及びラッチ（レジスタでもよい）42を含み、セレクタ
41，ラッチ42間を接続するバッファバスＢ3 のバス幅は
メモリバスＢ2 と等しい（例えば 128ビット）。
【００３３】メモリセル領域２からデータ又は命令（In
struction Queue)を読み出す場合、ラッチ42が一旦その
データ又は命令を保持し、セレクタ41へ与える。セレク
タ41は、制御信号に基づいてバス幅を縮小し、そのデー
タ又は命令をＣＰＵ３へ与える。ＣＰＵ３からメモリセ
ル領域２へデータを書き込む場合、セレクタ41は、制御
信号に基づいてバス幅を拡張し、そのデータをラッチ42
へ与える。ラッチ42は一時的にそのデータをラッチして
メモリセル領域２へ与える。制御信号は、メモリコント
ローラ又はＣＰＵ３から与えられる。このようにバス幅
を変更するセレクタ41を備えることにより、バス幅が異
なっても信号のやり取りが行えるので、ＣＰＵ３の処理
性能を劣化させる必要がない。またＣＰＵ３，バッファ
４間のプロセッサバスＢ1 はバス幅が小さいので、バス
に要するレイアウト面積を縮小することができる。
【００３４】実施の形態２．図２は、実施の形態２に係
るマイクロコンピュータの要部を示す模式的平面図であ
る。図中１はチップの外枠を示し、チップ１上には２つ
のメモリセル領域２及びＣＰＵ３が配置されている。メ
モリセル領域２，ＣＰＵ３間には夫々バッファ４がメモ
リセル領域２に近接させて設けられている。ＣＰＵ３，
バッファ４間はバス幅が小さい（例えば32ビット）プロ
セッサバスＢ1 で接続されており、バッファ４，メモリ
セル領域２間はバス幅が大きい（例えば 128ビット）メ
モリバスＢ2 で接続されている。バッファ４の構成は実
施の形態１と同様である。図２ではメモリセル領域が２
つの場合を示しているが、３つ以上でもよい。
【００３５】実施の形態２では実施の形態１で述べた効
果に加え、このようにバッファ４をメモリセル領域２に
近接させて配置することにより、バス幅が大きいメモリ
バスＢ2 を折り曲げなくてよいので、バス配線に要する
レイアウト面積の拡大を回避することができる。この構
成はメモリセル領域が複数である場合に、より効果があ
る。
【００３６】実施の形態３．図３は、実施の形態３に係
るマイクロコンピュータの要部を示す模式的平面図であ
る。チップの外枠は省略している。メモリセル領域２，
ＣＰＵ３間にはデータバッファ４DB及び命令バッファ４
IQが設けられている。ＣＰＵ３，データバッファ４DB間
はバス幅が小さい（例えば32ビット）データ用プロセッ
サバスＢ11で接続されており、ＣＰＵ３，命令バッファ
４IQ間はバス幅が小さい（例えば32ビット）命令用プロ
セッサバスＢ12で接続されている。データバッファ４D
B, 命令バッファ４IQ，メモリセル領域２間はバス幅が
大きい（例えば 128ビット）メモリバスＢ2 で接続され
ている。データバッファ４DB及び命令バッファ４IQは図
１に示すものと同様、セレクタ及びラッチを含む。な
お、複数のメモリセル領域を備え、各メモリセル領域毎
にデータバッファ４DB及び命令バッファ４IQを接続して
もよい。
【００３７】実施の形態３では実施の形態１で述べた効
果に加え、データ及び命令を独立に、かつ必要なときに
同時的にアクセスすることが可能である。従ってＣＰＵ
３の処理速度がさらに高速化される。
【００３８】実施の形態４．図４は、実施の形態４に係
るマイクロコンピュータの要部を示す模式的平面図であ
る。チップの外枠は省略している。本形態では、図１の
構成においてメモリセル領域２がＤＲＡＭ21と高速メモ
リであるキャッシュメモリ22とで構成されている場合を
示す。ＣＰＵ３，バッファ４間はバス幅が小さい（例え
ば32ビット）プロセッサバスＢ1 で接続されており、バ
ッファ４，ＤＲＡＭ21，キャッシュメモリ22間はバス幅
が大きい（例えば 128ビット）メモリバスＢ2 で接続さ
れている。バッファ４は図１に示すものと同様、セレク
タ及びラッチを含む。また図３と同様、バッファ４がデ
ータバッファ４DB及び命令バッファ４IQを含んでもよ
い。
【００３９】実施の形態４では実施の形態１で述べた効
果に加え、メモリバスＢ2 にキャッシュメモリ22が接続
されていることにより、メモリへのアクセスが高速にて
行えるので、処理性能がさらに向上する。
【００４０】実施の形態５．図５は、実施の形態５に係
るマイクロコンピュータの要部を示す模式的平面図であ
る。チップの外枠は省略している。本形態では図３，４
の構成を組み合わせ、さらにチップ外部との信号の入出
を行うためのバッファであるバスインターフェース部４
BIU がメモリバスＢ2 に接続されている。データバッフ
ァ４DB，命令バッファ４IQ及びバスインターフェース部
４BIU は、セレクタ41及びラッチ42を含む。バスインタ
ーフェース部４BIU のセレクタ41は、チップの周辺に設
けられているパッド７と、例えば16ビットの外部バスＢ
4 で接続されている。データ用プロセッサバスＢ11及び
命令用プロセッサバスＢ12を32ビットとし、メモリバス
Ｂ2 を 128ビットとする。
【００４１】またＤＲＡＭ21の格納信号の入出部には、
ラッチ回路５を備える。ラッチ回路５は、読み出し専用
のラッチ回路であるデータ転送バッファDTBRと、書き込
み専用のラッチ回路であるデータ転送バッファDTBWとで
構成されている。さらにキャッシュメモリ22の格納信号
の入出部には、キャッシュアクセス回路６を備える。キ
ャッシュアクセス回路６は、読み出し時の信号を増幅す
るセンスアンプ（Ｓ．Ａ．）61と、書き込み時にキャッ
シュメモリ22を駆動するドライバ62とで構成されてい
る。
【００４２】実施の形態５では、実施の形態３，４で述
べた効果に加え、バスインターフェース部４BIU に接続
するパッドの数をメモリのビット数に合わせる必要がな
いので、パッドに要するレイアウト面積を縮小すること
ができる。またチップ外部と接続するためのピン数が削
減されるので、消費電力を低減することが可能である。
【００４３】図６は、図５に示す構成をＤＲＡＭ（16Ｍ
−ＤＲＡＭ）21を４つに分割して１チップに搭載した場
合を示すレイアウト図である。４つの４Ｍ−ＤＲＡＭ21
a,21b,21c,21d が、矩形のチップ１の４角に配置されて
いる。またキャッシュメモリ（16Ｋ−ＳＲＡＭ）22も４
つに分割されている。そして４Ｍ−ＤＲＡＭ21a (21b,2
1c,21d) の内側短辺に近接させて、ラッチ回路５，デー
タバッファ４DB，命令バッファ４IQ，バスインターフェ
ース部４BIU 、及び４Ｋ−ＳＲＡＭ22a (22b,22c,22d)
が、この順にチップ１の長辺方向に並べられている。そ
して上段にある４Ｋ−ＳＲＡＭ22a, 22c間にＣＰＵ３が
配置されている。
【００４４】４Ｍ−ＤＲＡＭ21a (21b,21c,21d) ，デー
タバッファ４DB，命令バッファ４IQ，バスインターフェ
ース部４BIU ，４Ｋ−ＳＲＡＭ22a (22b,22c,22d) 間
は、夫々32ビットのメモリバスｂ2 で接続されている。
データバッファ４DB，ＣＰＵ３間は夫々８ビットのデー
タ用プロセッサバスｂ11で接続されており、命令バッフ
ァ４IQ，ＣＰＵ３間は夫々８ビットの命令用プロセッサ
バスｂ12で接続されている。バスインターフェース部４
BIU ，パッド７間を接続する外部バスｂ4 のバス幅は４
ビットである。
【００４５】以下、図６に示す、データバッファ４DB，
命令バッファ４IQ，バスインターフェース部４BIU の回
路構成について説明する。128ビットのＤＲＡＭを使用
する場合における、ＣＰＵ３又はメモリコントローラか
らの制御信号のためのバス経路図を図７を用いて先に説
明する。データバッファ４DB, 命令バッファ４IQに関す
るバス経路を図７(a) に示す。クロック信号等の制御信
号は各バッファ内にある 128個のバッファ回路すべてに
接続されている経路α（１本）で与えられる。セレクタ
等の選択素子の開閉を制御する制御信号は、 128個のバ
ッファ回路を32個ずつの４セットに分け、その32個のバ
ッファ回路からなる１セット毎に接続されている経路β
（４本）で与えられる。また経路γ（32本）はプロセッ
サバスＢ1 （データ用プロセッサバスＢ11及び命令用プ
ロセッサバスＢ12）を示しており、各セット内の１個ず
つ、計４個のバッファ回路に接続されている。
【００４６】バスインターフェース部４BIU に関するバ
ス経路を図７(b) に示す。クロック信号等の制御信号は
各バッファ内にある 128個のバッファ回路すべてに接続
されている経路α（１本）で与えられる。セレクタ等の
選択素子の開閉を制御する制御信号は、 128個のバッフ
ァ回路を16個ずつの８セットに分け、その16個のバッフ
ァ回路からなる１セット毎に接続されている経路ε（８
本）で与えられる。またバイト制御信号は、 128個のバ
ッファ回路を８個ずつの16セットに分け、その８個のバ
ッファ回路からなる１セット毎に接続されている経路δ
（16本）で与えられる。さらに経路θ（16本）は外部バ
スＢ4 を示しており、各セット内の１個ずつ、計８個の
バッファ回路に接続されている。
【００４７】図８はデータバッファ４DBを示す回路図で
ある。データバッファ４DBは、読み出し用ラッチ回路42
DBR と、読み出し用セレクタ41DBR と、書き込み用ラッ
チ回路42DBW と、書き込み用セレクタ41DBW とで構成さ
れている。読み出し用ラッチ回路42DBR は以下のように
構成されている。インバータＩ1の入力端子がインバー
タＩ2 の出力端子に接続されている。その接続部は、N-
chのトランジスタＴ1 ，Ｔ2 を介して接地されており、
またインバータＩ3 ，Ｉ4，Ｉ5 の直列回路に接続され
ている。そしてインバータＩ1 の出力端子がインバータ
Ｉ2 の入力端子に接続されている。その接続部は、N-ch
のトランジスタＴ3，Ｔ4 を介して接地されている。
【００４８】トランジスタＴ2 のゲートは、メモリバス
Ｂ2 のインターナルバス線ITB に接続されており、トラ
ンジスタＴ4 のゲートは、メモリバスＢ2 の反転インタ
ーナルバス線ZITBに接続されている。トランジスタ
Ｔ1 ，Ｔ3 のゲートへは、ラッチのタイミングを制御す
るデータバッファ読み出しクロックDBCLが経路αにて与
えられる。
【００４９】インバータＩ5 の出力端子は読み出し用セ
レクタ41DBR の、N-chのトランジスタ及びP-chのトラン
ジスタから構成されたトランスファゲートTG1 に接続さ
れている。このN-chのトランジスタのゲートには読み出
し用セレクタ41DBR のON/OFFを制御するデータバッファ
読み出し制御信号DBREX が経路βにて与えられ、P-chの
トランジスタのゲートにはデータバッファ読み出し制御
信号DBREX がインバータＩ6 にて反転されて与えられ
る。トランスファゲートTG1 の出力端子はデータ用プロ
セッサバスＢ11のデータバッファバス線DBBUS （経路γ
に相当する）に接続されている。
【００５０】書き込み用ラッチ回路42DBW は以下のよう
に構成されている。インバータＩ11の入力端子がインバ
ータＩ12の出力端子に接続されている。その接続部は、
N-chのトランジスタＴ11，Ｔ12を介して接地されてお
り、またインバータＩ13に接続されている。そしてイン
バータＩ11の出力端子がインバータＩ12の入力端子に接
続されている。その接続部は、N-chのトランジスタ
Ｔ13，Ｔ14を介して接地されており、またインバータＩ
14に接続されている。
【００５１】トランジスタＴ12のゲートは、インバータ
Ｉ15，インバータＩ16を介してデータバッファバス線DB
BUS に接続されている。またトランジスタＴ4 のゲート
は、インバータＩ15を介してデータバッファバス線DBBU
S に接続されている。トランジスタＴ11，Ｔ13のゲート
へは、ラッチのタイミングを制御するデータバッファ書
き込みクロックDBP1が経路αにて与えられる。
【００５２】インバータＩ13の出力端子は、書き込み用
セレクタ41DBW のN-chのトランジスタＴ15を介してイン
ターナルバス線ITB に接続されている。インバータＩ14
の出力端子は、書き込み用セレクタ41DBW のN-chのトラ
ンジスタＴ16を介して反転インターナルバス線ZITBに接
続されている。トランジスタＴ15, Ｔ16のゲートには、
書き込み用セレクタ41DBW のON/OFFを制御するデータバ
ッファラッチ出力イネーブル信号DBLOE が経路βにて与
えられる。
【００５３】ＤＲＡＭ21又はキャッシュメモリ21からデ
ータを読み出す場合、インターナルバス線ITB(又は反転
インターナルバス線ZITB) に与えられているH-レベル信
号によって読み出し用ラッチ回路42DBR のトランジスタ
Ｔ2 （又はトランジスタＴ4）がONし、データバッファ
読み出しクロックDBCLがH-レベルであるタイミングで接
地電位のL-レベルの信号がインバータＩ1 , Ｉ2 からな
るラッチ回路へ与えられる。そしてここでラッチ出力さ
れた信号はインバータＩ3 ，Ｉ4 ，Ｉ5 にて反転され、
読み出し用セレクタ41DBR のトランスファゲートTG1 へ
送られる。このときメモリコントローラからのデータバ
ッファ読み出し制御信号DBREX がH-レベルであると、ト
ランスファゲートTG1 がONし、H-レベル（又はL-レベ
ル）のデータ信号がデータバッファバス線DBBUS を経て
ＣＰＵ３へ与えられる。
【００５４】ＤＲＡＭ21又はキャッシュメモリ22へデー
タを書き込む場合、ＣＰＵ３からデータバッファバス線
DBBUS を経て与えられたH-レベル（又はL-レベル）のデ
ータ信号は、インバータＩ15，Ｉ16にて反転されトラン
ジスタＴ12のゲートへ与えられ、またインバータＩ15に
て反転されトランジスタＴ14のゲートへ与えられる。こ
れによりトランジスタＴ12（又はトランジスタＴ14）が
ONし、データバッファ書き込みクロックDBP1がH-レベル
であるタイミングで接地電位のL-レベルの信号がインバ
ータＩ11, Ｉ12からなるラッチ回路へ与えられる。そし
てこの信号はインバータＩ13，Ｉ14にて反転され、デー
タバッファラッチ出力イネーブル信号DBLOE がH-レベル
であると、書き込み用セレクタ41DBW のトランジスタＴ
15, Ｔ16がONして、インターナルバス線ITB(又は反転イ
ンターナルバス線ZITB) にH-レベル信号が与えられる。
【００５５】図９は命令バッファ４IQを示す回路図であ
る。命令バッファ４IQは、２つの読み出し用ラッチ回路
42IQと、エントリ選択部43IQと、読み出し用セレクタ41
IQとで構成されている。読み出し用ラッチ回路42IQは以
下のように構成されている。インバータＩ21の入力端子
がインバータＩ22の出力端子に接続されている。その接
続部は、N-chのトランジスタＴ21，Ｔ22を介して接地さ
れており、またインバータＩ23に接続されている。そし
てインバータＩ21の出力端子がインバータＩ22の入力端
子に接続されている。その接続部は、N-chのトランジス
タＴ23，Ｔ24を介して接地されている。
【００５６】トランジスタＴ22のゲートは、インターナ
ルバス線ITB に接続されており、トランジスタＴ24のゲ
ートは、反転インターナルバス線ZITBに接続されてい
る。トランジスタＴ21，Ｔ23のゲートへは、ラッチのタ
イミングを制御する命令バッファ読み出しクロックIQCL
が経路αにて与えられる。２つの読み出し用ラッチ回路
42IQにおけるこの命令バッファ読み出しクロックIQCL
は、例えばメモリコントローラにより夫々独立に制御さ
れる。
【００５７】エントリ選択部43IQは、トランスファゲー
トTG2 ，TG3 ，インバータＩ24，Ｉ 25で構成されてい
る。一方の読み出し用ラッチ回路42IQのインバータＩ23
の出力端子は、N-chのトランジスタ及びP-chのトランジ
スタから構成されたトランスファゲートTG2 に接続され
ている。他方の読み出し用ラッチ回路42IQのインバータ
Ｉ23の出力端子は、N-chのトランジスタ及びP-chのトラ
ンジスタから構成されたトランスファゲートTG3 に接続
されている。トランスファゲートTG2 のN-chのトランジ
スタのゲート及びトランスファゲートTG3 のP-chのトラ
ンジスタのゲートには、２つの読み出し用ラッチ回路42
IQの出力信号のうちいずれかを選択するための命令バッ
ファエントリ選択信号IQENT が経路αにて与えられる。
またトランスファゲートTG2 のP-chのトランジスタのゲ
ート及びトランスファゲートTG3 のN-chのトランジスタ
のゲートには、反転命令バッファエントリ選択信号ZIQE
NTが経路αにて与えられる。トランスファゲートTG2 ,T
G3の出力端子はインバータＩ 24，Ｉ25の直列回路に接続
されている。
【００５８】読み出し用セレクタ41IQはトランスファゲ
ートTG4 ，インバータＩ26を有する。インバータＩ25の
出力端子は、N-chのトランジスタ及びP-chのトランジス
タから構成されたトランスファゲートTG4 に接続されて
いる。このN-chのトランジスタのゲートには読み出し用
セレクタ41IQのON/OFFを制御する命令バッファ読み出し
制御信号IQREX が経路βにて与えられ、P-chのトランジ
スタのゲートには命令バッファ読み出し制御信号IQREX
がインバータＩ26にて反転されて与えられる。トランス
ファゲートTG4 の出力端子は命令用プロセッサバスＢ12
の命令バッファバス線IQBUS （経路γに相当）に接続さ
れている。
【００５９】ＤＲＡＭ21又はキャッシュメモリ22から命
令を読み出す場合、インターナルバス線ITB(又は反転イ
ンターナルバス線ZITB）に与えられているH-レベルの信
号によって読み出し用ラッチ回路42IQのトランジスタＴ
22（又はトランジスタＴ24）がONし、命令バッファ読み
出しクロックIQCLがH-レベルであるタイミングで接地電
位のL-レベルの信号がインバータＩ21, Ｉ22からなるラ
ッチ回路へ与えられる。そしてここでラッチ出力された
信号はインバータＩ23にて反転され、エントリ選択部43
IQへ与えられる。命令バッファエントリ選択信号IQENT
がH-レベル（又はL-レベル）であり、反転命令バッファ
エントリ選択信号ZIQENTがL-レベル（又はH-レベル）で
あると、トランスファゲートTG2 （又はトランスファゲ
ートTG3）がONする。これにより２つの読み出し用ラッ
チ回路42IQの出力信号のうち一方の信号が選択され、イ
ンバータＩ24，Ｉ25にて反転されて読み出し用セレクタ
41IQのトランスファゲートTG4 へ送られる。このときメ
モリコントローラからの命令バッファ読み出し制御信号
IQREX がH-レベルであると、トランスファゲートTG 4 が
ONし、エントリ選択部43IQからの命令信号が命令バッフ
ァバス線IQBUS を経てＣＰＵ３へ与えられる。
【００６０】この回路例では読み出し用ラッチ回路42IQ
を２つ備える。従って一方の読み出し用ラッチ回路42IQ
からＣＰＵ３へ命令信号を転送している間に、次番地の
命令信号をメモリからインターナルバス線ITB ／反転イ
ンターナルバス線ZITBを通じて他方の読み出し用ラッチ
回路42IQへ与えておく。このとき他方の読み出し用ラッ
チ回路42IQへ与えられる命令バッファ読み出しクロック
IQCLをH-レベルにする。そして一方の読み出し用ラッチ
回路42IQから全ての命令信号をＣＰＵ３へ送った後に命
令バッファエントリ選択信号IQENT を反転し、他方の読
み出し用ラッチ回路42IQの出力信号をＣＰＵ３へ順次転
送する。同様に、他方の読み出し用ラッチ回路42IQに保
持された命令信号を転送している間に、さらに次番地の
命令信号をメモリから一方の読み出し用ラッチ回路42IQ
へ与えておき、他方の読み出し用ラッチ回路42IQの命令
信号が全て転送された後に命令バッファエントリ選択信
号IQENT を反転し、一方の読み出し用ラッチ回路42IQの
出力信号をＣＰＵ３へ順次転送する。メモリが低速であ
る場合、このように２つの読み出し用ラッチ回路42IQを
順に動作させることにより、命令信号の読み出し動作を
高速化することができる。
【００６１】図10はバスインターフェース部４BIU を示
す回路図である。バスインターフェース部４BIU は、２
つの読み出し用ラッチ回路42BIURと、エントリ選択部43
BIUと、読み出し用セレクタ41BIURと、書き込み用ラッ
チ回路42BIUWと、書き込み用セレクタ41BIUWとで構成さ
れている。読み出し用ラッチ回路42BIURは以下のように
構成されている。インバータＩ31の入力端子がインバー
タＩ32の出力端子に接続されている。その接続部は、N-
chのトランジスタＴ31，Ｔ32，Ｔ33を介して接地されて
おり、またインバータＩ33に接続されている。そしてイ
ンバータＩ31の出力端子がインバータＩ32の入力端子に
接続されている。その接続部は、N-chのトランジスタＴ
34，Ｔ35，Ｔ36を介して接地されている。
【００６２】トランジスタＴ33のゲートは、インターナ
ルバス線ITB に接続されており、トランジスタＴ36のゲ
ートは、反転インターナルバス線ZITBに接続されてい
る。トランジスタＴ31，Ｔ34のゲートへは、ラッチのタ
イミングを制御するバスインターフェース部読み出しク
ロックBIUCL が経路αにて与えられる。２つの読み出し
用ラッチ回路42BIURにおけるこのバスインターフェース
部読み出しクロックBIUCL は、例えばメモリコントロー
ラにより夫々独立に制御される。トランジスタＴ 32，Ｔ
35のゲートへは、バイト単位で読み出しを制御するバイ
ト制御信号BYC が経路δにて与えられる。バイト制御信
号BYC は２つの読み出し用ラッチ回路42BIURにおいて共
通である。
【００６３】エントリ選択部43BIU は、トランスファゲ
ートTG5 ，TG6 ，インバータＩ34，Ｉ35を含む。一方の
読み出し用ラッチ回路42BIURのインバータＩ33の出力端
子は、N-chのトランジスタ及びP-chのトランジスタから
構成されたトランスファゲートTG5 に接続されている。
他方の読み出し用ラッチ回路42BIURのインバータＩ33の
出力端子は、N-chのトランジスタ及びP-chのトランジス
タから構成されたトランスファゲートTG6 に接続されて
いる。トランスファゲートTG5 のN-chのトランジスタの
ゲート及びトランスファゲートTG6 のP-chのトランジス
タのゲートには、２つの読み出し用ラッチ回路42BIURの
出力信号のうちいずれかを選択するためのバスインター
フェース部エントリ選択信号BIUENTが経路αにて与えら
れる。またトランスファゲートTG5 のP-chのトランジス
タのゲート及びトランスファゲートTG6 のN-chのトラン
ジスタのゲートには、反転バスインターフェース部エン
トリ選択信号ZBIUENT が経路αにて与えられる。トラン
スファゲートTG5 , TG6 の出力端子はインバータＩ34，
Ｉ35の直列回路に接続されている。
【００６４】インバータＩ35の出力端子は読み出し用セ
レクタ41BIURの、N-chのトランジスタ及びP-chのトラン
ジスタから構成されたトランスファゲートTG7 に接続さ
れている。このN-chのトランジスタのゲートには読み出
し用セレクタ41BIURのON/OFFを制御するバスインターフ
ェース部読み出し制御信号BIUREXが経路βにて与えら
れ、P-chのトランジスタのゲートにはバスインターフェ
ース部読み出し制御信号BIUREXがインバータＩ36にて反
転されて与えられる。トランスファゲートTG7 の出力端
子は外部バスＢ4 の読み出し信号出力用バス線DBR （経
路θに相当）に接続されている。
【００６５】書き込み用ラッチ回路42BIUWは以下のよう
に構成されている。インバータＩ41の入力端子がインバ
ータＩ42の出力端子に接続されている。その接続部は、
N-chのトランジスタＴ41，Ｔ42, インバータＩ45を介し
て外部バスＢ4 の書き込み信号入力用バス線DBW に接続
されている。また前記接続部は、N-chのトランジスタＴ
41，Ｔ43, インバータＩ47, Ｉ48を介してインバータＩ
34, Ｉ35の接続部に接続されている。さらに前記接続部
はインバータＩ43に接続されている。
【００６６】そしてインバータＩ41の出力端子がインバ
ータＩ42の入力端子に接続されている。その接続部は、
N-chのトランジスタＴ44，Ｔ45を介してインバータ
Ｉ47, Ｉ 48の接続部に接続されている。また前記接続部
は、N-chのトランジスタＴ44，Ｔ 46, インバータＩ46,
Ｉ45を介して書き込み信号入力用バス線DBW （経路θに
相当）に接続されている。
【００６７】トランジスタＴ41，Ｔ44のゲートへは、ラ
ッチのタイミングを制御するバスインターフェース部書
き込みクロックBIUP1 が経路αにて与えられる。トラン
ジスタＴ42，Ｔ46のゲートには書き込み信号の外部から
の入力を制御するバスインターフェース部書き込み制御
信号BIUWEXが経路εにて与えられ、トランジスタＴ43，
Ｔ45のゲートにはバスインターフェース部書き込み制御
信号BIUWEXがインバータＩ49にて反転されて与えられ
る。
【００６８】インバータＩ43の出力端子は、書き込み用
セレクタ41BIUWのN-chのトランジスタＴ47を介してイン
ターナルバス線ITB に接続されている。インバータＩ44
の出力端子は、書き込み用セレクタ41BIUWのN-chのトラ
ンジスタＴ48を介して反転インターナルバス線ZITBに接
続されている。トランジスタＴ47, Ｔ48のゲートには、
書き込み用セレクタ41BIUWのON/OFFを制御するバスイン
ターフェース部ラッチ出力イネーブル信号BIULOEが経路
εにて与えられる。
【００６９】ＤＲＡＭ21又はキャッシュメモリ22内の信
号を読み出してチップ１外部へ出力する場合、インター
ナルバス線ITB(又は反転インターナルバス線ZITB) に与
えられているH-レベル信号によって読み出し用ラッチ回
路42BIURのトランジスタＴ33（又はトランジスタＴ36）
がONし、バイト制御信号BYC 及びバスインターフェース
部読み出しクロックBIUCL がH-レベルであるタイミング
で接地電位のL-レベルの信号がインバータＩ31, Ｉ32か
らなるラッチ回路へ与えられる。そしてここでラッチ出
力された信号はインバータＩ33にて反転され、エントリ
選択部43BIU へ与えられる。バスインターフェース部エ
ントリ選択信号BIUENTがH-レベル（又はL-レベル）であ
り、反転バスインターフェース部エントリ選択信号ZBIU
ENT がL-レベル（又はH-レベル）であると、トランスフ
ァゲートTG5 （又はトランスファゲートTG6 ）がONす
る。これにより２つの読み出し用ラッチ回路42BIURの出
力信号のうち一方の信号が選択され、インバータＩ34，
Ｉ35にて反転されて読み出し用セレクタ41BIURのトラン
スファゲートTG7 へ送られる。このときメモリコントロ
ーラからのバスインターフェース部読み出し制御信号BI
UREXがH-レベルであると、トランスファゲートTG7 がON
し、エントリ選択部43BIU からの信号が読み出し信号出
力用バス線DBR を経てパッド７へ与えられる。
【００７０】この回路例では読み出し用ラッチ回路42BI
U を２つ備える。従って命令バッファの場合と同様、一
方の読み出し用ラッチ回路42BIU が保持している信号を
パッド７から外部へ出力している間に、次番地の信号を
他方の読み出し用ラッチ回路42BIU に準備しておくこと
ができる。これにより、読み出し動作の高速化が実現す
る。
【００７１】チップ１外部からＤＲＡＭ21又はキャッシ
ュメモリ22へ信号を書き込む場合、書き込み信号入力用
バス線DBW から与えられたH-レベル（又はL-レベル）の
信号は、インバータＩ45，Ｉ46にて反転されトランジス
タＴ46へ与えられ、またインバータＩ45にて反転されト
ランジスタＴ42へ与えられる。またエントリ選択部43BI
U のインバータＩ34の出力信号が、インバータＩ48，Ｉ
47にて反転されトランジスタＴ43へ与えられ、またイン
バータＩ48にて反転されトランジスタＴ45へ与えられ
る。そしてH-レベル（又はL-レベル）のバスインターフ
ェース部書き込み制御信号BIUWEXによってトランジスタ
Ｔ42，Ｔ46（又はトランジスタＴ43，Ｔ45）がONし、バ
スインターフェース部書き込みクロックBIUP1 がH-レベ
ルであるタイミングでH-レベルの信号がインバータ
Ｉ41, Ｉ42からなるラッチ回路へ与えられる。そしてこ
こでラッチ出力された信号はインバータＩ43，Ｉ44にて
反転され、バスインターフェース部ラッチ出力イネーブ
ル信号BIULOEがH-レベルであると、書き込み用セレクタ
41BIUWのトランジスタＴ47, Ｔ48がONして、インターナ
ルバス線ITB(又は反転インターナルバス線ZITB) にH-レ
ベル（又はL-レベル）信号が与えられる。
【００７２】上述したメモリセル領域２，ＣＰＵ３，及
びバッファ４をバス長さを考慮して配置したレイアウト
について以下に述べる。 実施の形態６．図11は、実施の形態６に係るマイクロコ
ンピュータの要部を示す模式的レイアウト図である。４
つの横長のメモリセル領域2a,2b,2c,2d が、矩形のチッ
プ１上の４角に並べてある。その長辺を隣接させた２列
（2aと2b／2cと2d）のメモリセル領域の列間は所定間隔
を隔てており、そこの略中央（即ちチップ１の略中央）
にＣＰＵ３が配置されている。ＣＰＵ３は、“三菱電機
株式会社，Ｍ16/10 グループ・ユーザーズマニュアル”
に示された‘ＣＰＵコア’の如き典型的なプロセッサで
ある。さらに各メモリセル領域2a,2b,2c,2d の内側短辺
の近傍にバッファ4a,4b,4c,4d が夫々配置されている。
【００７３】左上に配置されたメモリセル領域2a，左下
に配置されたメモリセル領域2b，右上に配置されたメモ
リセル領域2c及び右下に配置されたメモリセル領域2dの
内側の短辺から、バス幅が大きい（例えば32ビット）メ
モリバスｂ2 ，ｂ2 ，ｂ2 ，ｂ2 が引き出され、夫々バ
ッファ4a,4b,4c,4d に接続されている。ＣＰＵ３の上辺
から引き出されたプロセッサバス（例えば32ビット）
は、左右２つに分けられ、さらに夫々が２つに分けられ
てバッファ4a,4b,4c,4d に接続されている（ｂ1，
ｂ1 ，ｂ1 ，ｂ1 ：夫々８ビット）。
【００７４】このような構成では、メモリセル領域2a,2
b,2c,2d に接続されたメモリバスｂ 2 ，ｂ2 ，ｂ2 ，ｂ
2 を合わせて例えば 128ビットのメモリバスに接続され
たメモリと、32ビットのプロセッサバスに接続されたＣ
ＰＵ３とが、バッファ４（4a,4b,4c,4d)を介して接続さ
れている。
【００７５】実施の形態７．図12は、実施の形態７に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。メモリセル領域2a,2b,2c,2d の内側の短辺か
らメモリバスｂ2 ，ｂ2 ，ｂ2 ，ｂ2 が引き出され、夫
々バッファ4a,4b,4c,4d に接続されている。またＣＰＵ
３の左辺（右辺でもよい）から引き出されたプロセッサ
バスは上下２つに分けられ、さらに夫々が左右２つに分
けられてバッファ4a,4b,4c,4d に接続されている
（ｂ1 ，ｂ1 ，ｂ1 ，ｂ1 ）。
【００７６】実施の形態６はチップ１の一辺（上辺又は
下辺）側から信号を外部へ出力する場合に適し、実施の
形態７は二辺（上辺及び下辺）から信号を外部へ出力す
る場合に適する。
【００７７】実施の形態８．図13は、実施の形態８に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。メモリセル領域2a,2b,2c,2d の内側の短辺か
らメモリバスｂ2 ，ｂ2 ，ｂ2 ，ｂ2 が引き出され、夫
々バッファ4a,4b,4c,4d に接続されている。またＣＰＵ
３の上辺及び下辺から縦方向にプロセッサバスが引き出
され、夫々が左右２つに分けられてバッファ4a,4b,4c,4
d に接続されている（ｂ1 ，ｂ1 ，ｂ 1 ，ｂ1 ）。
【００７８】本形態例では、２系統に分けられたプロセ
ッサバスがＣＰＵ３の２辺から引き出されている。これ
によりメモリセル領域2a, 2cに接続されているプロセッ
サバスと、メモリセル領域2b, 2dに接続されているプロ
セッサバスとを別々に制御して並列アクセスすることが
できる。従ってメモリセル領域2a, 2cとメモリセル領域
2b, 2dとのサイズ又は用途が異なる場合に適する。また
プロセッサバスが２系統に分けられていることにより、
プロセッサバスの長さを実施の形態６，７よりも短くす
ることができる。
【００７９】実施の形態９．図14は、実施の形態９に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。メモリセル領域2a,2b,2c,2d の内側の短辺か
らメモリバスｂ2 ，ｂ2 ，ｂ2 ，ｂ2 が引き出され、夫
々バッファ4a,4b,4c,4d に接続されている。またＣＰＵ
３の左辺及び右辺からプロセッサバスが横方向に引き出
され、夫々が上下２つに分けられてバッファ4a,4b,4c,4
d に接続されている（ｂ1 ，ｂ1 ，ｂ 1 ，ｂ1 ）。
【００８０】本形態例では、２系統に分けられたプロセ
ッサバスがＣＰＵ３の２辺から引き出されている。これ
によりメモリセル領域2a, 2bに接続されているプロセッ
サバスと、メモリセル領域2c, 2dに接続されているプロ
セッサバスとを別々に制御して並列アクセスすることが
できる。従ってメモリセル領域2a, 2bとメモリセル領域
2c, 2dとのサイズ又は用途が異なる場合に適する。また
プロセッサバスが２系統に分けられていることにより、
プロセッサバスの長さを実施の形態６，７よりも短くす
ることができる。
【００８１】実施の形態10.図15は、実施の形態10に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。本形態例では、メモリセル領域2a,2b,2c,2d
の内側長辺の近傍にバッファ4a,4b,4c,4d が夫々配置さ
れており、ＣＰＵ３はチップ１の下側中央、メモリセル
領域2b, 2d間に配置されている。そしてメモリセル領域
2a,2b,2c,2dの内側の長辺とバッファ4a,4b,4c,4d の長
辺とがメモリバスｂ2 ，ｂ2 ，ｂ2 ，ｂ2 で接続されて
いる。またＣＰＵ３の上辺から引き出されたプロセッサ
バスは、左右２つに分けられ、さらに夫々が上下２つに
分けられてバッファ4a,4b,4c,4d に接続されている（ｂ
1 ，ｂ1 ，ｂ1 ，ｂ1 ）。
【００８２】実施の形態10は、チップ１上でバスが占め
る面積が実施の形態６の場合より大きいが、メモリセル
領域の長辺からメモリバスｂ2 を引き出しているので、
同時に多くのアドレスにアクセスし、例えば読み出すこ
とができる。
【００８３】実施の形態11．図16は、実施の形態11に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図16は、図11において各バッファ4a,4b,4c,4
d がデータバッファ４DBと命令バッファ４IQとを含む場
合を示す。従ってＣＰＵ３の上辺から引き出されたデー
タ用プロセッサバス（例えば32ビット）は、左右２つに
分けられ、さらに夫々が２つに分けられてデータバッフ
ァ４DB, ４DB, ４DB, ４DBに接続されている（ｂ11，ｂ
11，ｂ11，ｂ11）。またＣＰＵ３の上辺から引き出され
た命令用プロセッサバス（例えば32ビット）は、左右２
つに分けられ、さらに夫々が２つに分けられて命令バッ
ファ４IQ, ４IQ, ４IQ, ４IQに接続されている（ｂ12，
ｂ12，ｂ12，ｂ12）。
【００８４】実施の形態12．図17は、実施の形態12に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図17は、図12において各バッファ4a,4b,4c,4
d がデータバッファ４DBと命令バッファ４IQとを含む場
合を示す。従ってＣＰＵ３の左辺（右辺でもよい）から
引き出されたデータ用プロセッサバスは上下２つに分け
られ、さらに夫々が左右２つに分けられてデータバッフ
ァ４DB, ４DB, ４DB, ４DBに接続されている（ｂ11，ｂ
11，ｂ11，ｂ11）。またＣＰＵ３の左辺（右辺でもよ
い）から引き出された命令用プロセッサバスは上下２つ
に分けられ、さらに夫々が左右２つに分けられて命令バ
ッファ４IQ, ４IQ, ４IQ, ４IQに接続されている
（ｂ12，ｂ12，ｂ12，ｂ12）。
【００８５】実施の形態13．図18は、実施の形態13に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図18は、図13において各バッファ4a,4b,4c,4
d がデータバッファ４DBと命令バッファ４IQとを含む場
合を示す。従ってＣＰＵ３の上辺及び下辺から縦方向に
データ用プロセッサバスが引き出され、夫々が左右２つ
に分けられてデータバッファ４DB, ４DB, ４DB, ４DBに
接続されている（ｂ11，ｂ11，ｂ11，ｂ11）。またＣＰ
Ｕ３の上辺及び下辺から縦方向に命令用プロセッサバス
が引き出され、夫々が左右２つに分けられて命令バッフ
ァ４IQ, ４IQ, ４IQ, ４IQに接続されている（ｂ12，ｂ
12，ｂ12，ｂ12）。
【００８６】実施の形態14．図19は、実施の形態14に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図19は、図14において各バッファ4a,4b,4c,4
d がデータバッファ４DBと命令バッファ４IQとを含む場
合を示す。従ってＣＰＵ３の左辺及び右辺からデータ用
プロセッサバスが横方向に引き出され、夫々が上下２つ
に分けられてデータバッファ４DB, ４DB, ４DB, ４DBに
接続されている（ｂ11，ｂ11，ｂ11，ｂ11）。またＣＰ
Ｕ３の左辺及び右辺から命令用プロセッサバスが横方向
に引き出され、夫々が上下２つに分けられて命令バッフ
ァ４IQ, ４IQ, ４IQ, ４IQに接続されている（ｂ12，ｂ
12，ｂ12，ｂ12）。
【００８７】実施の形態15．図20は、実施の形態15に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図20は、図15において各バッファ4a,4b,4c,4
d がデータバッファ４DBと命令バッファ４IQとを含む場
合を示す。従ってＣＰＵ３の上辺から引き出されたデー
タ用プロセッサバスは、左右２つに分けられ、さらに夫
々が上下２つに分けられてデータバッファ４DB, ４DB,
４DB, ４DBに接続されている（ｂ11，ｂ11，ｂ11，
ｂ11）。またＣＰＵ３の上辺から引き出された命令用プ
ロセッサバスは、左右２つに分けられ、さらに夫々が上
下２つに分けられて命令バッファ４IQ, ４IQ, ４IQ, ４
IQに接続されている（ｂ12，ｂ12，ｂ12，ｂ12）。
【００８８】実施の形態11〜15においては、データバッ
ファ４DB及び命令バッファ４IQを備えるので、データ信
号及び命令信号に対する処理能力が向上する。またデー
タ用プロセッサバス及び命令用プロセッサバスが設けら
れているので、データ信号及び命令信号を個別に処理す
ることができる。
【００８９】実施の形態16．図21は、実施の形態16に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図21は、図11において各バッファ4a,4b,4c,4
d がデータバッファ４DBとバスインターフェース部４BI
U を含む場合を示す。従ってＣＰＵ３の上辺から引き出
されたデータ用プロセッサバスは、左右２つに分けら
れ、さらに夫々が２つに分けられてデータバッファ４D
B, ４DB, ４DB, ４DBに接続されている（ｂ11，ｂ11，
ｂ11，ｂ11）。またバスインターフェース部４BIU から
引き出された外部バスｂ4 ，ｂ4 ，ｂ4 ，ｂ4 （例えば
夫々４ビット）はチップ１の上辺側に設けられたパッド
を介して外部と接続される。パッドは図21〜25では図示
していない。
【００９０】実施の形態17．図22は、実施の形態17に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図22は、図12において各バッファ4a,4b,4c,4
d がデータバッファ４DBとバスインターフェース部４BI
U を含む場合を示す。ＣＰＵ３の左辺（右辺でもよい）
から引き出されたデータ用プロセッサバスは上下２つに
分けられ、さらに夫々が左右２つに分けられてデータバ
ッファ４DB, ４DB, ４DB, ４DBに接続されている
（ｂ11，ｂ11，ｂ11，ｂ11）。またメモリセル領域2a,
2cに接続されたバスインターフェース部４BIU,４BIU か
ら引き出された外部バスｂ4 ，ｂ4 はチップ１の上辺側
に設けられたパッドを介して外部と接続される。メモリ
セル領域2b, 2dに接続されたバスインターフェース部４
BIU,４BIU から引き出された外部バスｂ4 ，ｂ4 はチッ
プ１の下辺側に設けられたパッドを介して外部と接続さ
れる。
【００９１】実施の形態18．図23は、実施の形態18に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図23は、図13において各バッファ4a,4b,4c,4
d がデータバッファ４DBとバスインターフェース部４BI
U を含む場合を示す。ＣＰＵ３の上辺及び下辺から縦方
向にデータ用プロセッサバスが引き出され、夫々が左右
２つに分けられてデータバッファ４DB, ４DB, ４DB, ４
DBに接続されている（ｂ11，ｂ11，ｂ 11，ｂ11）。また
メモリセル領域2a, 2cに接続されたバスインターフェー
ス部４BIU,４BIU から引き出された外部バスｂ4 ，ｂ4
はチップ１の上辺側に設けられたパッドを介して外部と
接続される。メモリセル領域2b, 2dに接続されたバスイ
ンターフェース部４BIU,４BIU から引き出された外部バ
スｂ4 ，ｂ4 はチップ１の下辺側に設けられたパッドを
介して外部と接続される。
【００９２】実施の形態19．図24は、実施の形態19に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図24は、図14において各バッファ4a,4b,4c,4
d がデータバッファ４DBとバスインターフェース部４BI
U を含む場合を示す。ＣＰＵ３の左辺及び右辺からデー
タ用プロセッサバスが横方向に引き出され、夫々が上下
２つに分けられてデータバッファ４DB, ４DB, ４DB, ４
DBに接続されている（ｂ11，ｂ11，ｂ 11，ｂ11）。また
メモリセル領域2a, 2bに接続されたバスインターフェー
ス部４BIU,４BIU から引き出された外部バスｂ4 ，ｂ4
はチップ１の上辺側に設けられたパッドを介して外部と
接続される。メモリセル領域2c, 2dに接続されたバスイ
ンターフェース部４BIU,４BIU から引き出された外部バ
スｂ4 ，ｂ4 はチップ１の下辺側に設けられたパッドを
介して外部と接続される。
【００９３】実施の形態20．図25は、実施の形態20に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図25は、図15において各バッファ4a,4b,4c,4
d がデータバッファ４DBとバスインターフェース部４BI
U を含む場合を示す。ＣＰＵ３の上辺から引き出された
データ用プロセッサバスは、左右２つに分けられ、さら
に夫々が上下２つに分けられてデータバッファ４DB, ４
DB, ４DB, ４DBに接続されている（ｂ 11，ｂ11，ｂ11，
ｂ11）。またメモリセル領域2a, 2bに接続されたバスイ
ンターフェース部４BIU,４BIU から引き出された外部バ
スｂ4 ，ｂ4 はチップ１の左辺側に設けられたパッドを
介して外部と接続される。メモリセル領域2c, 2dに接続
されたバスインターフェース部４BIU,４BIU から引き出
された外部バスｂ4 ，ｂ 4 はチップ１の右辺側に設けら
れたパッドを介して外部と接続される。
【００９４】実施の形態16〜20においては、実施の形態
６〜10における効果に加え、パッドの数を削減すること
が可能であるので、小型化又は高集積化を実現すること
が容易となる。また実施の形態11〜15に示すように、さ
らに命令バッファ４IQを備える構成としてもよい。この
場合のレイアウトは容易に類推することができるので図
示は省略する。そして実施の形態11〜15における効果を
併せ持つことができる。
【００９５】実施の形態21．図26は、実施の形態21に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図11では４つのメモリセル領域2a,2b,2c,2d
を示しているが、図26では、これに代えて４つのＤＲＡ
Ｍ21a,21b,21c,21d 及び４つの高速メモリであるキャッ
シュメモリ（ＳＲＡＭ）22a,22b,22c,22d を示してい
る。４つの横長のＤＲＡＭ21a,21b,21c,21d はチップ１
上の４角に並べてあり、その内側短辺の近傍にバッファ
4a,4b,4c,4d が夫々配置されている。さらにバッファ4
a,4b,4c,4d の内側にキャッシュメモリ22a,22b,22c,22d
が夫々配置されている。ＤＲＡＭ21a,21b,21c,21d ，
バッファ4a,4b,4c,4d ，キャッシュメモリ22a,22b,22c,
22d間はメモリバスｂ2 ，ｂ2 ，ｂ2 ，ｂ2 で夫々接続
されている。そして図11と同様、ＣＰＵ３の上辺から引
き出されたプロセッサバスは、左右２つに分けられ、さ
らに夫々が２つに分けられてバッファ4a,4b,4c,4d に接
続されている（ｂ1 ，ｂ1 ，ｂ1 ，ｂ1 ）。
【００９６】実施の形態22．図27は、実施の形態22に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図27では、図12における４つのメモリセル領
域2a,2b,2c,2d にかえて４つのＤＲＡＭ21a,21b,21c,21
d 及び４つのキャッシュメモリ22a,22b,22c,22d を示し
ている。ＤＲＡＭ21a,21b,21c,21d ，バッファ4a,4b,4
c,4d ，キャッシュメモリ22a,22b,22c,22d の配置及び
メモリバスｂ2 ，ｂ2 ，ｂ2 ，ｂ2 による接続は、実施
の形態21と同様である。そして図12と同様、ＣＰＵ３の
左辺（右辺でもよい）から引き出されたプロセッサバス
は上下２つに分けられ、さらに夫夫が左右２つに分けら
れてバッファ4a,4b,4c,4d に接続されている（ｂ1 ，ｂ
1，ｂ1 ，ｂ1 ）。
【００９７】実施の形態23．図28は、実施の形態23に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図28では、図13における４つのメモリセル領
域2a,2b,2c,2d にかえて４つのＤＲＡＭ21a,21b,21c,21
d 及び４つのキャッシュメモリ22a,22b,22c,22d を示し
ている。ＤＲＡＭ21a,21b,21c,21d ，バッファ4a,4b,4
c,4d ，キャッシュメモリ22a,22b,22c,22d の配置及び
メモリバスｂ2 ，ｂ2 ，ｂ2 ，ｂ2 による接続は、実施
の形態21と同様である。そして図13と同様、ＣＰＵ３の
上辺及び下辺から縦方向にプロセッサバスが引き出さ
れ、夫々が左右２つに分けられてバッファ4a,4b,4c,4d
に接続されている（ｂ1 ，ｂ1 ，ｂ1 ，ｂ1 ）。
【００９８】実施の形態24．図29は、実施の形態24に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図29では、図14における４つのメモリセル領
域2a,2b,2c,2d にかえて４つのＤＲＡＭ21a,21b,21c,21
d 及び４つのキャッシュメモリ22a,22b,22c,22d を示し
ている。ＤＲＡＭ21a,21b,21c,21d ，バッファ4a,4b,4
c,4d ，キャッシュメモリ22a,22b,22c,22d の配置及び
メモリバスｂ2 ，ｂ2 ，ｂ2 ，ｂ2 による接続は、実施
の形態21と同様である。そして図14と同様、ＣＰＵ３の
左辺及び右辺からプロセッサバスが横方向に引き出さ
れ、夫々が上下２つに分けられてバッファ4a,4b,4c,4d
に接続されている（ｂ1 ，ｂ1 ，ｂ1 ，ｂ1 ）。
【００９９】実施の形態25．図30は、実施の形態25に係
るマイクロコンピュータの要部を示す模式的レイアウト
図である。図30では、図15における４つのメモリセル領
域2a,2b,2c,2d にかえて４つのＤＲＡＭ21a,21b,21c,21
d 及び４つのキャッシュメモリ22a,22b,22c,22d を示し
ている。そしてＤＲＡＭ21a,21b,21c,21d ，バッファ4
a,4b,4c,4d ，キャッシュメモリ22a,22b,22c,22d 間は
メモリバスｂ2 ，ｂ2 ，ｂ2 ，ｂ2 で夫々接続されてい
る。そして図15と同様、ＣＰＵ３の上辺から引き出され
たプロセッサバスは、左右２つに分けられ、さらに夫々
が上下２つに分けられてバッファ4a,4b,4c,4d に接続さ
れている（ｂ1 ，ｂ1 ，ｂ1 ，ｂ1 ）。
【０１００】実施の形態21〜25においては高速メモリを
備えるので、実施の形態６〜10における効果に加え、信
号の種類に応じて転送速度を異ならせ効率良く処理する
ことが可能である。また実施の形態11〜15に示すよう
に、さらに各バッファ4a,4b,4c,4d がデータバッファ４
DB及び命令バッファ４IQを備える構成としてもよい。そ
うすると実施の形態11〜15における効果を併せ持つこと
ができる。さらに実施の形態16〜20に示すように、バス
インターフェース部４BIU を備える構成としてもよい。
これらの場合のレイアウトは容易に類推することができ
るので図示は省略するが、図６はこの１例であるといえ
る。この場合、実施の形態16〜20における効果を併せ持
つことができる。
【０１０１】なおメモリは、ＤＲＡＭ，ＳＲＡＭの他、
ＥＰＲＡＭ，ＲＯＭ,erasable ＲＯＭ, フラッシュメモ
リ等、種々のメモリであってもよい。またメモリセル領
域が２列に配置された場合について示しているが、メモ
リセル領域列が３列以上でもよく、また１つのメモリセ
ル領域列が１つ又は３つ以上のメモリセル領域を有して
もよい。さらにメモリセル領域の数は４つに限定される
ものではない。請求項に基づいた実施例及びこれらを組
み合わせた実施例は、上述の実施例が全てではないが、
類推が可能であるので図示及び説明を省略する。
【０１０２】
【発明の効果】以上のように本発明に係るマイクロコン
ピュータは、バス幅が異なるプロセッサバスとメモリバ
スとを、セレクタを備えるバッファにて接続するので、
プロセッサの処理性能を十分に発揮させることが可能で
あり、またバスに要するレイアウト面積を縮小すること
ができる。さらにメモリを構成する複数のメモリセル領
域の間にプロセッサを配置することにより、バスを短く
して処理能力を向上させることが可能であり、また各メ
モリセル領域におけるバス長の差が減少するので信号転
送時間における差が縮小される等、本発明は優れた効果
を奏する。
【図面の簡単な説明】
【図１】 実施の形態１に係るマイクロコンピュータの
要部を示す模式的平面図である。
【図２】 実施の形態２に係るマイクロコンピュータの
要部を示す模式的平面図である。
【図３】 実施の形態３に係るマイクロコンピュータの
要部を示す模式的平面図である。
【図４】 実施の形態４に係るマイクロコンピュータの
要部を示す模式的平面図である。
【図５】 実施の形態５に係るマイクロコンピュータの
要部を示す模式的平面図である。
【図６】 図５に示す構成をチップ全体について示すレ
イアウト図である。
【図７】 ＣＰＵ又はメモリコントローラからの制御信
号のための信号経路図である。
【図８】 データバッファを示す回路図である。
【図９】 命令バッファを示す回路図である。
【図１０】 バスインターフェース部を示す回路図であ
る。
【図１１】 実施の形態６に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図１２】 実施の形態７に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図１３】 実施の形態８に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図１４】 実施の形態９に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図１５】 実施の形態10に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図１６】 実施の形態11に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図１７】 実施の形態12に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図１８】 実施の形態13に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図１９】 実施の形態14に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図２０】 実施の形態15に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図２１】 実施の形態16に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図２２】 実施の形態17に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図２３】 実施の形態18に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図２４】 実施の形態19に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図２５】 実施の形態20に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図２６】 実施の形態21に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図２７】 実施の形態22に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図２８】 実施の形態23に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図２９】 実施の形態24に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図３０】 実施の形態25に係るマイクロコンピュータ
の要部を示す模式的レイアウト図である。
【図３１】 従来の16ＭビットＤＲＡＭのレイアウト例
を示す図である。
【図３２】 従来のマイクロコンピュータを示す模式的
平面図である。
【図３３】 従来のマイクロコンピュータを示す模式的
平面図である。
【図３４】 従来のマイクロコンピュータを示す模式的
平面図である。
【図３５】 従来のマイクロコンピュータを示す模式的
平面図である。
【図３６】 従来のマイクロコンピュータを示す模式的
平面図である。
【図３７】 従来のマイクロコンピュータにおけるプロ
セッサとメモリとの接続部分を示す模式的平面図であ
る。
【符号の説明】
１ チップ、２ メモリセル領域、21,21a,21b,21c,21d
大容量低速メモリ、22,22a,22b,22c,22d 小容量高速
メモリ、３ プロセッサ、４ バッファ、41 セレク
タ、42 ラッチ、４DB データバッファ、４IQ 命令バ
ッファ、４BIU バスインターフェース部、７ パッ
ド、Ｂ1 プロセッサバス、Ｂ11 データ用プロセッサ
バス、Ｂ12 命令用プロセッサバス、Ｂ2 メモリバ
ス、Ｂ3 バッファバス、Ｂ4 外部バス。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 プロセッサと、メモリと、バス幅を変更
    するためのセレクタを有するバッファと、前記プロセッ
    サと該バッファとを接続するプロセッサバスと、前記メ
    モリと前記バッファとを接続するメモリバスとを同一基
    板に備え、前記プロセッサバスは前記メモリバスよりバ
    ス幅が小さいことを特徴とするマイクロコンピュータ。
  2. 【請求項２】 バッファは、信号をラッチするラッチ手
    段を有することを特徴とする請求項１記載のマイクロコ
    ンピュータ。
  3. 【請求項３】 バッファは、データ信号用のデータバッ
    ファと命令信号用の命令バッファとを含み、前記データ
    バッファ，前記命令バッファはプロセッサと個別に接続
    されていることを特徴とする請求項１又は２に記載のマ
    イクロコンピュータ。
  4. 【請求項４】 プロセッサは、データバッファ及び命令
    バッファを独立に、かつ必要なときは同時的にアクセス
    することが可能なようになしてあることを特徴とする請
    求項３記載のマイクロコンピュータ。
  5. 【請求項５】 バス幅を変更するためのセレクタを有
    し、外部と信号の入出力を行うためのバスインターフェ
    ース部と、該バスインターフェース部と外部とを接続す
    るための外部バスとを備え、前記バスインターフェース
    部は、メモリバスにてメモリと接続されており、前記外
    部バスは該メモリバスよりバス幅が小さいことを特徴と
    する請求項１〜４のうちいずれかに記載のマイクロコン
    ピュータ。
  6. 【請求項６】 バスインターフェース部は信号をラッチ
    するラッチ手段を有することを特徴とする請求項５記載
    のマイクロコンピュータ。
  7. 【請求項７】 メモリは、高速にて動作する高速メモリ
    と、低速にて動作する低速メモリとを含むことを特徴と
    する請求項１〜６のうちいずれかに記載のマイクロコン
    ピュータ。
  8. 【請求項８】 メモリは、大容量メモリと小容量メモリ
    とを含むことを特徴とする請求項１〜６のうちいずれか
    に記載のマイクロコンピュータ。
  9. 【請求項９】 メモリは複数のメモリ領域を有し、プロ
    セッサは、複数のメモリ領域の間に配置されていること
    を特徴とする請求項１〜８のうちいずれかに記載のマイ
    クロコンピュータ。
  10. 【請求項１０】 メモリは複数のメモリ領域列に分けて
    配置されており、プロセッサは前記メモリ領域列の間に
    配置されていることを特徴とする請求項９記載のマイク
    ロコンピュータ。
  11. 【請求項１１】 メモリは２つのメモリ領域列に分けて
    配置されており、プロセッサは前記メモリ領域列の間に
    配置されていることを特徴とする請求項９記載のマイク
    ロコンピュータ。
  12. 【請求項１２】 前記バッファ又は前記バスインターフ
    ェース部はメモリ又はメモリ領域に近接させて設けられ
    ていることを特徴とする請求項１〜１１のうちいずれか
    に記載のマイクロコンピュータ。
  13. 【請求項１３】 メモリ領域を４つ以上備え、各メモリ
    領域の内側短辺にバッファが夫々近接させて設けられて
    おり、プロセッサバスはプロセッサの１辺から引き出さ
    れていること特徴とする請求項１２記載のマイクロコン
    ピュータ。
  14. 【請求項１４】 メモリ領域を４つ以上備え、各メモリ
    領域の内側短辺にバッファが夫々近接させて設けられて
    おり、プロセッサバスはプロセッサの２辺から引き出さ
    れていることを特徴とする請求項１２記載のマイクロコ
    ンピュータ。
  15. 【請求項１５】 メモリ領域を４つ以上備え、各メモリ
    領域の内側長辺にバッファが夫々近接させて設けられて
    おり、プロセッサバスはプロセッサの１辺から引き出さ
    れていることを特徴とする請求項１２記載のマイクロコ
    ンピュータ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6671219B1 (en) 1999-05-28 2003-12-30 Hitachi, Ltd. Storage, storage method, and data processing system
JP2004502240A (ja) * 2000-06-27 2004-01-22 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ フラッシュを備えた集積回路
JP2006172467A (ja) * 2004-12-17 2006-06-29 Samsung Electronics Co Ltd フラッシュメモリデータ記憶装置
US8888033B2 (en) * 2012-09-13 2014-11-18 Conductix, Inc. Spring-driven reel

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6341335B1 (en) * 1997-10-29 2002-01-22 Hitachi, Ltd. Information processing system for read ahead buffer memory equipped with register and memory controller
US6542926B2 (en) * 1998-06-10 2003-04-01 Compaq Information Technologies Group, L.P. Software partitioned multi-processor system with flexible resource sharing levels
JPH11259238A (ja) * 1998-03-11 1999-09-24 Matsushita Electric Ind Co Ltd 信号処理装置
US20020056027A1 (en) * 1998-10-29 2002-05-09 Hiroki Kanai Information processing system
KR100326223B1 (ko) * 1999-02-27 2002-02-27 다니구찌 이찌로오, 기타오카 다카시 메모리와 프로세서가 동일 칩 상에 형성된 마이크로 컴퓨터
DE19939763A1 (de) * 1999-08-21 2001-02-22 Philips Corp Intellectual Pty Multiprozessorsystem
US6510472B1 (en) * 1999-09-23 2003-01-21 Intel Corporation Dual input lane reordering data buffer
KR20020029760A (ko) * 2000-06-27 2002-04-19 롤페스 요하네스 게라투스 알베르투스 집적 회로 시스템
JP2003208399A (ja) * 2002-01-15 2003-07-25 Hitachi Ltd データ処理装置
US8837161B2 (en) * 2002-07-16 2014-09-16 Nvidia Corporation Multi-configuration processor-memory substrate device
JP2004171445A (ja) * 2002-11-22 2004-06-17 Renesas Technology Corp 半導体データ処理装置及びデータ処理システム
JP4031996B2 (ja) * 2003-01-30 2008-01-09 富士フイルム株式会社 メモリ装置を備えたディジタル・スチル・カメラ
EP1480224A1 (en) * 2003-05-22 2004-11-24 STMicroelectronics S.r.l. A semiconductor memory with a multiprotocol serial communication interface
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US7281228B2 (en) * 2004-02-11 2007-10-09 Infineon Technologies Ag Configurable memory system for embedded processors
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7389375B2 (en) 2004-07-30 2008-06-17 International Business Machines Corporation System, method and storage medium for a multi-mode memory buffer device
US7296129B2 (en) * 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7539800B2 (en) 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US7441060B2 (en) 2004-10-29 2008-10-21 International Business Machines Corporation System, method and storage medium for providing a service interface to a memory system
JP4565966B2 (ja) * 2004-10-29 2010-10-20 三洋電機株式会社 メモリ素子
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7356737B2 (en) * 2004-10-29 2008-04-08 International Business Machines Corporation System, method and storage medium for testing a memory module
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7305574B2 (en) 2004-10-29 2007-12-04 International Business Machines Corporation System, method and storage medium for bus calibration in a memory subsystem
US7299313B2 (en) 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7395476B2 (en) * 2004-10-29 2008-07-01 International Business Machines Corporation System, method and storage medium for providing a high speed test interface to a memory subsystem
US7277988B2 (en) 2004-10-29 2007-10-02 International Business Machines Corporation System, method and storage medium for providing data caching and data compression in a memory subsystem
US7562190B1 (en) * 2005-06-17 2009-07-14 Sun Microsystems, Inc. Cache protocol enhancements in a proximity communication-based off-chip cache memory architecture
US7478259B2 (en) * 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US20070208980A1 (en) * 2006-01-30 2007-09-06 Peter Gregorius Method of transmitting data between different clock domains
US7636813B2 (en) * 2006-05-22 2009-12-22 International Business Machines Corporation Systems and methods for providing remote pre-fetch buffers
US7594055B2 (en) 2006-05-24 2009-09-22 International Business Machines Corporation Systems and methods for providing distributed technology independent memory controllers
US7640386B2 (en) 2006-05-24 2009-12-29 International Business Machines Corporation Systems and methods for providing memory modules with multiple hub devices
US7584336B2 (en) * 2006-06-08 2009-09-01 International Business Machines Corporation Systems and methods for providing data modification operations in memory subsystems
US7493439B2 (en) 2006-08-01 2009-02-17 International Business Machines Corporation Systems and methods for providing performance monitoring in a memory system
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7581073B2 (en) * 2006-08-09 2009-08-25 International Business Machines Corporation Systems and methods for providing distributed autonomous power management in a memory system
US7587559B2 (en) 2006-08-10 2009-09-08 International Business Machines Corporation Systems and methods for memory module power management
US7539842B2 (en) 2006-08-15 2009-05-26 International Business Machines Corporation Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables
US7490217B2 (en) 2006-08-15 2009-02-10 International Business Machines Corporation Design structure for selecting memory busses according to physical memory organization information stored in virtual address translation tables
US7620756B2 (en) * 2006-08-21 2009-11-17 International Business Machines Corporation Method and apparatus for updating wide storage array over a narrow bus
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7477522B2 (en) * 2006-10-23 2009-01-13 International Business Machines Corporation High density high reliability memory module with a fault tolerant address and command bus
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US7603526B2 (en) 2007-01-29 2009-10-13 International Business Machines Corporation Systems and methods for providing dynamic memory pre-fetch
US7606988B2 (en) 2007-01-29 2009-10-20 International Business Machines Corporation Systems and methods for providing a dynamic memory bank page policy
US8219778B2 (en) * 2008-02-27 2012-07-10 Microchip Technology Incorporated Virtual memory interface
US8417870B2 (en) 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US7895381B2 (en) * 2009-02-16 2011-02-22 Himax Media Solutions, Inc. Data accessing system
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
JP5898409B2 (ja) * 2011-03-24 2016-04-06 オリンパス株式会社 データ処理装置およびデータ処理方法
CN102759952B (zh) * 2011-04-29 2017-04-12 富泰华工业（深圳）有限公司 嵌入式***
CN103809708A (zh) 2012-11-07 2014-05-21 辉达公司 平板电子设备及其辅助散热装置、以及两者的组件
EP3629123B1 (en) 2013-07-27 2021-02-24 Netlist, Inc. Memory module with local synchronization

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6381569A (ja) * 1986-09-26 1988-04-12 Hitachi Ltd マイクロコンピユ−タの設計方式
JPH0287283A (ja) * 1988-09-22 1990-03-28 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
US5255378A (en) * 1989-04-05 1993-10-19 Intel Corporation Method of transferring burst data in a microprocessor
US5253181A (en) * 1989-04-27 1993-10-12 Kawasaki Steel Corporation Programmable one-board computer, and methods of verification of logic circuit and alteration to actual circuit using the programmable one-board computer
US5293603A (en) * 1991-06-04 1994-03-08 Intel Corporation Cache subsystem for microprocessor based computer system with synchronous and asynchronous data path
JPH0594366A (ja) * 1991-10-01 1993-04-16 Mitsubishi Electric Corp マイクロコンピユータ
JP3369227B2 (ja) * 1992-11-09 2003-01-20 株式会社東芝 プロセッサ
US5438681A (en) * 1993-08-24 1995-08-01 Mensch, Jr.; William D. Topography for CMOS microcomputer
JPH07153257A (ja) * 1993-11-29 1995-06-16 Sony Corp 半導体メモリ
JPH07152721A (ja) * 1993-11-29 1995-06-16 Mitsubishi Electric Corp マイクロコンピュータ
US5630099A (en) * 1993-12-10 1997-05-13 Advanced Micro Devices Non-volatile memory array controller capable of controlling memory banks having variable bit widths
US5627991A (en) * 1993-12-28 1997-05-06 Intel Corporation Cache memory having a multiplexor assembly for ordering output on a data chunk basis

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6671219B1 (en) 1999-05-28 2003-12-30 Hitachi, Ltd. Storage, storage method, and data processing system
JP2004502240A (ja) * 2000-06-27 2004-01-22 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ フラッシュを備えた集積回路
JP2012198935A (ja) * 2000-06-27 2012-10-18 Nxp Bv フラッシュを備えた集積回路
JP2006172467A (ja) * 2004-12-17 2006-06-29 Samsung Electronics Co Ltd フラッシュメモリデータ記憶装置
US8888033B2 (en) * 2012-09-13 2014-11-18 Conductix, Inc. Spring-driven reel

Also Published As

Publication number Publication date
TW421738B (en) 2001-02-11
US5974493A (en) 1999-10-26
KR100205667B1 (ko) 1999-07-01
KR970062923A (ko) 1997-09-12

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