KR100666169B1

KR100666169B1 - 플래쉬 메모리 데이터 저장장치

Info

Publication number: KR100666169B1
Application number: KR1020040107676A
Authority: KR
Inventors: 박민건; 이진욱
Original assignee: 삼성전자주식회사
Priority date: 2004-12-17
Filing date: 2004-12-17
Publication date: 2007-01-09
Also published as: CN1790548A; CN100514494C; US20060136649A1; DE102005051478B4; KR20060068804A; US7467251B2; JP2006172467A; JP4870420B2; DE102005051478A1

Abstract

플래쉬 메모리 데이터 저장장치가 게시된다. 상기와 같은 본 발명의 플래쉬 메모리 데이터 저장장치에서는, 데이터 버스폭은 점층적으로 증가하고, 제어하는 제어클락의 주기가 점층적으로 증가는 다단계의 플래쉬 입력버퍼부가 내장된다. 그러므로, 내장되는 플래쉬 메모리에 대해서는 80ns의 주기로 128비트의 데이터가 병렬적으로 억세스되되, 외부시스템과는 20ns의 주기동안에 16비트의 데이터가 병렬적으로 송수신될 수 있게 된다. 따라서, 본 발명의 플래쉬 메모리 데이터 저장장치에 의하면, 플래쉬 메모리와 버퍼 메모리 사이의 전송속도가 개선되어, 궁극적으로 플래쉬 메모리와 외부 시스템 사이의 데이터 전송속도가 현저히 개선된다.

플래쉬, 메모리, 데이터, 저장, 인터페이스, 클락, 버스, 버퍼

Description

플래쉬 메모리 데이터 저장장치{FLASH MEMORY DATA STORING DEVICE}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 일실시예에 따른 플래쉬 메모리 데이터 저장장치를 나타내는 블락도이다.

도 2는 도 1의 플래쉬 메모리를 설명하기 위한 도면이다.

도 3은 도 1의 플래쉬 인터페이스를 자세히 나타내는 도면이다.

도 4는 도 3의 입력경로 상에 포함되는 제1단 내지 제3단 플래쉬 입력버퍼부를 자세히 나타내는 도면이다.

도 5는 도 4의 제1단 내지 제3단 플래쉬 입력버퍼부에 의하여 데이터가 전송되는 과정을 설명하기 위한 도면이다.

도 6은 도 3의 출력경로 상에 포함되는 플래쉬 출력버퍼부와 플래쉬 출력먹서부를 자세히 나타내는 도면이다.

도 7은 도 6의 플래쉬 출력버퍼부와 플래쉬 출력먹서부에 의하여 데이터가 전송되는 과정을 설명하기 위한 도면이다.

도 8은 도 3의 제어클락 생성부를 자세히 나타내는 도면이다.

도 9는 도 8의 주기단축블락을 더욱 구체적으로 나타내는 도면이다.

도 10은 도 8의 주기확장블락을 나타내는 도면이다.

도 11은 도 8내지 도 10의 주요신호들의 타이밍도로서, 제1 내지 제3 제어클락신호의 생성과정을 설명하기 위한 도면이다.

도 12는 도 1의 버퍼 메모리를 구체적으로 나타내는 도면이다.

도 13은 도 1의 호스트 인터페이스를 자세히 나타내는 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

HDIO: 호스트 버스 그룹 FDI, FDO: 플래쉬 버스 그룹

RCLK1 내지 RCLK3: 전송제어 클락신호

RDIN1 내지 RDIN3: 입력버퍼 버스 그룹

RCNA, RCNB: 래치 카운팅신호

RDO: 출력버퍼 버스 그룹

MCN: 먹서카운팅신호

본 발명은 외부 시스템과 데이터를 송수신하고, 저장하는 데이터 저장장치에 관한 것으로서, 특히 낸드 타입의 플래쉬 메모리를 포함하는 플래쉬 메모리 데이터 저장장치에 관한 것이다.

최근에, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(power)이 공급되지 않는 상태에서도 저장된 데이터가 소멸되지 않는 불휘발성 반도체 메모리 장치에 대한 수요가 증가하고 있다. 특히, 제한된 크기에 많은 수의 데이터(data)를 저장할 수 있는 낸드(NAND) 타입의 플래쉬 메모리(Flash Memory)는 음악, 사진 등의 저장장치로 널리 이용되고 있다.

한편, 컴퓨터의 이용자들은 점점 더 빠른 동작속도를 요구하고 있다. 이에 따라, 컴퓨터의 동작속도에 대한 사양은 점점 더 높아져서, 컴퓨터의 동작주기는 10ns 정도로 매우 빠르다. 반면에, 낸드(NAND) 타입의 플래쉬 메모리(Flash Memory)의 경우에는, 프로그램 및 독출시에 데이터 라인의 제어 등으로 인한 소요시간 등으로 인하여, 데이터 억세스 주기는 80ns 정도에 머물러 있다. 이러한 이유로, 낸드 타입의 플래쉬 메모리를 포함하는 플래쉬 메모리 데이터 저장장치에서는, 외부 시스템의 동작주기에 맞추어 구동되기에 상당한 제약이 발생한다.

이와 같은 제약을 완화시키기 위하여, 제안된 방법이 플래쉬 메모리 데이터 저장장치의 내부에 버퍼 메모리를 내장하는 기술이다. 상기 버퍼 메모리를 내장하는 기술에 의하면, 먼저, 버퍼 메모리가 플래쉬 메모리의 한 페이지의 데이터를 저장한다. 그리고, 버퍼 메모리에 저장된 한 페이지의 데이터가 외부 시스템에 제공되는 동안에, 버퍼 메모리는 새로운 한 페이지의 데이터를 플래쉬 메모리로부터 전송받아 저장하게 된다. 이와 같은 방법으로 인하여, 외부 시스템과 플래쉬 메모리 데이터 저장장치의 데이터 전송속도는 다소간 개선되었다.

그러나, 플래쉬 메모리와 버퍼 메모리 사이의 전송속도가 여전히 느리기 때문에, 외부 시스템과 플래쉬 메모리 데이터 저장장치의 데이터 전송속도는 아직도 사용자의 요구를 만족시키지 못하고 있는 실정(實情)이다.

따라서, 본 발명의 목적은 종래기술의 문제점을 개선하기 위한 것으로서, 궁극적으로 플래쉬 메모리와 외부 시스템 사이의 데이터 전송속도를 개선하는 플래쉬 메모리 데이터 저장장치를 제공하는 데 있다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 소정의 호스트 버스 그룹을 통하여, 외부 시스템과 병렬적으로 데이터를 송수신할 수 있는 플래쉬 메모리 데이터 저장장치에 관한 것이다. 본 발명의 일면에 따른 플래쉬 메모리 데이터 저장장치는 플래쉬 메모리 및 플래쉬 인터페이스를 구비한다. 상기 플래쉬 메모리는 소정의 플래쉬 버스 그룹을 통하여 병렬적으로 데이터를 송수신할 수 있다. 그리고, 상기 플래쉬 버스 그룹의 버스폭(FW)은 상기 호스트 버스의 버스폭(HW)보다 크다. 상기 플래쉬 인터페이스는 상기 궁극적으로 플래쉬 버스 그룹과 상기 호스트 버스 사이에서의 데이터 전송을 제어한다. 그리고 상기 플래쉬 인터페이스는 제1 내지 제n(여기서, n은 2이상인 자연수) 전송제어 클락신호에 응답하여 구동되어, 궁극적으로 상기 호스트 버스 그룹 쪽에서 상기 플래쉬 버스 그룹 쪽으로 점진 적으로 데이터 전송을 수행하는 제1단 내지 제n단 플래쉬 입력버퍼부를 구비한다. 상기 제i단(여기서, 2 ≤i ≤n) 플래쉬 입력버퍼부는 적어도 Ni개의 제i단 입력버퍼 버스 그룹들을 통하여 데이터를 제공하되, 상기 제i단 입력버퍼 버스 그룹 각각의 버스폭(IBWi)은 상기 제(i-1)단 플래쉬 입력버퍼부로부터 제공되는 제(i-1)단 입력버퍼 버스 그룹 각각의 버스폭(IBW(i-1))보다 크다. 상기 제i 전송제어 클락신호의 주기(Ti)는 상기 제(i-1) 전송제어 클락신호의 주기(T(i-1))보다 길다. 상기 Ni는 상기 FW를 상기 IBW로 나눈 값이다.

바람직하기로는, 상기 제i단 입력버퍼 버스 그룹들 각각의 버스폭(IBWi)은 상기 제(i-1)단 입력버퍼 버스 각각의 버스폭(IBW(i-1))의 2배이다.

또한, 바람직하기로는, 상기 제i 전송제어 클락신호의 주기(Ti)는 상기 제(i-1) 전송제어 클락신호의 주기(T(i-1))의 2배이다.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 일실시예에 따른 플래쉬 메모리 데이터 저장장치를 나타내 는 블락도이다. 도 1을 참조하면, 본 발명의 플래쉬 메모리 데이터 저장장치는 낸드 타입의 플래쉬 메모리(100)를 내장하고 있으며, 외부 시스템(10)과 데이터를 송수신할 수 있다. 이때, 본 발명의 플래쉬 메모리 데이터 저장장치와 상기 외부 시스템(10)과의 데이터의 송수신은, 호스트 버스 그룹(HDIO<15:0>)을 통하여 수행되며, 소정의 호스트 클락신호(HCLK)에 응답된다.

본 실시예에서, 상기 호스트 버스 그룹(HDIO)의 버스폭(HW)은 16라인이고, 상기 호스트 클락신호(HCLK)의 주기는 10ns 정도이다. 여기서, '버스폭'은 동일한 클락신호의 동일 클락에 응답하여, 병렬적으로 데이터를 송신할 수 있는 버스 라인의 수를 말한다. 그러므로, 호스트 인터페이스(400)와 상기 외부 시스템(10)은 매 10ns마다 16비트의 데이터를 병렬적으로 송수신할 수 있다.

상기 플래쉬 메모리(100)는, 도 2에 도시되는 바와 같이, 메모리셀 어레이(110)와 페이지 버퍼(120)를 포함한다. 그리고, 상기 메모리셀 어레이(110)을 구성하는 플래쉬 메모리셀들(미도시)은 낸드(NAND) 타입(type)으로서, 하나의 스트링에 다수개의 플래쉬 메모리셀들이 연결된다. 그리고, 상기 메모리셀 어레이(110)에는, 상기 페이지 버퍼(120)를 통하여, 다수개의 데이터가 하나의 클락에 동기되어 병렬적으로 입출력할 수 있다.

본 실시예에서, 상기 플래쉬 메모리(100)는, 소정의 플래쉬 버스 그룹(FDI<127:0>, FDO<127:0>)을 통하여, 128비트의 데이터가 소정의 플래쉬 클락신호(FCLK)의 클락에 동기되어 병렬적으로 입출력할 수 있는 것으로 한다. 그리고, 상기 플래쉬 클락신호(FCLK)의 주기는 80ns이다. 또한, 입력되는 데이터는 입력의 플 래쉬 버스 그룹(FDI<127:0>)을 통하여 전송되며, 출력되는 데이터는 출력의 플래쉬 버스 그룹(FDO<127:0>)을 통하여 전송된다. 그러나, 본 명세서에서는, 설명의 편의를 위하여, 상기 입력의 플래쉬 버스 그룹(FDI<127:0>)과 출력의 플래쉬 버스 그룹(FDO<127:0>)은 단지 '플래쉬 버스 그룹'으로 통칭되기도 한다. 따라서, 본 실시예에서, 상기 플래쉬 버스 그룹(FDI<127:0>, FDO<127:0>)의 버스폭(FW)은 128비트이다.

다시 기술하자면, 본 발명의 플래쉬 메모리 저장장치에서는, 상기 플래쉬 버스 그룹(FDI<127:0>, FDO<127:0>)의 버스폭은 상기 호스트 버스 그룹(HDIO)의 버스폭보다 크며, 상기 플래쉬 클락신호(FCLK)의 주기는 상기 호스트 클락신호(HCLK)의 주기보다 상대적으로 길다.

한편, 상기 메모리셀 어레이(110)와 페이지 버퍼(120)는 다양한 형태로 구현될 수 있으며, 또한, 그에 대한 입출력 동작은 당업자에 의해 용이하게 이해될 수 있다. 그러므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다. 그리고, 상기 플래쉬 메모리셀의 구조와 동작도 당업자에게는 자명하므로, 그에 대한 구체적인 기술도 생략된다.

다시 도 1을 참조하면, 본 발명의 일실시예에 따른 플래쉬 메모리 데이터 저장장치는 상기 플래쉬 메모리(100), 플래쉬 인터페이스(200), 버퍼 메모리(300) 및 호스트 인터페이스(400)를 구비한다.

상기 플래쉬 인터페이스(200)는, 상기 플래쉬 버스 그룹(FDI<127:0>, FDO<127:0>)을 통하여, 상기 플래쉬 메모리(100)와 데이터를 송수신한다. 이때, 상기 플래쉬 버스 그룹(FDI<127:0>, FDO<127:0>)을 통하여, 상기 플래쉬 인터페이스(200)와 상기 플래쉬 메모리(100) 사이에 송수신되는 데이터는 상기 플래쉬 클락신호(FCLK)에 동기된다. 본 실시예에서, 상기 플래쉬 버스 그룹(FDI<127:0>, FDO<127:0>)의 버스폭(FW)은, 전술한 바와 같이, 128비트이다. 그리고, 상기 플래쉬 인터페이스(400)는, 버퍼 플래쉬 버스 그룹(FBDO<31:0>)을 통하여, 상기 버퍼 메모리(300)로 데이터를 전송한다. 또한, 플래쉬 버퍼 버스 그룹(BFDI<31:0>)을 통하여, 상기 버퍼 메모리(300)로부터 데이터를 수신한다. 이때, 상기 플래쉬 버퍼 버스 그룹(FBDO<31:0>)과 상기 버퍼 플래쉬 버스 그룹(BFDI<31:0>)의 버스폭은 32비트이다.

상기 버퍼 메모리(300)는 상기 플래쉬 인터페이스(200)와 상기 호스트 인터페이스(400) 사이에 송수신되는 데이터를 일시 저장한다. 상기 버퍼 메모리(300)는, 전술한 바와 같이, 상기 플래쉬 버퍼 버스 그룹(FBDO<31:0>)과 상기 버퍼 플래쉬 버스 그룹(BFDI<31:0>)을 통하여, 상기 플래쉬 인터페이스(200)와 데이터를 송수신한다.

상기 버퍼 메모리(300)는, 상기 호스트 버퍼 버스 그룹(HBDI<15:0>)을 통하여, 상기 호스트 인터페이스(400)로부터 데이터를 수신하며, 상기 제1 및 제2 버퍼 호스트 버스 그룹(BHDOM<15:0>, BHDOL<15:0>)을 통하여, 상기 호스트 인터페이스(400)로 데이터를 송신한다.

상기 호스트 인터페이스(400)는, 상기 호스트 버스 그룹(HDIO<15:0>)과 상기 버퍼 메모리(300) 사이에서의 데이터 전송을 제어한다.

도 3은 도 1의 플래쉬 인터페이스(200)를 자세히 나타내는 도면이다. 상기 플래쉬 인터페이스(200)는 버퍼 메모리(300)로부터 수신되는 데이터를 상기 플래쉬 메모리(100)로 전송하기 위한 입력경로(IN200) 상에, 상기 버퍼 메모리(300)로부터 상기 플래쉬 메모리 쪽으로 점진적으로 데이터 전송을 수행하는 제1단 내지 제n단 플래쉬 입력버퍼부를 구비한다. 여기서, 상기 n은 2이상인 자연수이다. 그러나, 본 명세서에서는, 설명의 편의를 위하여, 제1단 내지 제3단 플래쉬 입력버퍼부(210, 220, 230)가 상기 플래쉬 인터페이스(200)에 포함되는 것으로 도시되고, 기술된다.

또한, 상기 플래쉬 인터페이스(200)는 상기 플래쉬 메모리(100)로부터 수신되는 데이터를 상기 버퍼 메모리(300)로 전송하기 위한 출력경로(OUT200) 상에, 플래쉬 출력버퍼부(260)와 플래쉬 출력먹서부(270)를 구비한다.

그리고, 상기 플래쉬 인터페이스(200)는 제어클락 생성부(280)를 포함한다. 상기 플래쉬 입력버퍼부들(210, 220, 230), 플래쉬 출력버퍼부(260)와 플래쉬 출력먹서부(270)를 제어하는 전송제어 클락신호(RCLK1 내지 RCLKn)가 상기 제어클락 생성부(280)로부터 제공된다.

도 4는 도 3의 입력경로(IN200) 상에 포함되는 제1단 내지 제3단 플래쉬 입력버퍼부(210, 220, 230)를 자세히 나타내는 도면이다.

도 4를 참조하여, 먼저, 상기 제1단 플래쉬 입력버퍼부(210)가 자세히 기술된다. 상기 제1단 플래쉬 입력버퍼부(210)는 구체적으로 4개의 1차 데이터 래치들(211 내지 214)과 제1 래치선택 카운터(219)를 포함한다. 상기 1차 데이터 래치들(211 내지 214) 각각은, 매 4번 마다의 상기 제1 전송제어 클락신호(RCLK1)의 클락에 순서적으로 응답하여, 대응하는 각자의 제1단 입력버퍼 버스 그룹들 (RDIN1<31:0>, RDIN1<63:32>, RDIN1<95:64>, RDIN1<127:96>)로 데이터를 제공한다. 제1 래치선택 카운터(219)는 상기 제1 전송제어 클락신호(RCLK1)의 클락을 카운팅하는 4개의 1차 래치 카운팅신호(RCNA0 내지 RCNA3)를 제공한다. 상기 1차 래치 카운팅신호(RCNA0 내지 RCNA3)들 각각은 대응하는 상기 1차 데이터 래치들(211 내지 214)의 데이터 전송을 각각 제어한다.

상기 제2단 플래쉬 입력버퍼부(220)는 구체적으로 2개의 2차 데이터 래치들(221, 222)과 제2 래치선택 카운터(229)를 포함한다. 상기 2차 데이터 래치들(221, 222) 각각은, 매 2번마다 상기 제2 전송제어 클락신호(RCLK2)의 클락에 순서적으로 응답하여, 대응하는 각자의 제2단 입력버퍼 버스 그룹들(RDIN2<63:0>, RDIN2<127:64>)로 데이터를 제공한다. 제2 래치선택 카운터(229)는 상기 제2 전송제어 클락신호(RCLK2)의 클락을 카운팅하는 2개의 2차 래치 카운팅신호(RCNB0, RCNB1)를 제공한다. 상기 2차 래치 카운팅신호(RCNB0, RCNB1)들 각각은 대응하는 상기 2차 데이터 래치들(221, 222)의 데이터 전송을 각각 제어한다.

상기 제3단 플래쉬 입력버퍼부(230)는 구체적으로 3차 데이터 래치(231)을 포함한다. 상기 3차 데이터 래치(231)는, 상기 제3 전송제어 클락신호(RCLK3)의 매 클락에 응답하여, 제3단 입력버퍼 버스 그룹(RDIN3<127:0>)으로 데이터를 제공한다.

본 실시예에서, 상기 제1 내지 제3 전송제어 클락신호(RCLK1 내지 RCLK3)의 주기는 각각 20ns, 40ns, 80ns이다. 그리고, 상기 제1단 내지 제3단 입력버퍼 버스 그룹(RDIN1 내지 RDIN3)의 버스폭(IBW1 내지 IBW3)은 각각 32, 64, 128 비트이다.

본 실시예를 일반적인 경우로 확장하여, 제i단(여기서, 2 ≤i ≤n) 플래쉬 입력버퍼부을 살펴보면, 다음과 같다. 즉, 상기 제i단 플래쉬 입력버퍼부는 적어도 Ni개의 제i단 입력버퍼 버스 그룹(RDINi)을 통하여 데이터를 제공한다. 그리고, 상기 제i단 입력버퍼 버스 그룹(RDINi)의 버스폭(IBWi)은 상기 제(i-1)단 플래쉬 입력버퍼부로부터 제공되는 제(i-1)단 입력버퍼 버스 그룹(RDIN(i-1))의 버스폭(IBW(i-1))보다 크다. 그리고, 상기 제i 전송제어 클락신호(RCLKi)의 주기(Ti)는 상기 제(i-1) 전송제어 클락신호(RCLK(i-1))의 주기(T(i-1))보다 길다. 그리고, 상기 Ni는 상기 플래쉬 버스 그룹(FDI<127:0>)의 버스폭(FW)를 상기 제i단 입력버퍼 버스 그룹(RDINi)의 버스폭(IBWi)로 나눈 값이다.

바람직하기로는, 상기 제i단 입력버퍼 버스의 폭(IBWi)은 상기 제(i-1)단 입력버퍼 버스의 폭(IBW(i-1))의 2배이다.

또한, 바람직하기로는, 상기 제i 전송제어 클락신호(RCLKi)의 주기(Ti)는 상기 제(i-1) 전송제어 클락신호(RCLK(i-1))의 주기(T(i-1))의 2배이다.

한편, 제n단 입력버퍼 버스 그룹(RDINn)은 상기 플래쉬 버스 그룹(FDI<127:0>)에 해당하며, 상기 제n 전송제어 클락신호(RCLKn)은 상기 플래쉬 클락신호(FCLK)에 해당한다. 본 실시예의 경우, 제3단 입력버퍼 버스 그룹(RDIN3)이 상기 플래쉬 버스 그룹(FDI<127:0>)이며, 상기 제3 전송제어 클락신호(RCLK3)는 상기 플래쉬 클락신호(FCLK)에 해당된다.

도 5는 도 4의 제1단 내지 제3단 플래쉬 입력버퍼부(210, 220, 230)에 의하여 데이터가 전송되는 과정을 설명하기 위한 도면이다. 도 5를 참조하여, 상기 제1 단 내지 제3단 플래쉬 입력버퍼부(210, 220, 230)에 의하여 데이터가 전송되는 과정을 기술하면, 다음과 같다.

먼저, 상기 제1 내지 제3 전송제어 클락신호(RCLK1, RCLK2, RCLK3)를 살펴보면, 상기 제1 전송제어 클락신호(RCLK1)의 주기는 상기 제2 전송제어 클락신호(RCLK2)의 주기의 1/2이며, 상기 제3 전송제어 클락신호(RCLK3)의 주기는 상기 제2 전송제어 클락신호(RCLK2)의 주기의 2배이다. 즉, 상기 제2 전송제어 클락신호(RCLK2)의 주기가 40ns인 경우, 상기 제1 전송제어 클락신호(RCLK1)의 주기는 20ns이고, 제3 전송제어 클락신호(RCLK3)의 주기는 80ns이다.

그리고, 상기 제1 전송제어 클락신호(RCLK1)의 하강단부는 상기 제2 전송클락신호(RCLK2)의 상승단부 및 하강단부에 거의 일치하여 발생된다. 상기 제3 전송제어 클락신호(RCLK3)의 경우, 상기 제2 전송제어 클락신호(RCLK2)의 하강단부에 응답하여, 상승 및 하강 천이가 반복된다.

도 5에 도시되는 바와 같은, 제1 내지 제3 전송제어 클락신호(RCLK1 내지 RCLK3)는 상기 제어클락 생성부(280)으로부터 제공되는데, 이에 대한 구체적인 기술은 도 8 내지 도 11과 관련하여 추후에 기술된다.

다시 도 5를 참조하면, 상기 제1 래치선택 카운터(219, 도 4 참조)는, 상기 제1 전송제어 클락신호(RCLK1)의 클락을 카운팅하여, 4개의 1차 래치 카운팅신호(RCNA0 내지 RCNA3)를 발생한다. 다시 기술하면, 상기 1차 래치 카운팅신호(RCNA0 내지 RCNA3)은 상기 제1 전송제어 클락신호(RCLK1)의 매4번째 클락에 순서적으로 응답하여(즉, 4교대로), 활성된다. 즉, 도 4에 맨 위의 1차 데이터 래치(211)을 제 어하는 상기 1차 래치카운팅 신호(RCNA0)는 상기 제1 전송제어 클락신호(RCLK1)의 0번 클락, 4번 클락에 응답하여 활성화되며, 1번 클락, 5번 클락에 응답하여 비활성화된다. 그리고, 상기 1차 데이터 래치(211)는 상기 제1 전송제어 클락신호(RCLK1)의 매 클락의 상승단부에 응답하여, 상기 버퍼 메모리(300)로부터 전송되는 데이터를 래치한다. 그리고, 상기 1차 데이터 래치(211)에 래치된 데이터는, 상기 1차 래치카운팅 신호(RCNA0)의 하강단부에 응답하여, 대응하는 상기 제1단 입력버퍼 버스 그룹(RDIN1<31:0>)으로 전송된다. 따라서, 상기 제1단 입력버퍼 버스 그룹(RDIN1<31:0>)은 상기 제1 전송제어 클락신호(RCLK1)의 1번 클락, 5번 클락에 응답하여 래치된 데이터를 전송하게 된다.

마찬가지 방법에 의하여, 상기 제1단 입력버퍼 버스 그룹(RDIN1<63:32>)은, 상기 제1 전송제어 클락신호(RCLK1)의 2번 클락, 6번 클락에 응답하여, 상기 1차 데이터 래치(212)에 래치된 데이터를 전송하게 된다. 그리고, 상기 제1단 입력버퍼 버스 그룹(RDIN1<95:32>)은, 상기 제1 전송제어 클락신호(RCLK1)의 3번 클락, 7번 클락에 응답하여, 상기 1차 데이터 래치(213)에 래치된 데이터를 전송하게 된다. 또한, 상기 제1단 입력버퍼 버스 그룹(RDIN1<127:96>)은, 상기 제1 전송제어 클락신호(RCLK1)의 4번 클락, 8번 클락에 응답하여, 상기 1차 데이터 래치(213)에 래치된 데이터를 전송하게 된다.

결과적으로, 4개의 상기 제1단 입력버퍼 버스 그룹들(RDIN1<31:0>, RDIN1<63:32>, RDIN1<95:64>, RDIN1<127:96>)은 80ns(20ns*4)만에 상기 버퍼 메모리(300)로부터 제공되는 128비트의 데이터를 전송하게 된다.

도 5를 계속 참조하면, 상기 제2 래치선택 카운터(229, 도 4 참조)는, 상기 제2 전송제어 클락신호(RCLK2)의 클락을 카운팅하여, 2개의 2차 래치 카운팅신호(RCNB0, RCNB1)를 발생한다. 다시 기술하면, 상기 2차 래치 카운팅신호(RCNB0, RCNB1)은 상기 제2 전송제어 클락신호(RCLK2)의 매 2번째의 클락순서적으로 응답하여(즉, 2교대로), 활성된다. 즉, 위의 2차 데이터 래치(221)을 제어하는 상기 2차 래치카운팅 신호(RCNB0)는 상기 제2 전송제어 클락신호(RCLK2)의 1번 클락, 3번 클락에 응답하여 활성화되며, 2번 클락, 4번 클락에 응답하여 비활성화된다. 그리고, 상기 2차 데이터 래치(221)는 상기 제2 전송제어 클락신호(RCLK2)의 매 클락의 하강단부에 응답하여, 상기 버퍼 메모리(300)로부터 전송되는 데이터를 래치한다. 그리고, 상기 2차 데이터 래치(221)에 래치된 데이터는, 상기 2차 래치카운팅 신호(RCNB0)의 하강단부에 응답하여, 대응하는 상기 제1단 입력버퍼 버스 그룹(RDIN2<63:0>)으로 전송된다. 따라서, 상기 제2단 입력버퍼 버스 그룹(RDIN2<63:0>)은 상기 제2 전송제어 클락신호(RCLK2)의 2번 클락, 4번 클락에 응답하여 래치된 데이터를 전송하게 된다. 본 실시예에서, 상기 2차 데이터 래치(221)가 상기 제2 전송제어 클락신호(RCLK1)의 하강단부에 응답하여 수행되도록 제어한다. 그러므로, 상기 제1 전송제어 클락신호(RCLK1)과 제2 전송제어 클락신호(RCLK2) 사이에 스큐(skew)가 발생되더라도, 데이터 전송의 오동작은 발생되지 않게 된다.

마찬가지 방법에 의하여, 상기 제2단 입력버퍼 버스 그룹(RDIN2<127:64>)은 상기 제2 전송제어 클락신호(RCLK1)의 3번 클락, 5번 클락에 응답하여 래치된 데이 터를 전송하게 된다.

결과적으로, 2개의 상기 제2단 입력버퍼 버스 그룹들(RDIN2<63:0>, RDIN2<127:64>)은 80ns(40ns*2)만에 상기 4개의 1차 데이터 래치(211 내지 214)로부터 제공되는 128비트의 데이터를 전송하게 된다.

도 5를 계속 참조하면, 상기 3차 데이터 래치(231)는 상기 제3 전송제어 클락신호(RCLK3)의 매 클락의 하강단부에 응답하여, 상기 제3단 입력버퍼 버스 그룹(RDIN3<127:0>)으로 래치된 데이터를 전송한다. 결과적으로, 상기 제3단 입력버퍼 버스 그룹들(RDIN3<127:0>)은 상기 제3 전송제어 클락신호(RCLK3) 즉, 상기 플래쉬 클락신호(FCLK)의 주기인 80ns만에 상기 2개의 2차 데이터 래치(221, 222)로부터 제공되는 128비트의 데이터를 전송하게 된다. 그리고, 상기 제3단 입력버퍼 버스 그룹들(RDIN3<127:0>)의 데이터는 상기 플래쉬 메모리(100)로 전송된다.

정리하면, 상기 제1단 내지 제3단 플래쉬 입력버퍼부(210, 220, 230)를 포함하는 플래쉬 인터페이스(200)에 의하여, 버퍼 메모리(300)로부터 매 20ns 마다 32비트씩 전송되는 데이터가 매 80ns 마다 128비트씩 상기 플래쉬 메모리(100)로 전송된다.

도 6은 도 3의 출력경로(OUT200) 상에 포함되는 플래쉬 출력버퍼부(260)와 플래쉬 출력먹서부(270)를 자세히 나타내는 도면이다. 그리고, 도 7은 도 6의 플래쉬 출력버퍼부(260)와 플래쉬 출력먹서부(270)에 의하여 데이터가 전송되는 과정을 설명하기 위한 도면이다.

도 6 및 도 7을 참조하면, 상기 플래쉬 출력버퍼부(260)는 출력버퍼(161)를 구비한다. 상기 출력버퍼(261)는, 출력의 플래쉬 버스 그룹(FDO<127:0>)을 통하여, 상기 플래쉬 메모리(100)로부터 제공되는 데이터를, 상기 제3 전송 제어클락신호(RCLK3) 즉, 상기 플래쉬 클락신호(FCLK)에 응답하여 4개의 출력버퍼 버스 그룹(RDO<31:0>, RDO<63:32>, RDO<95:64>, RDO<127:96>)에 제공한다. 다시 기술하면, 상기 출력버퍼(261)는 매 80ns 마다 플래쉬 메모리(100)로부터 제공되는 128비트의 데이터를 4개의 출력버퍼 버스 그룹(RDO<31:0>, RDO<63:32>, RDO<95:64>, RDO<127:96>)을 통하여, 상기 플래쉬 출력먹서부(270)로 제공한다.

상기 플래쉬 출력먹서부(270)는 구체적으로 출력먹서(271)와 먹서 카운터(273)를 제공한다. 상기 먹서 카운터(273)는, 상기 제1 전송제어 클락신호(RCLK1)의 클락을 카운팅하여, 4개의 먹서 카운팅신호(MCN0 내지 MCN3)를 발생한다. 다시 기술하면, 상기 먹서 카운팅신호(MCN0 내지 MCN3)는 각각 상기 제1 전송제어 클락신호(RCLK1)의 매 4번째의 클락에 순서적으로 응답하여(즉, 4교대로), 활성된다. 즉, 상기 먹서 카운팅신호(MCN0)는 상기 제1 전송제어 클락신호(RCLK1)의 1번 클락, 5번 클락에 응답하여 활성화되며, 2번 클락, 6번 클락에 응답하여 비활성화된다.

그리고, 상기 출력먹서(271)는 매 4번마다의 상기 제1 전송제어 클락신호(RCLK1)의 클락에 순서적으로 응답하여, 4개의 상기 출력버퍼 버스 그룹들(RDO<31:0>, RDO<63:32>, RDO<95:64>, RDO<127:96>) 중 어느하나를 순서적으로 선택한다. 그리고, 상기 출력먹서(271)는 선택되는 상기 출력버퍼 버스 그룹(RDO<31:0>, RDO<63:32>, RDO<95:64>, RDO<127:96>)의 데이터를 버퍼 메모리(300) 으로, 궁극적으로 상기 외부시스템(10) 쪽으로 제공한다.

좀더 구체적으로 기술하면, 상기 출력먹서(271)는 상기 먹서 카운팅신호(MCN0)의 하강단부에 응답하여, 상기 출력버퍼 버스 그룹(RDO<31:0>)을 통하여 전송되는 데이터를 상기 플래쉬 버퍼 버스 그룹(FBDO<31:0>)로 전송한다. 따라서, 상기 출력먹서(271)는, 상기 제1 전송제어 클락신호(RCLK1)의 2번 클락, 6번 클락에 응답하여, 상기 출력버퍼 버스 그룹(RDO<31:0>)을 통하여 전송되는 데이터를 상기 플래쉬 버퍼 버스 그룹(FBDO<31:0>)으로 전송하게 된다.

마찬가지 방법에 의하여, 상기 제1 전송제어 클락신호(RCLK1)의 3번 클락, 7번 클락에 응답하여, 상기 출력버퍼 버스 그룹(RDO<63:32>)을 통하여 전송되는 데이터가 상기 플래쉬 버퍼 버스 그룹(FBDO<31:0>)으로 전송된다. 그리고, 상기 제1 전송제어 클락신호(RCLK1)의 4번 클락, 8번 클락에 응답하여, 상기 출력버퍼 버스 그룹(RDO<95:64>)을 통하여 전송되는 데이터가 상기 플래쉬 버퍼 버스 그룹(FBDO<31:0>)으로 전송된다. 또한, 상기 제1 전송제어 클락신호(RCLK1)의 5번 클락, 9번 클락에 응답하여, 상기 출력버퍼 버스 그룹(RDO<127:96>)을 통하여 전송되는 데이터가 상기 플래쉬 버퍼 버스 그룹(FBDO<31:0>)으로 전송된다.

결과적으로, 4개의 상기 출력버퍼 버스 그룹들(RDO<31:0>, RDO<63:32>, RDO<95:64>, RDO<127:96>)의 데이터는, 80ns(20ns*4)의 주기로, 상기 플래쉬 버퍼 버스 그룹(FBDO<31:0>)에 순서적으로 전송된다.

도 8은 도 3의 제어클락 생성부(280)를 자세히 나타내는 도면이다. 상기 제1 내지 제n 전송제어 클락신호(RCLK1 내지 RCLKn)는, 전술한 바와 같이, 상기 제어클 락 생성부(280)로부터 제공된다. 도 8을 참조하면, 상기 제어클락 생성부(280)는 기준클락 발생기(281) 및 주기변조기(282)를 구비한다. 상기 기준클락 발생기(281)는 제j 전송제어 클락신호를 생성하기 위하여 구동된다. 바람직하기로는, 상기 j은 (n+1)/2 (n이 홀수인 경우) 또는 n/2(n이 짝수인 경우)이다. 본 실시예의 경우에는, 상기 j는 2로서, 상기 기준클락 발생기(281)는 제2 전송제어 클락신호(RCLK2)를 생성한다. 상기 기준클락 발생기(281)는 링오실레이터 등으로 구현될 수 있으며, 그의 구성 및 작용은 당업자에게는 자명하다. 그러므로, 본 명세서에서는, 상기 기준클락 발생기(281)에 대한 구체적인 기술은 생략된다.

상기 주기변조기(282)는 상기 제2 전송제어 클락신호(RCLK2)의 주기를 변조하여, 상기 제1 및 제3 전송제어 클락신호(RCLK1, RCLK3)를 제공한다. 상기 주기변조기(282)는 상기 제1 전송제어 클락신호(RCLK1)를 생성하는 주기단축블락(283)과 상기 제3 전송제어 클락신호(RCLK3)를 생성하는 주기확장블락(285)를 구비한다.

도 9는 도 8의 주기단축블락(283)을 더욱 구체적으로 나타내는 도면이다. 도 9에 도시되는 바와 같이, 주기단축블락(283)은 상승단부감지수단(283a), 하강단부감지수단(283b) 및 논리합수단(283c)을 포함한다.

상기 상승단부감지수단(283a)은 상기 제2 전송제어 클락신호(RCLK2)의 상승단부를 감지하여 펄스를 발생한다. 즉, 상기 상승단부감지수단(283a)의 출력신호(PREA)의 상승단부는, 상기 제2 전송제어 클락신호(RCLK2)의 상승단부에 소정의 지연시간으로 응답하여 발생된다(tA1, 도 11 참조). 그리고, 상기 상승단부감지수단(283a)의 출력신호(PREA)의 하강단부는, 상기 제2 전송제어 클락신호(RCLK2)의 하 강단부에 지연없이 응답한다(tA2, 도 11 참조).

상기 하강단부감지수단(283b)은 상기 제2 전송제어 클락신호(RCLK2)의 하강단부를 감지하여 펄스를 발생한다. 즉, 상기 하강단부감지수단(283b)의 출력신호(PREB)의 하강단부는, 상기 제2 전송제어 클락신호(RCLK2)의 하강단부에 소정의 지연시간으로 응답하여 발생된다(tB1, 도 11 참조). 그리고, 상기 하강단부감지수단(283b)의 출력신호(PREB)의 하강단부는, 상기 제2 전송제어 클락신호(RCLK2)의 상승단부에 지연없이 응답한다.(tB2, 도 11 참조)

그리고, 상기 논리합수단(283c)는, 상기 상승단부감지수단(283a)의 출력신호(PREA)와 상기 하강단부감지수단(283b)의 출력신호(PREB)를 논리합하여, 상기 제1 전송제어 클락신호(RCLK1)로 제공한다. 따라서, 상기 제1 전송제어 클락신호(RCLK1)의 주기는 상기 제2 전송제어 클락신호(RCLK2)의 주기의 1/2배이고, 도 11에 도시되는 상기 제1 전송제어 클락신호(RCLK1)는, 도 5 및 도 7에 도시되는 상기 제1 전송제어 클락신호(RCLK1)와 동일한 신호임을 알 수 있다.

도 10은 도 8의 주기확장블락(285)을 나타내는 도면이다. 상기 주기확장블락(285)은 상기 제2 전송제어 클락신호(RCLK2)를 반전시켜 클락(CK)으로 입력하며, 상기 제3 전송제어 클락신호(RCLK3)를 출력(DQ)으로 생성하는 D- 플립플럽(285a)를 포함한다. 그리고, D- 플립플럽(285a)은 상기 제3 전송제어 클락신호(RCLK3)를 반전하여 데이터 입력(DI)으로 한다.

따라서, 상기 제3 전송제어 클락신호(RCLK3)는, 도 11에 도시되는 바와 같이, 상기 제2 전송제어 클락신호(RCLK2)의 하강단부에 응답하여 논리천이를 반복한 다. 그러므로, 상기 제3 전송제어 클락신호(RCLK3)의 주기는 상기 제2 전송제어 클락신호(RCLK2)의 주기의 2배이고, 도 11의 상기 제3 전송제어 클락신호(RCLK3)는, 도 5 및 도 7에 도시되는 상기 제3 전송제어 클락신호(RCLK3)와 동일한 신호함을 알 수 있다.

도 12는 도 1의 버퍼 메모리(300)를 구체적으로 나타내는 도면이다. 도 12를 참조하면, 상기 버퍼 메모리(300)는 구체적으로 제1 및 제2 임시저장수단(310, 320), 그리고, 버퍼 먹서(330)를 구비한다.

상기 제1 및 제2 임시저장수단(310, 320)은 각각이 상기 호스트 버스 그룹(HDIO<15:0>, 도 1 참조)의 버스폭(즉, 16비트)의 데이터를 상기 호스트 인터페이스(400) 및 상기 플래쉬 인터페이스(200)와 병렬적으로 송수신할 수 있다. 바람직하기로는, 상기 제1 및 상기 제2 임시저장수단(310, 320) 각각은 상기 플래쉬 버스 그룹(FDIO<15:0>)의 버스폭(FW)의 데이터를 저장할 수 있는 에스램(SRAM)이다.

상기 버퍼 먹서(330)는 상기 호스트 인터페이스(200)에서 전송되는 상기 호스트 버스 그룹(HDIO<15:0>)의 데이터를 상기 제1 및 상기 제2 임시저장수단(310, 320) 중의 어느하나에 선택적으로 제공한다. 그리고, 상기 버퍼 먹서(330)는 상기 제1 및 상기 제2 임시저장수단(310, 320)에 저장된 데이터를 상기 호스트 인터페이스(400) 및 상기 플래쉬 인터페이스(200) 중의 어느하나에 선택적으로 제공한다.

계속하여, 상기 버퍼 먹서(330)의 작용이 자세히 기술된다.

상기 버퍼 먹서(330)는 상기 호스트 인터페이스(400)로부터 제공되는 데이터를, 호스트 버퍼 버스 그룹(HBDI<15:0>)을 통하여, 수신한다. 그리고, 수신되는 상 기 호스트 인터페이스(400)의 데이터는, 제1 저장 인에이블 신호(CSL) 및 제2 저장 인에이블 신호(CSM)에 의하여 상기 제1 임시저장수단(310) 및 상기 제2 임시저장수단(320) 중의 어느하나에 선택적으로 제공된다. 즉, 상기 제1 저장 인에이블 신호(CSL)가 활성화하는 경우에, 상기 호스트 인터페이스(400)의 데이터는 제1 에스램 저장 버스 그룹(SDIL<15:0>)을 통하여, 상기 제1 임시저장수단(310)으로 제공된다. 그리고, 상기 제2 저장 인에이블 신호(CSM)가 활성화하는 경우에, 상기 호스트 인터페이스(400)의 데이터는, 제2 에스램 저장 버스 그룹(SDIM<15:0>)을 통하여, 상기 제2 임시저장수단(320)으로 제공된다.

그리고, 상기 플래쉬 인터페이스(200)로부터 제공되는 플래쉬 버퍼 버스 그룹<31:0>의 데이터는 16비트씩으로 나누어져, 상기 제1 임시저장수단(310) 및 상기 제2 임시저장수단(320)에 저장된다.

또한, 상기 버퍼 먹서(330)는, 상기 제1 및 제2 에스램 인출 버스 그룹(SDOL<15:0>, SDOM<15:0>)를 통하여, 상기 제1 및 상기 제2 임시저장수단(310, 320)의 데이터를 수신한다. 그리고, 상기 버퍼 먹서(330)에 수신되는 상기 제1 및 상기 제2 임시저장수단(310, 320)의 데이터는, 데이터 입력시에는 상기 버퍼 플래쉬 버스 그룹(BFDI<31:0>)으로 제공된다. 또한, 상기 버퍼 먹서(330)에 수신되는 상기 제1 및 상기 제2 임시저장수단(310, 320)의 데이터는, 데이터 출력시에는 제1 및 제2 버퍼 호스트 버스 그룹(BHDOM<15:0>, BHDOL<15:0>)으로 제공된다.

상기와 같은 버퍼 메모리(300)는, 상기 플래쉬 인터페이스(200)와 32비트의 데이터를 병렬적으로 송수신할 수 있다. 그리고, 버퍼 메모리(300)는, 상기 호스트 인터페이스(400)로부터 16비트의 데이터를 병렬적으로 수신하며, 상기 호스트 인터페이스(400)로 32비트의 데이터를 병렬적으로 송신할 수 있다.

도 13은 도 1의 호스트 인터페이스(400)를 자세히 나타내는 도면이다. 도 13을 참조하면, 상기 호스트 인터페이스(400)는 칩선택 먹서(410), 호스트 출력먹서(420) 및 호스트 입출력 버퍼(430)를 포함한다.

상기 칩선택 먹서(410)는 소정의 선택 어드레스(ADD0)에 응답하여, 상기 외부 시스템(10)으로부터 제공되는 칩 인에이블 신호(CS)를 디먹싱하여 상기 제1 저장 인에이블 신호(CSL) 및 제2 저장 인에이블 신호(CSM)로 발생한다. 그리고, 상기 제1 저장 인에이블 신호(CSL) 및 제2 저장 인에이블 신호(CSM)는 상기 버퍼 먹서(330)로 제공되어, 궁극적으로 상기 제1 임시저장수단(310) 또는 제2 임시저장수단(320)을 선택하도록 제어한다.

상기 호스트 출력 먹서(420)는, 상기 선택 어드레스(ADD0)에 응답하여, 상기 제1 및 상기 제2 임시저장수단(310, 320)에서 제공되는 데이터 그룹 중의 어느하나를 선택한다. 그리고, 상기 호스트 출력 먹서(420)는, 선택되는 데이터 그룹을 통합 출력 버스 그룹(BDO<15:0>)을 통하여, 상기 호스트 입출력 버퍼(430)으로, 궁극적으로 상기 외부 시스템(10) 쪽으로 제공한다.

그리고, 상기 호스트 입출력 버퍼(430)는, 상기 호스트 버스 그룹(HIO<15:0>)을 통하여 입력되는 외부 시스템(10)의 데이터를 버퍼링하여, 상기 호스트 버퍼 버스 그룹(HBDI<15:0>)으로 제공한다. 또한, 상기 호스트 입출력 버퍼(430)는, 상기 통합 출력 버스 그룹(BDO<15:0>)을 통하여 출력되는 상기 버퍼 메모 리(300)의 데이터를 버퍼링하여, 상기 호스트 버스 그룹(HIO<15:0>)으로 제공한다.

상기와 같은 호스트 인터페이스(400)에 의하여, 상기 외부 시스템(10)의 16비트의 데이터를 병렬적으로 송수신할 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는, 플래쉬 메모리와 외부 시스템과의 데이터의 송수신이 버퍼 메모리를 거쳐 수행되는 실시예가 기재되었다. 그러나, 플래쉬 메모리와 외부 시스템과의 데이터의 송수신이 버퍼 메모리를 거치지 않는 경우에도, 본 발명의 기술적 사상이 적용될 수 있음은 당업자에게는 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기와 같은 본 발명의 플래쉬 메모리 데이터 저장장치에서는, 데이터 버스폭은 점층적으로 증가하고, 제어하는 제어클락의 주기가 점층적으로 증가는 다단계의 플래쉬 입력버퍼부가 내장된다. 그러므로, 내장되는 플래쉬 메모리에 대해서는 80ns의 주기로 128비트의 데이터가 병렬적으로 억세스되되, 외부시스템과는 20ns의 주기동안에 16비트의 데이터가 병렬적으로 송수신될 수 있게 된다. 따라서, 본 발명의 플래쉬 메모리 데이터 저장장치에 의하면, 플래쉬 메모리와 버퍼 메모리 사이의 전송속도가 개선되어, 궁극적으로 플래쉬 메모리와 외부 시스템 사이의 데이터 전송속도가 현저히 개선된다.

Claims

소정의 호스트 버스 그룹을 통하여, 외부 시스템과 병렬적으로 데이터를 송수신할 수 있는 플래쉬 메모리 데이터 저장장치에 있어서,

소정의 플래쉬 버스 그룹을 통하여 병렬적으로 데이터를 송수신할 수 있는 플래쉬 메모리로서, 상기 플래쉬 버스 그룹의 버스폭(FW)(여기서, '버스폭'은 동일한 클락신호의 동일 클락에 응답하여, 병렬적으로 데이터를 송신할 수 있는 버스 라인의 갯수를 말한다.)은 상기 호스트 버스의 버스폭(HW)보다 큰 상기 플래쉬 메모리; 및

상기 궁극적으로 플래쉬 버스 그룹과 상기 호스트 버스 사이에서의 데이터 전송을 제어하는 플래쉬 인터페이스를 구비하며,

상기 플래쉬 인터페이스는

제1 내지 제n(여기서, n은 2이상인 자연수) 전송제어 클락신호에 응답하여 구동되어, 궁극적으로 상기 호스트 버스 그룹 쪽에서 상기 플래쉬 버스 그룹 쪽으로 점진적으로 데이터 전송을 수행하는 제1단 내지 제n단 플래쉬 입력버퍼부를 구비하며,

상기 제i단(여기서, 2 ≤i ≤n) 플래쉬 입력버퍼부는

적어도 Ni개의 제i단 입력버퍼 버스 그룹들을 통하여 데이터를 제공하되, 상기 제i단 입력버퍼 버스 그룹 각각의 버스폭(IBWi)은 상기 제(i-1)단 플래쉬 입력버퍼부로부터 제공되는 제(i-1)단 입력버퍼 버스 그룹 각각의 버스폭(IBW(i-1))보 다 크고, 상기 제i 전송제어 클락신호의 주기(Ti)는 상기 제(i-1) 전송제어 클락신호의 주기(T(i-1))보다 길며, 상기 Ni는 상기 FW를 상기 IBW로 나눈 값인 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.
제1 항에 있어서,

상기 제i단 입력버퍼 버스 그룹들 각각의 버스폭(IBWi)은 상기 제(i-1)단 입력버퍼 버스 각각의 버스폭(IBW(i-1))의 2배인 것을 플래쉬 메모리 데이터 저장장치.
제2 항에 있어서,

상기 제i 전송제어 클락신호의 주기(Ti)는 상기 제(i-1) 전송제어 클락신호의 주기(T(i-1))의 2배인 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.
제3 항에 있어서, 상기 플래쉬 인터페이스는

상기 제1 내지 상기 제n 전송제어 클락신호를 생성하는 제어클락 생성부를 더 구비하는 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.
제4 항에 있어서, 상기 제어클락 생성부는

제j 전송제어 클락신호를 생성하기 위한 기준클락 발생기; 및

상기 제j 전송제어 클락신호의 주기를 변조하여, 상기 제1 내지 제n 전송제어 클락신호를 제공하는 주기변조기를 구비하며,

상기 j은 (n+1)/2 (n이 홀수인 경우) 또는 n/2(n이 짝수인 경우)인 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.
제1 항에 있어서, 상기 제i단 플래쉬 입력버퍼부는

각각이 매 Ni번마다 상기 제i 전송제어 클락신호의 클락에 순서적으로 응답하여, 대응하는 각자의 제i단 입력버퍼 버스 그룹으로 데이터를 제공하는 상기 Ni개의 i차 데이터 래치들을 구비하는 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.
제6 항에 있어서, 상기 제i단 플래쉬 입력버퍼부는

상기 제i(i가 n인 경우는 제외) 전송제어 클락신호의 클락을 카운팅하여, 대응하는 상기 Ni개의 i차 데이터 래치들의 데이터 전송을 각각 제어하는 Ni개의 i차 래치 카운팅신호를 제공하는 제i 래치선택 카운터를 더 구비하는 것을 특징으로 하 는 플래쉬 메모리 데이터 저장장치.
제1 항에 있어서, 상기 플래쉬 인터페이스는

상기 제n 전송제어 클락신호에 응답하여, 상기 플래쉬 메모리의 데이터를 상기 N1개의 출력버퍼 버스 그룹들로 전송하는 출력버퍼부; 및

매 N1번마다 상기 제1 전송제어 클락신호의 클락에 순서적으로 응답하여, 상기 N1개의 출력버퍼 버스 그룹들 중의 어느하나를 순서적으로 선택하며, 선택되는 상기 출력버퍼 버스 그룹의 데이터를 궁극적으로 상기 외부시스템 쪽으로 제공하는 출력먹서부를 더 구비하는 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.
제8 항에 있어서, 상기 출력먹서부는

상기 N1개의 출력버퍼 버스 그룹들 중의 어느하나를 순서적으로 선택하는 출력먹서; 및

상기 제1 전송제어 클락신호의 클락을 카운팅하여, 대응하는 상기 출력버퍼 버스 그룹을 선택하도록 제어하는 N1개의 먹서카운팅신호를 제공하는 먹서카운터를 구비하는 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.
소정의 호스트 버스 그룹을 통하여, 외부 시스템과 병렬적으로 데이터를 송수신할 수 있는 플래쉬 메모리 데이터 저장장치에 있어서,

소정의 플래쉬 버스 그룹을 통하여 병렬적으로 데이터를 송수신할 수 있는 플래쉬 메모리로서, 상기 플래쉬 버스 그룹의 버스폭(FW)(여기서, '버스폭'은 동일한 클락신호의 동일 클락에 응답하여, 병렬적으로 데이터를 송신할 수 있는 버스 라인의 갯수를 말한다.)은 상기 호스트 버스의 버스폭(HW)보다 큰 상기 플래쉬 메모리;

전송되는 데이터를 일시저장하는 버퍼 메모리;

상기 호스트 버스 그룹과 상기 버퍼 메모리 사이에서의 데이터 전송을 제어하는 호스트 인터페이스; 및

상기 플래쉬 버스 그룹과 상기 버퍼 메모리 사이에서의 데이터 전송을 제어하는 플래쉬 인터페이스를 구비하며,

상기 플래쉬 인터페이스는

제1 내지 제n(여기서, n은 2이상인 자연수) 전송제어 클락신호에 응답하여 구동되어, 궁극적으로 상기 호스트 버스 그룹 쪽에서 상기 플래쉬 버스 그룹 쪽으로 점진적으로 데이터 전송을 수행하는 제1단 내지 제n단 플래쉬 입력버퍼부를 구비하며,

상기 제i단(여기서, 2 ≤i ≤n) 플래쉬 입력버퍼부는

적어도 Ni개의 제i단 입력버퍼 버스 그룹들을 통하여 데이터를 제공하되, 상기 제i단 입력버퍼 버스 그룹 각각의 버스폭(IBWi)은 상기 제(i-1)단 플래쉬 입력 버퍼부로부터 제공되는 제(i-1)단 입력버퍼 버스 그룹 각각의 버스폭(IBW(i-1))보다 크고, 상기 제i 전송제어 클락신호의 주기(Ti)는 상기 제(i-1) 전송제어 클락신호의 주기(T(i-1))보다 길며, 상기 Ni는 상기 FW를 상기 IBW로 나눈 값인 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.
제10 항에 있어서, 상기 버퍼 메모리는

각각이 상기 호스트 버스 그룹의 버스폭의 데이터를 상기 호스트 인터페이스 및 상기 플래쉬 인터페이스와 병렬적으로 송수신할 수 있는 제1 및 제2 임시저장수단; 및

상기 호스트 인터페이스에서 전송되는 상기 호스트 버스 그룹의 데이터를 상기 제1 및 상기 제2 임시저장수단 중의 어느하나에 선택적으로 제공하며, 상기 제1 및 상기 제2 임시저장수단의 데이터를 상기 호스트 인터페이스 및 상기 플래쉬 인터페이스 중의 어느하나에 선택적으로 제공하는 버퍼 먹서를 구비하는 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.
제11 항에 있어서, 상기 제1 및 상기 제2 임시저장수단 각각은

각각이 상기 플래쉬 버스 그룹의 버스폭(FW)의 데이터를 저장할 수 있는 에스램을 포함하는 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.
제12 항에 있어서, 상기 호스트 인터페이스는

소정의 선택 어드레스에 응답하여, 상기 외부 시스템으로부터 제공되는 칩 인에이블 신호를 디먹싱하여 제1 저장 인에이블 신호 및 제2 저장 인에이블 신호를 상기 버퍼 먹서로 제공하는 칩선택 먹서로서, 상기 제1 저장 인에이블 신호는 상기 외부 시스템 쪽에서 제공되는 데이터가 상기 제1 임시저장수단에 제공되도록 제어하며, 상기 제2 저장 인에이블 신호는 상기 외부 시스템 쪽에서 제공되는 데이터가 상기 제2 임시저장수단에 제공되도록 제어하는 상기 칩선택 먹서를 구비하는 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.
제13 항에 있어서, 상기 호스트 인터페이스는

상기 선택 어드레스에 응답하여, 상기 제1 및 상기 제2 임시저장수단에서 제공되는 데이터 그룹 중의 어느하나를 선택하며, 선택되는 데이터 그룹을 상기 외부 시스템 쪽으로 제공하는 호스트 출력먹서를 더 구비하는 것을 특징으로 하는 플래쉬 메모리 데이터 저장장치.