JP4031996B2 - メモリ装置を備えたディジタル・スチル・カメラ - Google Patents
メモリ装置を備えたディジタル・スチル・カメラ Download PDFInfo
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Description
【０００１】
【技術分野】
この発明は，メモリ装置を備えたディジタル・スチル・カメラに関する。
【０００２】
【発明の背景】
メモリへのデータの書き込み時間およびメモリからのデータの読み出し時間を短縮するためには，メモリに接続されるデータ・バスのバス幅を広げれば良い。しかしながら，バス幅を広げると配線が複雑となってしまうことがある。
【０００３】
メモリへのアクセスを効率良くすることにより，データの処理時間を短縮するものもある（例えば，特許文献１参照）。
【０００４】
【特許文献１】
特願平10−53083号公報
【０００５】
しかしながら，その処理が比較的煩雑となってしまう。
【０００６】
【発明の開示】
この発明は，データの処理時間を短縮することを目的とする。
【０００７】
この発明によるメモリ装置は，データ・メモリ用データ・バスを介してデータが入出力するデータ・メモリ，および上記データ・メモリ用データ・バスのバス幅と同じバス幅をもち，上記データ・メモリ用データ・バスと電気的に接続される第１のデータ・バスを介して，上記データ・メモリとの間でデータの入出力を行い，かつ上記データ・メモリ用データ・バスのバス幅よりも少ないバス幅をもつ第２のデータ・バスを介してデータ処理回路との間でデータの入出力を行う複数のバッファ回路を備えていることを特徴とする。
【０００８】
この発明によると，データ・メモリには，複数のバッファ回路が接続されている。複数のバッファ回路とデータ処理回路との間でデータの入出力が行われることにより，複数の処理を並行して行うことができる。迅速に複数の処理を終了させることができる。
【０００９】
複数のバッファ回路とデータ・メモリとの間は，データ・メモリ用データ・バス（第１のデータ・バスと共通でもよい）によって接続されている。データ・メモリ用データ・バスのバス幅によって規定される速度によってデータの入出力を行うことができるようになる。複数のバッファ回路とデータ処理回路との間は，データ・メモリ用データ・バスのバス幅よりも狭いバス幅をもつ第２のデータ・バスを用いてデータの入出力が行われるので，配線が比較的簡素となる。
【００１０】
上記複数のバッファ回路と上記データ・メモリとの間に接続され，上記複数のバッファ回路の中のいずれか１つのバッファ回路と上記データ・メモリとの間のデータの入出力を許可するセレクタをさらに備えるようにしてもよい。
【００１１】
また，上記第２のデータ・バスのバス幅は，たとえば，上記データ・メモリ用のバス幅の上記複数分の１である。
【００１２】
上記データ・メモリおよび上記複数のバッファ回路に入出力するデータが画像データの場合には，共通の時間帯に異なる駒の画像を表わす画像データが異なるバッファ回路に入出力するように上記複数のバッファ回路を制御する調停回路をさらに設けると良い。異なる画像についての画像データ処理を同時にい行うことができるようになる。
【００１３】
【実施例の説明】
図１は，この発明の実施例を示すもので，ディジタル・スチル・カメラの電気的構成の一部を示すブロック図である。
【００１４】
ディジタル・スチル・カメラには，画像データを一時的に記憶する第１のＤＲＡＭ20と第２のＤＲＡＭ30とが含まれている。第１のＤＲＡＭ20には，セレクタ21を介して，それぞれが画像データを一時的に記憶する第１のバッファ回路Ａ１，第２のバッファ回路Ａ２および第３のバッファ回路Ａ３がバス（データ・メモリ用データ・バス，第１のデータ・バス）によって接続されている。これらの第１〜第３のバッファ回路Ａ１〜Ａ３には，バス幅32ビットのバスを介して第１の調停回路22が接続されている。第１の調停回路22は，第１〜第３のバッファ回路Ａ１〜Ａ３のうちどのバッファ回路の画像データの読み書きをするかを決定するものである。同様に，第２のＤＲＡＭ30には，セレクタ31を介して，それぞれが画像データを一時的に記憶する第１のバッファ回路Ｂ１，第２のバッファ回路Ｂ２および第３のバッファ回路Ｂ３がバス接続されている。第１〜第３のバッファ回路Ｂ１〜Ｂ３には，第２の調停回路32がバス接続されている。第２の調停回路32も第１の調停回路22と同様に，第１〜第３のバッファ回路Ｂ１〜Ｂ３のうち，どのバッファ回路に画像データを読み書きするかを決定するものである。セレクタ21および31には，ＣＰＵ（図示略）が接続されている。ＣＰＵによってセレクタ21および31が制御される。
【００１５】
第１のＤＲＡＭ20と第１のセレクタ21との間に接続されているバスのバス幅は128ビットであり，同様に，第１のセレクタ21と第１のバッファ回路Ａ１，第２のバッファ回路Ａ２および第３のバッファ回路Ａ３との間に接続されているバスのバス幅も128ビットである。したがって，第１のＤＲＡＭ20と第１のバッファ回路Ａ１，第２のバッファ回路Ａ２および第３のバッファ回路Ａ３との間の画像データの転送速度は，128ビットのバス幅にもとづくものとなる。
【００１６】
これに対して，第１の調停回路22と第１〜第３のバッファ回路Ａ１〜Ａ３との間に接続されているバスのバス（第２のデータ・バス）幅は32ビットである。したがって，第１の調停回路22と第１〜第３のバッファ回路Ａ１〜Ａ３との間の画像データの転送速度は，32ビットのバス幅にもとづくものとなる。
【００１７】
第１のＤＲＡＭ（dynamic random access memory）20と第１〜第３のバッファ回路Ａ１〜Ａ３との間のバスは，128ビットのバス幅をもっており，第１〜第３のバッファ回路Ａ１〜Ａ３と第１の調停回路22との間のバスは，32ビットのバス幅をもっているから，第１のＤＲＡＭ20への画像データの読み書き（すなわち，第１のＤＲＡＭ20から読み出された画像データの第１〜第３のバッファ回路Ａ１〜Ａ３への書き込みおよび第１〜第３のバッファ回路Ａ１〜Ａ３から第１のＤＲＡＭ20への書き込み）に必要な時間は，第１の調停回路22から第１〜第３のバッファ回路Ａ１〜Ａ３への書き込みおよび第１〜第３のバッファ回路Ａ１〜Ａ３から第１への調停回路22への読み出しに必要な時間の１／４となる。
【００１８】
同様に，第２のＤＲＡＭ30と第１〜第３のバッファ回路Ｂ１〜Ｂ３との間の画像データの読み書きに必要な時間は，第２の調停回路32と第１〜第３のバッファＢ１〜Ｂ３との間の画像データの読み書きに必要な時間に比べて１／４となる。
【００１９】
ディジタル・スチル・カメラには，第１のＤＲＡＭ20用のバス，第２のＤＲＡＭ30用のバスおよび外部バス（それぞれ32ビットのバス幅）が含まれている。第１のＤＲＡＭ20用のバスは，第１の調停回路22とバス接続されている。第２のＤＲＡＭ30用のバスは，第２の調停回路32とバス接続されている。外部バスには，第３のセレクタ41が接続されている。この第３のセレクタ41には，ＳＤＲＡＭ（synchronous dynamic random access memory）コントローラ42およびＩＯ（input output）コントローラ44が接続されている。ＳＤＲＡＭコントローラ42には，画像データを一時的に記憶するＳＤＲＡＭ43が接続され，ＩＯコントローラ44には，プログラム等の所定のデータが格納されているＲＯＭ45が接続されている。
【００２０】
ディジタル・スチル・カメラには，第１〜第８のアドレス生成回路11〜18が含まれている。これらのアドレス回路11〜18は，入力する画像データの格納先のアドレスを生成するものである。第１，第２，第５および第６のアドレス回路11，12，15および16は，第１のＤＲＡＭ20用バスに接続されている。第３，第４，第７および第８のアドレス回路13，14，17および18は，第２のＤＲＡＭ用バスに接続されている。
【００２１】
ディジタル・スチル・カメラには，ＣＣＤ（図示略）から出力された画像データを入力するＣＣＤインターフェイス１が含まれている。このＣＣＤインターフェイス１には，第１のアドレス生成回路11が接続されている。したがって，ＣＣＤから出力された画像データを第１のＤＲＡＭ用バスを介して第１のＤＲＡＭ20に書き込むことができる。
【００２２】
第２のアドレス生成回路12から出力された画像データは，輝度データＹおよび色差データＣを生成する信号処理回路（データ処理回路）２に入力する。信号処理回路２において生成された輝度データＹおよび色差データＣは，第３のアドレス生成回路13を介して第２のＤＲＡＭ用バスに与えられる。
【００２３】
第４のアドレス生成回路14から出力された画像データは，画像データによって表される画像の大きさをリサイズする拡大／縮小回路（データ処理回路）３に入力する。拡大／縮小回路３においてリサイズされた画像データは，第５のアドレス生成回路15を介して第１のＤＲＡＭ用バスに与えられる。
【００２４】
第６のアドレス生成回路16から出力された画像データは，圧縮／伸張回路（データ処理回路）４において圧縮または伸張される。圧縮または伸張された画像データは，第２のＤＲＡＭ用バスに与えられる。
【００２５】
第８のアドレス生成回路18から出力された画像データは，カード制御回路（データ処理回路）５に与えられる。カード制御回路５によって，入力した画像データがメモリ・カード６に書き込まれる。
【００２６】
第１のＤＲＡＭ20と第１〜第３のバッファ回路Ａ１〜Ａ３との間のバスおよび第２のＤＲＡＭ30と第１〜第３のバッファ回路Ｂ１〜Ｂ３との間のバスは，128ビットのバス幅をもち，そのほかのバスは，32ビットのバス幅をもっている。128ビットの比較的広いバス幅をもつバスの割合が少ないので，バス接続などバスの取り扱いが比較的容易となる。バス幅の狭いバスを用いても後述するように，信号処理，拡大／縮小処理，圧縮／伸張処理などの各種処理を同時に行うことができるので，処理時間が長くなってしまうことを未然に防止できる。
【００２７】
図２は，この実施例によるディジタル・スチル・カメラにおける画像データの流れに着目した電気的構成を示すブロック図である。この図において，図１に示すものと同一物については同一符号を付す。
【００２８】
上述したように，ＣＣＤから出力された画像データは，ＣＣＤインターフェイス１に入力する。ＣＣＤインターフェイス１から出力された画像データは，第１〜第３のバッファ回路Ａ１〜Ａ３のうち画像データの書き込みが可能な（空き領域となっている）いずれかのバッファ回路に一時的に記憶される。画像データは，第１〜第３のバッファ回路Ａ１〜Ａ３のいずれかのバッファ回路から読み出され，第１のＤＲＡＭ20に書き込まれる（ＣＣＤデータという）。ＣＣＤデータは，第１のＤＲＡＭ20から読み出され，第１〜第３のバッファ回路Ａ１〜Ａ３のいずれかのバッファ回路に再び書き込まれる。
【００２９】
いずれかのバッファ回路に再び書き込まれた画像データは信号処理回路２に与えられ，輝度データＹおよび色差データＣ（ＹＣデータという）が生成される。生成されたＹＣデータは，第１〜第３のバッファ回路Ｂ１〜Ｂ３のうち，いずれかのバッファ回路に書き込まれる。バッファ回路に書き込まれたＹＣデータが読み出され，第２のＤＲＡＭ30に書き込まれる。
【００３０】
以下，同様にして，ＹＣデータの第１〜第３のバッファ回路Ｂ１〜Ｂ３のうちいずれかのバッファ回路への書き込みおよび読み出しが行われ，拡大／縮小回路３においてリサイズ処理が行われ，リサイズ・データが得られる。リサイズ・データは，第１〜第３のバッファ回路Ａ１〜Ａ３のうちのいずれかのバッファ回路への書き込みおよび読み出しが行われ，第１のＤＲＡＭ20に書き込まれる。
【００３１】
リサイズ・データの第１〜第３のバッファ回路Ａ１〜Ａ３のうちいずれかのバッファ回路への書き込みおよび読み出しが行われ，圧縮／伸張回路４に入力する。圧縮／伸張回路４においてデータ圧縮処理が行われ，圧縮データが得られる。圧縮データは，第１〜第３のバッファ回路Ｂ１〜Ｂ３のうち，いずれかのバッファ回路への書き込みおよび読み出しが行われ，第２のＤＲＡＭ30に書き込まれる。圧縮データは，第２のＤＲＡＭ30から読み出され，第１〜第３のバッファ回路Ｂ１〜Ｂ３のうち，いずれかのバッファ回路への書き込みおよび読み出しが行われ，カード制御回路５に与えられる。カード制御回路５によって，圧縮データがメモリ・カード６に記録される。
【００３２】
上述した処理は，異なるデータについて並行して行われる。バス幅が狭くても比較的迅速にすべての処理を終了することができる。
【００３３】
図３は，画像データの流れを示すタイム・チャートである。タイム・チャートは，多数の駒の画像を表す画像データのうち，一部の画像データがメモリ・カードに記録される部分を示している（時刻t11〜t54の間）。またバッファ回路Ａ１〜Ａ３，Ｂ１〜Ｂ３アクセス，ＤＲＡＭ20，30アクセスのうち，画像データの書き込みを示すものついてはハッチングが施されている。
【００３４】
一駒の画像を表す画像データがＣＣＤから出力されるが，この実施例においては，一駒の画像を表す画像データがＣＣＤインターフェイス１において３つの画像データに分割される。分割された画像データごとに転送させられる。以下，分割された画像データは，丸で囲まれた算用数字とアルファベットとからなる符号によって表される。算用数字は，画像の駒番号を示し，添え字のアルファベットは，３分割された画像データの識別符号を示している。たとえば，画像データ▲１▼aであれば，１駒目の画像を表す画像データのうち３分割された画像データの最初の画像データを示している。画像データ▲５▼cであれば，５駒目の画像を表す画像データのうち３分割された画像データの最後の画像データを示している。
【００３５】
５駒目の画像データ▲５▼aがＣＣＤから出力され（すでに１駒目から４駒目の画像データはＣＣＤから出力されている），ＣＣＤインターフェイス１に入力される。画像データ▲５▼aが時刻t11においてＣＣＤインターフェイス１から出力され始め，第１のＤＲＡＭ20にセレクタ21を介して接続されている第１のバッファ回路Ａ１〜Ａ３のうちのいずれかのバッファ回路に書き込まれる。この実施例においては画像データ▲５▼aは，時刻t11からt14までの間に第１のバッファ回路Ａ１に書き込まれる。このとき，第１のバッファ回路Ａ１以外の第２のバッファ回路Ａ２および第３のバッファ回路Ａ３には，以前に撮影により得られた画像データ▲４▼aおよび▲２▼aが書き込まれている。空き領域である第１のバッファＡ１に画像データ▲５▼aが書き込まれることとなる。
【００３６】
第１のバッファ回路Ａ１に書き込まれた画像データ▲５▼aは，時刻t14から読み出され始め，時刻t15までの間に第１のＤＲＡＭ20に書き込まれる（ＣＣＤデータ）。上述したように，ＣＣＤインターフェイス１から転送されてくる画像データが通るバスのバス幅は，32ビットであるが，第１〜第３のバッファ回路Ａ１〜Ａ３と第１のＤＲＡＭ20との間のバスのバス幅は128ビットであるので，第１のバッファ回路Ａ１への画像データ▲５▼aの書き込み時間（t11からt14までの時間）よりも読み出し時間（t14からｔ15までの時間）の方が短くなる。
【００３７】
同様にして，時刻t17となると５駒目の次の画像データ▲５▼bもＣＣＤインターフェイス１から出力され，時刻t17の時点で空き領域である第３のバッファ回路Ａ３に書き込まれる。時刻t20となると画像データ▲５▼bが第１のＤＲＡＭ20に書き込まれ始める。画像データ▲５▼bが第１のＤＲＡＭ20に書き込まれるときには，第１のＤＲＡＭ20は空き領域となっているのはいうまでもない。５駒目のさらに次の画像データ5cも同様である。
【００３８】
時刻t33 となると，第１のＤＲＡＭ20に書き込まれている５駒目の画像データ▲５▼aが128ビットのビット幅にもとづく速度で読み出され，時刻t36までの間に第２のバッファ回路Ａ２に書き込まれる。時刻t34となると，第２のバッファ回路Ａ２に書き込まれた画像データ5aが読み出され始め，信号処理回路２に入力する。時刻t34からt37までの間に信号処理回路２において上述したようにＹＣデータの生成処理が行われる。信号処理回路２において生成されたＹＣデータ▲５▼aは順次，第２のＤＲＡＭ30に接続されている第２のバッファ回路Ｂ２に書き込まれていく（時刻t34〜t37）。ＹＣデータ5aは，時刻t37となると第２のバッファ回路Ｂ２から読み出され，時刻t38までの間に第２のＤＲＡＭ30に書き込まれる。
【００３９】
以下，同様にして，画像データ▲５▼aがバッファ回路Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３ならびに第１のＤＲＡＭ20および第２のＤＲＡＭ30に読み書きされ，圧縮データとしてメモリ・カード６に記録されることとなる。
【００４０】
このように，特定の画像データ（この場合，画像データ▲５▼aなど）について信号処理，拡大／縮小処理，圧縮／伸張処理，メモリ・カード６への記録処理などが行われている時と並行して，その他の画像データについても信号処理，拡大／縮小処理，圧縮／伸張処理，記録処理などが行われる。
【００４１】
たとえば，画像データ▲５▼aが第１のバッファ回路Ａ１に書き込まれている時刻t11からt14と一部重複している時刻t13からt16の間において，第３のバッファ回路Ａ３に書き込まれている画像データ▲２▼aが読み出され，圧縮／伸張回路４に与えられる。圧縮／伸張回路４においてデータ圧縮が行われ，時刻t15からt18の間において第２のＤＲＡＭ30に接続されている第１のバッファ回路Ｂ１に書き込まれる。時刻t18からt19の間に第２のＤＲＡＭ30に圧縮データD2aが記録される。
【００４２】
圧縮データ▲２▼aは，時刻t34となると，第２のＤＲＡＭ30から読み出され，第２のＤＲＡＭ30に接続されている第３のバッファ回路Ｂ３に書き込まれる。時刻t35となると，第３のバッファ回路Ｂ３から読み出され，順次カード制御回路５に与えられる。時刻t38までの間に圧縮データ▲２▼aがメモリ・カード６に記録されることとなる。
【００４３】
並行処理が行われているので，バス幅を狭くしても画像データをメモリ・カード６に記録するまでの時間が長くなってしまうことを未然に防止できる。
【図面の簡単な説明】
【図１】ディジタル・スチル・カメラの電気的構成の一部を示すブロック図である。
【図２】画像データの流れに着目したディジタル・スチル・カメラの電気的構成の一部を示すブロック図である。
【図３】画像データのタイム・チャートである。
【符号の説明】
20，30 ＤＲＡＭ（データ・メモリ）
21，22 セレクタ
Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３ バッファ回路
【技術分野】
この発明は，メモリ装置を備えたディジタル・スチル・カメラに関する。
【０００２】
【発明の背景】
メモリへのデータの書き込み時間およびメモリからのデータの読み出し時間を短縮するためには，メモリに接続されるデータ・バスのバス幅を広げれば良い。しかしながら，バス幅を広げると配線が複雑となってしまうことがある。
【０００３】
メモリへのアクセスを効率良くすることにより，データの処理時間を短縮するものもある（例えば，特許文献１参照）。
【０００４】
【特許文献１】
特願平10−53083号公報
【０００５】
しかしながら，その処理が比較的煩雑となってしまう。
【０００６】
【発明の開示】
この発明は，データの処理時間を短縮することを目的とする。
【０００７】
この発明によるメモリ装置は，データ・メモリ用データ・バスを介してデータが入出力するデータ・メモリ，および上記データ・メモリ用データ・バスのバス幅と同じバス幅をもち，上記データ・メモリ用データ・バスと電気的に接続される第１のデータ・バスを介して，上記データ・メモリとの間でデータの入出力を行い，かつ上記データ・メモリ用データ・バスのバス幅よりも少ないバス幅をもつ第２のデータ・バスを介してデータ処理回路との間でデータの入出力を行う複数のバッファ回路を備えていることを特徴とする。
【０００８】
この発明によると，データ・メモリには，複数のバッファ回路が接続されている。複数のバッファ回路とデータ処理回路との間でデータの入出力が行われることにより，複数の処理を並行して行うことができる。迅速に複数の処理を終了させることができる。
【０００９】
複数のバッファ回路とデータ・メモリとの間は，データ・メモリ用データ・バス（第１のデータ・バスと共通でもよい）によって接続されている。データ・メモリ用データ・バスのバス幅によって規定される速度によってデータの入出力を行うことができるようになる。複数のバッファ回路とデータ処理回路との間は，データ・メモリ用データ・バスのバス幅よりも狭いバス幅をもつ第２のデータ・バスを用いてデータの入出力が行われるので，配線が比較的簡素となる。
【００１０】
上記複数のバッファ回路と上記データ・メモリとの間に接続され，上記複数のバッファ回路の中のいずれか１つのバッファ回路と上記データ・メモリとの間のデータの入出力を許可するセレクタをさらに備えるようにしてもよい。
【００１１】
また，上記第２のデータ・バスのバス幅は，たとえば，上記データ・メモリ用のバス幅の上記複数分の１である。
【００１２】
上記データ・メモリおよび上記複数のバッファ回路に入出力するデータが画像データの場合には，共通の時間帯に異なる駒の画像を表わす画像データが異なるバッファ回路に入出力するように上記複数のバッファ回路を制御する調停回路をさらに設けると良い。異なる画像についての画像データ処理を同時にい行うことができるようになる。
【００１３】
【実施例の説明】
図１は，この発明の実施例を示すもので，ディジタル・スチル・カメラの電気的構成の一部を示すブロック図である。
【００１４】
ディジタル・スチル・カメラには，画像データを一時的に記憶する第１のＤＲＡＭ20と第２のＤＲＡＭ30とが含まれている。第１のＤＲＡＭ20には，セレクタ21を介して，それぞれが画像データを一時的に記憶する第１のバッファ回路Ａ１，第２のバッファ回路Ａ２および第３のバッファ回路Ａ３がバス（データ・メモリ用データ・バス，第１のデータ・バス）によって接続されている。これらの第１〜第３のバッファ回路Ａ１〜Ａ３には，バス幅32ビットのバスを介して第１の調停回路22が接続されている。第１の調停回路22は，第１〜第３のバッファ回路Ａ１〜Ａ３のうちどのバッファ回路の画像データの読み書きをするかを決定するものである。同様に，第２のＤＲＡＭ30には，セレクタ31を介して，それぞれが画像データを一時的に記憶する第１のバッファ回路Ｂ１，第２のバッファ回路Ｂ２および第３のバッファ回路Ｂ３がバス接続されている。第１〜第３のバッファ回路Ｂ１〜Ｂ３には，第２の調停回路32がバス接続されている。第２の調停回路32も第１の調停回路22と同様に，第１〜第３のバッファ回路Ｂ１〜Ｂ３のうち，どのバッファ回路に画像データを読み書きするかを決定するものである。セレクタ21および31には，ＣＰＵ（図示略）が接続されている。ＣＰＵによってセレクタ21および31が制御される。
【００１５】
第１のＤＲＡＭ20と第１のセレクタ21との間に接続されているバスのバス幅は128ビットであり，同様に，第１のセレクタ21と第１のバッファ回路Ａ１，第２のバッファ回路Ａ２および第３のバッファ回路Ａ３との間に接続されているバスのバス幅も128ビットである。したがって，第１のＤＲＡＭ20と第１のバッファ回路Ａ１，第２のバッファ回路Ａ２および第３のバッファ回路Ａ３との間の画像データの転送速度は，128ビットのバス幅にもとづくものとなる。
【００１６】
これに対して，第１の調停回路22と第１〜第３のバッファ回路Ａ１〜Ａ３との間に接続されているバスのバス（第２のデータ・バス）幅は32ビットである。したがって，第１の調停回路22と第１〜第３のバッファ回路Ａ１〜Ａ３との間の画像データの転送速度は，32ビットのバス幅にもとづくものとなる。
【００１７】
第１のＤＲＡＭ（dynamic random access memory）20と第１〜第３のバッファ回路Ａ１〜Ａ３との間のバスは，128ビットのバス幅をもっており，第１〜第３のバッファ回路Ａ１〜Ａ３と第１の調停回路22との間のバスは，32ビットのバス幅をもっているから，第１のＤＲＡＭ20への画像データの読み書き（すなわち，第１のＤＲＡＭ20から読み出された画像データの第１〜第３のバッファ回路Ａ１〜Ａ３への書き込みおよび第１〜第３のバッファ回路Ａ１〜Ａ３から第１のＤＲＡＭ20への書き込み）に必要な時間は，第１の調停回路22から第１〜第３のバッファ回路Ａ１〜Ａ３への書き込みおよび第１〜第３のバッファ回路Ａ１〜Ａ３から第１への調停回路22への読み出しに必要な時間の１／４となる。
【００１８】
同様に，第２のＤＲＡＭ30と第１〜第３のバッファ回路Ｂ１〜Ｂ３との間の画像データの読み書きに必要な時間は，第２の調停回路32と第１〜第３のバッファＢ１〜Ｂ３との間の画像データの読み書きに必要な時間に比べて１／４となる。
【００１９】
ディジタル・スチル・カメラには，第１のＤＲＡＭ20用のバス，第２のＤＲＡＭ30用のバスおよび外部バス（それぞれ32ビットのバス幅）が含まれている。第１のＤＲＡＭ20用のバスは，第１の調停回路22とバス接続されている。第２のＤＲＡＭ30用のバスは，第２の調停回路32とバス接続されている。外部バスには，第３のセレクタ41が接続されている。この第３のセレクタ41には，ＳＤＲＡＭ（synchronous dynamic random access memory）コントローラ42およびＩＯ（input output）コントローラ44が接続されている。ＳＤＲＡＭコントローラ42には，画像データを一時的に記憶するＳＤＲＡＭ43が接続され，ＩＯコントローラ44には，プログラム等の所定のデータが格納されているＲＯＭ45が接続されている。
【００２０】
ディジタル・スチル・カメラには，第１〜第８のアドレス生成回路11〜18が含まれている。これらのアドレス回路11〜18は，入力する画像データの格納先のアドレスを生成するものである。第１，第２，第５および第６のアドレス回路11，12，15および16は，第１のＤＲＡＭ20用バスに接続されている。第３，第４，第７および第８のアドレス回路13，14，17および18は，第２のＤＲＡＭ用バスに接続されている。
【００２１】
ディジタル・スチル・カメラには，ＣＣＤ（図示略）から出力された画像データを入力するＣＣＤインターフェイス１が含まれている。このＣＣＤインターフェイス１には，第１のアドレス生成回路11が接続されている。したがって，ＣＣＤから出力された画像データを第１のＤＲＡＭ用バスを介して第１のＤＲＡＭ20に書き込むことができる。
【００２２】
第２のアドレス生成回路12から出力された画像データは，輝度データＹおよび色差データＣを生成する信号処理回路（データ処理回路）２に入力する。信号処理回路２において生成された輝度データＹおよび色差データＣは，第３のアドレス生成回路13を介して第２のＤＲＡＭ用バスに与えられる。
【００２３】
第４のアドレス生成回路14から出力された画像データは，画像データによって表される画像の大きさをリサイズする拡大／縮小回路（データ処理回路）３に入力する。拡大／縮小回路３においてリサイズされた画像データは，第５のアドレス生成回路15を介して第１のＤＲＡＭ用バスに与えられる。
【００２４】
第６のアドレス生成回路16から出力された画像データは，圧縮／伸張回路（データ処理回路）４において圧縮または伸張される。圧縮または伸張された画像データは，第２のＤＲＡＭ用バスに与えられる。
【００２５】
第８のアドレス生成回路18から出力された画像データは，カード制御回路（データ処理回路）５に与えられる。カード制御回路５によって，入力した画像データがメモリ・カード６に書き込まれる。
【００２６】
第１のＤＲＡＭ20と第１〜第３のバッファ回路Ａ１〜Ａ３との間のバスおよび第２のＤＲＡＭ30と第１〜第３のバッファ回路Ｂ１〜Ｂ３との間のバスは，128ビットのバス幅をもち，そのほかのバスは，32ビットのバス幅をもっている。128ビットの比較的広いバス幅をもつバスの割合が少ないので，バス接続などバスの取り扱いが比較的容易となる。バス幅の狭いバスを用いても後述するように，信号処理，拡大／縮小処理，圧縮／伸張処理などの各種処理を同時に行うことができるので，処理時間が長くなってしまうことを未然に防止できる。
【００２７】
図２は，この実施例によるディジタル・スチル・カメラにおける画像データの流れに着目した電気的構成を示すブロック図である。この図において，図１に示すものと同一物については同一符号を付す。
【００２８】
上述したように，ＣＣＤから出力された画像データは，ＣＣＤインターフェイス１に入力する。ＣＣＤインターフェイス１から出力された画像データは，第１〜第３のバッファ回路Ａ１〜Ａ３のうち画像データの書き込みが可能な（空き領域となっている）いずれかのバッファ回路に一時的に記憶される。画像データは，第１〜第３のバッファ回路Ａ１〜Ａ３のいずれかのバッファ回路から読み出され，第１のＤＲＡＭ20に書き込まれる（ＣＣＤデータという）。ＣＣＤデータは，第１のＤＲＡＭ20から読み出され，第１〜第３のバッファ回路Ａ１〜Ａ３のいずれかのバッファ回路に再び書き込まれる。
【００２９】
いずれかのバッファ回路に再び書き込まれた画像データは信号処理回路２に与えられ，輝度データＹおよび色差データＣ（ＹＣデータという）が生成される。生成されたＹＣデータは，第１〜第３のバッファ回路Ｂ１〜Ｂ３のうち，いずれかのバッファ回路に書き込まれる。バッファ回路に書き込まれたＹＣデータが読み出され，第２のＤＲＡＭ30に書き込まれる。
【００３０】
以下，同様にして，ＹＣデータの第１〜第３のバッファ回路Ｂ１〜Ｂ３のうちいずれかのバッファ回路への書き込みおよび読み出しが行われ，拡大／縮小回路３においてリサイズ処理が行われ，リサイズ・データが得られる。リサイズ・データは，第１〜第３のバッファ回路Ａ１〜Ａ３のうちのいずれかのバッファ回路への書き込みおよび読み出しが行われ，第１のＤＲＡＭ20に書き込まれる。
【００３１】
リサイズ・データの第１〜第３のバッファ回路Ａ１〜Ａ３のうちいずれかのバッファ回路への書き込みおよび読み出しが行われ，圧縮／伸張回路４に入力する。圧縮／伸張回路４においてデータ圧縮処理が行われ，圧縮データが得られる。圧縮データは，第１〜第３のバッファ回路Ｂ１〜Ｂ３のうち，いずれかのバッファ回路への書き込みおよび読み出しが行われ，第２のＤＲＡＭ30に書き込まれる。圧縮データは，第２のＤＲＡＭ30から読み出され，第１〜第３のバッファ回路Ｂ１〜Ｂ３のうち，いずれかのバッファ回路への書き込みおよび読み出しが行われ，カード制御回路５に与えられる。カード制御回路５によって，圧縮データがメモリ・カード６に記録される。
【００３２】
上述した処理は，異なるデータについて並行して行われる。バス幅が狭くても比較的迅速にすべての処理を終了することができる。
【００３３】
図３は，画像データの流れを示すタイム・チャートである。タイム・チャートは，多数の駒の画像を表す画像データのうち，一部の画像データがメモリ・カードに記録される部分を示している（時刻t11〜t54の間）。またバッファ回路Ａ１〜Ａ３，Ｂ１〜Ｂ３アクセス，ＤＲＡＭ20，30アクセスのうち，画像データの書き込みを示すものついてはハッチングが施されている。
【００３４】
一駒の画像を表す画像データがＣＣＤから出力されるが，この実施例においては，一駒の画像を表す画像データがＣＣＤインターフェイス１において３つの画像データに分割される。分割された画像データごとに転送させられる。以下，分割された画像データは，丸で囲まれた算用数字とアルファベットとからなる符号によって表される。算用数字は，画像の駒番号を示し，添え字のアルファベットは，３分割された画像データの識別符号を示している。たとえば，画像データ▲１▼aであれば，１駒目の画像を表す画像データのうち３分割された画像データの最初の画像データを示している。画像データ▲５▼cであれば，５駒目の画像を表す画像データのうち３分割された画像データの最後の画像データを示している。
【００３５】
５駒目の画像データ▲５▼aがＣＣＤから出力され（すでに１駒目から４駒目の画像データはＣＣＤから出力されている），ＣＣＤインターフェイス１に入力される。画像データ▲５▼aが時刻t11においてＣＣＤインターフェイス１から出力され始め，第１のＤＲＡＭ20にセレクタ21を介して接続されている第１のバッファ回路Ａ１〜Ａ３のうちのいずれかのバッファ回路に書き込まれる。この実施例においては画像データ▲５▼aは，時刻t11からt14までの間に第１のバッファ回路Ａ１に書き込まれる。このとき，第１のバッファ回路Ａ１以外の第２のバッファ回路Ａ２および第３のバッファ回路Ａ３には，以前に撮影により得られた画像データ▲４▼aおよび▲２▼aが書き込まれている。空き領域である第１のバッファＡ１に画像データ▲５▼aが書き込まれることとなる。
【００３６】
第１のバッファ回路Ａ１に書き込まれた画像データ▲５▼aは，時刻t14から読み出され始め，時刻t15までの間に第１のＤＲＡＭ20に書き込まれる（ＣＣＤデータ）。上述したように，ＣＣＤインターフェイス１から転送されてくる画像データが通るバスのバス幅は，32ビットであるが，第１〜第３のバッファ回路Ａ１〜Ａ３と第１のＤＲＡＭ20との間のバスのバス幅は128ビットであるので，第１のバッファ回路Ａ１への画像データ▲５▼aの書き込み時間（t11からt14までの時間）よりも読み出し時間（t14からｔ15までの時間）の方が短くなる。
【００３７】
同様にして，時刻t17となると５駒目の次の画像データ▲５▼bもＣＣＤインターフェイス１から出力され，時刻t17の時点で空き領域である第３のバッファ回路Ａ３に書き込まれる。時刻t20となると画像データ▲５▼bが第１のＤＲＡＭ20に書き込まれ始める。画像データ▲５▼bが第１のＤＲＡＭ20に書き込まれるときには，第１のＤＲＡＭ20は空き領域となっているのはいうまでもない。５駒目のさらに次の画像データ5cも同様である。
【００３８】
時刻t33 となると，第１のＤＲＡＭ20に書き込まれている５駒目の画像データ▲５▼aが128ビットのビット幅にもとづく速度で読み出され，時刻t36までの間に第２のバッファ回路Ａ２に書き込まれる。時刻t34となると，第２のバッファ回路Ａ２に書き込まれた画像データ5aが読み出され始め，信号処理回路２に入力する。時刻t34からt37までの間に信号処理回路２において上述したようにＹＣデータの生成処理が行われる。信号処理回路２において生成されたＹＣデータ▲５▼aは順次，第２のＤＲＡＭ30に接続されている第２のバッファ回路Ｂ２に書き込まれていく（時刻t34〜t37）。ＹＣデータ5aは，時刻t37となると第２のバッファ回路Ｂ２から読み出され，時刻t38までの間に第２のＤＲＡＭ30に書き込まれる。
【００３９】
以下，同様にして，画像データ▲５▼aがバッファ回路Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３ならびに第１のＤＲＡＭ20および第２のＤＲＡＭ30に読み書きされ，圧縮データとしてメモリ・カード６に記録されることとなる。
【００４０】
このように，特定の画像データ（この場合，画像データ▲５▼aなど）について信号処理，拡大／縮小処理，圧縮／伸張処理，メモリ・カード６への記録処理などが行われている時と並行して，その他の画像データについても信号処理，拡大／縮小処理，圧縮／伸張処理，記録処理などが行われる。
【００４１】
たとえば，画像データ▲５▼aが第１のバッファ回路Ａ１に書き込まれている時刻t11からt14と一部重複している時刻t13からt16の間において，第３のバッファ回路Ａ３に書き込まれている画像データ▲２▼aが読み出され，圧縮／伸張回路４に与えられる。圧縮／伸張回路４においてデータ圧縮が行われ，時刻t15からt18の間において第２のＤＲＡＭ30に接続されている第１のバッファ回路Ｂ１に書き込まれる。時刻t18からt19の間に第２のＤＲＡＭ30に圧縮データD2aが記録される。
【００４２】
圧縮データ▲２▼aは，時刻t34となると，第２のＤＲＡＭ30から読み出され，第２のＤＲＡＭ30に接続されている第３のバッファ回路Ｂ３に書き込まれる。時刻t35となると，第３のバッファ回路Ｂ３から読み出され，順次カード制御回路５に与えられる。時刻t38までの間に圧縮データ▲２▼aがメモリ・カード６に記録されることとなる。
【００４３】
並行処理が行われているので，バス幅を狭くしても画像データをメモリ・カード６に記録するまでの時間が長くなってしまうことを未然に防止できる。
【図面の簡単な説明】
【図１】ディジタル・スチル・カメラの電気的構成の一部を示すブロック図である。
【図２】画像データの流れに着目したディジタル・スチル・カメラの電気的構成の一部を示すブロック図である。
【図３】画像データのタイム・チャートである。
【符号の説明】
20，30 ＤＲＡＭ（データ・メモリ）
21，22 セレクタ
Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３ バッファ回路
Claims (2)
- 与えられる画像データを複数に分割し，分割された画像データのそれぞれに対して複数の画像処理を行うディジタル・スチル・カメラにおいて，
第１のデータ・メモリとの間で分割画像データの入出力を行う複数のバッファ回路を含む第１のバッファ回路群，
第２のデータ・メモリとの間で分割画像データの入出力を行う複数のバッファ回路を含む第２のバッファ回路群，
上記第１のバッファ回路群および第２のバッファ回路群との間に設けられ，分割画像データに対して異なる画像処理をそれぞれ行う複数種類の画像処理回路を含む画像処理回路群，
上記第１のデータ・メモリと上記第１のバッファ回路群との間，および上記第２のデータ・メモリと上記第２のバッファ回路群との間に接続され，第１のバッファ回路群に含まれるいずれか１つのバッファ回路と第１のデータ・メモリとの間の分割画像データの入出力，ならびに第２のバッファ回路群に含まれるいずれか１つのバッファ回路と第２のデータ・メモリとの間の分割画像データの入出力を許可するセレクタ，
上記画像処理回路群と上記第１のバッファ回路群との間，および上記画像処理回路群と第２のバッファ回路群との間に接続され，第１のバッファ回路群に含まれる複数のバッファ回路および第２のバッファ回路群に含まれる複数のバッファ回路のそれぞれについて，いずれのバッファ回路の分割画像データを読み書きするかを決定する調停回路，ならびに
与えられる分割画像データのそれぞれについて，上記第１のデータ・メモリと上記第１のバッファ回路群間の入出力，上記第１のバッファ回路群と上記画像処理回路群間の入出力，上記画像処理回路群と上記第２のバッファ回路群間の入出力，および上記第２のバッファ回路群と上記第２のデータ・メモリ間の入出力を複数回繰り返すように，上記セレクタおよび調停回路を制御する手段を備え，
上記調停回路は，共通の時間帯に，異なる分割画像データに対して，異なる画像処理回路における異なる画像処理が並行処理されるように分割画像データを入出力することを特徴とする，
ディジタル・スチル・カメラ。 - 上記画像処理回路群に含まれる複数種類の画像処理回路は，輝度データおよび色差データを生成する信号処理回路，リサイズ処理を行う拡大／縮小回路，ならびにデータ圧縮および伸張処理を行う圧縮／伸張回路を含む，
請求項１に記載のディジタル・スチル・カメラ。
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| US5933154A (en) * | 1994-09-30 | 1999-08-03 | Apple Computer, Inc. | Multi-panel video display control addressing of interleaved frame buffers via CPU address conversion |
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| US6442676B1 (en) * | 1999-06-30 | 2002-08-27 | Bull Hn Information Systems Inc. | Processor with different width functional units ignoring extra bits of bus wider than instruction width |
| JP2001325148A (ja) * | 2000-05-18 | 2001-11-22 | Denso Corp | アクセス制御方法及び装置 |
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