JP2598424B2

JP2598424B2 - 半導体集積回路

Info

Publication number: JP2598424B2
Application number: JP25787487A
Authority: JP
Inventors: 敏郎高橋; 万亀夫内田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-10-13
Filing date: 1987-10-13
Publication date: 1997-04-09
Anticipated expiration: 2012-04-09
Also published as: JPH01100796A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、論理集積回路技術さらには半導体集積回
路に内蔵される記憶装置の回路形式に適用して特に有効
な技術に関し、例えばゲートアレイのようなセミカスタ
ムLSIに随時読出し書込み可能なメモリを内蔵させる場
合に利用して有効な技術に関する。

［従来の技術］半導体集積回路装置の一つに、ユーザーごとに任意の
論理設計のLSIを提供するゲートアレイやスタンダード
セル方式のセミカスタムLSIがある。

ゲートアレイやスタンダードセル方式のセミカスタム
LSIでは、ユーザーが設計した任意の論理をLSI上に実現
するが、種々の論理回路だけでなくスタティックRAM
（ランダム・アクセス・メモリ）などの記憶装置が要望
されることがある。

そこで、記憶装置を搭載できるようにしたゲートアレ
イLSIやスタンダードセル方式LSIも提案されている（日
経マグロウヒル社発行、「日経マイクロデバイス」、19
86年９月号、p65〜p80や「日経エレクトロニクス」、19
85年９月９日号、p165〜p192参照）。

従来のゲートアレイやスタンダードセル方式のLSIに
搭載可能なRAM（以下、オンチップRAMと称する）は、１
チップの汎用RAMと同様な回路方式で専用に設計されて
いた。すなわち、従来のオンチップRAMはデータ線プリ
チャージ方式を採っているのが一般的であり、データ線
プリチャージ方式のRAMの場合には、各ビットごとにデ
ータを書き込むか書き込まないかを選択できるいわゆる
パーシャルライト機能を簡単に持たせることができた。

オンチップRAMがこのようなパーシャルライト機能を
備えていると、第３図に示すようなワードｍ×ｎビット
の読出しデータをセレクタSELで選択してn/2ビットのデ
ータとして出力するように、RAMの周辺回路に若干に変
更を加えるだけ2m×n/2ビット構成のRAMとして使用した
り、さらにメモリアレイを分割して4m×n/4ビット構成
のRAMとして使用することができる。

［発明が解決しようとする問題点］しかしながら、専用に設計したオンチップRAMを搭載
したセミカスタムLSIをユーザに提供する場合、RAMを必
要としていないユーザに対してもRAMを搭載したLSIもし
くはRAM搭載領域を空白にしたLSIを提供することにな
る。そのため、チップサイズが必要以上に大きくなると
いう問題点がある。

そこで、本発明者らは論理部を構成する基本セルを用
いて完全スタティック型のRAMをLSI上に搭載する方式に
ついて検討した。その結果、チップ上にチャネル領域
（配線形成領域）を設けずに全面的に基本セルを配設し
たいわゆる敷詰め方式のゲートアレイにて完全スタティ
ック型のRAMを構成するようにすれば、占有面積の小さ
なオンチップRAMを形成できることが分かった。

しかしながら、基本セルを用いてオンチップRAMを構
成する場合、データ線プリチャージ方式の回路を組めな
いため、必然的にRAMはデータ線を0Vもしくは電源電圧
に振る完全スタティック型の回路形式にならざるを得な
い。しかるに、完全スタティック型のRAMにあっては、
書込みイネーブル信号によってトライステートのデータ
入力バッファもしくはトランスファゲートをコントロー
ルして、n/2ビットの書込みを行なおうとしても、入力
バッファのバスすなわちデータ線の寄生容量が大きいた
め、直前の書込み動作でデータ線の寄生容量にチャージ
された電荷によって、ワード線を共通にする非選択のメ
モリセルのデータが反転するおそれがある。

また、書込みを行なわないビットのワード線が立ち上
がらないようにする方式も考えられるが、その方式に従
うと、メモリアレイの上方に配設されるワード線の本数
が増加するとともに、その選択信号を形成する制御回路
の規模が増大してしまうという不都合が生じる。

本発明の目的は、完全スタティック型回路方式の記憶
回路装置をLSIに内蔵させる場合において、回路の占有
面積を増大させることなく、各ビットごとに書き込むか
書き込まないかを選択できるパーシャルライト機能を実
現するのに好適な回路構成技術を提供することにある。

［問題点を解決するための手段］本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、データ線の入口にトランスファゲートを設
ける代わりに、書込み用データ線と各メモリセルのデー
タ入力端子との間にトランスファゲートを設けるととも
に、トランスファゲートの制御線（以下、書込み制御線
と称する）を各ビット列ごとに、書込み用データ線と同
一の方向に配設して各メモリセルの入口のトランスファ
ゲートを制御できるようにした。

［作用］上記した手段によれば、書込み用データ線と各メモリ
セルとの間のトランスファゲートを、書込み制御線の信
号によってオン・オフ動作させることで、各ビット列ご
とにデータを書き込むが書き込まないかを制御すること
ができ、該トランスファゲートがオフ状態の場合はメモ
リセルの入力端子はハイインピーダンスとなるが、メモ
リセルとトランスファゲートとの間のノードの寄生容量
は非常に小さいため、ワード線を選択レベルにしてメモ
リセルを書込み状態にしても、寄生容量にチャージされ
た電荷によるメモリセルの反転は生じにくくなり、完全
スタティック型回路方式のオンチップRAMにパーシャル
ライト機能を持たせることができるようにするという上
記目的を達成することができる。

［実施例］第１図には、CMOSゲートアレイ上に論理部を構成する
基本セルと同一のセルによって構成可能な完全スタティ
ック型のRAMの一実施例が示されている。同図には、説
明を簡単にするため、ビット列を４本としたRAMが示さ
れている。

第１図において符号MCで示されているのは、フリップ
フロップ回路からなるメモリセルであり、ここでは、ｍ
×４個のメモリセルがメモリアレイＭ−ARY内にマトリ
ックス状に配置されている。各メモリセルMCは、２つの
ポートすなわち書込みポートDinと読出しポートDoutと
を有しており、２種類の制御信号Wi,▲▼とRi,▲
▼（１＝1,2,‥‥ｍ）によって書込み状態と読出し状
態に設定されるように構成されている。

メモリアレイＭ−ARY内の同一列（図では縦方向の
列）に属する４つのメモリセルMCに、同一の書込み制御
信号Wi,▲▼と読出し制御信号Ri,▲▼を供給す
るため、書込み用ワード線Ww₁₁,Ww₁₂〜Wwm₁,Wwm₂と読出
し用ワード線Wr₁₁,Wr₁₂〜Wrm₁,Wrm₂が縦方向に配設され
ている。また、上記ワード線と直交する方向すなわちビ
ット列方向（図では横方向）には、特に制限されないが
メモリセルMCを挾んで上に書込み用データ線Dw₁〜Dw
₄が、そして下には読出し用データ線Dr₁〜Dr₄が配設さ
れている。

そして、この実施例のオンチップRAMでは、各メモリ
セルMCのデータ入力端子Dinと上記書込み用データ線Dw₁
〜Dw₄との間に、それぞれトランスファゲートTG₁₁〜TGm
₄が接続されている。各トランスファゲートTG₁₁〜TGm₄
は、特に制限されないが、一対のＰチャネルMOSFETとＮ
チャネルMOSFETが並列接続されてなるトランスミッショ
ンゲートにより構成されている。また、上記メモリアレ
イＭ−ARY内のメモリセルMCのうち、同一ビット列のメ
モリセルの入口のトランスファゲートTGを同時にオン・
オフ制御できるようにするため、上記データ線Dw,Drと
平行に４対の書込み制御線WE₁₁,WE₁₂〜WE₄₁,WE₄₂が配設
されている。そして、各書込み制御線WE₁₁,WE₁₂〜WE₄₁,
WE₄₂に、同一行のメモリセルMCの入口のトランスファゲ
ートTGのゲート制御端子が接続されている。

さらに、上記書込み用データ線Dw₁〜Dw₄の一端にはラ
イトバッファWTB₁〜WTB₄が設けられ、読出し用データ線
Dr₁〜Dr₄の一端にはリードバッファRDB₁〜RDB₄がそれぞ
れ設けられている。

また、メモリアレイＭ−ARYの一側（図では上方）に
は、周辺の論理回路部から供給されるアドレス信号ADお
よびリード，ライト制御信号Read,Writeに基づいて書込
み制御信号Wi,▲▼や読出し制御信号Ri,▲▼を
形成するデコーダ回路DECが設けられている。

第２図には、第１図に示されている２ポートのメモリ
セルMCの具体的な回路例が示されている。

この実施例のメモリセルMCは、２段のインバータIN
V₁,INV₂と帰還用データTGfとからなるラッチ回路と、入
力用トランスファゲートTGi、読出し用インバータINV₃
および出力用トランスファゲートTGoにより構成され、
デコーダDECから供給される書込み制御信号Wi,▲▼
が入力用トランスファゲートTGiと帰還用ゲートTGfのゲ
ート端子に、また読出し制御信号Ri,▲▼が出力用
トランスファゲートTGoのゲート端子にそれぞれ印加さ
れるようになっている。

この実施例のメモリセルMC内の各トランスファゲート
TGf,TGi,TGoも一対の相補型MOSFETからなるトランスミ
ッションゲートにより構成されている。

そして、このメモリセルMCにおいては、書込みデータ
線からメモリセル内のラッチ回路へのデータの伝達およ
び読出し用インバータINV₃から読出しデータ線Drへのデ
ータの伝達が、Vcc（5V）もしくは0Vの信号電位で行な
われるようにされている。そのため、データ線のプリチ
ャージの必要性がなく、これによってタイミングの設計
が容易となる。

なお、４個のＰ−MOSFETと４個のＮ−MOSFETとからな
るセルを基本セルとするようなゲートアレイ上に上記実
施例のRAMを形成する場合、３つの基本セルを用いて、
２ビット分のメモリセルMCを構成してやればよい。デコ
ーダDECその他RAMの周辺回路を構成するバッファやNAND
ゲート、NORゲート等もゲートアレイ用の基本セルを用
いて構成される。

上記実施例のRAMにおいては、例えばメモリセルMC₂₂
にデータの書込みを行なう場合、書込みイネーブル信号
EN₂をハイレベル（5V）にして、そのビットの属する書
込みデータ線Dw₂とメモリセルMC₁₂〜MCm₂との間の各ト
ランスファゲートTG₁₂〜TGm₂を全てオン状態にする。そ
して、対応する書込みデータ線Dw₂上に書き込むデータ
をセットした後に、対象とするワードのワード線Ww₂₁を
ハイ、Ww₂₂をロウにして、メモリセルMC₂₂に書込みを行
なう。

あるビットに書込みをしない場合、書込みイネーブル
信号ENをロウにし、そのビットの属する行のメモリセル
の各トランスミッションゲートを全てオフする。する
と、この時、あるワードのワード線が立ち上がって、該
ワードのメモリセルが書込み可能な状態になっても、書
込みデータ線とメモリセルの間のトランスファゲートが
オフしているため、入力データはメモリセルに書き込ま
れない。また、トランスファゲートとメモリセルの間に
は寄生容量があるが、各メモリセルごとにトランスファ
ゲートが設けられているため、その容量は小さく、従っ
てその寄生容量に蓄えられた電荷によりメモリセルのデ
ータが反転することがない。

以上により、誤動作することなく、ビットごとの書込
み選択機能を実現できる。

その結果、例えば、第１図における書込みイネーブル
信号EN₁〜EN₄をすべて共通にして、全データ線に同時に
各書込みデータを入れてやるようにすれば、ｍワード×
４ビットのRAMとして使用ができ、また書込みイネーブ
ル信号EN₁とEN₂を共通にし、かつEN₃とEN₄を共通にして
RAMをアクセスするようにすると、2mワード×２ビット
のRAMとして使用することができる。ただし、上記実施
例のRAMは書込みイネーブル信号ENで各メモリセルの入
口のトランスファゲートを制御することで書込みビット
数を制御することはできるが、読出しビット数は制御で
きず、必ず４ビット並列に出力されることになる。従っ
て、その場合RAMの外側に読出しデータ線Dr₁〜Dr₄に接
続された選択回路としてのセレクタを設けて、読出しデ
ータを選択して次段の論理回路に供給するようにすれば
よい。

さらに、上記実施例では、各メモリセルごとにその入
口にトランファゲートを設けているので、メモリセル一
つ一つの占有面積は多少大きくなるが、ビット書込み選
択機能をワード線の制御で実現する方式に比べて、メモ
リセル上方のワード線の数が少なく、しかもそれを駆動
する制御回路の規模も小さくて済む。そのため、比較的
少ない面積の増加でビット書込み選択機能を実現するこ
とができる。

以上説明したように、上記実施例は、ゲートアレイの
ようなASIC対応のLSIにビット書込み選択機能を有する
完全スタティック型RAMを搭載できるようにサポートす
る場合に、書込み用データ線と各メモリセルのデータ入
力端子との間にトランスファゲートを設けるとともに、
トランスファゲートを各ビット列ごとに書込み用データ
線と同一の方向に配設して各メモリセルの入口のトラン
スファゲートを制御できるようにしたので、書込み用デ
ータ線と各メモリセルとの間のトランスファゲートを、
書込み制御線の信号によってオン・オフ動作させること
で、各ビット列ごとにデータを書き込むか書き込まない
かを制御することができ、トランスファゲートがオフ状
態の場合はメモリセルの入力端子はハイインピーダンス
となるが、メモリセルとトランスファゲートとの間のノ
ードの寄生容量は非常に小さいため、ワード線を選択レ
ベルにしてメモリセルを書込み状態にしても、寄生容量
にチャージされた電荷によるメモリセルの反転は生じに
くくなり、誤動作が防止されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例に
おいてはトランスファゲートをそれぞれトランスミッシ
ョンゲートで構成しているが、ＰチャネルMOSFETまたは
ＮチャネルMOSFETの一方のみで各トランスファゲートを
構成してもよい。また、実施例のメモリセルの構成は一
例であって、出力ポートを２つ有するような３ポートの
メモリセルを使用することも可能である。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるCMOSゲートアレイ
に適用したものについて説明したが、それに限定される
ものでなく、Bi−CMOSゲートアレイやスタンダードセル
方式のLSIにも利用することができる。

［発明の効果］本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。

すなわち、完全スタティック型回路方式の記憶回路装
置をLSIに内蔵させる場合において、回路の占有面積を
増大させることなく、各ビットごとに書き込むか書き込
まないかを選択できるパーシャルライト機能を実現する
ことができ、これによってユーザの所望するシステムを
より容易に実現できるようになる。

【図面の簡単な説明】

第１図は本発明に係るオンチップのRAMの一実施例を示
す回路構成図、第２図はメモリセルの構成の一例を示す回路図、第３図はパーシャルライト機能を利用したRAMのビット
構成の変更の仕方を示す回路構成図である。 MC……メモリセル、Ｍ−ARY……メモリアレイ、DEC……
デコーダ、Ww……書込み用ワード線、Wr……読出し用ワ
ード線、Dw……書込み用データ線、Dr……読出し用デー
タ線、TG……トランスファゲート。

Claims

(57)【特許請求の範囲】

【請求項１】直列形態に接続された２つのデータ入力用
トランスファゲートを有する複数のメモリセルがマトリ
ックス状に配設されてなるメモリアレイ内に、上記メモ
リセルの第１の列方向に沿ってそれぞれ第１の選択制御
線が配設され、上記第１の列方向と直交する第２の列方
向に沿ってそれぞれ第２の選択制御線が配設され、さら
に上記第１の列方向または第２の列方向のいずれかに沿
って列ごとにそれぞれデータ線が配設され、それぞれの
列のメモリセルのデータ入力端子が上記トランスファゲ
ートを介して対応する上記データ線に共通に接続されて
いるとともに、各メモリセルの２つのトランスファゲー
トのうち一方のゲート制御端子は上記第１の選択制御線
に接続され、他方のトランスファゲートのゲート制御端
子は上記第２の選択制御線に接続され、上記２つのトラ
ンスファゲートが同時に導通状態にされたメモリセルに
対してのみデータの書込みが可能に構成された記憶回路
を内蔵していることを特徴とする半導体集積回路。
【請求項２】上記メモリセルは、フリップフロップ方式
のメモリセルからなり、かつデータ入力端子およびトラ
ンスファゲートとは別個にデータ出力端子およびデータ
出力用トランスファゲートを有するように構成され、そ
のデータ出力端子が上記データ線と平行に配設された第
２データ線に接続されてなることを特徴とする特許請求
の範囲第１項記載の半導体集積回路。
【請求項３】上記第２データ線の出力側には、複数のメ
モリセルから第２データ線上に読み出されたデータの中
から所望のデータを選択する選択回路が設けられてなる
ことを特徴とする特許請求の範囲第２項記載の半導体集
積回路。