JPH08138377A

JPH08138377A - 半導体記憶装置

Info

Publication number: JPH08138377A
Application number: JP6298788A
Authority: JP
Inventors: Toshinori Taruishi; 敏伯垂石
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1994-11-08
Filing date: 1994-11-08
Publication date: 1996-05-31

Abstract

(57)【要約】（修正有）【目的】多ビット構成の内部データバスを備えたシン
クロナスＤＲＡＭ等のチップを小型化し、安価に作る。【構成】データ入力バッファＩＢとライトアンプＷＡ
との間に設けられたライト内部データバスを、リードア
ンプＲＡとデータ出力バッファＯＢとの間に設けられた
リード内部データバスとして兼用し、内部データバスＤ
ＢＵＳ０等とする。また、これらの内部データバスを単
一信号線とし、データ入力バッファＩＢ及びリードアン
プＲＡの出力端子側ならびにライトアンプＷＡ及びデー
タ出力バッファＯＢの入力端子側にライトバスドライバ
ＷＤ及びリードバスドライバＲＤならびにライトバスレ
シーバＷＲ及びリードバスレシーバＲＲをそれぞれ設け
る。さらに、内部データバスＤＢＵＳ０等により伝達さ
れる信号のレベルをＭＯＳレベルとし、内部データバス
ＤＢＵＳ０等をＣＭＯＳインバータＶ１及びＶ２が交差
結合されたバスラッチ回路ＢＬの入出力ノードに結合す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、多ビット構成を採るシンクロナスＤＲＡＭ
（ダイナミック型ランダムアクセスメモリ）ならびにそ
の低コスト化に利用して特に有効な技術に関するもので
ある。

【０００２】

【従来の技術】多ビット構成とされかつその動作が所定
のクロック信号に従って同期化されるいわゆるシンクロ
ナスＤＲＡＭがある。シンクロナスＤＲＡＭは、入出力
データの各ビットに対応して設けられる複数のデータ入
力バッファ及びデータ出力バッファを備え、これらのデ
ータ入力バッファ及びデータ出力バッファと対応するラ
イトアンプ又はリードアンプとの間で書き込みデータ又
は読み出しデータを伝達するための内部データバスを備
える。

【０００３】

【発明が解決しようとする課題】従来のシンクロナスＤ
ＲＡＭにおいて、内部データバスは、データ入力バッフ
ァ及びライトアンプ間に設けられる書き込み用のいわゆ
るライト内部データバスと、リードアンプ及びデータ出
力バッファ間に設けられる読み出し用のいわゆるリード
内部データバスとして分離され、しかもともに非反転及
び反転信号線からなる相補信号線とされる。このため、
シンクロナスＤＲＡＭのビット構成が例えば×１６ビッ
ト又は×３２ビット構成のように多ビット化されると、
これに対応してチップ（半導体基板）上を比較的長い距
離にわたって配置されるライト内部データバス及びリー
ド内部データバスのビット数も増大し、その所要レイア
ウト面積が増大する。この結果、シンクロナスＤＲＡＭ
のチップサイズが増大し、これによってその低コスト化
が阻害されるという問題が生じた。

【０００４】この発明の目的は、多ビット構成を採るシ
ンクロナスＤＲＡＭ等のチップサイズを縮小し、その低
コスト化を図ることにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、多ビット構成を採りそれぞれ
が複数のメモリマットからなる一対のバンクを備えるシ
ンクロナスＤＲＡＭ等において、データ入力バッファと
対応するライトアンプとの間に設けられるライト内部デ
ータバスを、リードアンプと対応するデータ出力バッフ
ァとの間に設けられるリード内部データバスとして兼用
するとともに、これらの内部データバスを単一信号線と
し、データ入力バッファ及びリードアンプの出力端子側
ならびにライトアンプ及びデータ出力バッファの入力端
子側にバスドライバ及びバスレシーバをそれぞれ設け
る。また、内部データバスにより伝達される書き込み信
号及び読み出し信号のレベルをＭＯＳレベルとし、内部
データバスの各ビットを、ＣＭＯＳインバータが交差結
合されてなるバスラッチ回路の入出力ノードに結合す
る。さらに、各バンクを構成する複数のメモリマットな
らびにライトアンプ及びリードアンプを、対応する内部
データバスの配線長がほぼ一定となるべく正順配置す
る。

【０００７】

【作用】上記した手段によれば、内部データバスの各ビ
ットの伝達遅延時間をほぼ一定値とし、しかもバスドラ
イバがともにハイインピーダンス状態とされる時におけ
る内部データバスの信号レベルを確定しつつ、内部デー
タバスの所定本数を削減し、その所要レイアウト面積を
大幅に削減することができる。この結果、その動作を安
定化しつつ、多ビット構成を採るシンクロナスＤＲＡＭ
等のチップサイズを縮小し、その低コスト化を図ること
ができる。

【０００８】

【実施例】図１には、この発明が適用されたシンクロナ
スＤＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のシンクロナスＤＲＡＭに含まれる
バンクＢＡＮＫ０の一実施例のブロック図が示され、図
３には、図１のシンクロナスＤＲＡＭの一実施例のチッ
プレイアウト図が示されている。これらの図をもとに、
まずこの実施例のシンクロナスＤＲＡＭの構成及び動作
ならびにチップレイアウトの概要を説明する。なお、図
１の各ブロックを構成する回路素子は、特に制限されな
いが、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板上に形成される。また、図２では、バンクＢ
ＡＮＫ０を例にバンクＢＡＮＫ０及びＢＡＮＫ１の説明
を進めるが、バンクＢＡＮＫ１についてはこれと同一構
成とされるため類推されたい。さらに、チップレイアウ
トに関する以下の説明では、図３の位置関係をもって半
導体基板面の上下左右を表す。

【０００９】図１において、この実施例のシンクロナス
ＤＲＡＭは一対のバンクＢＡＮＫ０及びＢＡＮＫ１を備
え、これらのバンクのそれぞれは、そのレイアウト面積
の大半を占めて配置されるメモリアレイＭＡＲＹと、直
接周辺回路となるロウアドレスデコーダＲＤ，センスア
ンプＳＡ及びカラムアドレスデコーダＣＤと、ライトア
ンプ及びリードアンプを含むメインアンプＭＡとを備え
る。

【００１０】この実施例において、シンクロナスＤＲＡ
Ｍは×ｎつまり×１６ビット構成とされ、ｎ個つまり１
６個のデータ入出力端子Ｄ０〜ＤＦ（ここで、１６個設
けられるデータ入出力端子等の追番は１６進数により表
す。以下同様）を備える。また、バンクＢＡＮＫ０及び
ＢＡＮＫ１を構成するメモリアレイＭＡＲＹは、図２に
例示されるように、データ入出力端子Ｄ０〜ＤＦに対応
してそれぞれ１６個のメモリアレイＭＡＲＹ０〜ＭＡＲ
ＹＦに分割され、センスアンプＳＡ，ロウアドレスデコ
ーダＲＤ及びメインアンプＭＡも、これに対応してそれ
ぞれ１６個のセンスアンプＳＡ０〜ＳＡＦ，ロウアドレ
スデコーダＲＤ０〜ＲＤＦならびにメインアンプＭＡ０
０〜ＭＡ０Ｆ（ＭＡ１０〜ＭＡ１Ｆ）に分割される。こ
のうち、メモリアレイ及びセンスアンプならびにロウア
ドレスデコーダは、それぞれ組み合わされることによっ
て１６個のメモリマットＭＭ００〜ＭＭ０Ｆ（ＭＭ１０
〜ＭＭ１Ｆ）を構成する。また、メインアンプＭＡ００
〜ＭＡ０ＦならびにＭＡ１０〜ＭＡ１Ｆは、対応する内
部データバスＤＢＵＳ０〜ＤＢＵＳＦを介してデータ入
出力回路ＩＯの対応する単位回路に結合される。

【００１１】一方、バンクＢＡＮＫ０及びＢＡＮＫ１を
構成するメモリマットＭＭ００〜ＭＭ０ＦならびにＭＭ
１０〜ＭＭ１Ｆは、図３に示されるように、入出力デー
タの上位又は下位８ビットに対応してそれぞれ８個ずつ
ビット線延長方向つまりチップの垂直方向に隣接配置さ
れ、その垂直方向の内側には、合計４個に分割されたカ
ラムアドレスデコーダＣＤつまりＣＤ００及びＣＤ０１
ならびにＣＤ１０及びＣＤ１１がそれぞれ配置される。
また、これらのメモリマットの水平方向の内側には、対
応するメインアンプＭＡ００〜ＭＡ０７，ＭＡ０８〜Ｍ
Ａ０Ｆ，ＭＡ１０〜ＭＡ１７ならびにＭＡ１８〜ＭＡ１
Ｆが４個ずつまとめて配置され、その内側には、内部デ
ータバスＤＢＵＳ０〜ＤＢＵＳＦが同様に４本ずつまと
めて配置される。半導体基板ＳＵＢの縦の中央部には、
１６個に分割されたデータ入出力回路ＩＯつまりＩＯ０
〜ＩＯＦが所定の順序で配置される。

【００１２】ところで、バンクＢＡＮＫ０及びＢＡＮＫ
１は、バンク選択信号ＢＳ０〜ＢＳ１に従って選択的に
活性化され、これに対応してメモリマットＭＭ００〜Ｍ
Ｍ０ＦとＭＭ１０〜ＭＭ１ＦならびにメインアンプＭＡ
００〜ＭＡ０ＦとＭＡ１０〜ＭＡ１Ｆがそれぞれ選択的
に活性化される。この実施例において、選択的に活性化
されるメモリマットＭＭ００〜ＭＭ０７ならびにＭＭ１
０〜ＭＭ１７は、図３から明らかなように、ともにチッ
プ面の上部から下部へ正順配置され、対応するメインア
ンプＭＡ００〜ＭＡ０７ならびにＭＡ１０〜ＭＡ１７も
４個ずつまとめてではあるが近接して正順配置される。
また、選択的に活性化されるメモリマットＭＭ０８〜Ｍ
Ｍ０ＦならびにＭＭ１８〜ＭＭ１Ｆは、逆にチップ面の
下部から上部へ正順配置され、対応するメインアンプＭ
Ａ０８〜ＭＡ０ＦならびにＭＡ１８〜ＭＡ１Ｆも４個ず
つまとめてではあるが近接して正順配置される。これら
の結果、この実施例のシンクロナスＤＲＡＭでは、メイ
ンアンプＭＡ００〜ＭＡ０３とＭＡ１０〜ＭＡ１３，Ｍ
Ａ０４〜ＭＡ０７とＭＡ１４〜ＭＡ１７，ＭＡ０８〜Ｍ
Ａ０ＢとＭＡ１８〜ＭＡ１ＢならびにＭＡ０Ｃ〜ＭＡ０
ＦとＭＡ１Ｃ〜ＭＡ１Ｆを共通結合する内部データバス
ＤＢＵＳ０〜ＤＢＵＳ３，ＤＢＵＳ４〜ＤＢＵＳ７，Ｄ
ＢＵＳ８〜ＤＢＵＳＢならびにＤＢＵＳＣ〜ＤＢＵＳＦ
の配線長がほぼ同一となり、これによってその伝達遅延
時間がほぼ同一値となる。

【００１３】一方、この実施例では、チップ面を比較的
長い距離にわたって配置される内部データバスＤＢＵＳ
０〜ＤＢＵＳＦが、それぞれ単一信号線によって構成さ
れるとともに、書き込み用のライト内部データバスなら
びに読み出し用のリード内部データバスとして兼用され
る。また、データ入出力回路ＩＯつまりＩＯ０〜ＩＯＦ
を構成するデータ入力バッファＩＢとメインアンプＭＡ
００〜ＭＡ０ＦならびにＭＡ１０〜ＭＡ１Ｆを構成する
リードアンプＲＡの出力端子側には、ライトバスドライ
バＷＤ及びリードバスドライバＲＤがそれぞれ設けら
れ、メインアンプＭＡ００〜ＭＡ０ＦならびにＭＡ１０
〜ＭＡ１Ｆを構成するライトアンプＷＡとデータ入出力
回路ＩＯつまりＩＯ０〜ＩＯＦを構成するデータ出力バ
ッファＯＢの入力端子側には、ライトバスレシーバＷＲ
及びリードバスレシーバＲＲがそれぞれ設けられる。さ
らに、内部データバスの各ビットは、バスラッチ回路Ｂ
Ｌの対応する単位バスラッチ回路ＵＢＬ０〜ＵＢＬＦに
結合され、これらの単位バスラッチ回路のそれぞれは、
一対のＣＭＯＳインバータが交差結合されてなるラッチ
回路を含む。これらの結果、この実施例のシンクロナス
ＤＲＡＭでは、ライトバスドライバＷＤ及びリードバス
ドライバＲＤがハイインピーダンス状態とされる場合で
も内部データバスを介して伝達される信号のレベルを確
定しつつ、内部データバスの所要本数を削減し、その所
要レイアウト面積を大幅に削減することができる。シン
クロナスＤＲＡＭの内部データバスのバス構成について
は、後で詳細に説明する。

【００１４】図１の説明に戻ろう。バンクＢＡＮＫ０及
びＢＡＮＫ１を構成するメモリアレイＭＡＲＹは、図の
垂直方向に平行して配置される所定数のワード線と、水
平方向に平行して配置される所定組の相補ビット線とを
含む。これらのワード線及び相補ビット線の交点には、
情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴから
なる多数のダイナミック型メモリセルが格子状に配置さ
れる。

【００１５】バンクＢＡＮＫ０及びＢＡＮＫ１のメモリ
アレイＭＡＲＹを構成するワード線は、対応するロウア
ドレスデコーダＲＤに結合され、それぞれ択一的に選択
状態とされる。これらのロウアドレスデコーダＲＤに
は、ロウアドレスバッファＲＢから最上位ビットを除く
ｉビットの内部アドレス信号Ｘ０〜Ｘｉ−１が共通に供
給されるとともに、タイミング発生回路ＴＧから内部制
御信号ＲＧが共通に供給される。また、ロウアドレスバ
ッファＲＢには、アドレス入力端子Ａ０〜Ａｉを介して
Ｘアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給される
とともに、タイミング発生回路ＴＧから内部制御信号Ｒ
Ｌが供給される。

【００１６】ロウアドレスバッファＲＢは、アドレス入
力端子Ａ０〜Ａｉを介して入力されるＸアドレス信号Ａ
Ｘ０〜ＡＸｉを内部制御信号ＲＬに従って取り込み、保
持するとともに、これらのＸアドレス信号をもとに内部
アドレス信号Ｘ０〜Ｘｉを形成する。このうち、最上位
ビットの内部アドレス信号Ｘｉはバンク選択回路ＢＳに
供給され、その他の内部アドレス信号Ｘ０〜Ｘｉ−４
は、バンクＢＡＮＫ０及びＢＡＮＫ１のロウアドレスデ
コーダＲＤに共通に供給される。

【００１７】バンク選択回路ＢＳは、ロウアドレスバッ
ファＲＢから供給される内部アドレス信号Ｘｉをデコー
ドして、対応するバンク選択信号ＢＳ０〜ＢＳ１を選択
的にハイレベルとする。また、バンクＢＡＮＫ０及びＢ
ＡＮＫ１のロウアドレスデコーダＲＤは、内部制御信号
ＲＧがハイレベルとされかつ対応するバンク選択信号Ｂ
Ｓ０〜ＢＳ１がハイレベルとされることでそれぞれ選択
的に動作状態とされ、内部アドレス信号Ｘ０〜Ｘｉ−１
をデコードして、対応するメモリアレイＭＡＲＹの指定
されたワード線を択一的にハイレベルの選択状態とす
る。

【００１８】次に、バンクＢＡＮＫ０及びＢＡＮＫ１の
メモリアレイＭＡＲＹを構成する相補ビット線は、対応
するセンスアンプＳＡに結合される。これらのセンスア
ンプＳＡには、対応するカラムアドレスデコーダＣＤか
ら所定ビットのビット線選択信号がそれぞれ供給され
る。また、タイミング発生回路ＴＧから内部制御信号Ｐ
Ａが共通に供給され、バンク選択回路ＢＳから対応する
バンク選択信号ＢＳ０〜ＢＳ１がそれぞれ供給される。
一方、各カラムアドレスデコーダＣＤには、カラムアド
レスバッファＣＢからｉ＋１ビットの内部アドレス信号
Ｙ０〜Ｙｉが共通に供給される。また、タイミング発生
回路ＴＧから内部制御信号ＣＧが共通に供給され、バン
ク選択回路ＢＳから対応するバンク選択信号ＢＳ０〜Ｂ
Ｓ１がそれぞれ供給される。カラムアドレスバッファＣ
Ｂには、アドレス入力端子Ａ０〜Ａｉを介してＹアドレ
ス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミン
グ発生回路ＴＧから内部制御信号ＣＬが供給される。

【００１９】カラムアドレスバッファＣＢは、アドレス
入力端子Ａ０〜Ａｉを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｉを内部制御信号ＣＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｉを形成して、各バンクのカラ
ムアドレスデコーダＣＤに供給する。また、各バンクの
カラムアドレスデコーダＣＤは、内部制御信号ＣＧがハ
イレベルとされかつ対応するバンク選択信号ＢＳ０〜Ｂ
Ｓ１がハイレベルとされることで選択的に動作状態とさ
れ、内部アドレス信号Ｙ０〜Ｙｉをデコードして、対応
する上記ビット線選択信号をそれぞれ択一的にハイレベ
ルとする。

【００２０】一方、各バンクのセンスアンプＳＡは、対
応するメモリアレイＭＡＲＹの各相補ビット線に対応し
て設けられる所定数の単位回路をそれぞれ含み、これら
の単位回路のそれぞれは、一対のＣＭＯＳインバータが
交差結合されてなる単位増幅回路と、Ｎチャンネル型の
一対のスイッチＭＯＳＦＥＴとを含む。このうち、単位
増幅回路は、内部制御信号ＰＡがハイレベルとされかつ
対応するバンク選択信号ＢＳ０〜ＢＳ１がハイレベルと
されることで選択的にかつ一斉に動作状態とされ、対応
するメモリアレイＭＡＲＹの選択されたワード線に結合
される所定数のメモリセルから対応する相補ビット線を
介して出力される微小読み出し信号をそれぞれ増幅し
て、ハイレベル又はロウレベルの２値読み出し信号とす
る。また、各単位回路を構成するスイッチＭＯＳＦＥＴ
は、対応するビット線選択信号のハイレベルを受けて１
６対ずつ選択的にオン状態となり、メモリアレイＭＡＲ
Ｙの対応する１６組の相補ビット線と相補共通データ線
ＣＤ００＊〜ＣＤ０Ｆ＊あるいはＣＤ１０＊〜ＣＤ１Ｆ
＊（ここで、例えば非反転共通データ線ＣＤ００Ｔ及び
反転共通データ線ＣＤ００Ｂをあわせて相補共通データ
線ＣＤ００＊のように＊を付して表す。また、それが有
効とされるとき選択的にハイレベルとされるいわゆる非
反転信号等についてはその名称の末尾にＴを付して表
し，それが有効とされるとき選択的にロウレベルとされ
る反転信号等についてはその名称の末尾にＢを付して表
す。以下同様）との間を選択的に接続状態とする。

【００２１】バンクＢＡＮＫ０又はＢＡＮＫ１のメモリ
アレイＭＡＲＹの指定された１６組の相補ビット線がそ
れぞれ選択的に接続される相補共通データ線ＣＤ００＊
〜ＣＤ０Ｆ＊ならびにＣＤ１０＊〜ＣＤ１Ｆ＊は、対応
するメインアンプＭＡに結合される。これらのメインア
ンプＭＡは、前述のように、相補共通データ線ＣＤ００
＊〜ＣＤ０Ｆ＊ならびにＣＤ１０＊〜ＣＤ１Ｆ＊に対応
して１６個のメインアンプＭＡ００〜ＭＡ０Ｆならびに
ＭＡ１０〜ＭＡ１Ｆに分割され、これらのメインアンプ
のそれぞれは、後述するように、ライトバスレシーバＷ
Ｒ，ライトアンプＷＡ，リードアンプＲＡ及びリードバ
スドライバＲＤを含む。このうち、各ライトバスレシー
バＷＲの入力端子は対応する内部データバスＤＢＵＳ０
〜ＤＢＵＳＦに共通結合され、その出力端子は対応する
ライトアンプＷＡの入力端子にそれぞれ結合される。各
ライトアンプＷＡの出力端子は、対応する相補共通デー
タ線ＣＤ００＊〜ＣＤ０Ｆ＊あるいはＣＤ１０＊〜ＣＤ
１Ｆ＊にそれぞれ結合される。一方、各リードアンプＲ
Ａの入力端子は、対応する相補共通データ線ＣＤ００＊
〜ＣＤ０Ｆ＊ならびにＣＤ１０＊〜ＣＤ１Ｆ＊にそれぞ
れ結合され、その出力端子は、対応するリードバスドラ
イバＲＤの入力端子に結合される。各リードバスドライ
バＲＤの出力端子は、対応する内部データバスＤＢＵＳ
０〜ＤＢＵＳＦに共通結合される。メインアンプＭＡに
は、タイミング発生回路ＴＧから内部制御信号ＭＷＥ，
ＭＲＥ及びＢＲＥが共通に供給され、バンク選択回路Ｂ
Ｓから対応するバンク選択信号ＢＳ０〜ＢＳ１がそれぞ
れ供給される。

【００２２】内部データバスＤＢＵＳ０〜ＤＢＵＳＦ
は、データ入出力回路ＩＯに結合されるとともに、バス
ラッチ回路ＢＬに結合される。ここで、データ入出力回
路ＩＯは、内部データバスＤＢＵＳ０〜ＤＢＵＳＦに対
応して１６個のデータ入出力回路ＩＯ０〜ＩＯＦに分割
され、これらのデータ入出力回路ＩＯ０〜ＩＯＦのそれ
ぞれは、データ入力バッファＩＢ，ライトバスドライバ
ＷＤ，リードバスレシーバＲＲ及びデータ出力バッファ
ＯＢを含む。このうち、各データ入力バッファＩＢの入
力端子は、対応するデータ入出力端子Ｄ０〜ＤＦに共通
結合され、その出力端子は対応するライトバスドライバ
ＷＤの入力端子に結合される。各ライトバスドライバＷ
Ｄの出力端子は、対応する内部データバスＤＢＵＳ０〜
ＤＢＵＳＦにそれぞれ共通結合される。一方、各リード
バスレシーバＲＲの入力端子は、対応する内部データバ
スＤＢＵＳ０〜ＤＢＵＳＦに共通結合され、その出力端
子は対応するデータ出力バッファＯＢの入力端子に結合
される。各データ出力バッファＯＢの出力端子は、対応
するデータ入出力端子Ｄ０〜ＤＦに共通結合される。デ
ータ入出力回路ＩＯには、タイミング発生回路ＴＧから
内部制御信号ＤＩＥ，ＢＷＥ，ＢＲＬ及びＤＯＥが供給
される。なお、内部データバスＤＢＵＳ０〜ＤＢＵＳＦ
は、前述のように、すべて単一信号線によって構成され
る。

【００２３】データ入出力回路ＩＯ０〜ＩＯＦのデータ
入力バッファＩＢは、シンクロナスＤＲＡＭがライトモ
ードとされるとき、データ入出力端子Ｄ０〜ＤＦを介し
て入力される書き込みデータを内部制御信号ＤＩＥに従
って取り込み、対応するライトバスドライバＷＤに伝達
する。また、ライトバスドライバＷＤは、内部制御信号
ＢＷＥのハイレベルを受けて選択的に伝達状態とされ、
対応するデータ入力バッファＩＢから供給される書き込
みデータを内部データバスＤＢＵＳ０〜ＤＢＵＳＦに出
力する。このとき、メインアンプＭＡの各ライトバスレ
シーバＷＲは、内部制御信号ＭＷＥがハイレベルとされ
かつ対応するバンク選択信号ＢＳ０〜ＢＳ１がハイレベ
ルとされることで選択的にラッチ状態とされ、内部デー
タバスＤＢＵＳ０〜ＤＢＵＳＦを介して供給される書き
込みデータを取り込み、対応するライトアンプＷＡに伝
達する。また、各ライトアンプＷＡは、やはり内部制御
信号ＭＷＥがハイレベルとされかつ対応するバンク選択
信号ＢＳ０〜ＢＳ１がハイレベルとされることで選択的
に動作状態とされ、対応するライトバスレシーバＷＲか
ら伝達される書き込みデータを所定の書き込み信号と
し、相補共通データ線ＣＤ００＊〜ＣＤ０Ｆ＊あるいは
ＣＤ１０＊〜ＣＤ１Ｆ＊を介して対応するメモリアレイ
ＭＡＲＹの選択された１６個のメモリセルに書き込む。
なお、内部制御信号ＢＷＥ又は対応するバンク選択信号
ＢＳ０〜ＢＳ１がロウレベルとされるとき、各ライトバ
スドライバＷＤの出力はハイインピーダンス状態とされ
る。

【００２４】一方、バンクＢＡＮＫ０及びＢＡＮＫ１の
メインアンプＭＡを構成するリードアンプＲＡは、内部
制御信号ＭＲＡがハイレベルとされかつ対応するバンク
選択信号ＢＳ０〜ＢＳ１がハイレベルとされることで選
択的に動作状態とされ、対応するメモリアレイＭＡＲＹ
の選択された１６個のメモリセルから相補共通データ線
ＣＤ００＊〜ＣＤ０Ｆ＊あるいはＣＤ１０＊〜ＣＤ１Ｆ
＊を介して出力される２値読み出し信号を増幅して、対
応するリードバスドライバＲＤに伝達する。また、各リ
ードバスドライバＲＤは、内部制御信号ＢＲＥがハイレ
ベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ１
がハイレベルとされることで選択的に伝達状態とされ、
対応するリードアンプＲＡから出力される読み出しデー
タを内部データバスＤＢＵＳ０〜ＤＢＵＳＦに出力す
る。このとき、データ入出力回路ＩＯ０〜ＩＯＦのリー
ドバスレシーバＲＲは、内部制御信号ＢＲＬがハイレベ
ルとされることで選択的にラッチ状態とされ、内部デー
タバスＤＢＵＳ０〜ＤＢＵＳＦを介して伝達される読み
出しデータを取り込み、対応するデータ出力バッファＯ
Ｂに伝達する。また、データ出力バッファＯＢは、内部
制御信号ＤＯＥのハイレベルを受けて選択的に動作状態
とされ、対応するリードバスレシーバＲＲから伝達され
る読み出しデータをデータ入出力端子Ｄ０〜ＤＦに送出
する。なお、内部制御信号ＢＲＥ及びＤＯＥがロウレベ
ルとされるとき、リードバスドライバＲＤ及びデータ出
力バッファＯＢの出力はハイインピーダンス状態とされ
る。

【００２５】バスラッチ回路ＢＬは、内部データバスＤ
ＢＵＳ０〜ＤＢＵＳＦに対応して設けられる１６個の単
位バスラッチ回路ＵＢＬ０〜ＵＢＬＦを含み、これらの
単位バスラッチ回路のそれぞれは、後述するように、交
差結合された一対のＣＭＯＳインバータを含む。これら
のラッチ回路の一方の入出力ノードは、内部データバス
ＤＢＵＳ０〜ＤＢＵＳＦの対応するビットにそれぞれ結
合される。内部データバスＤＢＵＳ０〜ＤＢＵＳＦは、
データ入出力回路ＩＯの対応するライトバスドライバＷ
ＤならびにメインアンプＭＡの対応するリードバスドラ
イバＲＤがハイインピーダンス状態とされるとき、フロ
ーティング状態になろうとする。このとき、バスラッチ
回路ＢＬの各単位バスラッチ回路は、それまで内部デー
タバスＤＢＵＳ０〜ＤＢＵＳＦの対応するビットに出力
されていた信号の論理レベルを保持する形でラッチ状態
となり、その信号レベルを確定する。この結果、ライト
バスドライバＷＤ及びリードバスドライバＲＤの動作状
態とされる時間が比較的短い場合でも、伝達される信号
のレベルは内部データバスＤＢＵＳ０〜ＤＢＵＳＦに保
持されるため、これによってシンクロナスＤＲＡＭの実
質的なサイクルタイムを高速化することができる。な
お、バスラッチ回路ＢＬは、図３に示されるように、半
導体基板ＳＵＢのほぼ中央部に配置される。

【００２６】タイミング発生回路ＴＧは、外部から供給
されるクロック信号ＣＬＫと、起動制御信号となるチッ
プ選択信号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳ
Ｂ，カラムアドレスストローブ信号ＣＡＳＢ及びライト
イネーブル信号ＷＥＢとをもとに上記各種の内部制御信
号を選択的に形成し、各部に供給する。

【００２７】図４には、図１のシンクロナスＤＲＡＭの
内部データバスの一実施例の部分的なバス構成図が示さ
れている。また、図５には、図４の内部データバスＤＢ
ＵＳ０に結合されるメインアンプＭＡ００のライトバス
レシーバＷＲ及びリードバスドライバＲＤの一実施例の
回路図が示され、図６には、図４の内部データバスを備
えるシンクロナスＤＲＡＭの一実施例の信号波形図が示
されている。これらの図をもとに、この実施例のシンク
ロナスＤＲＡＭの内部データバスのバス構成とバスドラ
イバ及びバスレシーバの具体的回路構成ならびにその特
徴について説明する。なお、以下の回路図において、そ
のチャンネル（バックゲート）部に矢印が付されるＭＯ
ＳＦＥＴはＰチャンネル型であり、矢印の付されないＮ
チャンネルＭＯＳＦＥＴと区別して示される。また、以
下の説明は、最下位ビットの内部データバスＤＢＵＳ０
とこれに対応するメインアンプＭＡ００のライトバスレ
シーバＷＲ及びリードバスドライバＲＤを例に進められ
るが、その他の内部データバスＤＢＵＳ１〜ＤＢＵＳＦ
とメインアンプＭＡ０１〜ＭＡ０ＦならびにＭＡ１０〜
ＭＡ１Ｆについては類推されたい。データ入出力回路Ｉ
ＯつまりＩＯ０〜ＩＯＦの各ライトバスドライバＷＤ及
びリードバスレシーバＲＲは、図５のリードバスドライ
バＲＤ及びライトバスレシーバＷＲとそれぞれ同様な構
成とされる。さらに、図６には、サイクルＡ及びＢとし
てシンクロナスＤＲＡＭのライトモードが例示され、サ
イクルＣ及びＤとしてそのリードモードが例示される。

【００２８】図４において、内部データバスＤＢＵＳ０
は、前述のように、単一信号線からなり、データ入出力
回路ＩＯつまりＩＯ０のライトバスドライバＷＤ（第２
のバスドライバ）の出力端子と対応するリードバスレシ
ーバＲＲ（第２のバスレシーバ）の入力端子とが結合さ
れる。また、バンクＢＡＮＫ０のメインアンプＭＡ００
ならびにバンクＢＡＮＫ１のメインアンプＭＡ１０のラ
イトバスレシーバＷＲ（第１のバスレシーバ）の入力端
子と対応するリードバスドライバＲＤ（第１のバスドラ
イバ）の出力端子とが共通結合され、さらにバスラッチ
回路ＢＬの対応する単位バスラッチ回路ＵＢＬ０の入出
力ノードが結合される。

【００２９】ここで、バスラッチ回路ＢＬは、単位バス
ラッチ回路ＵＢＬ０に代表されるように、その入力端子
及び出力端子が互いに交差結合された一対のＣＭＯＳイ
ンバータＶ１及びＶ２を含む。これらのインバータＶ１
及びＶ２は、データ入出力回路ＩＯ０のライトバスドラ
イバＷＤならびにメインアンプＭＡ００及びＭＡ１０の
リードバスドライバＲＤに比較して小さな駆動能力を持
つべく設計される。また、インバータＶ１の入力端子つ
まりインバータＶ２の出力端子は、単位バスラッチ回路
ＵＢＬ０の一方の入出力ノードとして、対応する内部デ
ータバスＤＢＵＳ０に結合される。これにより、バスラ
ッチ回路ＢＬの単位バスラッチ回路ＵＢＬ０は、データ
入出力回路ＩＯ０のライトバスドライバＷＤあるいはメ
インアンプＭＡ００又はＭＡ１０のリードバスドライバ
ＲＤによる内部データバスＤＢＵＳ０のレベル変化を妨
げず、またこれらのバスドライバがハイインピーダンス
状態となった時に内部データバスＤＢＵＳ０の論理レベ
ルを保持し確定する。

【００３０】次に、メインアンプＭＡ００及びＭＡ１０
のリードバスドライバＲＤは、図５に例示されるよう
に、回路の電源電圧とその出力端子つまり内部データバ
スＤＢＵＳ０との間に設けられるＰチャンネル型の出力
ＭＯＳＦＥＴＰ１と、内部データバスＤＢＵＳ０と回路
の接地電位との間に設けられるＮチャンネル型の出力Ｍ
ＯＳＦＥＴＮ１とを含む。このうち、出力ＭＯＳＦＥＴ
Ｐ１のゲートには、ノアゲートＮＯ１の出力信号のイン
バータＶ６による反転信号が供給され、出力ＭＯＳＦＥ
ＴＮ１のゲートにはノアゲートＮＯ２の出力信号が供給
される。ノアゲートＮＯ１及びＮＯ２の一方の入力端子
には、リードアンプＲＡの反転出力信号ＯＢ及び非反転
出力信号ＯＴがそれぞれ供給され、その他方の入力端子
には、ナンドゲートＮＡ３の出力信号つまり反転内部信
号ＢＲＥ０Ｂが共通に供給される。ナンドゲートＮＡ３
の一方の入力端子には、前記バンク選択信号ＢＳ０が供
給され、その他方の入力端子には内部制御信号ＢＲＥが
供給される。

【００３１】これにより、ナンドゲートＮＡ３の出力つ
まり反転内部信号ＢＲＥ０Ｂは、内部制御信号ＢＲＥが
ハイレベルとされかつ対応するバンク選択信号ＢＳ０が
ハイレベルとされることで選択的にロウレベルとされ、
この反転内部信号ＢＲＥ０Ｂのロウレベルを受けてリー
ドバスドライバＲＤが選択的に伝達状態とされる。この
とき、リードバスドライバＲＤの出力ＭＯＳＦＥＴＰ１
は、ノアゲートＮＯ１の出力信号がハイレベルとされる
とき、言い換えるならば上記反転内部信号ＢＲＥ０Ｂが
ロウレベルとされかつリードアンプＲＡの反転出力信号
ＯＢがロウレベルとされることで選択的にオン状態とな
り、対応する内部データバスＤＢＵＳ０に回路の電源電
圧のようなハイレベルを出力する。また、出力ＭＯＳＦ
ＥＴＮ１は、ノアゲートＮＯ２の出力信号がハイレベル
とされるとき、言い換えるならば反転内部信号ＢＲＥ０
ＢがロウレベルとされかつリードアンプＲＡの非反転出
力信号ＯＴがロウレベルとされることで選択的にオン状
態となり、対応する内部データバスＤＢＵＳ０に回路の
接地電位のようなロウレベルを出力する。内部制御信号
ＢＲＥ又はバンク選択信号ＢＳ０がロウレベルとされ反
転内部信号ＢＲＥ０Ｂがハイレベルとされるとき、出力
ＭＯＳＦＥＴＰ１及びＮ１はオフ状態なり、リードバス
ドライバＲＤの出力はハイインピーダンス状態となる。

【００３２】一方、メインアンプＭＡ００及びＭＡ１０
のライトバスレシーバＷＲは、図５に例示されるよう
に、その入力端子が内部データバスＤＢＵＳ０に結合さ
れるクロックドインバータＣＶ１と、その入力端子及び
出力端子が交差結合されることでラッチ回路を構成する
クロックドインバータＣＶ２及びインバータＶ４とを含
む。このうち、クロックドインバータＣＶ１の非反転制
御端子及びクロックドインバータＣＶ２の反転制御端子
には、ナンドゲートＮＡ１の出力信号つまり反転内部信
号ＭＷＥ０Ｂが共通に供給され、クロックドインバータ
ＣＶ１の反転制御端子及びクロックドインバータＣＶ２
の非反転制御端子には、反転内部信号ＭＷＥ０Ｂのイン
バータＶ３による反転信号が共通に供給される。インバ
ータＶ４の出力信号は、ライトバスレシーバＷＲの非反
転出力信号ＩＴとしてライトアンプＷＡに供給される。
また、インバータＶ５により反転された後、ライトバス
レシーバＷＲの反転出力信号ＩＢとしてライトアンプＷ
Ａに供給される。ナンドゲートＮＡ１の一方の入力端子
には、前記バンク選択信号ＢＳ０が供給され、その他方
の入力端子には内部制御信号ＭＷＥが供給される。

【００３３】これにより、ナンドゲートＮＡ１の出力つ
まり反転内部信号ＭＷＥ０Ｂは、内部制御信号ＭＷＥが
ハイレベルとされかつ対応するバンク選択信号ＢＳ０が
ハイレベルとされることで選択的にロウレベルとされ、
この反転内部信号ＭＷＥ０Ｂのロウレベルを受けてライ
トバスレシーバＷＲが選択的にラッチ状態とされる。こ
のとき、ライトバスレシーバＷＲのクロックドインバー
タＣＶ２及びインバータＶ４は、反転内部信号ＭＷＥ０
Ｂのロウレベルを受けて選択的にラッチ形態とされ、ク
ロックドインバータＣＶ１は非伝達状態とされる。ま
た、ライトアンプＷＡは、やはり反転内部信号ＭＷＥ０
Ｂのロウレベルを受けて選択的に動作状態とされる。こ
の結果、内部データバスＤＢＵＳ０を介して伝達される
書き込みデータは、まずクロックドインバータＣＶ２及
びインバータＶ４からなるラッチ回路に取り込まれ、ラ
イトアンプＷＡに伝達された後、このライトアンプＷＡ
によって所定の相補書き込み信号とされ、相補共通デー
タ線ＣＤ００＊を介してメモリアレイＭＡＲＹの選択さ
れたメモリセルに書き込まれる。

【００３４】ところで、この実施例のシンクロナスＤＲ
ＡＭのライトモードは、図６のサイクルＡ及びＢに代表
して示されるように、クロック信号ＣＬＫの立ち上がり
エッジでライトコマンドが入力されることにより選択的
に開始される。言うまでもなく、ライトコマンドは、チ
ップ選択信号ＣＳＢ，ロウアドレスストローブ信号ＲＡ
ＳＢ，カラムアドレスストローブ信号ＣＡＳＢ及びライ
トイネーブル信号ＷＥＢ等の起動制御信号が所定の組み
合わせとされることによって選択的に指定される。この
とき、アドレス入力端子Ａ０〜Ａｉには、Ｙアドレス信
号ＡＹ０〜ＡＹｉがカラムアドレスＣＡａ及びＣＡｂを
指定する組み合わせで順次供給され、データ入出力端子
Ｄ０〜ＤＦには、書き込みデータＤＩａ及びＤＩｂが順
次供給される。これらの書き込みデータは、前述のよう
に、内部制御信号ＤＩＥがハイレベルとされることでデ
ータ入出力回路ＩＯの対応するデータ入力バッファＩＢ
に取り込まれ、内部制御信号ＢＲＥがハイレベルとされ
ることで内部データバスＤＢＵＳ０〜ＤＢＵＳＦに伝達
される。また、内部制御信号ＭＷＥがハイレベルとされ
かつ対応するバンク選択信号ＢＳ０〜ＢＳ１がハイレベ
ルとされることでメインアンプＭＡ００〜ＭＡ０Ｆある
いはＭＡ１０〜ＭＡ１ＦのライトバスレシーバＷＲに取
り込まれる。そして、そのライトアンプＷＡによって所
定の相補書き込み信号とされた後、相補共通データ線Ｃ
Ｄ００＊〜ＣＤ０Ｆ＊あるいはＣＤ１０＊〜ＣＤ１Ｆ＊
を介してバンクＢＡＮＫ０又はＢＡＮＫ１のメモリアレ
イＭＡＲＹの選択された１６個のメモリセルに書き込ま
れる。

【００３５】一方、この実施例のシンクロナスＤＲＡＭ
のリードモードは、図６のサイクルＣ及びＤに代表して
示されるように、クロック信号ＣＬＫの立ち上がりエッ
ジでリードコマンドが入力されることにより選択的に開
始される。このとき、アドレス入力端子Ａ０〜Ａｉに
は、再びＹアドレス信号ＡＹ０〜ＡＹｉがカラムアドレ
スＣＡａ及びＣＡｂを指定する組み合わせで順次供給さ
れる。これにより、バンクＢＡＮＫ０又はＢＡＮＫ１の
メモリアレイＭＡＲＹから対応する１６個のメモリセル
が選択され、その読み出し信号ＤＯａ及びＤＯｂが相補
共通データ線ＣＤ００＊〜ＣＤ０Ｆ＊あるいはＣＤ１０
＊〜ＣＤ１Ｆ＊を介してメインアンプＭＡ００〜ＭＡ０
ＦあるいはＭＡ１０〜ＭＡ１ＦのリードアンプＲＡに順
次出力される。これらの読み出し信号は、内部制御信号
ＭＲＡがハイレベルとされかつ対応するバンク選択信号
ＢＳ０〜ＢＳ１がハイレベルとされることで対応するリ
ードアンプＲＡにより増幅された後、さらに内部制御信
号ＢＲＥがハイレベルとされることで対応するリードバ
スドライバＲＤを介して内部データバスＤＢＵＳ０〜Ｄ
ＢＵＳＦに出力される。また、内部制御信号ＢＲＬのハ
イレベルを受けてデータ入出力回路ＩＯの対応するリー
ドバスレシーバＲＲに取り込まれ、さらに内部制御信号
ＤＯＥがハイレベルとされることで対応するデータ出力
バッファＯＢからデータ入出力端子Ｄ０〜ＤＦに送出さ
れる。なお、データ入出力回路ＩＯのデータ出力バッフ
ァＯＢは、リードバスレシーバＲＲから伝達される読み
出しデータを指定されたレイテンシーに対応するサイク
ルだけ遅延させる機能を持ち、図６の場合にはレイテン
シーによる遅延サイクル数は３とされる。

【００３６】以上のように、この実施例のシンクロナス
ＤＲＡＭは、×１６ビットの多ビット構成され、入出力
データの各ビットに対応して設けられるデータ入出力端
子Ｄ０〜ＤＦと、これらのデータ入出力端子に対応して
設けられた１６個のデータ入力バッファＩＢ及びデータ
出力バッファＯＢを含むデータ入出力回路ＩＯとを備え
る。また、シンクロナスＤＲＡＭは、一対のバンクＢＡ
ＮＫ０及びＢＡＮＫ１を備え、これらのバンクのそれぞ
れは、メモリアレイＭＡＲＹ及びその直接周辺回路を含
む１６個のメモリマットＭＭ００〜ＭＭ０ＦあるいはＭ
Ｍ１０〜ＭＭ１Ｆと、ライトアンプＷＡ及びリードアン
プＲＡをそれぞれ含む１６個のメインアンプＭＡ００〜
ＭＡ０ＦならびにＭＡ１０〜ＭＡ１Ｆとを備える。バン
クＢＡＮＫ０及びＢＡＮＫ１は、バンク選択信号ＢＳ０
〜ＢＳ１に従って選択的に活性化され、これに応じてメ
インアンプＭＡ００〜ＭＡ０ＦならびにＭＡ１０〜ＭＡ
１Ｆが選択的に活性化される。また、データ入出力回路
ＩＯを構成するデータ入力バッファＩＢの出力端子は、
対応するライトバスドライバＷＤから内部データバスＤ
ＢＵＳ０〜ＤＢＵＳＦを介して対応するメインアンプＭ
Ａ００〜ＭＡ０ＦならびにＭＡ１０〜ＭＡ１Ｆのライト
バスレシーバＷＲつまりライトアンプＷＡに結合され、
メインアンプＭＡ００〜ＭＡ０ＦならびにＭＡ１０〜Ｍ
Ａ１Ｆを構成するリードアンプＲＡの出力端子は、対応
するリードバスドライバＲＤから内部データバスＤＢＵ
Ｓ０〜ＤＢＵＳＦを介してデータ入出力回路ＩＯの対応
するリードバスレシーバＲＲつまりデータ出力バッファ
ＯＢに結合される。

【００３７】この実施例において、内部データバスＤＢ
ＵＳ０〜ＤＢＵＳＦは、すべて単一信号線からなり、書
き込みデータを伝達するライト内部データバスならびに
読み出しデータを伝達するリード内部データバスとして
兼用される。また、内部データバスＤＢＵＳ０〜ＤＢＵ
ＳＦを介して伝達される書き込み信号及び読み出し信号
は、ともにＭＯＳレベルの信号とされ、内部データバス
ＤＢＵＳ０〜ＤＢＵＳＦの各ビットには、バスラッチ回
路ＢＬを構成しそれぞれ交差結合された一対のＣＭＯＳ
インバータを含む１６個の単位バスラッチ回路ＵＢＬ０
〜ＵＢＬＦがそれぞれ結合される。さらに、バンクＢＡ
ＮＫ０及びＢＡＮＫ１を構成するメモリマットＭＭ００
〜ＭＭ０Ｆ，ＭＭ１０〜ＭＭ１Ｆならびにメインアンプ
ＭＡ００〜ＭＡ０Ｆ，ＭＡ１０〜ＭＡ１Ｆは、対応する
内部データバスＤＢＵＳ０〜ＤＢＵＳＦの配線長がほぼ
同一となるべく正順配置される。これらのことから、こ
の実施例では、内部データバスＤＢＵＳ０〜ＤＢＵＳＦ
の各ビットの伝達遅延時間をほぼ一定値とし、しかもラ
イトバスドライバＷＤ及びリードバスドライバＲＤがハ
イインピーダンス状態とされる時の信号レベルを確定し
て、シンクロナスＤＲＡＭの動作を安定化できるととも
に、チップ面を比較的長い距離にわたって配置される内
部データバスの所定本数を、ライト内部データバス及び
リード内部データバスが相補信号線として個別に用意さ
れる従来のシンクロナスＤＲＡＭに比較して四分の一に
削減することができ、これによってその所要レイアウト
面積を大幅に削減することができる。この結果、シンク
ロナスＤＲＡＭのチップサイズを縮小し、その低コスト
化を図ることができるものである。

【００３８】図８には、図１のシンクロナスＤＲＡＭを
応用したコンピュータシステムの一実施例のブロック図
が示されている。同図をもとに、この実施例のシンクロ
ナスＤＲＡＭの応用システムの概要とその特徴について
説明する。

【００３９】図８において、この実施例のシンクロナス
ＤＲＡＭは、いわゆるストアドプログラム方式の中央処
理装置ＣＰＵをその基本構成要素とする。中央処理装置
ＣＰＵには、システムバスＳＢＵＳを介して通常のスタ
ティック型ＲＡＭからなるランダムアクセスメモリＲＡ
Ｍ１とこの発明が適用されたシンクロナスＤＲＡＭから
なるランダムアクセスメモリＲＡＭ２とが結合される。
システムバスＳＢＵＳには、さらにマスクＲＯＭ等から
なるリードオンリーメモリＲＯＭと、ディスプレイ制御
装置ＤＰＹＣ及び周辺装置コントローラＰＥＲＣが結合
される。なお、ディスプレイ制御装置ＤＰＹＣは、この
発明が適用されたシンクロナスＤＲＡＭからなる画像メ
モリＶＲＡＭを含む。また、このディスプレイ制御装置
ＤＰＹＣにはディスプレイ装置ＤＰＹが結合され、周辺
装置コントローラＰＥＲＣにはキーボードＫＢＤ及び外
部記憶装置ＥＸＭが結合される。

【００４０】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納された制御プログラムに従ってス
テップ動作し、コンピュータシステムの各部を制御・統
轄する。また、ランダムアクセスメモリＲＡＭ１は、例
えばキャッシュメモリ等として使用され、ランダムアク
セスメモリＲＡＭ２は、例えばリードオンリーメモリＲ
ＯＭから中央処理装置ＣＰＵに伝達される制御プログラ
ムや演算データ等を一時的に格納し、中継するバッファ
メモリとして使用される。さらに、ディスプレイ制御装
置ＤＰＹＣは、ディスプレイ装置ＤＰＹの表示制御に供
され、周辺装置コントローラＰＥＲＣは、キーボードＫ
ＢＤ及び外部記憶装置ＥＸＭ等の各種周辺装置を制御す
る。コンピュータシステムは、電源装置ＰＯＷＳを備
え、この電源装置ＰＯＷＳは、所定の交流入力電源電圧
をもとに安定した所定の直流電源電圧を形成し、コンピ
ュータシステムの各部に供給する。

【００４１】この実施例において、ランダムアクセスメ
モリＲＡＭ２及びディスプレイ制御装置ＤＰＹＣの画像
メモリＶＲＡＭを構成するシンクロナスＤＲＡＭは、前
述のように、単一信号線からなりかつライト内部データ
バス及びリード内部データバスとして兼用される内部デ
ータバスを備え、そのチップサイズの縮小つまりは低コ
スト化が図られる。この結果、相応してランダムアクセ
スメモリＲＡＭ２及び画像メモリＶＲＡＭの低コスト化
を図ることができ、これによってコンピュータシステム
の低コスト化を図ることができるものである。

【００４２】以上の本実施例により得られる作用効果は
下記の通りである。すなわち、（１）多ビット構成を採りそれぞれが複数のメモリマッ
トからなる一対のバンクを備えるシンクロナスＤＲＡＭ
等において、データ入力バッファと各ライトアンプとの
間に設けられるライト内部データバスを、リードアンプ
と各データ出力バッファとの間に設けられるリード内部
データバスとして兼用するとともに、これらの内部デー
タバスをすべて単一信号線とし、データ入力バッファ及
びリードアンプの出力端子側ならびにライトアンプ及び
データ出力バッファの入力端子側にバスドライバ及びバ
スレシーバをそれぞれ設けることで、内部データバスの
所要本数を、ライト内部データバス及びリード内部デー
タバスが相補信号線として個別に用意される従来のシン
クロナスＤＲＡＭに比較して四分の一に削減し、その所
要レイアウト面積を大幅に削減できるという効果が得ら
れる。

【００４３】（２）上記（１）項において、内部データ
バスにより伝達される書き込み信号及び読み出し信号の
レベルをＭＯＳレベルとし、内部データバスの各ビット
を、ＣＭＯＳインバータが交差結合されてなるバスラッ
チ回路の一方の入出力ノードに結合することで、各バス
ドライバがハイインピーダンス状態とされる場合でも、
内部データバスの信号レベルを確定できるという効果が
得られる。（３）上記（１）項において、各バンクを構成する複数
のメモリマットならびにライトアンプ及びリードアンプ
を、対応する内部データバスの配線長がほぼ一定となる
べく正順配置することで、内部データバスの各ビットの
伝達遅延時間をほぼ一定値とすることができるという効
果が得られる。（４）上記（１）項ないし（３）項により、その動作を
安定化しつつ、多ビット構成を採るシンクロナスＤＲＡ
Ｍ等のチップサイズを縮小し、その低コスト化を図るこ
とができるという効果が得られる。（５）上記（１）項ないし（４）項のシンクロナスＤＲ
ＡＭにより、コンピュータシステムのバッファメモリ及
び画像メモリを構成することで、その動作を安定化しつ
つ、バッファメモリ及び画像メモリひいてはこれを含む
コンピュータシステム等の低コスト化を図ることができ
るという効果が得られる。

【００４４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、シンクロナスＤＲＡＭは、
×８ビット又は×３２ビット構成等、任意のビット構成
を採ることができるし、任意数のバンクを備えることが
できる。また、内部データバスＤＢＵＳ０〜ＤＢＵＳＦ
は、図７に例示されるように、それがともに単一信号線
からなることを条件に、ライト内部データバスＤＢＵＳ
Ｗ０〜ＤＢＵＳＷＦならびにリード内部データバスＤＢ
ＵＳＲ０〜ＤＢＵＳＲＦとして用途別に分離できるし、
データ入出力端子Ｄ０〜ＤＦも、データ入力端子及びデ
ータ出力端子として用途別に分離できる。メモリマット
ＭＭ００〜ＭＭ０ＦならびにＭＭ１０〜ＭＭ１Ｆは、さ
らに複数のサブマットに分割できるし、シンクロナスＤ
ＲＡＭのブロック構成や起動制御信号及び内部制御信号
の名称及び組み合わせならびにその論理レベル等は、種
々の実施形態を採りうる。

【００４５】図３において、シンクロナスＤＲＡＭのチ
ップレイアウトは、この実施例による制約を受けない。
図４，図５及び図７において、メインアンプＭＡ００〜
ＭＡ０ＦならびにＭＡ１０〜ＭＡ１Ｆやそのライトバス
レシーバＷＲ及びリードバスドライバＲＤの具体的構成
ならびに電源電圧の極性及びＭＯＳＦＥＴの導電型等
は、種々の実施形態を採りうる。図６において、起動制
御信号及び内部制御信号の組み合わせ及び時間関係等
は、この実施例による制約を受けない。図８において、
コンピュータシステムのブロック構成は、種々の実施形
態を採りうるし、シンクロナスＤＲＡＭの応用範囲もこ
の実施例の限りではない。

【００４６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭならびにこれを応用したコンピュータ
システムに適用した場合について説明したが、それに限
定されるものではなく、例えば、通常のダイナミック型
ＲＡＭ及びスタティック型ＲＡＭ等の各種メモリ集積回
路や同様なメモリ集積回路を含む各種ディジタルシステ
ムにも適用できる。この発明は、少なくとも複数の内部
データバスを備える半導体記憶装置ならびにこのような
半導体記憶装置を含む装置及びシステムに広く適用でき
る。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、多ビット構成を採りそれぞ
れが複数のメモリマットからなる一対のバンクを備える
シンクロナスＤＲＡＭ等において、データ入力バッファ
と対応するライトアンプとの間に設けられるライト内部
データバスを、リードアンプと対応するデータ出力バッ
ファとの間に設けられるリード内部データバスとして兼
用するとともに、これらの内部データバスをすべて単一
信号線とし、データ入力バッファ及びリードアンプの出
力端子側ならびにライトアンプ及びデータ出力バッファ
の入力端子側にバスドライバ及びバスレシーバをそれぞ
れ設ける。また、内部データバスにより伝達される書き
込み信号及び読み出し信号のレベルをＭＯＳレベルと
し、内部データバスの各ビットを、ＣＭＯＳインバータ
が交差結合されてなるバスラッチ回路の入出力ノードに
結合する。さらに、各バンクを構成する複数のメモリマ
ットならびにライトアンプ及びリードアンプを、対応す
る内部データバスの配線長がほぼ一定となるべく正順配
置する。これにより、内部データバスの各ビットの伝達
遅延時間をほぼ一定値とし、しかもバスドライバがとも
にハイインピーダンス状態とされる時の信号レベルを確
定しつつ、内部データバスの所定本数を削減し、その所
要レイアウト面積を削減することができる。この結果、
多ビット構成を採るシンクロナスＤＲＡＭ等のチップサ
イズを縮小し、その低コスト化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるバンク
ＢＡＮＫ０の一実施例を示すブロック図である。

【図３】図１のシンクロナスＤＲＡＭの一実施例を示す
チップレイアウト図である。

【図４】図１のシンクロナスＤＲＡＭの内部データバス
の第１の実施例を示す部分的なバス構成図である。

【図５】図４の内部データバスに結合されるメインアン
プＭＡ００のバスドライバ及びバスレシーバの一実施例
を示す回路図である。

【図６】図４の内部データバスを備えるシンクロナスＤ
ＲＡＭの一実施例を示す信号波形図である。

【図７】図１のシンクロナスＤＲＡＭの内部データバス
の第２の実施例を示す部分的なバス構成図である。

【図８】図１のシンクロナスＤＲＡＭを応用したコンピ
ュータシステムの一実施例を示すブロック図である。

【符号の説明】

ＢＡＮＫ０〜ＢＡＮＫ１・・・バンク、ＭＡＲＹ・・・
メモリアレイ、ＲＤ・・・ロウアドレスデコーダ、ＳＡ
・・・センスアンプ、ＣＤ・・・カラムアドレスデコー
ダ、ＭＡ・・・メインアンプ、ＲＢ・・・ロウアドレス
バッファ、ＣＢ・・・カラムアドレスバッファ、ＢＳ・
・・バンク選択回路、ＢＬ・・・バスラッチ回路、ＩＯ
・・・データ入出力回路、ＴＧ・・・タイミング発生回
路。ＣＤ００〜ＣＤ０１，ＣＤ１０〜ＣＤ１１・・・カ
ラムアドレスデコーダ、ＭＭ００〜ＭＭ０Ｆ，ＭＭ１０
〜ＭＭ１Ｆ・・・メモリマット、ＭＡＲＹ０〜ＭＡＲＹ
Ｆ・・・メモリアレイ、ＲＤ０〜ＲＤＦ・・・ロウアド
レスデコーダ、ＳＡ０〜ＳＡＦ・・・センスアンプ、Ｍ
Ａ００〜ＭＡ０Ｆ，ＭＡ１０〜ＭＡ１Ｆ・・・メインア
ンプ、ＤＢＵＳ０〜ＤＢＵＳＦ・・・内部データバス。
ＳＵＢ・・・半導体基板。ＷＲ・・・ライトバスレシー
バ、ＷＡ・・・ライトアンプ、ＲＡ・・・リードアン
プ、ＲＤ・・・リードバスドライバ、ＩＢ・・・データ
入力バッファ、ＷＤ・・・ライトバスドライバ、ＲＲ・
・・リードバスレシーバ、ＯＢ・・・データ出力バッフ
ァ、ＵＢＬ０〜ＵＢＬＦ・・・単位バスラッチ回路。Ｎ
Ａ１〜ＮＡ３・・・ナンド（ＮＡＮＤ）ゲート、ＮＯ１
〜ＮＯ２・・・ノア（ＮＯＲ）ゲート、ＣＶ１〜ＣＶ２
・・・クロックドインバータ、Ｖ１〜Ｖ８・・・ＣＭＯ
Ｓインバータ、Ｐ１・・・ＰチャンネルＭＯＳＦＥＴ、
Ｎ１・・・ＮチャンネルＭＯＳＦＥＴ。ＣＰＵ・・・中
央処理装置、ＳＢＵＳ・・・システムバス、ＲＡＭ１〜
ＲＡＭ２・・・ランダムアクセスメモリ、ＲＯＭ・・・
・リードオンリーメモリ、ＤＰＹＣ・・・ディスプレイ
制御装置、ＶＲＡＭ・・・画像メモリ、ＤＰＹ・・・デ
ィスプレイ装置、ＰＥＲＣ・・・周辺装置コントロー
ラ、ＫＢＤ・・・キーボード、ＥＸＭ・・・外部記憶装
置、ＰＯＷＳ・・・電源装置。

Claims

【特許請求の範囲】

【請求項１】選択的に活性化される複数のメモリマッ
トと、上記複数のメモリマットのそれぞれに対応して設
けられ対応するメモリマットの選択されたメモリセルに
書き込み信号を伝達するライトアンプと、その出力端子
が上記ライトアンプの入力端子に結合される第１のバス
レシーバと、上記複数のメモリマットのそれぞれに対応
して設けられ対応するメモリマットの選択されたメモリ
セルの読み出し信号を増幅するリードアンプと、その入
力端子が上記リードアンプの出力端子に結合される第１
のバスドライバと、外部から入力される書き込みデータ
を実質的に上記ライトアンプに伝達するデータ入力バッ
ファと、その入力端子が上記データ入力バッファの出力
端子に結合される第２のバスドライバと、実質的に上記
リードアンプから出力される読み出しデータを外部に送
出するデータ出力バッファと、その出力端子が上記デー
タ出力バッファの入力端子に結合される第２のバスレシ
ーバと、上記第１のバスレシーバの入力端子及び上記第
１のバスドライバの出力端子と上記第２のバスドライバ
の出力端子及び上記第２のバスレシーバの入力端子との
間に設けられ単一信号線からなる内部データバスとを具
備することを特徴とする半導体記憶装置。
【請求項２】上記内部データバスを介して伝達される
信号は、ＭＯＳレベルとされるものであって、上記内部
データバスには、一対のＣＭＯＳインバータが交差結合
されてなるバスラッチ回路の入出力ノードが結合される
ものであることを特徴とする請求項の半導体記憶装置。
【請求項３】上記半導体記憶装置は、×ｎビット構成
とされかつそれぞれｎ個の上記メモリマットならびにラ
イトアンプ及びリードアンプを含み選択的に活性化され
る一対のバンクを具備するものであって、上記一対のバ
ンクを構成する複数のメモリアレイならびにライトアン
プ及びリードアンプは、対応する上記内部データバスの
配線長がほぼ一定となるべく正順配置されるものである
ことを特徴とする請求項１又は請求項２の半導体記憶装
置。