TW200933893A - Thin film transistor, display device having thin film transistor, and method for manufacturing the same - Google Patents
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Description
200933893 九、發明說明 【發明所屬之技術領域】 本發明係關於一種薄膜電晶體、及至少將薄膜電晶體 用於像素部的顯示裝置、和其製造方法。 【先前技術】 近年來，藉由利用形成在具有絕緣表面的基板上的半 q 導體薄膜（厚度大約爲幾十nm至幾百nm)來構成薄膜 電晶體的技術引人注目。薄膜電晶體廣泛地應用於電子裝 置如1C或電光裝置，尤其是作爲顯示裝置的開關元件， 正在積極地進行硏究開發。 作爲顯示裝置的開關元件，使用利用非晶半導體膜的 薄膜電晶體、利用多晶半導體膜的薄膜電晶體等。作爲多 晶半導體膜的形成方法，已知藉由使用光學系統將脈衝振 盪受激準分子雷射光束加工爲線形並藉由使用線形光束對 Q 非晶矽膜進行掃描及照射以實現結晶化的技術。 另外，作爲顯示裝置的開關元件，使用利用微晶半導 體膜的薄膜電晶體（參照專利文獻1及2)。 [專利文獻1]日本專利申請公開Hei4-242724號公報 [專利文獻2]日本專利申請公開2005-49832號公報 利用多晶半導體膜的薄膜電晶體具有如下優點：與利 用非晶半導體膜的薄膜電晶體相比，其電場效應遷移率高 2位數以上；可以在同一個基板上一體形成顯示裝置的像 素部和週邊驅動電路。然而’與利用非晶半導體膜時相比 -5- 200933893 ’其製程由於半導體膜的結晶化而被複雜化，這導致成品 率的降低及成本的上升。 另外，還有如下問題：在利用微晶半導體膜的反交錯 型薄膜電晶體中，閘極絕緣膜及微晶半導體膜的介面區域 中的結晶性低，而薄膜電晶體的電特性不好。 【發明內容】
鑒於上述問題，本發明的目的在於提供一種電特性良 好的薄膜電晶體、以及具有該薄膜電晶體的顯示裝置、和 其製造方法。 本發明的技術要點之一是一種薄膜電晶體，包括：形 成在閘極電極上的閘極絕緣膜；形成在閘極絕緣膜上的微 晶半導體膜；形成在微晶半導體膜上的一對緩衝層；形成 在一對緩衝層上的添加有賦予一種導電型的雜質元素的一 對半導體膜；形成在添加有賦予一種導電型的雜質元素的 一對半導體膜上的佈線，其中，在閘極絕緣膜的一部分或 全部或者微晶半導體膜的一部分或全部包含成爲施體的雜 質元素。 此外，典型的是，本發明的特徵在於：在接觸於上述 微晶半導體膜的閘極絕緣膜的區域中包含成爲施體的雜質 元素。在此情況下，有時在整個微晶半導體膜中包含成爲 施體的雜質元素。此外，有時只在接觸於閘極絕緣膜的區 域中包含成爲施體的雜質元素。在此情況下，在接觸於閘 極絕緣膜的區域中形成包含成爲施體的雜質元素的第一微 -6- 200933893 晶半導體膜，並且在第一微晶半導體膜上形成第二微晶半 導體膜。注意，第二微晶半導體膜不包含高於二次離子質 量分析法（SIMS )的檢測限度的成爲施體的雜質元素。 或者，本發明的特徵在於：在上述閘極絕緣膜中包含 成爲施體的雜質元素。 或者，本發明的特徵在於：形成接觸於閘極絕緣膜的 第一微晶半導體膜；形成接觸於第一微晶半導體膜且包含 0 成爲施體的雜質元素的第二微晶半導體膜；形成接觸於包 含成爲施體的雜質元素的第二微晶半導體膜的第三微晶半 導體膜。注意，第一微晶半導體膜及第三微晶半導體膜不 包含高於SIMS的檢測限度的成爲施體的雜質元素。 注意’在此，閘極絕緣膜或微晶半導體膜所包含的成 爲施體的雜質元素的峰値濃度爲6xl015atoms/Cm3以上且 3xl018atoms/cm3 以下、較佳的爲 3xl016at〇ms/cm3 以上且 3xl017atoms/cm3以下。此外，成爲施體的雜質元素的濃 Q 度根據二次離子質量分析法中的濃度分佈（濃度輪廓）的 峰値濃度而決定。 或者’本發明的特徵在於；形成包含成爲施體的雜質 元素的閘極絕緣膜或微晶半導體膜，並且製造將該微晶半 導體腠用作通道形成區的薄膜電晶體。注意，在用作通道 的微晶半導體膜中，成爲施體的雜質元素的峰値濃度爲6 xl015atoms/cm3 以上且 3xl018atoms/cm3 以下、較佳的爲 3 xl016atoms/cm3 以上且 3xl017atoms/cm3 以下。 典型的是，在閘極電極上形成閘極絕緣膜，將包含成 200933893 爲施體的雜質元素的氣體引入於反應室內後，.在閘極絕緣 膜上利用包含矽或鍺的沉積性氣體、以及氫形成包含成爲 施體的雜質元素的微晶半導體膜，並且利用該微晶半導體 膜製造薄膜電晶體。 或者，在閘極電極上形成閘極絕緣膜，在閘極絕緣膜 上利用包含成爲施體的雜質元素的氣體、包括矽或鍺的沉 積性氣體、以及氫形成包含成爲施體的雜質元素的第一微 0 晶半導體膜，在該第一微晶半導體膜上利用包含矽或鍺的 沉積性氣體、以及氫形成第二微晶半導體膜，並且利用該 第一微晶半導體膜及第二微晶半導體膜製造薄膜電晶體。 或者，在閘極電極上利用包含成爲施體的雜質元素的 氣體、以及包含矽或鍺的沉積性氣體形成包含成爲施體的 雜質元素的閘極絕緣膜，在包含成爲施體的雜質元素的閘 極絕緣膜上利用包含矽或鍺的沉積性氣體、以及氫形成包 含成爲施體的雜質元素的微晶半導體膜，並且利用該微晶 Q 半導體膜製造薄膜電晶體。 或者，在電漿CVD裝置的反應室內利用包含成爲施 體的雜質元素的氣體、包含矽或鍺的沉積性氣體，以及氫 形成包含成爲施體的雜質元素的保護膜之後，對所述反應 室內***形成閘極電極的基板，在閘極電極上形成閘極絕 緣膜，在閘極絕緣膜上利用包含矽或鍺的沉積性氣體，以 及氫形成微晶半導體膜，並且利用該微晶半導體膜製造薄 膜電晶體。 或者，在電漿CVD裝置的反應室內流過包含成爲施 200933893 體的雜質元素的氣體之後，在形成閘極電極的基板上形成 包含成爲施體的雜質元素的閘極絕緣膜，在閘極絕緣膜上 利用包含矽或鍺的沉積性氣體、以及氫形成微晶半導體膜 ，並且利用該微晶半導體膜製造薄膜電晶體。 或者，在形成閘極電極的基板上形成閘極絕緣膜，在 電漿CVD裝置的反應室內流過包含成爲施體的雜質元素 的氣體之後，在閘極絕緣膜上利用包含矽或鍺的沉積性氣 0 體、以及氫形成包含成爲施體的雜質元素的微晶半導體膜 ，並且利用該包含成爲施體的雜質元素的微晶半導體膜製 造薄膜電晶體。 此外，在形成閘極電極的基板上形成第一閘極絕緣膜 ，在電漿CVD裝置的反應室內流過包含成爲施體的雜質 元素的氣體之後，在第一閘極絕緣膜上利用包含氧或氮的 非沉積性氣體和包含矽的沉積性氣體形成包含成爲施體的 雜質元素的第二閘極絕緣膜，在第二閘極絕緣膜上形成微 Q 晶半導體膜，並且利用該微晶半導體膜製造薄膜電晶體。 此外，在形成閘極電極的基板上形成第一閘極絕緣膜 ，在第一閘極絕緣膜上形成第二閘極絕緣膜之後，在電漿 CVD裝置的反應室內流過包含成爲半導體的施體的雜質 元素的氣體之後，在第二閘極絕緣膜上利用包含氧或氮的 非沉積性氣體和包含矽的沉積性氣體形成包含成爲施體的 雜質元素的第三閘極絕緣膜’在第三閘極絕緣膜上利用包 含矽或鍺的沉積性氣體、以及氫形成微晶半導體膜，並且 利用該微晶半導體膜製造薄膜電晶體。 • 9 - 200933893 注意，成爲施體的雜質元素是磷、砷、或者銻。 如果在閘極電極上形成包含成爲施體的雜質元素的閘 極絕緣膜，或者將成爲施體的雜質元素吸附在閘極絕緣膜 上，則當形成微晶半導體膜時，可以提高與閘極絕緣膜的 介面的結晶性。因此，可以藉由將與閘極絕緣膜的介面的 結晶性提高的微晶半導體膜用作通道形成區，來製造薄膜 電晶體。 0 此外，藉由在接觸於閘極絕緣膜的微晶半導體膜中形 成包含成爲施體的雜質元素的微晶半導體膜，載流子在微 晶半導體膜中移動的速度上升，所以可以製造電場效應遷 移率高且導通電流高的薄膜電晶體。 此外，藉由將閘極絕緣膜或微晶矽膜所包含的成爲施 體的雜質元素的峰値濃度設定爲6xl015at〇mS/cm3以上且 3xl018atoms/cm3 以下、較佳的爲 3xl016atoms/cm3 以上且 3xl017at〇ms/Cm3以下，可以製造蓄積型薄膜電晶體（即 Q ，通道形成區爲低濃度N型的薄膜電晶體）。注意，當 將閘極絕緣膜或微晶半導體膜所包含的成爲施體的雜質元 素的峰値濃度設定得小於6xl015atoms/cm3時，成爲施體 的雜質元素的數量不足夠，而不能希望電場效應遷移率以 及導通電流的上升。此外，因爲當將閘極絕緣膜或微晶半 導體膜所包含的成爲施體的雜質元素的峰値濃度設定得大 於3xl018at〇mS/Cm3時，臨界値轉移到閘極電壓的負側， 而不用作電晶體，所以成爲施體的雜質元素的濃度較佳的 爲 6xl〇15atoms/cm3 以上且 3xl018atoms/cm3 以下' 更佳的 -10- 200933893 爲 3xl016atoms/cm3 以上且 3xl017atoms/cm3 以下。 此外’藉由在與閘極絕緣膜的介面的結晶性提高的微 晶半導體膜上連續形成緩衝層，並且在緩衝層上形成源區 及汲區、源佈線及汲佈線，形成薄膜電晶體。 此外’本發明的特徵在於：形成連接到該薄膜電晶體 的像素電極來製造顯示裝置。 另外，藉由利用本發明的微晶半導體膜製造薄膜電晶 0 體（TFT )’並且將該薄膜電晶體用於像素部及驅動電路 來製造顯示裝置。本發明的微晶半導體膜的與閘極絕緣膜 的介面的結晶性高’所以利用該微晶半導體膜的薄膜電晶 體的電場效應遷移率爲2.5cm2/V.sec至10cm2/V.sec，即 利用非晶半導體膜的薄膜電晶體的5至2 0倍，因此可以 在與像素部相同的基板上一體形成驅動電路的一部分或全 部，來形成系統化面板。 此外’作爲顯示裝置’包括發光裝置或液晶顯示裝置 Q 。發光裝置包括發光元件，而液晶顯示裝置包括液晶元件 。發光元件將由電流或電壓控制亮度的元件包括於其範疇
內’具體地說，包括有機EL (即電致發光）以及無機EL 〇 另外’顯示裝置包括顯示元件被密封的面板、以及在 該面板上安裝有包括控制器的1C等的模組。再者，本發 明之一係關於相當於在製造該顯示裝置的過程中完成顯示 元件之前的一個方式的元件基板，該元件基板在多個像素 中分別具備將電流提供給顯示元件的單元。具體地說，元 -11 - 200933893 件基板既可是只形成有顯示元件的像素電極的狀態，又可 是在形成用作像素電極的導電膜之後且在藉由蝕刻形成像 素電極之前的狀態，無論是任何狀態都可以。 注意，在本說明書中，顯示裝置指的是圖像顯示裝置 、發光裝置、或光源（包括照明裝置）。另外，安裝有連 接器如FPC (撓性印刷電路）、TAB (卷帶式自動接合） 膠帶或TCP (帶式載體封裝）的模組、將印刷線路板設置 0 在TAB帶或TCP端部上的模組、或藉由使用COG (玻璃 上晶片）方式將1C (積體電路）直接安裝在顯示元件上 的模組都包括在顯示裝置中。 根據本發明，形成與絕緣膜的介面的結晶性高的微晶 半導體膜，並且將該微晶半導體膜用作通道形成區，來可 以製造電特性優越的薄膜電晶體。此外，也可以製造具有 其的顯示裝置。 Q 【實施方式】 下面，參照附圖說明本發明的實施例模式。注意，本 發明不局限於以下說明，所述技術領域的普通人員可以很 容易地理解一個事實就是，其方式和詳細內容可以在不脫 離本發明的宗旨及其範圍的情況下被變換爲各種各樣的形 式。因此，本發明不應該被解釋爲僅限定在以下所示的實 施例模式所記載的內容中。在以下說明的本發明的結構中 ，在不同的附圖中共同使用表示相同部分的附圖標記。 200933893 實施例模式1 在此’參照圖1A至IF、圖2A至2F、圖3A和3B、 圖4A至4D、和圖5A和圖5B說明一種薄膜電晶體的結 構’該薄膜電晶體在介於微晶半導體和閘極絕緣膜間的介 面的結晶性高’並且與現有的在通道形成區中具有微晶半 導體膜的薄膜電晶體相比，其電場效應遷移率及導通電流 高。 0 在圖1 A所示的薄膜電晶體中，在基板5 0上形成閘 極電極51 ’在閘極電極51上形成閘極絕緣膜52a ' 52b， 在閘極絕緣膜52a、52b上形成包含成爲施體的雜質元素 的微晶半導體膜61，在微晶半導體膜61上形成不包含高 於SIMS的檢測限度的成爲施體的雜質元素的微晶半導體 膜5 8 ’在微晶半導體膜5 8的一部分上形成一對緩衝層73 ，在一對緩衝層73上形成添加有賦予一種導電型的雜質 元素的一對半導體膜72 (以下，也稱爲源區及汲區72) Q ，在添加有賦予一種導電型的雜質元素的一對半導體膜 72上形成佈線71a至71c。就是說，在形成在閘極絕緣膜 5 2b上的微晶半導體膜中，在閘極絕緣膜52b —側包含成 爲施體的雜質元素。 作爲包含成爲施體的雜質元素的微晶半導體膜61， 形成包含其峰値濃度爲 6xl015atoms/cm3以上且 1018atoms/cm3 以下、較佳的爲 3xl016atoms/cm3 以上且 3χ 1017at〇mS/Cm3以下的成爲施體的雜質元素的微晶半導體 膜。此外，包括成爲施體的雜質元素的微晶半導體膜61 -13- 200933893 的厚度爲lnm以上且50nm以下。作爲微晶半導體膜，有 微晶矽膜、包括鍺的微晶矽膜等。此外，作爲成爲施體的 雜質元素，有磷、砷、銻等。 藉由將微晶半導體膜所包含的成爲施體的雜質元素的 峰値濃度設定於上述範圍內，可以提高閘極絕緣膜52b及 微晶半導體膜61的介面的結晶性，並且可以降低微晶半 導體膜61的電阻率’所以可以製造電場效應遷移率高且 0 導通電流高的薄膜電晶體。注意，當將微晶半導體膜所包 含的成爲施體的雜質元素的峰値濃度設定得小於6 X l〇15atoms/cm3時，成爲施體的雜質元素的數量不足夠， 而不能希望電場效應遷移率以及導通電流的上升。此外， 因爲當將微晶半導體膜所包含的成爲施體的雜質元素的峰 値濃度設定得大於3xl〇18atoms/cm3時，臨界値轉移到閘 極電壓的負側，而不用作電晶體，所以成爲施體的雜質元 素的濃度較佳的爲6xl015atoms/cm3以上且3xl018atoms/cm3 Q 以下、更佳的爲 3xlOl6atoms/cm3 以上且 3x1 017atoms/cm3 以下。 這裏的微晶半導體膜是包含非晶和結晶結構（包括單 晶、多晶）的中間結構的半導體的膜。該半導體是具有在 自由能方面上穩定的第三狀態的半導體，並是具有短程有 序且晶格畸變的結晶半導體，其中粒徑爲0.5 nm至2 Onm 的柱狀或針狀結晶對於基板表面法線方向生長。另外’在 多個微晶半導體之間存在非晶半導體。微晶半導體的典Μ 例子的微晶矽的拉曼光譜轉移到比表示單晶矽的520cnri -14 - 200933893 低的波數一側。就是說’微晶矽的拉曼光譜的峰値位於表 示單晶矽的WOcnT1和表示非晶矽的480CHT1之間。另外 ，包含至少1原子％或其以上的氫或鹵素’以終結懸空鍵 。再者，藉由包含氦、氬、氪、氖等的稀有氣體來進一步 促進晶格畸變’可以獲得穩定性提高的優良微晶半導體膜 。關於這種微晶半導體膜的記述例如在美國專利 4,409,1 34號中公開。
包含成爲施體的雜質元素的微晶半導體膜61及微晶 半導體膜58分別以lnm以上且20 Onm以下、較佳的爲 lnm以上且l〇〇nm以下、更佳的爲lnm以上且50nm以下 形成。包含成爲施體的雜質元素的微晶半導體膜61、以 及當該微晶半導體膜61的厚度薄時微晶半導體膜58也用 作之後形成的薄膜電晶體的通道形成區。至少藉由將包含 成爲施體的雜質元素的微晶半導體膜61的厚度設定爲 lnm以上且50nm以下，可以製造完全耗盡型薄膜電晶體 〇 此外，較佳的將微晶半導體膜的氧濃度、以及氮濃度 設定得小於成爲施體的雜質元素的濃度的1 0倍，典型爲 小於 3xl019atoms/cm3，更佳的爲小於 3xl018atoms/cm3， 並且較佳的將碳的濃度設定爲3xl〇18atoms/cm3以下。藉 由降低氧、氮、以及碳混入於微晶半導體膜的濃度，可以 抑制微晶半導體膜的缺陷的產生。再者，當氧、以及氮進 入於微晶半導體膜中時，難以實現結晶化。因此，藉由使 微晶半導體膜中的氧濃度、氮濃度成較低並且包含成爲施 -15- 200933893 體的雜質元素，可以提高微晶半導體膜的結晶 此外，因爲在本實施例模式的包含成爲施 素的微晶半導體膜中包含成爲施體的雜質元素 與成膜同時或者成膜後對用作薄膜電晶體的通 微晶半導體膜添加成爲受體的雜質元素，可以 。作爲成爲受體的雜質元素，典型有硼，並i BF3等雜質氣體以lppm至lOOOppm、較佳的 0 lOOppm的比例混入於氫化矽，即可。並且， 設定爲成爲施體的雜質元素的1/10左右、 1014atoms/cm3 至 6xl016atoms/cm3，即可。 此外，作爲一對緩衝層73，使用非晶半 者，使用包含氟或氯等鹵素的非晶半導體膜。 包含氮的非晶半導體膜。將緩衝層73的厚度愛 至200nrn。作爲非晶半導體膜，有非晶矽膜、 的非晶矽膜等。 〇 因爲一對緩衝層73由非晶半導體膜形成 隙比微晶半導體膜5 8大，並電阻率高，且遷 半導體膜58低，即微晶半導體膜58的1/5至 ，在之後形成的薄膜電晶體中，緩衝層73用 ，而可以降低發生在源區及汲區72和微晶半_ 間的汲極電流。 基板5 0可以使用藉由利用熔化法或浮法 鹼玻璃基板如鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻 鹽玻璃等、或陶瓷基板，還可以使用具有能夠 性。 體的雜質元 ，所以藉由 道形成區的 控制臨界値 L 將 b2h6 、 以 lppm至 將硼的濃度 例如爲1 X 導體膜。或 或者，使用 泛定爲5 Onm 或者包含鍺 ，所以其能 移率比微晶 1/10 。因此 作高電阻區 裏體膜61之 而製造的無 璃、鋁矽酸 承受本製程 -16- 200933893 中的處理溫度的耐熱性的塑膠基板等。此外，還可以應用 在不銹鋼合金等金屬基板表面上設置絕緣膜的基板。 閘極電極51由金屬材料形成。作爲金屬材料，應用 銘、絡、欽、組、組、銅等。聞極電極51的較佳的實例 由鋁或鋁和阻擋金屬的疊層結構體形成。作爲阻擋金屬， 應用鈦、鉬、鉻等難熔金屬。較佳的設置阻擋金屬，以便 防止鋁的小丘、鋁的氧化。 ^ 閘極電極51以50nm以上且300nm以下的厚度形成 。藉由將閘極電極51的厚度設定爲50nm以上且100nm 以下’可以防止之後形成的半導體膜或佈線的破裂。另外 ’藉由將閘極電極51的厚度設定爲1 50nm以上且3〇Onm 以下’可以降低閘極電極51的電阻，並可以實現基板的 大面積化。 注意’由於在閘極電極51上形成半導體膜或佈線， 所以較佳的將其端部加工爲錐形形狀以防止破裂。此外， 〇 雖然未圖示’但是在該製程中還可以同時形成與閘極電極 連接的佈線、電容佈線。 閘極絕緣膜52a及52b可以分別由厚度爲50nm至 150nm的氧化矽膜、氮化矽膜、氧氮化矽膜、或氮氧化矽 膜形成。這裏，示出形成氮化矽膜或氮氧化矽膜作爲閘極 絕緣膜52a並形成氧化矽膜或氧氮化矽膜作爲閘極絕緣膜 5 2b來層疊它們的方式。注意，不使閘極絕緣膜具有兩層 結構’而可以藉由利用氧化矽膜、氮化矽膜、氧氮化矽膜 '或者氮氧化矽膜的單層形成閘極絕緣膜。 -17- 200933893
藉由使用氮化矽膜或氮氧化矽膜形成閘極絕緣膜52a ，提高基板50和閘極絕緣膜52a的緊密力，在使用玻璃 基板作爲基板50的情況下，可以防止來自基板50的雜質 擴散到包含成爲施體的雜質元素的微晶半導體膜61中， 並且可以防止閘極電極51的氧化。就是說，可以防止膜 剝離，並可以提高之後形成的薄膜電晶體的電特性。另外 ，閘極絕緣膜52a及52b的厚度較佳的分別爲50nm以上 ，這是因爲可以緩和由閘極電極51的凹凸導致的覆蓋度 降低的緣故。 這裏，氧氮化矽膜指的是在其組成上氧含量多於氮含 量的膜，作爲其組成範圍包括55原子％至65原子％的氧 、1原子％至2 0原子％的氮、2 5原子％至3 5原子％的S i、 以及0.1原子％至10原子％的氫。此外，氮氧化矽膜指的 是在其組成上氮含量多於氧含量的膜’作爲其組成範圍包 括1 5原子％至3 0原子％的氧、2 0原子％至3 5原子％的氮 、2 5原子％至3 5原子％的S i、以及1 5原子％至2 5原子％ 的氫。 關於添加有賦予一種導電型的雜質元素的半導體膜 72，在形成η通道型薄膜電晶體的情況下’可以添加磷作 爲典型的雜質元素，即將ΡΗ3等的雜質氣體添加到氫化矽 中，即可。另外，在形成Ρ通道型薄膜電晶體的情況下， 可以添加硼作爲典型的雜質元素，即將Β2Η6等的雜質氣 體添加到氫化矽中，即可。藉由將磷或硼的濃度設定爲1 xl019atoms/cm3至lxl021atoms/cm3，可以獲得與導電膜的 -18- 200933893 歐姆接觸，而用作源區及汲區。添加有賦予一種導電型的 雜質元素的半導體膜72可以由微晶半導體或非晶半導體 形成。添加有賦予一種導電型的雜質元素的半導體膜72 以2nm以上且50nm以下的厚度形成。藉由減少添加有賦 予一種導電型的雜質元素的半導體膜的厚度，可以提高處 理量。
佈線71a至71c較佳的由鋁、銅或添加有矽、鈦、钕 、航、鉬等的耐熱性提高元素或小丘防止元素的鋁合金的 單層或疊層形成。還可以採用如下疊層結構：藉由使用鈦 、鉅、鉬、鎢或這些元素的氮化物形成與添加有賦予一種 導電型的雜質元素的半導體膜接觸一側的膜，並在其上形 成鋁或鋁合金。再者，還可以採用如下疊層結構：鋁或鋁 合金的上表面及下表面由鈦、鉬、鉬、鎢或這些元素的氮 化物夾住。這裏，示出佈線71a至71c這三個層層疊的導 電膜，並示出如下疊層導電膜：佈線71a、71c由鉬膜構 成，且導電膜71b由鋁膜構成；或者，佈線71a、71c由 鈦膜構成，且導電膜71b由鋁膜構成。 接著，圖1B及圖1C利用曲線41及曲線42模式性 地示出：在閘極絕緣膜52a和52b、包含成爲施體的雜質 元素的微晶半導體膜6 1、不包含高於SIMS的檢測限度的 成爲施體的雜質元素的微晶半導體膜58'緩衝層73的疊 層部分中的由SIMS表示的成爲施體的雜質元素的濃度分 佈。 如圖1B所示，圖1A所示的薄膜電晶體的成爲施體 -19- 200933893 的雜質元素的濃度在包含成爲施體的雜質元素的微晶半導 體膜61中具有高峰。注意，如圖1B所示，成爲施體的雜 質元素的濃度分佈的高峰也可以位於包括成爲施體的雜質 元素的微晶半導體膜61的中央附近。此外，如圖1C的曲 線42所示的成爲施體的雜質元素的濃度分佈那樣，成爲 施體的雜質元素的濃度分佈的高峰也可以位於閘極絕緣膜 52b及包含成爲施體的雜質元素的微晶半導體膜61的介 0 面附近。 注意，在微晶半導體膜中，成爲施體的雜質元素無需 僅包含於閘極絕緣膜一側。例如，如圖1 D所示，也可以 在整個微晶半導體膜中包含成爲施體的雜質元素。就是說 ，也可以在閘極絕緣膜52b及一對緩衝層73之間設置有 包含成爲施體的雜質元素的微晶半導體膜61。 在圖1 D所示的薄膜電晶體中，在基板5 0上形成閘 極電極51，在閘極電極51上形成閘極絕緣膜52a、52b， 〇 在閘極絕緣膜52b上形成包含成爲施體的雜質元素的微晶 半導體膜61，在包括成爲施體的雜質元素的微晶半導體 膜61上形成一對緩衝層73，在一對緩衝層73上形成添 加有賦予一種導電型的雜質元素的一對半導體膜72 ’在 添加有賦予一種導電型的雜質元素的一對半導體膜72上 形成佈線7 1 a至7 1 c。 在本方式中，在閘極絕緣膜5 2b及一對緩衝層73之 間形成包含成爲施體的雜質元素的微晶半導體膜6 1 °成 爲施體的雜質元素的峰値濃度較佳的爲6x 1 〇15atoms/cm3 -20- 200933893 以上且 3xl018atoms/cm3 以下、更佳的爲 3xl016atoms/cm3 以上且3x 1 017atoms/cm3以下。此外，包含成爲施體的雜 質元素的微晶半導體膜61的厚度爲5nm以上且lOOnm以 下、較佳的爲l〇nm以上且50nm以下。此外，既可以在 整個微晶半導體膜61中成爲施體的雜質元素的峰値濃度 滿足上述濃度，又可以在閘極絕緣膜52b及微晶半導體膜 61的介面附近具有高峰，並且從閘極絕緣膜5 2b向一對 0 緩衝層73成爲施體的雜質元素的濃度降低。此外，藉由 包含成爲施體的雜質元素的微晶半導體膜61中的氧的峰 値濃度、以及氮的峰値濃度小於成爲施體的雜質元素的濃 度的1〇倍，並且成爲受體的雜質元素、典型的是硼的峰 値濃度爲成爲施體的雜質元素的峰値濃度的1/10以下， 可以進一步提高包含成爲施體的雜質元素的微晶半導體膜 的結晶性。 藉由將微晶半導體膜所包含的成爲施體的雜質元素的 0 峰値濃度設定於上述範圍內，可以提高閘極絕緣膜52b及 微晶半導體膜61的介面的結晶性，並且可以降低微晶半 導體膜61的電阻率，所以可以製造電場效應遷移率高且 導通電流高的薄膜電晶體。注意，當將微晶半導體膜所包 含的成爲施體的雜質元素的峰値濃度設定得小於6χ 1015atoms/cm3時，成爲施體的雜質元素的數量不足夠， 而不能希望電場效應遷移率以及導通電流的上升。此外， 因爲當將微晶半導體膜所包含的成爲施體的雜質元素的峰 値濃度設定得大於3xl018atoms/cm3時’臨界値轉移到閘 -21 - 200933893 極電壓的負側，而不用作電晶體，所以成爲施體的雜質元 素的濃度較佳的爲6xl015atoms/cm3以上且3xl018atoms/cm3 以下、更佳的爲 3xl016atoms/cm3 以上且 3xl017atoms/cm3 以下。 接著，圖1E及圖1F利用曲線47、48模式性地示出 :在閘極絕緣膜52a和52b、包含成爲施體的雜質元素的 微晶半導體膜61、緩衝層73的疊層部分中的由SIMS表 0 示的成爲施體的雜質元素的濃度分佈。 如圖1E的曲線47所示，圖1D所示的薄膜電晶體的 成爲施體的雜質元素的濃度在設置於閘極絕緣膜52b及緩 衝層73之間的包含成爲施體的雜質元素的微晶半導體膜 61中具有高峰。此外，如圖1F的曲線48所示的成爲施 體的雜質元素的濃度分佈，成爲施體的雜質元素的濃度分 佈的峰値也可以位於閘極絕緣膜52b及包含成爲施體的雜 質元素的微晶半導體膜61的介面附近，並且向緩衝層73 0 濃度減少。 接著，參照圖2A至2F表示不同於上述的方式。 圖2A表示本實施例模式所示的薄膜電晶體的截面。 在圖2A所示的薄膜電晶體中，在基板50上形成閘 極電極5 1，在閘極電極5 1上形成閘極絕緣膜52a，在閘 極絕緣膜52a上形成包含成爲施體的雜質元素的閘極絕緣 膜59，在閘極絕緣膜59上形成微晶半導體膜58，在微晶 半導體膜58上形成一對緩衝層73，在一對緩衝層73上 形成添加有賦予一種導電型的雜質元素的一對半導體膜 -22- 200933893 72’在添加有賦予—種導電型的雜質元素的一對半導體膜 72上形成佈線7U至71c。 作爲包含成爲施體的雜質元素的閘極絕緣膜59的磷 的峰値濃度較佳的爲 6xl〇15atoms/cm3以上且3x 1018atoms/cm3 以下、更佳的爲 3xl016atoms/cm3 以上且 3x 1017at〇mS/cm3以下。此外，微晶半導體膜58的厚度爲 lnm以上且50nm以下。 0 閘極絕緣膜52a可以由與圖1A至1F所示的閘極絕 緣膜52a同樣的材料形成。此外，包含成爲施體的雜質元 素的閘極絕緣膜59可以由包含成爲施體的雜質元素（磷 、砷、或者銻）的氧化矽膜、氮化矽膜、氧氮化矽膜、或 者氮氧化砂膜等形成。 接著’圖2B至圖2D利用曲線43至45模式性地示 出：在閘極絕緣膜52a、包含成爲施體的雜質元素的閘極 絕緣膜59、微晶半導體膜58、緩衝層73的疊層部分中的 ❹ 由SIMS表示的成爲施體的雜質元素的濃度分佈。 如圖2B所示，圖2A所示的薄膜電晶體的成爲施體 的雜質元素的濃度在設置於閘極絕緣膜52a及微晶半導體 膜58之間的包含成爲施體的雜質元素的閘極絕緣膜59中 具有高峰。 注意’在此示出閘極絕緣膜52a不包含高於SIMS的 檢測限度的成爲施體的雜質元素，而只閘極絕緣膜59包 括成爲施體的雜質元素的方式，但是不局限於此。例如， 也可以採用閘極絕緣膜由一個層構成，並且閘極絕緣膜包 -23- 200933893 含成爲施體的雜質元素的方式。利用圖2C的曲線44模式 性地示出：此時的在包含成爲施體的雜質元素的閘極絕緣 膜5 9a、微晶半導體膜58、緩衝層73的疊層部分中由 SIMS表示的成爲施體的雜質元素的濃度分佈。在此，表 示成爲施體的雜質元素的濃度分佈的曲線44，在包括成 爲施體的雜質元素的閘極絕緣膜59a中，在閘極電極一側 具有高峰，從閘極電極一側向微晶半導體膜5 8 —側減少 Q 。注意，表示成爲施體的雜質元素的濃度分佈的曲線的形 狀不局限於該形狀，也可以在包括成爲施體的雜質元素的 閘極絕緣膜59a的中央附近具有高峰。 此外，也可以在圖2A中相反地設置閘極絕緣膜52a 和包含成爲施體的雜質元素的閘極絕緣膜59。就是說， 也可以在閘極電極51上形成包含成爲施體的雜質元素的 閘極絕緣膜59，並且在包含成爲施體的雜質元素的閘極 絕緣膜5 9上形成閘極絕緣膜5 2 a。利用圖2 D的曲線4 5 Q 模式性地示出：此時的在包含成爲施體的雜質元素的閘極 絕緣膜59、閘極絕緣膜52a、微晶半導體膜58、緩衝層 73的疊層部分中由SIMS表示的成爲施體的雜質元素的濃 度分佈。在此，表示成爲施體的雜質元素的濃度分佈的曲 線45 ’在包含成爲施體的雜質元素的閘極絕緣膜5 9中， 在閘極電極一側具有高峰，從閘極電極一側向閘極絕緣膜 5 2a —側減少。注意，表示成爲施體的雜質元素的濃度分 佈的曲線的形狀不局限於該形狀，也可以在包括成爲施體 的雜質元素的閘極絕緣膜59的中央附近具有高峰。 -24- 200933893 在圖2E所示的薄膜電晶體中，在基板50上形成閘極 電極51，在閘極電極51上形成閘極絕緣膜52a，在閘極 絕緣膜52a上形成包含成爲施體的雜質元素的閘極絕緣膜 59，在包含成爲施體的雜質元素的閘極絕緣膜59上形成 包含成爲施體的雜質元素的微晶半導體膜61，在微晶半 導體膜61上形成一對緩衝層73，在緩衝層一對73上形 成添加有賦予一種導電型的雜質元素的一對半導體膜72 Q ，在添加有賦予一種導電型的雜質元素的一對半導體膜 72上形成佈線71a至71c。 接著，利用圖2F的曲線3 5模式性地示出：在閘極絕 緣膜52a、包括成爲施體的雜質元素的閘極絕緣膜59、包 含成爲施體的雜質元素的微晶半導體膜61、緩衝層73的 疊層部分中由SIMS表示的成爲施體的雜質元素的濃度分 佈。 如圖2F所示，圖2E所示的薄膜電晶體的成爲施體的 ◎ 雜質元素的濃度在包括成爲施體的雜質元素的閘極絕緣膜 59中具有高峰。此外，高峰位置在於閘極絕緣膜52a及 包含成爲施體的雜質元素的閘極絕緣膜59的介面附近。 注意，表示包含成爲施體的雜質元素的濃度分佈的曲線的 形狀不局限於該形狀，也可以在包含成爲施體的雜質元素 的閘極絕緣膜5 9的中央附近具有高峰。 在本方式中，接觸於微晶半導體膜58或包含成爲施 體的雜質元素的微晶半導體膜61的閘極絕緣膜59包含成 爲施體的雜質元素。藉由使鬧極絕緣膜59中的微晶半導 -25- 200933893 體膜58、61 —側包含成爲施體的雜質元素，在 膜59的表面上提取成爲施體的雜質元素。藉由 緣膜59的表面上提取成爲施體的雜質元素，可 微晶半導體膜5 8、6 1開始沉積時的結晶性。 此外，使閘極絕緣膜中的閘極電極51 —側 施體的雜質元素。藉由使閘極絕緣膜中的閘極電 側包含成爲施體的雜質元素，可以將低濃度的雜 0 散到閘極絕緣膜的微晶半導體膜一側。根據這些 以提高閘極絕緣膜59及微晶半導體膜58、61的 晶性，並且可以降低微晶半導體膜58、6 1的電 以可以製造電場效應遷移率高且導通電流高的薄 〇 此外，當將閘極絕緣膜5 9所包含的成爲施 元素的峰値濃度設定得小於6xl015at〇ms/cm3時 體的雜質元素的數量不足夠，而不能希望電場效 Q 以及導通電流的上升。此外，因爲當將閘極絕緣 包含的成爲施體的雜質元素的峰値濃度設定得 1018atoms/cm3時，臨界値轉移到聞極電壓的負 用作電晶體，所以成爲施體的雜質元素的濃度較 X 1 0 15atoms/cm3 以上且 3 x 1 0 18atoms/cm3 以下、更 xl016atoms/cm3 以上且 3xlOI7atoms/cm3 以下。 此外，藉由在包含成爲施體的雜質元素的閘 59上形成包含成爲施體的雜質元素的微晶半導骨 可以提高當微晶半導體膜61開始沉積時的結晶 閘極絕緣 在閘極絕 以提闻當 包含成爲 極 5 1 — 質元素擴 事實，可 介面的結 阻率，所 膜電晶體 體的雜質 ，成爲施 應遷移率 膜59所 大於3 X 側，而不 佳的爲6 :佳的爲3 極絕緣膜 墨膜61 ’ 性，同時 -26- 200933893 因爲用作通道的微晶半導體膜61也包含成爲施體的雜質 元素，所以可以進一步降低微晶半導體膜的電阻率。因此 ，可以製造導通電流及電場效應遷移率高的薄膜電晶體。 接著，參照圖3A和3B表示不同於上述的方式。 圖3A表示本實施例模式所示的薄膜電晶體的截面。 在圖3A所示的薄膜電晶體中，在基板50上形成閘 極電極51，在閘極電極51上形成包含成爲施體的雜質元 ❹ 素的閘極絕緣膜59a、59b，在包含成爲施體的雜質元素 的閘極絕緣膜59b上形成包含成爲施體的雜質元素的微晶 半導體膜61，在包含成爲施體的雜質元素的微晶半導體 膜61上形成一對緩衝層73，在一對緩衝層73上形成添 加有賦予一種導電型的雜質元素的一對半導體膜72，在 添加有賦予一種導電型的雜質元素的一對半導體膜72上 形成佈線7 1 a至7 1 c。 在包含成爲施體的雜質元素的閘極絕緣膜59a、59b Q 及包含成爲施體的雜質元素的微晶半導體膜61中，成爲 施體的雜質兀素的峰値濃度較佳的爲6xl015atoms/cm3以 上且 3xl018at〇ms/Cm3 以下、更佳的爲 3xl〇i6at〇ms/cm3 以 上且 3xl017atoms/cm3 以下。 接著’圖3 B利用曲線4 6模式性地示出：在閘極電極 51、包含成爲施體的雜質元素的閘極絕緣膜59&和59b、 包含成爲施體的雜質元素的微晶半導體膜61、緩衝層73 的疊層部分中的由SIMS表示的成爲施體的雜質元素的濃 度分佈。 -27- 200933893 如圖3B所示，圖3A所示的薄膜電晶體的成爲施體 的雜質元素的濃度在閘極絕緣膜59a、59b及微晶半導體 膜61中滿足上述濃度並且具有高峰。此外，高峰位置在 於閘極電極51及閘極絕緣膜59a的介面附近。注意，表 示成爲施體的雜質元素的濃度分佈的曲線46的形狀不局 限於該形狀，也可以在包含成爲施體的雜質元素的閘極絕 緣膜59a、59b的中央附近具有高峰。此外，也可以在包 0 含成爲施體的雜質元素的閘極絕緣膜59b及包含成爲施體 的雜質元素的微晶半導體膜61的介面附近具有高峰。此 外，也可以在包含成爲施體的雜質元素的微晶半導體膜 61的中央具有高峰。 注意，在圖3A所示的薄膜電晶體中，也可以在包含 成爲施體的雜質元素的微晶半導體膜61及緩衝層73之間 具有微晶半導體膜58(參照圖4A)。注意，在此，具體 地說，微晶半導體膜5 8是指包含高於SIMS的檢測限度 〇 的成爲施體的雜質元素的微晶半導體膜。但是，在SIMS 的檢測限度中，在邏輯上輪廓應該是平坦的，然而在實際 上因爲測定物件離子的在低濃度區域中的 S/N ( Signal/Noise)比不好，所以輪廓難以成爲平坦。因此， 將測定物件離子的在低濃度區域中的平均値設定爲檢測限 度。 接著，圖4B利用曲線3 3模式性地示出：在包含成爲 施體的雜質元素的閘極絕緣膜59a和59b、包含成爲施體 的雜質元素的微晶半導體膜61、微晶半導體膜58、緩衝 -28- 200933893 層73的疊層部分中的由SIMS表示的成爲施體的雜質元 素的濃度分佈。 如圖4B所示，圖4A所示的薄膜電晶體的成爲施體 的雜質元素的濃度在包含成爲施體的雜質元素的閘極絕緣 膜59a中具有高峰。 藉由在包含成爲施體的雜質元素的微晶半導體膜61 上形成微晶半導體膜58，可以防止包含成爲施體的雜質 0 元素的微晶半導體膜61所包含的成爲施體的雜質元素擴 散到一對緩衝層73。當成爲施體的雜質元素擴散到作爲 高電阻區的一對緩衝層73時，一對緩衝層73的電阻率降 低，並且在包含成爲施體的雜質元素的微晶半導體膜61 和源區及汲區72之間產生汲極電流，而開關特性降低。 因此，較佳的在包括成爲施體的雜質元素的微晶半導體膜 6 1及一對緩衝層7 3之間形成不包含高於SIM S的檢測限 度的成爲施體的雜質元素的微晶半導體膜58。注意，表 Q 示成爲施體的雜質元素的濃度分佈的曲線3 4的形狀不局 限於該形狀，也可以在包含成爲施體的雜質元素的閘極絕 緣膜59a、5 9b的中央附近具有高峰。此外，也可以在包 含成爲施體的雜質元素的閘極絕緣膜59b及包含成爲施體 的雜質元素的微晶半導體膜61的介面附近具有高峰。此 外’也可以在包含成爲施體的雜質元素的微晶半導體膜 61的中央具有高峰。 此外’在圖3A和3B中，也可以形成微晶半導體膜 58而代替包含成爲施體的雜質元素的微晶半導體膜61 ( -29- 200933893 參照圖4C )。 接著，圖4D利用曲線34模式性地示出：在包含成 爲施體的雜質元素的閘極絕緣膜59a和59b、微晶半導體 膜58、緩衝層73的疊層部分中的由SIMS表示的成爲施 體的雜質元素的濃度分佈。 如圖4D所示，圖4C所示的薄膜電晶體的成爲施體 的雜質元素的濃度在包含成爲施體的雜質元素的閘極絕緣 0 膜59a中具有高峰。 接著，參照圖5A和5B表示不同於上述的方式。 圖5A表示本實施例模式所示的薄膜電晶體的截面。 在圖5A所示的薄膜電晶體中，在基板50上形成閘 極電極5 1，在閘極電極5 1上形成閘極絕緣膜52a、52b， 在閘極絕緣膜52b上形成第一微晶半導體膜58a，在第一 微晶半導體膜58a上形成包含成爲施體的雜質元素的第二 微晶半導體膜64，在包含成爲施體的雜質元素的第二微 〇 晶半導體膜64上形成第三微晶半導體膜58b，在第三微 晶半導體膜58b上形成一對緩衝層73，在一對緩衝層73 上形成添加有賦予一種導電型的雜質元素的一對半導體膜 72，在添加有賦予一種導電型的雜質元素的一對半導體膜 72上形成佈線71a至71c。 在本方式中’在不包含高於SIMS的檢測限度的成爲 施體的雜質元素的第一微晶半導體膜58a及第三微晶半導 體膜58b之間形成包含成爲施體的雜質元素的第二微晶半 導體膜64。成爲施體的雜質元素的峰値濃度較佳的爲6χ -30- 200933893 1015atoms/cm3 以上且 3xl018atoms/cm3 以下、更佳的爲 3x 1 0 1 6 a t o m s / c m3 以上且 3 x 1 0 17 a t o m s / c m3 以下。 接著，圖5B利用曲線49模式性地示出：在閘極絕緣 膜52a和52b、第一微晶半導體膜58a、包含成爲施體的 雜質元素的第二微晶半導體膜64、第三微晶半導體膜58b 、緩衝層73的疊層部分中的由SIMS表示的成爲施體的 雜質元素的濃度分佈。
如圖5B所示，圖5A所示的薄膜電晶體的成爲施體 的雜質元素的濃度在包含成爲施體的雜質元素的第二微晶 半導體膜64中滿足成爲施體的雜質元素的上述峰値濃度 。此外，在包括成爲施體的雜質元素的第二微晶半導體膜 64的中央具有高峰。注意，表示成爲施體的雜質元素的 濃度分佈的曲線的形狀不局限於該形狀，也可以在第一微 晶半導體膜58a及包括成爲施體的雜質元素的第二微晶半 導體膜64的介面附近具有高峰，並且向第三微晶半導體 膜5 8b濃度減少。 如上所述，藉由採用在閘極絕緣膜或微晶半導體膜中 包含成爲施體的雜質元素的蓄積型薄膜電晶體，可以提高 閘極絕緣膜及微晶半導體膜的介面的結晶性，並且可以降 低微晶半導體膜的電阻率，因此，可以製造電場效應遷移 率高且導通電流高的薄膜電晶體。 此外，藉由由微晶半導體膜構成通道形成區，抑制臨 界値電壓的變動，並提高電場效應遷移率，且降低亞臨界 値擺幅（S値），所以可以謀求實現薄膜電晶體的高性能 -31 - 200933893 化。由此’可以fe商顯不裝置的驅動頻率，而可以十分對 應於面板尺寸的大面積化、像素的高密度化。 實施例模式2 在本實施例模式中，利用圖6和圖7A至7D表示聞 極絕緣膜的層結構與實施例模式1所示的不同的薄膜電晶 體。在此’如圖6及圖7A至7D所示，示出具有三個閘 ^ 極絕緣膜而代替如圖1A至5B所示的兩個閘極絕緣膜的 薄膜電晶體。 也可以如圖6所不那樣形成三個閘極絕緣膜5 2 a、 5 2b、5 2c而代替圖1 A所示的薄膜電晶體的閘極絕緣膜 52a、5 2b。第一層及第二層的閘極絕緣膜52a、52b可以 與實施例模式1同樣地形成。作爲第三層閘極絕緣膜52c 可以形成厚度爲lnm至5nm左右的氮化敬膜或者氮氧 化矽膜。
〇 此外，可以代替兩個閘極絕緣膜52a、52b，如圖7A 所示’在基板50及閘極電極51上形成閘極絕緣膜52a、 5 2b、以及包含成爲施體的雜質元素的閘極絕緣膜5 9c, 並在其上形成微晶半導體膜58、一對緩衝層73、添加有 賦予一種導電型的雜質元素的一對半導體膜72，且在添 加有賦予一種導電型的雜質元素的一對半導體膜72上形 成佈線71a至71c。 作爲第一層及第二層的閘極絕緣膜52a ' 52b，可以 與實施例模式1同樣地藉由電漿CVD法或濺射法形成氮 -32- 200933893 化矽膜、氮氧化矽膜、氧化矽膜、氧氮化矽膜。第三層的 包含成爲施體的雜質元素的閘極絕緣膜59e可以藉由利用 具有厚度爲lnm至5nm左右的隣、砷、或者鍊的氮化砂 膜或者氮氧化矽膜來形成。 接著’圖7 B利用曲線3 6模式性地示出：在閘極絕緣 膜52a和52b、包含成爲施體的雜質元素的閘極絕緣膜 59c、微晶半導體膜58、—對緩衝層73的疊層部分中的 0 由SIMS表示的成爲施體的雜質元素的濃度分佈。 如圖7B所示，圖7A所示的薄膜電晶體的成爲施體 的雜質元素的濃度在包含成爲施體的雜質元素的閘極絕緣 膜5 9c中具有高峰。此外’高峰位置在於閘極絕緣膜52b 及包含成爲施體的雜質元素的閘極絕緣膜5 9c的介面附近 。注意’表示成爲施體的雜質元素的濃度分佈的曲線的形 狀不局限於該形狀，也可以在包含成爲施體的雜質元素的 閘極絕緣膜59c的中央附近具有高峰。 〇 注意’也可以代替圖7A所示的微晶半導體膜58而 形成包含成爲施體的雜質元素的微晶半導體膜61 (參照 圖7C )。例如，在形成包含成爲施體的雜質元素的閘極 絕緣膜5 9c之後，在包含成爲施體的雜質元素留下於反應 室內的狀態下，利用上述微晶半導體膜5 8的成膜條件， 沉積微晶半導體。接著，在形成緩衝層73之後，經過實 施例模式1所示的製程，如圖7C所示，在閘極電極5 1上 形成閘極絕緣膜52a、52b以及包含成爲施體的雜質元素 的閘極絕緣膜59c，在該閘極絕緣膜59c上形成包含成爲 -33- 200933893 施體的雜質元素的微晶半導體膜61，在該微晶半導體膜 61上形成緩衝層73，以可以製造薄膜電晶體。 接著，圖7D利用曲線3 7模式性地示出：在閘極絕 緣膜52a和52b、包含成爲施體的雜質元素的閘極絕緣膜 5 9c、包含成爲施體的雜質元素的微晶半導體膜61、一對 緩衝層73的疊層部分中的由SIMS表示的成爲施體的雜 質元素的濃度分佈。
如圖7D所示，圖7C所示的薄膜電晶體的成爲施體 的雜質元素的濃度在包含成爲施體的雜質元素的閘極絕緣 膜5 9c中具有高峰。此外，高峰位置在於閘極絕緣膜52b 及包含成爲施體的雜質元素的閘極絕緣膜59c的介面附近 。注意，表示成爲施體的雜質元素的濃度分佈的曲線的形 狀不局限於該形狀，也可以在包含成爲施體的雜質元素的 閘極絕緣膜59c的中央附近具有高峰。 可以藉由電漿CVD法形成作爲第三層閘極絕緣膜 52c、59c的厚度爲lnm至5nm左右的氮化矽膜或氮氧化 矽膜、或者包含成爲施體的雜質元素的氮化矽膜或氮氧化 矽膜。此外，藉由對閘極絕緣膜52b進行利用高密度電漿 的氮化處理，可以在閘極絕緣膜52b的表面上形成氮化矽 層。藉由進行高密度電漿氮化，也可以獲得含有更高濃度 的氮的氮化矽層。高密度電漿例如藉由利用高頻率的微波 ，例如2.45GHz的微波來產生。因爲其特徵在於低電子溫 度的高密度電漿的活性種類的動能低’所以可以形成與現 有的電漿處理相比電漿損傷少且缺陷少的層。此外’因爲 -34- 200933893 可以使閘極絕緣膜52b的表面粗糙小，所以可以增高載流 子的遷移率。 此外，在微晶半導體膜中混在有非晶半導體及結晶半 導體。因此，當非晶半導體與氧化矽或氧氮化矽接觸時， 包含在非晶半導體中的氫容易與氧化矽或氧氮化矽起反應 ，而微晶半導體膜中的氫濃度降低，同時閘極絕緣膜及微 晶半導體膜的介面退化。因此，藉由形成厚度薄的氮化矽 0 膜或者氮氧化矽膜作爲微晶半導體膜的底膜，可以使該膜 用作對於氫擴散的阻擋膜，可以降低閘極絕緣膜及微晶半 導體膜的介面的退化。 注意，該閘極絕緣膜的結構可以用於圖1 A、1 D、以 及圖2A至圖5B所示的薄膜電晶體的閘極絕緣膜。 實施例模式3 在本實施例模式中，示出上述實施例模式1所示的薄 Q 膜電晶體的製程。 關於具有微晶半導體膜的薄膜電晶體，η型薄膜電晶 體具有比Ρ型薄膜電晶體高的電場效應遷移率，因此更適 合用於驅動電路。較佳的是，在同一個基板上形成同一極 性的薄膜電晶體，以抑制製程數目。這裏，使用η通道型 薄膜電晶體進行說明。 首先’以下示出圖1Α及圖1D所示的薄膜電晶體的 製程。 如圖9Α所示，在基板50上形成閘極電極51，並且 -35- 200933893 在閘極電極51上形成閘極絕緣膜52a、52b。 閘極電極51藉由濺射法、CVD法、鍍敷法、印刷法 、液滴噴射法等且使用實施例模式1所示的金屬材料形成 。這裏’在基板50上藉由濺射法形成鉬膜作爲導電膜， 並利用藉由使用第一光掩模而形成的抗蝕劑掩模來蝕刻形 成在基板50上的導電膜，以形成閘極電極51。 閘極絕緣膜52a及52b分別藉由CVD法或濺射法等 0 且利用氧化矽膜、氮化矽膜、氧氮化矽膜、或氮氧化矽膜 而形成。 接著，藉由在閘極絕緣膜52b上吸附成爲施體的雜質 元素之後，使用包含矽或鍺的沉積性氣體及氫且利用電漿 CVD法沉積微晶半導體膜，來形成包含成爲施體的雜質 元素的微晶半導體膜57。 以下，參照圖8而按時間順序說明包括成爲施體的雜 質兀素的微晶半導體膜的形成方法，典型的是，包括隣的 Q 微晶矽膜的形成製程。 圖8是說明閘極絕緣膜52a、52b以及包含成爲施體 的雜質元素的微晶半導體膜57的形成製程的時序圖，它 表示典型例子。圖8的說明從對在大氣壓下的電漿CVD 裝置的反應室進行真空排氣440的階段開始，並且按時間 順序示出之後進行的預塗處理441、基板搬入442、形成 閘極絕緣膜52a的成膜處理（1 ) 443、真空排氣處理444 、形成閘極絕緣膜52b的成膜處理（2 ) 445、真空排氣處 理446、吹洗處理447、形成包含成爲施體的雜質元素的 -36- 200933893 微晶半導體膜57的成膜處理（3 ) 448、基板搬出 各處理。 首先，對反應室內進行真空排氣到預定的真 NP:N〇rmal Pressure )。在進行高真空排氣的情況 行使用渦輪分子泵等的排氣，並且進行真空排氣 1CT1 Pa的壓力的真空度。另外，也可以藉由利用低 排氣，將反應室的壓力設定爲低於l(T5Pa的壓力 0 真空。此外，較佳的對反應室進行加熱處理以進行 的脫氣處理。另外，也藉由使加熱基板的加熱器工 溫度穩定化。基板的加熱溫度爲100°c至3 00°c、 爲 120°C 至 220°C。 在預塗處理441中，將與閘極絕緣膜同樣或者 成的膜預塗在電漿CVD裝置的反應室內。結果， 止構成反應室的金屬作爲雜質而包含在閘極絕緣膜 ，藉由利用與閘極絕緣膜同樣或者類似組成的膜覆 〇 室內，可以防止反應室內被電漿鈾刻，並且可以降 在閘極絕緣膜中的來自反應室的雜質的濃度。 在基板搬入442中，將基板從連接到反應室的 鎖室搬入到反應室。此時的反應室的壓力爲與裝載 相同的壓力（LP: Load Lock Pressure)。 在形成閘極絕緣膜52a的成膜處理（1 ) 443 入原料氣體（在此，氫、矽烷和氨）並混合，使壓 預定壓力（SP : Setting Pressure)，利用施加高頻 產生的輝光放電電漿，來形成氮化矽膜。注意，除 449的 空度（ 下，進 到低於 溫泵的 的超尚 從內牆 作來使 較佳的 類似組 可以防 中。即 蓋反應 低包含 裝載閉 閉鎖室 中，引 力成爲 電力而 了上述 -37- 200933893 原料氣體之外，還可以將氮引入於反應室內。在形成閘極 絕緣膜52a之後，停止上述原料氣體的引入，關掉電源， 停止電漿。 在真空排氣處理444中，對反應室內進行真空排氣到 預定的真空度。 在形成閘極絕緣膜52b的成膜處理（2 ) 445中，引 入原料氣體（在此，氫、矽烷和一氧化二氮）並混合，利 0 用施加高頻電力而產生的輝光放電電漿，來形成氧氮化矽 膜。在形成閘極絕緣膜52b之後，停止上述原料氣體的引 入，關掉電源，停止電漿。 在真空排氣處理446中，對反應室內進行真空排氣到 預定的真空度。 在吹洗處理447中，將包含成爲施體的雜質元素的氣 體引入於反應室內，並且將成爲施體的雜質元素吸附到閘 極絕緣膜 52b的表面以及反應室的內牆。在此，將 Q 0.001%至1%的磷化氫（氫稀釋或矽烷稀釋）引入於反應 室內。注意’磷化氫也可以不受到氫稀釋或矽烷稀釋。除 了包含成爲施體的雜質元素的氣體之外，如虛線461所示 ，還可以將包含矽或鍺的沉積性氣體引入於反應室內，或 者如虛線462所示，還可以將氫引入於反應室內。藉由將 包含矽或鍺的沉積性氣體、氫引入於反應室內，可以將反 應室內的氧、氮、氟等雜質排出到反應室外，而可以防止 對於要形成的膜的污染。 在形成包含成爲施體的雜質元素的微晶半導體膜57 -38- 200933893 的成膜處理（3) 448中，對反應室內引入包含矽或鍺的 沉積性氣體（在此，矽烷、氫及/或稀有氣體）並混合， 利用施加高頻電力而產生的輝光放電電漿，來形成微晶半 導體膜。矽烷由氫及/或稀有氣體稀釋爲10倍至2000倍 。因此，需要大量的氫及/或稀有氣體。基板的加熱溫度 爲100°C至300°C、較佳的爲120°C至220°C。爲了以氫使 微晶矽膜的生長表面惰性化並促進微晶矽的生長，較佳的 0 以120°C至22(TC進行成膜。此時，因爲以吸附到閘極絕 緣膜52b的表面的成爲施體的雜質元素（在此，磷）爲結 晶核而進行微晶半導體的生長，所以在半導體膜沉積的初 期階段中不形成非晶半導體，在對於閘極絕緣膜52b的法 線方向上生長結晶，可以形成其中柱狀微晶半導體排列且 結晶性高的微晶半導體膜。此外，因爲在微晶半導體膜中 包含吸附到閘極絕緣膜52b的表面的成爲施體的雜質元素 ，可以形成導電性高的包含成爲施體的雜質元素的微晶半 Q 導體膜57。 另外，也可以藉由在矽烷等氣體中混合GeH4、GeF4 等的氫化鍺、氟化鍺，來將能帶寬度調節爲〇.9eV至 1.leV。當對矽添加鍺時，可以改變薄膜電晶體的溫度特 性。 在基板搬出449中，將基板從反應室搬出到連接到反 應室的裝載閉鎖室。此時的反應室的壓力成爲與裝載閉鎖 室相同的壓力。 注意，雖然在此進行在進行吹洗處理447之後進行形 -39- 200933893 成包括成爲施體的雜質元素的微晶半導體膜57的成膜處 理（3 ) 448 ’但是也可以代替這些製程，不進行吹洗處理 44 7，與包含矽或鍺的沉積性氣體、氫及/或稀有氣體一起 引入包含成爲施體的雜質元素的氣體並混合，利用施加高 頻電力而產生的輝光放電電漿，來形成包含成爲施體的雜 質元素的微晶半導體膜57。 在現有的微晶半導體膜的形成方法中，由於成爲施體 0 的雜質元素除外的雜質、晶格不整合等的要因，在沉積初 期階段中形成非晶半導體層。因爲在反交錯型薄膜電晶體 中，載流子流過在閘極絕緣膜附近的微晶半導體膜中，所 以當在介面形成非晶半導體層時，電場效應遷移率降低， 同時電流量少，而薄膜電晶體的電特性降低。 然而，如本方式所示，藉由在閘極絕緣膜上形成包含 成爲施體的雜質元素的微晶半導體膜，可以提高在膜的厚 度方向上的結晶性，同時可以提高閘極絕緣膜及微晶半導 Q 體膜的介面的結晶性。 接著，如圖9A所示，在包含成爲施體的雜質元素的 微晶半導體膜57上形成微晶半導體膜53。作爲微晶半導 體膜53，對反應室引入包含矽或鍺的沉積性氣體（在此 ，矽烷、氫及/或稀有氣體）並混合，利用施加高頻電力 而產生的輝光放電電漿，來形成微晶半導體膜。矽烷由氫 及/或稀有氣體稀釋爲10倍至2000倍。因此，需要大量 的氫及/或稀有氣體。基板的加熱溫度爲100 °C至3 00 r、 較佳的爲120°c至220°C。爲了以氫使微晶矽膜的生長表 -40- 200933893 面惰性化並促進微晶矽的生長’較佳的以120°c至220°c 進行成膜。注意’藉由在與形成包含成爲施體的雜質兀素 的微晶半導體膜57的反應室不同的反應室中形成微晶半 導體膜53，可以形成不包含高於SIMS的檢測限度的成爲 施體的雜質元素的微晶半導體膜53。此外’藉由不進行 圖8所示的基板搬出449而繼續形成微晶半導體膜，可以 形成不包含高於SIMS的檢測限度的成爲施體的雜質元素 0 的微晶半導體膜53。在此情況下，較佳的在吹洗處理447 中降低吸附到閘極絕緣膜52b及反應室內的成爲施體的雜 質元素的濃度。 接著’如圖9B所示，在微晶半導體膜53上形成緩衝 層54以及添加有賦予一種導電型的雜質元素的半導體膜 55。接著，在添加有賦予一種導電型的雜質元素的半導體 膜55上形成抗蝕劑掩模56。 作爲緩衝層54，可以藉由利用包含矽或鍺的沉積性 Ο 氣體的電漿CVD法形成非晶半導體膜。此外，可以藉由 利用選自氮、氨、気、氖中的一種或多種稀有氣體對包含 矽或鍺的沉積性氣體進行稀釋，來形成非晶半導體膜。可 以藉由利用包含砂或鍺的沉積性氣體的流量的1倍以上且 10倍以下 '較佳的爲i倍以上且5倍以下的流量的氫， 來形成包含氫的非晶半導體膜。此外，也可以將氟、氯等 鹵素、或者氮添加到上述氫化半導體膜。 此外，緩® ® 54 g以藉由利用如下非日％ # ^ $ 开/成該非曰曰半導體膜是使用矽、鍺等半導體靶子作爲靶 -41 - 200933893 子且利用氫或稀有氣體進行濺射而形成的。 緩衝層54較佳的由不包括晶粒的非晶半導體膜形成 。因此，在利用頻率爲幾十MHz至幾百MHz的高頻電漿 CVD法、或微波電漿CVD法形成的情況下，較佳的控制 成膜條件，以取得不包括晶粒的非晶半導體膜。 在之後形成源區及汲區的製程中，緩衝層54的一部 分被蝕刻而成爲一對緩衝層。此時使它用作高電阻區域， 緩衝層54典型地較佳的形成爲具有30nm以上且500nm 以下、較佳的爲50nm以上且200nm以下的厚度。當在薄 膜電晶體的外加電壓高（例如大約爲15V)的顯示裝置， 典型地爲液晶顯示裝置中，將緩衝層54形成得厚時，耐 壓性提高，並且即使高電壓被施加到薄膜電晶體也可以避 免薄膜電晶體的退化。 此外，緩衝層54由非晶半導體膜、或包括氫、氮、 或鹵素的非晶半導體膜形成，所以能隙比微晶半導體膜 ❹ 53大，電阻率高，並且遷移率低，即微晶半導體膜53的 1 / 5至1 /1 0。因此，在之後形成的薄膜電晶體中，形成在 源區及汲區和微晶半導體膜5 3之間的緩衝層用作高電阻 區域，並且微晶半導體膜57用作通道形成區。因此，可 以降低薄膜電晶體的截止電流。另外，在將該薄膜電晶體 用作顯示裝置的開關元件的情況下，可以提高顯示裝置的 對比度。 也可以在形成微晶半導體膜53之後，藉由電漿CVD 法以3 00 °C至40(TC的溫度形成緩衝層54。藉由該成膜處 -42-
200933893 理，將氫提供給微晶半導體膜53，可以獲得與使微晶 導體膜53氫化相同的效果。就是說，藉由在微晶半導 膜53上堆積緩衝層54，可以將氫擴散到微晶半導體膜 ，而終結懸空鍵。 注意，藉由在形成包含成爲施體的雜質元素的微晶 導體膜57之後，不形成微晶半導體膜53，而形成緩衝 5 4，可以製造如圖1 D所示的薄膜電晶體。 關於添加有賦予一種導電型的雜質元素的半導體 5 5，在形成n通道型薄膜電晶體的情況下，可以添加磷 爲典型的雜質元素，即可以將ΡΗ3等的雜質氣體添加到 化矽中。另外，在形成ρ通道型薄膜電晶體的情況下， 以添加硼作爲典型的雜質元素，即可以將Β2Η6等的雜 氣體添加到氫化矽中。添加有賦予一種導電型的雜質元 的半導體膜5 5可以由微晶半導體或非晶半導體形成。 加有賦予一種導電型的雜質元素的半導體膜55以2ηπι 上且50nm以下的厚度形成。藉由減少添加有賦予一種 電型的雜質元素的半導體膜的厚度，可以提高處理量。 接著，在添加有賦予一種導電型的雜質元素的半導 膜5 5上形成抗蝕劑掩模5 6。 抗蝕劑掩模56藉由利用光微影技術來形成。這裏 藉由使用第二光掩模，對塗敷在添加有賦予一種導電型 雜質元素的半導體膜55上的抗蝕劑進行曝光及顯影， 形成抗蝕劑掩模56。 接著，藉由利用抗蝕劑掩模56將包含成爲施體的 半 體 53 半 層 膜 作 氫 可 質 素 添 以 導 體 的 以 雜 -43- 200933893 質元素的微晶半導體膜57、微晶半導體膜53、緩衝層54 、以及添加有賦予一種導電型的雜質元素的半導體膜55 蝕刻並分離，如圖9C所示那樣形成包含成爲施體的雜質 元素的微晶半導體膜61、微晶半導體膜58、緩衝層62、 以及添加有賦予一種導電型的雜質元素的半導體膜63。 然後，去除抗蝕劑掩模56。注意，圖9C (抗蝕劑掩模56 除外）相當於圖1 2A的A-B的截面圖。 由於微晶半導體膜61、微晶半導體膜58、緩衝層62 的端部側面傾斜，而微晶半導體膜5 8和源區及汲區的距 離離開，因此可以防止在形成在緩衝層上的源區及汲區和 微晶半導體膜61之間產生的洩漏電流。還可以防止在佈 線和微晶半導體膜61之間產生的洩漏電流。微晶半導體 膜61、微晶半導體膜58及緩衝層62的端部側面的傾斜 角度爲30°至90°'較佳的爲45°至80°。藉由採用上述角 度，可以防止臺階形狀所導致的佈線的破裂。 接著，如圖l〇A所示，在添加有賦予一種導電型的 雜質元素的半導體膜63及閘極絕緣膜52b上形成導電膜 65a至65c，並在導電膜65a至65c上形成抗蝕劑掩模66 。導電膜65a至65c藉由利用濺射法、CVD法、印刷法、 液滴噴射法、蒸鍍法等形成。在此，作爲導電膜，示出導 電膜65a至65c這三個層層疊的結構的導電膜，並示出如 下疊層導電膜：導電膜65a及65c由鉬膜構成，且導電膜 65b由鋁膜構成；導電膜65a及65c由鈦膜構成’且導電 膜65b由鋁膜構成。導電膜65a至65c藉由濺射法或真空 -44 - 200933893 蒸鍍法形成。 抗蝕劑掩模66可以與抗蝕劑掩模56同樣地形成。
接著，如圖10B所示，對導電膜65a至65c的一部分 進行蝕刻，以形成一對佈線7 1 a至7 1 c (用作源極電極及 汲極電極）。這裏，使用抗蝕劑掩模66對導電膜65a至 65c進行濕蝕刻，從而選擇性地對導電膜65a至65c進行 蝕刻，該抗蝕劑掩模66藉由使用第三光掩模的光微影製 程而形成。其結果，因爲導電膜各向同性地被蝕刻，所以 可以形成其面積比抗飩劑掩模66小的佈線7 1 a至7 1 c。 接著，使用抗蝕劑掩模66對添加有賦予一種導電型 的雜質元素的半導體膜63進行蝕刻並分離。其結果，可 以如圖1 0C所示那樣形成一對源區及汲區72。注意，在 該鈾刻製程中，藉由對緩衝層62也進行蝕刻，形成一對 緩衝層73。此時，也可以對微晶半導體膜5 8進行過蝕刻 ，以形成一對緩衝層73。之後，去除抗飩劑掩模66。 接著，在露出的微晶半導體膜58不受到損傷且對於 該微晶半導體膜5 8的蝕刻速度低的條件下，進行乾蝕刻 。藉由該製程，可以去除源區及汲區之間的微晶半導體膜 58上的鈾刻渣滓物、抗蝕劑掩模的渣滓、以及用於去除 抗蝕劑掩模的裝置內的污染源’而可以實現源區及汲區之 間的確實的絕緣。其結果’可以降低薄膜電晶體的洩漏電 流，而可以製造截止電流小且耐壓性高的薄膜電晶體。注 意，例如可以使用氯氣體作爲蝕刻氣體。
注意，圖10C (抗鈾劑掩模66除外）相當於圖12B -45- 200933893 的A_B的截面圖。如圖12B所示，源區及汲區72的端部 位於佈線7 1 c的端部的外側。另外，一對緩衝層7 3的端 部位於佈線7 1 c、以及源區及汲區7 2的端部的外側。另 外，佈線中的一方具有包圍佈線中的另一方的形狀（具體 地說，U字型、C字型）。因此，可以增加載流子移動的 區域的面積，從而可以增大電流量，並可以縮小薄膜電晶 體的面積。另外，由於在閘極電極上重疊有微晶半導體膜 〇 、佈線’所以閘極電極的凹凸的影響少，而可以抑制覆蓋 度的降低以及洩漏電流的產生。 藉由上述製程，可以形成通道蝕刻型薄膜電晶體74 〇 接著，如圖1 1 A所示，在佈線7 1 a至7 1 c、源區及汲 區72、一對緩衝層73、微晶半導體膜58、以及閘極絕緣 膜52b上形成保護絕緣膜76。保護絕緣膜76可以與閘極 絕緣膜52a及52b同樣地形成。注意，保護絕緣膜76是 〇 爲了防止浮游在大氣中的有機物'金屬物、水蒸氣等污染 雜質的侵入而提供的，因此較佳的採用緻密的膜。另外， 藉由將氮化矽膜用於保護絕緣膜76，可以將緩衝層73中 的氧濃度設定爲5xl019atoms/cm3以下、較佳的爲lx 1019atomS/cm3以下，而可以防止一對緩衝層73的氧化。 接著’如圖1 1 B所示，藉由使用利用第四光掩模而形 成的抗飩劑掩模對保護絕緣膜76的一部分進行蝕刻，形 成接觸孔，並形成在該接觸孔中與佈線71c接觸的像素電 極77。注意’圖11B相當於圖12C的A-B的截面圖。 -46 - 200933893 像素電極77可以使用包含氧化鎢的銦氧化物、包含 氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化 鈦的銦錫氧化物、氧化銦錫（ITO )、銦鋅氧化物、添加 有氧化矽的銦錫氧化物等的具有透光性的導電材料。 另外，可以使用包含導電高分子（也稱爲導電聚合物 )的導電組成物形成像素電極77。較佳的是，藉由使用 導電組成物而形成的像素電極的薄層電阻爲10000Ω/□以 ^ 下，波長55〇nm中的透光率爲70%以上。另外，包含在 導電組成物中的導電高分子的電阻率較佳的爲0.1Ω · cm 以下。 作爲導電高分子，可以使用所謂的π電子共軛類導電 高分子。例如，可以舉出聚苯胺或其衍生物、聚吡咯或其 衍生物、聚噻吩或其衍生物、或這些兩種以上的共聚物等 〇 這裏，作爲像素電極77，在藉由濺射法形成ΙΤΟ之 Q 後將抗鈾劑塗敷在ιτο上。接著，藉由利用第五光掩模對 抗蝕劑進行曝光及顯影，以形成抗蝕劑掩模。然後，使用 抗蝕劑掩模對ΙΤΟ進行鈾刻，以形成像素電極77。 藉由上述製程，可以形成薄膜電晶體、以及能夠用於 顯示裝置的元件基板。 接著，以下示出圖2Α所示的薄膜電晶體的製程。 與如圖9Α所示的製程同樣，在基板5 0上形成閘極 電極5 1，並且在閘極電極5 1上形成閘極絕緣膜52a。 接著，如圖14所示，在閘極絕緣膜52a上形成包含 -47- 200933893 成爲施體的雜質元素的閘極絕緣膜59，並且在閘極絕緣 膜59上使用包含矽或鍺的沉積性氣體及氫且利用電漿 CVD法形成微晶半導體膜53。 以下，參照圖1 3按時間順序說明包含成爲施體的雜 質元素的閘極絕緣膜59的形成方法，典型的是，包含磷 的氧氮化矽膜的形成製程。 圖13是說明閘極絕緣膜52a、包含成爲施體的雜質 0 元素的閘極絕緣膜5 9、微晶半導體膜5 3的形成製程的時 序圖，它表示典型例子。圖13的說明從對在大氣壓下的 反應室進行真空排氣440的階段開始，並且按時間順序示 出之後進行的預塗處理441、基板搬入442、形成閘極絕 緣膜52a的成膜處理（1 ) 443、真空排氣處理444、形成 包含成爲施體的雜質元素的閘極絕緣膜59的成膜處理（2 )45〇、真空排氣處理446、形成微晶半導體膜53的成膜 處理（3) 451、基板搬出449的各處理。 Q 注意，預塗處理441、基板搬入442、形成閘極絕緣 膜5 2a的成膜處理（1 ) 443、真空排氣處理444、真空排 氣處理446、基板搬出449與圖8所示的製程同樣，並且 在真空排氣處理444和基板搬出449之間有形成包含成爲 施體的雜質元素的閘極絕緣膜59的成膜處理（2 ) 450和 形成微晶半導體膜53的成膜處理（3 ) 451。 在形成包含成爲施體的雜質元素的閘極絕緣膜59的 成膜處理（2) 450中，將包含成爲施體的雜質元素的氣 體引入於形成閘極絕緣膜的原料氣體中。在此，藉由將矽 -48- 200933893 烷、一氧二氮、0.001 %至1 %的磷化氫（氫稀釋或矽烷稀 釋）引入於反應室內，並且利用輝光放電等離子，形成包 括磷的氧氮化矽膜。在形成包含成爲施體的雜質元素的閘 極絕緣膜5 9之後’停止上述原料氣體的引入，關掉電源 ，停止電漿。 在形成微晶半導體膜53的成膜處理（3) 451中，對 反應室內引入包含矽或鍺的沉積性氣體（在此，矽烷、氫 0 及/或稀有氣體）並混合，利用施加高頻電力而產生的輝 光放電電漿’來形成微晶半導體膜。矽烷由氫及/或稀有 氣體稀釋爲10倍至2000倍。因此，需要大量的氫及/或 稀有氣體。基板的加熱溫度爲100 °C至300 °C、較佳的爲 1 20 °c至22 0 °c。在形成微晶半導體膜53之後，停止上述 原料氣體的引入，關掉電源，停止電漿。 注意，爲了形成不包含高於SIMS的檢測限度的成爲 施體的雜質元素的微晶半導體膜作爲微晶半導體膜53, Q 藉由當形成包含成爲施體的雜質元素的閘極絕緣膜59時 ，在開始沉積時將包含成爲施體的雜質元素的氣體（在此 磷化氫）引入於反應室內，然後停止磷化氫的引入，形成 氧氮化矽膜，來將反應室內的大約所有的磷引入於氧氮化 矽中。因此，在之後形成的微晶半導體膜53中不包含高 於SIMS的檢測限度的成爲施體的雜質元素。或者，藉由 在形成包含成爲施體的雜質元素的閘極絕緣膜59之後， 從反應室內搬出基板，洗滌反應室內，然後還將基板搬入 於反應室內形成微晶半導體膜53，可以形成不包含高於 -49- 200933893 SIMS的檢測限度的成爲施體的雜質元素的微晶 53。再者，藉由在形成包含成爲施體的雜質元素 緣膜59之後，從反應室搬出基板，在別的反應 微晶半導體膜53，可以形成不包含高於SIMS的 的成爲施體的雜質元素的微晶半導體膜53。 此外，在圖14中，藉由形成包含成爲施體 素的微晶半導體膜而代替微晶半導體膜53，可 0 圖2E所示那樣的在包含成爲施體的雜質元素的 膜59上具有包含成爲施體的雜質元素的微晶半5 的薄膜電晶體。作爲包含成爲施體的雜質元素的 體膜61，在當形成包含成爲施體的雜質元素的 膜59時將磷化氫引入於反應室內之後，在引入 應室內的磷化氫的同時形成微晶半導體膜，即可 當形成微晶半導體膜時，與矽烷、及氫及/或氬· 磷化氫引入於反應室內來形成，即可。或者，在 〇 成爲施體的雜質元素的閘極絕緣膜59之後，將 過反應室內，將磷化氫附著到反應室內，然後形 導體膜，即可。 接著，藉由圖9B至圖10C所示的製程，可 圖2A所示的薄膜電晶體。此外，之後，藉由圖 1 1 B所示的製程，可以形成能夠用於顯示裝置的 〇 接著，以下示出圖2A所示的薄膜電晶體的 方法。 半導體膜 的閘極絕 室內形成 檢測限度 的雜質元 以製造如 閘極絕緣 葶體膜61 微晶半導 閘極絕緣 留下於反 。或者， 一起，將 形成包括 憐化氫流 成微晶半 以製造如 1 1 A和 元件基板 另一製造 -50- 200933893 以下，參照圖1 5按時間順序說明包含成爲施體的雜 質元素的閘極絕緣膜59的形成方法’典型的是’包含磷 的氧氮化矽膜的形成製程。 圖15是說明閘極絕緣膜52a、包含成爲施體的雜質 元素的閘極絕緣膜59、微晶半導體膜53的形成製程的時 序圖，它表示典型例子。圖15的說明從對在大氣壓下的 反應室進行真空排氣440的階段開始，並且按時間順序示 0 出之後進行的預塗處理441、基板搬入442、形成閘極絕 緣膜52a的成膜處理（1) 443、真空排氣處理44 4、吹洗 處理447、形成包含成爲施體的雜質元素的閘極絕緣膜59 的成膜處理（2) 457、真空排氣處理446、形成微晶半導 體膜53的成膜處理（3) 451、基板搬出44 9的各處理。 注意，預塗處理44 1、基板搬入442、形成閘極絕緣 膜5 2a的成膜處理（1 ) 443、真空排氣處理444、真空排 氣處理446、形成微晶半導體膜53的成膜處理（3) 451 ❹ 、基板搬出449與圖13所示的製程同樣，並且在真空排 氣處理444和真空排氣處理446之間有吹洗處理447、形 成包含成爲施體的雜質元素的閘極絕緣膜59的成膜處理 (2 ) 457 ° 在吹洗處理447中，將包含成爲施體的雜質元素的氣 體引入於反應室內，並且將成爲施體的雜質元素吸附到閘 極絕緣膜 52a的表面以及反應室的內牆。在此，將 0.001%至1%的磷化氫（氫稀釋或矽烷稀釋）引入於反應 室內。注意，除了包含成爲施體的雜質元素的氣體之外， -51 - 200933893 如虛線462所示，還可以將氫引入於反應室內。或者，如 虛線461所示，還可以將包含矽或鍺的沉積性氣體引入於 反應室內。 在形成包含成爲施體的雜質元素的閘極絕緣膜59a的 成膜處理（2) 45 7中’將原料氣體（在此，氫、矽烷和 一氧二氮）引入於反應室內’利用施加高頻電力而產生的 輝光放電電漿，來形成氧氮化矽膜。在此，因爲在引入析 0 出在閘極絕緣膜52a的表面上的成爲施體的雜質元素、以 及吸附在反應室的內牆的表面的成爲施體的雜質元素（在 此，磷）的同時，堆積氧氮化矽膜，所以可以形成包括磷 的氧氮化矽膜。在形成包含成爲施體的雜質元素的閘極絕 緣膜59之後，停止上述原料氣體的引入，關掉電源，停 止電漿。 注意，在形成微晶半導體膜53的成膜處理（3 ) 451 中，爲了形成不包含高於SIMS的檢測限度的成爲施體的 Q 雜質元素的微晶半導體膜，藉由當形成包含成爲施體的雜 質元素的閘極絕緣膜59時，在開始沉積時將包含成爲施 體的雜質元素的氣體（在此磷化氫）引入於反應室內，然 後停止磷化氫的引入，形成氧氮化矽膜，來將反應室內的 大約所有的磷引入於氧氮化矽中。因此，在之後形成的微 晶半導體膜53中不包含高於SIMS的檢測限度的成爲施 體的雜質元素。或者，藉由在形成包含成爲施體的雜質元 素的閘極絕緣膜59之後，從反應室內搬出基板，洗滌反 應室內，然後還將基板搬入於反應室內形成微晶半導體膜 -52- 200933893 53，可以形成不包含高於SIMS的檢測限度的成爲施體的 雜質元素的微晶半導體膜53。再者’藉由在形成包含成 爲施體的雜質元素的閘極絕緣膜59之後’從反應室搬出 基板，在別的反應室內形成微晶半導體膜53 ’可以形成 不包含高於SIMS的檢測限度的成爲施體的雜質元素的微 晶半導體膜53。 接著，藉由圖9B至圖10C所示的製程，可以製造如 0 圖2A所示的薄膜電晶體。此外，之後，藉由圖11A和 1 1 B所示的製程，可以形成能夠用於顯示裝置的元件基板 〇 此外，藉由形成包含成爲施體的雜質元素的微晶半導 體膜而代替微晶半導體膜53，可以製造如圖2E所示那樣 的在包含成爲施體的雜質元素的閘極絕緣膜59上具有包 含成爲施體的雜質元素的微晶半導體膜61的薄膜電晶體 。作爲包含成爲施體的雜質元素的微晶半導體膜61，在 〇 當形成包含成爲施體的雜質元素的閘極絕緣膜59時將磷 化氫引入於反應室內之後，在引入留下於反應室內的磷化 氫的同時形成微晶半導體膜，即可。或者，當形成微晶半 導體膜時，與矽烷、及氫及/或氬一起，將磷化氫引入於 反應室內來形成，即可。或者，在形成包含成爲施體的雜 質元素的閘極絕緣膜59之後，將磷化氫流過反應室內， 將磷化氫附著到反應室內，然後形成微晶半導體膜，即可 〇 接著，以下示出圖3A所示的薄膜電晶體的製程。 -53- 200933893 與圖9A所示的製程同樣，在基板50上形成閘極電 極5 1。 接著，在電漿CVD裝置的反應室內形成包含成爲施 體的雜質元素的膜作爲保護膜之後，將基板50搬入於反 應室內，在閘極電極51上堆積閘極絕緣膜及微晶半導體 膜。在此情況下，當將反應室內成爲真空時，藉由進一步 產生電槳，成爲施體的雜質元素從形成在反應室內的保護 0 膜脫離到反應室內。此外，因爲藉由在引入該脫離的成爲 施體的雜質元素的同時，形成閘極絕緣膜及微晶半導體膜 ，所以可以在閘極電極51上形成包含成爲施體的雜質元 素的閘極絕緣膜、以及包含成爲施體的雜質元素的微晶半 導體膜。 以下，參照圖1 6按時間順序說明包含成爲施體的雜 質元素的閘極絕緣膜以及微晶半導體膜的形成方法，典型 的是，包含磷的氮化矽膜、包含磷的氧氮化矽膜、以及包 © 含磷的微晶矽膜的形成製程。 圖16是說明包含成爲施體的雜質元素的閘極絕緣膜 5 9a和5 9b、包含成爲施體的雜質元素的微晶半導體膜67 的形成製程的時序圖，它表示典型例子。圖16的說明從 對在大氣壓下的反應室進行真空排氣440的階段開始，並 且按時間順序示出之後進行的預塗處理4 5 2、基板搬入 442、形成包含成爲施體的雜質元素的閘極絕緣膜59a的 成膜處理（1 ) 45 3、真空排氣處理444、形成包含成爲施 體的雜質元素的閘極絕緣膜59b的成膜處理（2) 454、真 -54- 67 200933893 空排氣處理446、形成包括成爲施體的微晶半導體膜 的成膜處理（3) 455、基板搬出449的各處理。 在預塗處理452中，在電漿CVD裝置的反應室內 塗包含成爲施體的雜質元素的與閘極絕緣膜同樣或者類 的組成的膜作爲保護膜。在此，藉由對反應室內引 0.001%至1%的磷化氫（氫稀釋）、包含矽或鍺的沉積 氣體（在此，矽烷、氫、氨、一氧二氮、氮中的任一種 Q 多種）且利用輝光放電電漿，來形成包含磷的氧氮化矽 、包含磷的氧化矽膜、包含磷的氮化矽膜、或者包含磷 氮氧化矽膜。其結果，可以防止構成反應室的金屬進入 極絕緣膜中作爲雜質，同時還可以將成爲施體的雜質元 添加到之後形成的閘極絕緣膜、微晶半導體膜等。 在基板搬入442中，將基板從連接到反應室的裝載 鎖室搬入到反應室。此外，在搬入基板的前後，對反應 內的壓力進行真空排氣，但是，此時預塗在反應室內的 Q 護膜所包括的用作施體的雜質元素離解到反應室內。 在形成包含成爲施體的雜質元素的閘極絕緣膜59a 成膜處理（1) 453中，當引入原料氣體（在此，氫、 烷和氨）並混合，利用施加高頻電力而產生的輝光放電 漿，堆積氮化矽膜時，在引入離解到反應室內的成爲施 的雜質元素（在此，磷）的同時，堆積氮化矽。此外’ 輝光放電電漿擴大到反應室的內牆時’除了上述原料氣 之外，還從預塗在反應室內的保護膜離解成爲施體的雜 元素（在此’磷）。因此，可以形成包含磷的氮化矽膜 預 似 入 性 或 膜 的 閘 素 閉 室 保 的 矽 電 體 當' 體 質 -55- 200933893 注意，除了上述原料氣體以外，也可以將氮引入於反應室 內。在形成包括成爲施體的雜質元素的閘極絕緣膜59a之 後，停止上述原料氣體的引入’關掉電源，停止電漿。 在真空排氣處理444中，對反應室內進行真空排氣到 預定的真空度。 在形成包含成爲施體的雜質元素的閘極絕緣膜59b的 成膜處理（2)454中’當引入原料氣體（在此，氫、矽 0 烷和一氧化二氮）並混合，利用施加高頻電力而產生的輝 光放電電發’堆積氧氮化矽膜時，在引入離解到反應室內 的成爲施體的雜質元素（在此，磷）的同時，堆積氧氮化 矽膜。在形成包含成爲施體的雜質元素的閘極絕緣膜59b 之後，停止上述原料氣體的引入，關掉電源，停止電漿。 在真空排氣處理446中’對反應室內進行真空排氣到 預定的真空度。 在形成包含成爲施體的雜質元素的微晶半導體膜67 〇 的成膜處理（3) 455中，對反應室內引入包含矽或鍺的 沉積性氣體（在此，矽烷、氫及/或稀有氣體）並混合， 利用施加高頻電力而產生的輝光放電電獎，來形成微晶半 導體膜。矽烷由氫及/或稀有氣體稀釋爲10倍至2000倍 。因此，需要大量的氫及/或稀有氣體。基板的加熱溫度 爲100°C至300 °C、較佳的爲120°C至220°C。此時，因爲 在引入離解到反應室內的成爲施體的雜質元素的同時進行 堆積，所以在此形成包含磷的微晶半導體膜。其結果，在 半導體膜沉積的初期階段中不形成非晶半導體，在對於閘 -56- 200933893 極絕緣膜59b的法線方向上生長結晶，可以形成其中排列 柱狀微晶半導體且結晶性高的微晶半導體膜。此外，可以 形成導電性高的包含成爲施體的雜質元素的微晶半導體膜 〇 在本方式中，其特徵在於：形成包含成爲施體的雜質 元素的閘極絕緣膜59a和59b、包含成爲施體的雜質元素 的微晶半導體膜67。成爲施體的雜質元素的峰値濃度較 ©佳的爲 6xl015atoms/cm3 以上且 3xI018atoms/cm3 以下、更 佳的爲 3xl016atoms/cm3 以上且 3xl017atoms/cm3 以下。 在基板搬出449中，將基板從反應室搬出於連接到反 應室的裝載閉鎖室。此時的反應室的壓力爲與裝載閉鎖室 相同的壓力。 接著，如圖17B所示，在包含成爲施體的雜質元素的 微晶半導體膜67上形成緩衝層54、以及添加有賦予一種 導電型的雜質元素的半導體膜55。接著，藉由圖9B至圖 Q 10C所示的製程，可以製造如圖3A所示的薄膜電晶體。 此外，之後，藉由圖1 1 A和1 1 B所示的製程，可以形成 能夠用於顯示裝置的元件基板。 此外，如圖19所示，藉由形成不包含高於SIMS的 檢測限度的成爲施體的雜質元素的微晶半導體膜53而代 替微晶半導體膜67，可以製造如圖4C所示那樣的薄膜電 晶體。爲了形成微晶半導體膜53 ’藉由當形成包含成爲 施體的雜質元素的閘極絕緣膜5 9b時’在開始沉積時將包 含成爲施體的雜質元素的氣體（在此磷化氫）引入於反應 -57- 200933893 室內，然後停止磷化氫的引入，形成氧氮化矽膜，來 應室內的大約所有的磷引入於氧氮化矽中。因此，在 形成的微晶半導體膜53中不包含高於SIMS的檢測 的成爲施體的雜質元素。或者，藉由在形成包含成爲 的雜質元素的閘極絕緣膜59b之後，從反應室內搬出 ，洗滌反應室內，然後還將基板搬入於反應室內形成 半導體膜53，可以形成不包含高於SIMS的檢測限度 Q 爲施體的雜質元素的微晶半導體膜53。再者，藉由 成包含成爲施體的雜質元素的閘極絕緣膜59b之後， 應室搬出基板，在別的反應室內形成微晶半導體膜 可以形成不包含高於SIMS的檢測限度的成爲施體的 元素的微晶半導體膜53。 接著，以下示出圖3A所示的薄膜電晶體的另一 方法。 圖18是如圖17A所示那樣說明包含成爲施體的 Q 元素的閘極絕緣膜5 9a和5 9b、包含成爲施體的雜質 的閘極絕緣膜67的形成製程的時序圖，它表示典型 。圖18的說明從對在大氣壓下的反應室進行真空 440的階段開始，並且按時間順序示出之後進行的預 理441、基板搬入442、吹洗處理447、形成包括成 體的雜質元素的閘極絕緣膜59a的成膜處理（1) 456 空排氣處理444、形成包含成爲施體的雜質元素的閘 緣膜59b的成膜處理（2) 457、真空排氣處理44 6、 包含成爲施體的雜質元素的微晶半導體膜67的成膜 將反 之後 限度 施體 基板 微晶 的成 在形 從反 53， 雜質 製造 雜質 元素 例子 排氣 塗處 爲施 、真 極絕 形成 處理 -58- 200933893 (3) 455、基板搬出44 9的各處理。 注意，預塗處理441、基板搬入442、基板搬出449 與圖13所示的製程同樣，並且在基板搬入44 2和基板搬 出449之間有吹洗處理447、形成包含成爲施體的雜質元 素的閘極絕緣膜59a的成膜處理（1) 456、真空排氣處理 444、形成包含成爲施體的雜質元素的閘極絕緣膜59b的 成膜處理（2) 45 7、真空排氣處理446、形成包含成爲施 0 體的雜質元素的微晶半導體膜67的成膜處理（3) 455。 在吹洗處理447中，將包含成爲施體的雜質元素的氣 體引入於反應室內，並且將成爲施體的雜質元素吸附到基 板50、閘極電極51的表面以及反應室的內牆。在此，將 0.001 %至1 %的磷化氫（氫稀釋）引入於反應室內。注意 ，除了包含成爲施體的雜質元素的氣體之外，如虛線462 所示，還可以將氫引入於反應室內。或者，如虛線461所 示，還可以將包含矽或鍺的沉積性氣體引入於反應室內。 Q 藉由將包含矽或鍺的沉積性氣體引入於反應室內，可以將 反應室內的氧、氮、氟等雜質排出到反應室外，而可以防 止對於要形成的膜的污染。 在形成包含成爲施體的雜質元素的閘極絕緣膜59a的 成膜處理（1) 456中，當引入原料氣體（在此，氫、矽 烷和氨）並混合，利用施加高頻電力而產生的輝光放電電 漿，形成氮化矽膜。注意，除了上述原料氣體之外，還可 以將氮引入於反應室內。此時，在引入吸附到基板50或 者閘極電極51、反應室的內牆表面的成爲施體的雜質元 -59- 200933893 素（在此，磷）的同時堆積氮化矽膜，所以可以形成包含 磷的氮化矽膜。在形成包含成爲施體的雜質元素的閘極絕 緣膜59a之後，停止上述原料氣體的引入，關掉電源，停 止電漿。 在真空排氣處理444中，對反應室內進行真空排氣到 預定的真空度。 在形成包含成爲施體的雜質元素的閘極絕緣膜59b的 0 成膜處理（2)457中，引入原料氣體（在此，氫、矽烷 和一氧二氮）並混合，利用施加高頻電力而產生的輝光放 電電漿，形成氧氮化矽膜。此時，因爲在引入析出在包含 成爲施體的雜質元素的閘極絕緣膜59a的表面上的成爲施 體的雜質元素、以及吸附在反應室的內牆的表面的成爲施 體的雜質元素（在此，磷）的同時，堆積氧氮化矽膜，所 以可以形成包含磷的氧氮化矽膜作爲包含成爲施體的雜質 元素的閘極絕緣膜59b。在形成包含成爲施體的雜質元素 Q 的閘極絕緣膜5 9b之後，停止上述原料氣體的引入，關掉 電源，停止電漿。 在真空排氣處理446中，對反應室內進行真空排氣到 預定的真空度。 在形成包含成爲施體的雜質元素的微晶半導體膜的成 膜處理（3) 455中，對反應室內引入包含矽或鍺的沉積 性氣體（在此，矽烷、氫及/或稀有氣體）並混合，利用 施加筒頻電力而產生的輝光放電電漿，來形成微晶半導體 膜。矽烷由氫及/或稀有氣體稀釋爲10倍至2000倍。因 -60- 200933893 此，需要大量的氫及/或稀有氣體。基板的加熱溫度爲100 °c至300°C、較佳的爲120°c至220°c。爲了利用氫使微 晶矽膜的生長表面惰性化，並且促進微晶矽的生長，較佳 的以120°C至220°C進行成膜。此時，因爲在引入離解到 反應室內的成爲施體的雜質元素的同時進行堆積，所以這 裏形成包含磷的微晶半導體膜。其結果，在半導體膜沉積 的初期階段中不形成非晶半導體，在對於包含成爲施體的 0 雜質元素的閘極絕緣膜5 9b的法線方向上生長結晶，可以 形成其中排列柱狀微晶半導體且結晶性高的微晶半導體膜 。此外，因爲將析出在包含成爲施體的雜質元素的閘極絕 緣膜5 9b的表面上的成爲施體的雜質元素引入於微晶半導 體膜中，所以可以形成導電性高的包含成爲施體的雜質元 素的微晶半導體膜。 在本方式中，其特徵在於：形成包含成爲施體的雜質 元素的閘極絕緣膜59a和59b、微晶半導體膜67。成爲施 體的雜質兀素的峰値濃度較佳的爲6xl015atoms/cm3以上 且 3xl018at〇mS/cm3 以下、更佳的爲 3xl0i6at〇ins/cm3 以上 且 3xl017atoms/cm3 以下。 在基板搬出449中，將基板從反應室搬出於連接到反 應室的裝載閉鎖室。此時的反應室的壓力爲與裝載閉鎖室 相同的壓力。 接著’如圖17B所示，在包含成爲施體的雜質元素的 微晶半導體膜67上形成緩衝層54、以及添加有賦予一種 導電型的雜質元素的半導體膜55。接著，藉由圖9B至圖 -61 - 200933893 1 0C所示的製程，可以製造如圖3 A所示的薄膜電晶體。 此外，之後，藉由圖11A和11B所示的製程，可以形成 能夠用於顯示裝置的元件基板。 此外，如圖19所示，藉由形成不包含高於SIMS的 檢測限度的成爲施體的雜質元素的微晶半導體膜53而代 替微晶半導體膜67，可以製造如圖4C所示那樣的薄膜電 晶體。爲了形成微晶半導體膜53，藉由當形成包含成爲 φ 施體的雜質元素的閘極絕緣膜59b時，在開始沉積時將包 含成爲施體的雜質元素的氣體（在此磷化氫）引入於反應 室內，然後停止磷化氫的引入，形成氧氮化矽膜，來將反 應室內的大約所有的磷引入於氧氮化矽中。因此，在之後 形成的微晶半導體膜53中不包含高於SIMS的檢測限度 的成爲施體的雜質元素。或者，藉由在形成包含成爲施體 的雜質元素的閘極絕緣膜5 9b之後，從反應室內搬出基板 ，洗滌反應室內，然後還將基板搬入於反應室內形成微晶 Q 半導體膜53，可以形成不包含高於SIMS的檢測限度的成 爲施體的雜質元素的濃度爲低於SIMS的檢測限度的微晶 半導體膜53。再者，藉由在形成包含成爲施體的雜質元 素的閘極絕緣膜59b之後，從反應室搬出基板，在別的反 應室內形成微晶半導體膜53，可以形成不包含高於SIMS 的檢測限度的成爲施體的雜質元素的微晶半導體膜5 3。 接著，以下示出圖7A所示的薄膜電晶體的另一製造 方法。 以下，參照圖2 0按時間順序說明包含成爲施體的雜 -62- 200933893 質元素的閘極絕緣膜59c的形成方法，典型的是，包含磷 的氮化矽膜的形成製程。 圖20是如圖21那樣說明在閘極電極51及基板50上 形成閘極絕緣膜52a和52b、包含成爲施體的雜質元素的 閘極絕緣膜59c、微晶半導體膜53的形成製程的時序圖 ，它表示典型例子。圖20的說明從對在大氣壓下的反應 室進行真空排氣440的階段開始，並且按時間順序示出之 ◎ 後進行的預塗處理44 1、基板搬入442、形成閘極絕緣膜 5 2a的成膜處理（1 ) 443、真空排氣處理444、形成閘極 絕緣膜52b的成膜處理（2 ) 445、真空排氣處理446、吹 洗處理447、形成包含成爲施體的雜質元素的閘極絕緣膜 59c的成膜處理（4) 458、真空排氣處理459、形成微晶 半導體膜53的成膜處理（3) 451、基板搬出44 9的各處 理。 注意，預塗處理441、基板搬入442、形成閘極絕緣 ❹ 膜52a的成膜處理（1 ) 443、真空排氣處理444、形成閘 極絕緣膜5 2b的成膜處理（2) 445、真空排氣處理446、 基板搬出449與圖8所示的製程同樣，形成微晶半導體膜 53的成膜處理（3) 451與圖13所示的製程同樣，並且在 真空排氣處理446和成膜處理（3 ) 451之間有吹洗處理 447、形成包含成爲施體的雜質元素的閘極絕緣膜59c的 成膜處理（4) 458、真空排氣處理459。 在吹洗處理447中，將包含成爲施體的雜質元素的氣 體引入於反應室內，並且將成爲施體的雜質元素吸附到閘 -63- 200933893 極絕緣膜52b的表面以及反應室的內牆。在此，將 0.001 %至1 %的磷化氫（氫稀釋）引入於反應室內。注意 ，除了包含成爲施體的雜質元素的氣體之外，如虛線462 所示，還可以將氫引入於反應室內。或者，如虛線4 6 1所 示，還可以將包含矽或鍺的沉積性氣體引入於反應室內。 在形成包含成爲施體的雜質元素的閘極絕緣膜5 9c的 成膜處理（4 ) 45 8中，引入閘極絕緣膜的原料氣體（在 Ο 此，氫、矽烷和氨）並混合，利用施加高頻電力而產生的 輝光放電電漿，形成氮化矽膜。此時，因爲在引入析出在 閘極絕緣膜52b的表面上的成爲施體的雜質元素、以及吸 附在反應室的內牆的表面的成爲施體的雜質元素（在此， 磷）的同時，堆積氮化矽膜，所以可以形成包含磷的氮化 矽膜。在形成包含成爲施體的雜質元素的閘極絕緣膜59c 之後，停止上述原料氣體的引入，關掉電源，停止電漿。 在真空排氣處理459中，對反應室內進行真空排氣到 Q 預定的真空度。 之後，在包含成爲施體的雜質元素的閘極絕緣膜59c 上形成微晶半導體膜5 3。 注意，在形成微晶半導體膜53的成膜處理（3) 451 中，爲了形成不包含高於SIMS的檢測限度的成爲施體的 雜質元素的微晶半導體膜，藉由控制當進行吹洗處理447 時的將包含成爲施體的雜質元素的氣體（在此，磷化氫） 引入於反應室內的量，在之後形成的微晶半導體膜53中 不包含高於SIMS的檢測限度的成爲施體的雜質元素。或 -64- 200933893 者，藉由在形成包含成爲施體的雜質元素的閘極絕緣膜 59c之後，從反應室搬出基板，洗滌反應室內，然後還將 基板搬入於反應室內形成微晶半導體膜53，可以形成不 包含高於SIMS的檢測限度的成爲施體的雜質元素的微晶 半導體膜53。再者，藉由在形成包含成爲施體的雜質元 素的閘極絕緣膜59c之後，從反應室搬出基板，在別的反 應室內形成微晶半導體膜53，可以形成不包含高於SIMS 0 的檢測限度的成爲施體的雜質元素的微晶半導體膜53。 注意，作爲包含成爲施體的雜質元素的閘極絕緣膜 5 9c的形成方法，可以在進行吹洗處理447之後，對閘極 絕緣膜52b進行利用高密度電漿的氮化處理，來在閘極絕 緣膜5 9b的表面上形成包括成爲施體的雜質元素的氮化矽 層。高密度電漿藉由使用高頻率的微波例如2.45GHz來產 生。因爲其特徵在於低電子溫度的高密度電漿的活性種類 的動能低，所以可以形成與現有的電漿處理相比電漿損傷 Q 少且缺陷少的層。此外，因爲可以使閘極絕緣膜5 9b的表 面粗糙小，所以可以增高載流子的遷移率。 此外，也可以不進行圖20所示的吹洗處理447，而 與形成閘極絕緣膜的原料氣體一起，如圖20所示的虛線 463所示，使用包含成爲施體的雜質元素的氣體，來形成 包含成爲施體的雜質元素的閘極絕緣膜59c。 此後，藉由與實施例模式1所示的薄膜電晶體的製程 同樣的製程，可以製造圖7C所示的薄膜電晶體。 注意，在本實施例模式所示的製程中，藉由施加 -65- 200933893 1MHz至20MHz、典型爲13.56MHz的高頻電力；或者大 於20MHz且小於120MHz左右的VHF帶的高頻電力，來 產生輝光放電電槳。 此外，在微晶半導體膜的成膜處理中，除了矽烷及氣 之外，還可以將氦添加到反應氣體作爲稀有氣體。氦具有 在所有的氣體中最高的離子化能量即24.5eV，並且在稍 低於該離子化能量的大約 Q ，因此在維持放電時，離 4eV。因此，其放電開始 的値。根據如上所述的特 外，因爲可以形成均勻的 基板的面積增大，也可以 的效果。 因爲在本實施例模式 膜或微晶半導體膜中包含 〇 半導體膜與閘極絕緣膜的 體膜的結晶性提高。因此 體的電場效應遷移率及導 膜電晶體、現有的微晶半 藉由利用其通道形成區由 作爲顯示元件的開關，可 膜電晶體的面積。由此， 體的面積，而可以提高像 高解析度的顯示裝置。 20eV的能級中具有準穩定狀態 子化的能量只需要其差値的大約 電壓也示出在所有的氣體中最低 性，氦可以穩定地維持電漿。另 電漿，所以即使堆積微晶矽膜的 發揮謀求實現電漿密度的均勻化 中製造的薄膜電晶體在閘極絕緣 成爲施體的雜質元素，所以微晶 介面的結晶性高，並且微晶半導 ，利用微晶半導體膜的薄膜電晶 通電流比利用非晶半導體膜的薄 導體膜的薄膜電晶體高。因此， 微晶半導體膜形成的薄膜電晶體 以縮小通道形成區的面積，即薄 可以縮小每個像素中的薄膜電晶 素的開口率。其結果，可以製造 -66 - 200933893 此外，在本實施例模式中製造的薄膜電晶體的通道形 成區由微晶半導體膜形成，因此其電阻率比非晶半導體膜 低。由此，在利用微晶半導體膜53的薄膜電晶體中，示 出電流電壓特性的曲線的上升部分的傾斜成爲陡峭，作爲 開關元件的回應性優良，而且能夠進行高速工作。另外， 藉由將該微晶半導體膜用於薄膜電晶體的通道形成區，可 以抑制薄膜電晶體的臨界値變動。因此，可以製造電特性 0 的不均勻性低的顯示裝置。 再者，在本實施例模式中製造的薄膜電晶體在作爲通 道形成區的微晶半導體膜和作爲源區及汲區的添加有賦予 一種導電型的雜質元素的半導體膜之間形成電阻率高的非 晶半導體膜作爲緩衝層。雖然截止電流流過該緩衝層，但 是因爲緩衝層爲高電阻區域，所以可以抑制截止電流。 接著，示出適合閘極絕緣膜、微晶半導體膜的成膜的 結構的一例作爲應用上述反應室的電漿CVD裝置的一例 〇 圖22表示具備多個反應室的多室電漿CVD裝置的一 例。該裝置具備公共室423、裝載/卸載室422、第一反應 室400a、第二反應室40 0b、第三反應室400c。此裝置爲 一種單晶圓處理型式，其中嵌裝於裝載/卸載室422的盒 子的基板具有利用公共室423的搬送機構426從各反應室 搬出、搬入於各反應室的結構。在公共室42 3和各室之間 設置有閘閥425，以使各反應室內進行的處理互不干涉。 各反應室根據形成的薄膜的種類區分。例如，第一反 -67- 200933893 應室400a是用來形成閘極絕緣膜等絕緣膜的反應室，第 二反應室400b是用來形成構成通道的微晶半導體膜以及 緩衝層的反應室’第三反應室400c是用來形成構成源極 及汲極的添加有賦予一種導電型的雜質元素的半導體膜的 反應室。當然’反應室的數目不局限於此’根據需要可以 隨便增減。另外’既可以在一個反應室內形成一種膜’又 可以在一個反應室內形成多種膜。 Q 各反應室連接有渦輪分子泵419和乾燥泵420作爲排 氣單元。排氣單元不局限於這些真空泵的組合，只要能夠 排氣到大約l〇-1Pa至l(T5Pa的真空度’就可以應用其他 真空泵。在排氣單元43〇和各反應室之間設置有蝶閥417 ，由此可以遮斷真空排氣，並且藉由利用導氣閥418，控 制排氣速度，以調節各反應室的壓力。 注意，也可以將低溫泵42 1與用來形成微晶半導體膜 的第二反應室400b連接’以在第二反應室400b中進行真 Q 空排氣到超高真空。藉由利用低溫泵42 1，可以將反應室 的壓力成爲低於l〇_5Pa的壓力的超高真空。在本實施例 模式中，藉由將反應室內成爲低於l(T5Pa的壓力的超高 真空，可以降低微晶半導體膜中的氧濃度。其結果，可以 將微晶半導體膜53所包括的氧的濃度成爲ixi〇16atoms/cm3 以下。藉由降低微晶半導體膜中的氧濃度，可以降低膜中 的缺陷，並且可以提高結晶性，所以可以提高載流子的遷 移率。 氣體供給單元40 8由塡充以矽烷爲代表的半導體材料 -68- 200933893 氣體或稀有氣體等的用於製程的氣體的汽缸41 412、質量流量控制器413等構成。氣體供給單: 接到第一反應室400a並供給用來形成閘極絕緣 。氣體供給單元408i連接到第二反應室400b並 形成微晶半導體膜以及緩衝層的氣體。氣體 4 08η連接到第三反應室400c並供給如用來形成 體膜的氣體。此外，包含成爲施體的雜質元素的 0 的磷化氫被供應於第一反應室400a、第二反應: 氣體供給單元408a供給氬，並且氣體供給單元 給用於反應室內的清洗的蝕刻氣體的系統，這些 各反應室公共路線而構成。 各反應室連接有用來產生電獎的高頻電力 403。局頻電力供給單元403包括高頻電源404 406 ° 圖23表示對圖22的多室電漿CVD裝置的 Q 第四反應室400d的結構。第四反應室400d連接 給單元408b。另外’高頻電力供給單元、排氣 構與圖22的結構相同。各反應室可以根據形成 種類而區別使用。例如，第一反應室400a是用 極絕緣膜等絕緣膜的反應室，第二反應室400b 成半導體膜以及通道形成區用的微晶半導體膜的 第四反應室400d是用來形成保護通道形成區用 導體膜的緩衝層的反應室，第三反應室400c是 形成源極及汲極的添加有賦予一種導電型的雜質 0、停止閥 ΐ： 408 g 連 :膜的氣體 供給用來 供給單元 η型半導 氣體之一 t 400b 。 4〇8f是供 單元作爲 供給單元 和匹配器 結構追加 有氣體供 單元的結 的薄膜的 來形成閘 是用來形 反應室， 的微晶半 用來形成 元素的半 -69- 200933893 導體膜的反應室。每個薄膜具有最合適的成膜溫度’因此 藉由個別區分使用反應室’可以容易管理成膜溫度。而且 ，可以反復形成相同種類的膜’因此可以排除起因於先形 成的膜的殘留雜質物的影響。 注意，也可以在同一個反應室內連續形成微晶半導體 膜、緩衝層、添加有賦予一種導電型的雜質元素的半導體 膜。具體地說，將形成有閘極絕緣膜的基板搬入於反應室 0 ，並且在該反應室內連續形成微晶半導體膜、緩衝層、以 及添加有賦予一種導電型的雜質元素的半導體膜。此後’ 從反應室搬出基板，然後利用氟自由基等清洗反應室內。 然而，有即使清洗反應室內，在反應室內也留下成爲施體 的雜質元素的情況。當對這種反應室搬入形成有閘極絕緣 膜的基板，並形成微晶半導體膜時，在微晶半導體膜中包 含成爲施體的雜質元素。因此，可以形成與閘極絕緣膜的 介面的結晶性高且包含成爲施體的雜質元素的微晶半導體 〇 膜。 接著，參照圖24A至圖30C說明與上述方式不同的 薄膜電晶體的製造方法。這裏，示出藉由利用其光掩模個 數比上述方式少的製程來製造薄膜電晶體的製程。雖然在 此示出圖1A所示的薄膜電晶體的製程，但是可以將以下 方式應用於圖1D、圖2A至圖5B所示的薄膜電晶體的製 程。 與圖1A同樣，在基板50上形成導電膜，並藉由使 用抗蝕劑掩模蝕刻導電膜的一部分，以形成閘極電極5 1 -70- 200933893 。該抗蝕劑掩模藉由在導電膜上塗敷抗蝕劑並進行利用第 一光掩模的光微影製程而形成。接著，如圖24A所示， 在閘極電極51上形成閘極絕緣膜52a及52b。藉由與圖 9B及9C同樣的製程，形成包含成爲施體的雜質元素的微 晶半導體膜57。在該微晶半導體膜57上依次形成微晶半 導體膜53、緩衝層54、添加有賦予一種導電型的雜質元 素的半導體膜55、以及導電膜65a至65c。接著，在導電 0 膜65a上塗敷抗蝕劑80。 抗蝕劑80可以使用正型抗蝕劑或負型抗蝕劑。這裏 ，使用正型抗触劑。 接著，藉由使用多灰度掩模159作爲第二光掩模，將 光照射到抗鈾劑80，以對抗鈾劑80進行曝光。 這裏，參照圖25A至25D說明利用多灰度掩模159 的曝光。 多灰度掩模指的是能夠以三個級別對曝光部分、中間 Q 曝光部分、以及未曝光部分進行曝光的掩模。藉由進行一 次曝光及顯影製程，可以形成具有多個（典型爲兩種）厚 度區域的抗蝕劑掩模。因此，藉由使用多灰度掩模，可以 減少光掩模數目。 作爲多灰度掩模的典型例子，可以舉出圖25A所示 的灰度色調掩模159a、以及圖 25C所示的半色調掩模 159b ° 如圖25A所示，灰度色調掩模159a由具有透光性的 基板163、形成在其上的遮光部164、以及衍射光閘165 -71 - 200933893 構成。在遮光部164中，光的透過量爲0 %。另一方面， 衍射光閘1 65可以藉由將狹縫、點、網眼等的光透過部的 間隔設定爲用於曝光的光的解析度限度以下來控制光的透 過率。注意，衍射光閘1 65可以使用：週期性狹縫、點、 網眼；或者非週期性狹縫、點、網眼。 作爲具有透光性的基板163，可以使用石英等的具有 透光性的基板。遮光部1 64及衍射光閘1 65可以藉由利用 Ο 鉻或氧化絡等的吸收光的遮光材料形成。 在將曝光的光照射到灰度色調掩模1 59a的情況下， 如圖25B所示，在遮光部164中，光透過率166爲0%， 而在不設置有遮光部1 64及衍射光閘1 65的區域中，光透 過率166爲100%。另外，在衍射光閘165中，可以將光 透過率調整爲10至70%的範圍內。衍射光閘165中的光 透過率可以藉由調整衍射光閘的狹縫、點、或網眼的間隔 及閘距（pitch)而控制。 〇 如圖25C所示，半色調掩模15 9b由具有透光性的基 板163、形成在其上的半透過部167、以及遮光部168構 成。半透過部167可以使用 MoSiN、MoSi、MoSiO、 MoSiON、CrSi等。遮光部168可以藉由利用鉻、氧化鉻 等的吸收光的遮光材料形成。 在將曝光的光照射到半色調掩模1 5 9b的情況下，如 圖25D所示，在遮光部168中，光透過率169爲0%，而 在不設置有遮光部168及半透過部167的區域中，光透過 率169爲100%。另外，在半透過部167中，可以將光透 -72- 200933893 過率調整爲10至70 %的範圔內。半透過部167中的光透 過率可以根據半透過部167的材料而調整。 藉由在使用多灰度掩模進行曝光之後進行顯影，如圖 2 4B所示，可以形成具有不同的厚度區域的抗蝕劑掩模81
接著，藉由使用抗蝕劑掩模81將包含成爲施體的雜 質元素的微晶半導體膜57'微晶半導體膜53、緩衝層54 、添加有賦予一種導電型的雜質元素的半導體膜55、以 及導電膜65a至65c蝕刻並分離。其結果，如圖26A所示 ’可以形成包含成爲施體的雜質元素的微晶半導體膜61 、微晶半導體膜58、緩衝層62、添加有賦予一種導電型 的雜質元素的半導體膜63、以及導電膜85a至85c。注意 ，圖26A (抗蝕劑掩模81除外）相當於圖30A的A-B的 截面圖。 接著，對抗蝕劑掩模8 1進行灰化處理。其結果，抗 0 蝕劑的面積縮小，其厚度變薄。此時，厚度薄的區域的抗 蝕劑（與閘極電極51的一部分重疊的區域）被去除，由 此如圖26A所示，可以形成被分離的抗蝕劑掩模86。 接著，藉由使用抗蝕劑掩模86將導電膜85a至85c 蝕刻並分離。其結果，如圖26B所示那樣可以形成一對佈 線92 a至92c。藉由使用抗蝕劑掩模86對導電膜85a至 85c進行濕蝕刻，選擇性地蝕刻導電膜85a至85c。其結 果，因爲導電膜各向同性地被蝕刻，所以可以形成其面積 比抗蝕劑掩模86小的佈線92a至92c。 -73- 200933893 接著，藉由使用抗蝕劑掩模86對 電型的雜質元素的半導體膜63進行蝕 及汲區8 8。注意，在該蝕刻製程中，東 行蝕刻，而形成一對緩衝層87。可以 源區及汲區、以及一對緩衝層。另外， 端部與源區及汲區88的端部不一致且 線92a至92c的端部的外側形成源區;5 0 此後，去除抗蝕劑掩模86。 接著，在露出的微晶半導體膜61 該微晶半導體膜6 1的蝕刻速度低的條 。藉由該製程，可以去除源區及汲區之 61上的蝕刻渣滓物、抗蝕劑掩模的渣 抗蝕劑掩模的裝置內的污染源，而可以 間的確實的絕緣。其結果，可以降低薄 流，而可以製造截止電流小且耐壓性高 Q 意，例如可以使用氯氣體作爲蝕刻氣體 如圖26C所示，藉由使佈線92a至 及汲區8 8的端部不一致且彼此錯開，ί-端部的距離離開，所以可以防止佈線之 路。由此，可以制造反交錯型薄膜電晶 藉由上述製程，可以形成通道蝕亥丨 。此外，可以藉由利用兩個光掩模來形 此外，如圖27Α所示，在佈線92a 區88、一對緩衝層87、微晶半導體膜 添加有賦予一種導 刻’形成一對源區 I由對緩衝層62進 以同一個製程形成 佈線92a至92C的 彼此錯開’並在佈 C汲區88的端部。 不受到損傷且對於 件下，進行乾蝕刻 間的微晶半導體膜 滓、以及用於去除 實現源區及汲區之 膜電晶體的洩漏電 的薄膜電晶體。注 〇 92c的端部與源區 市線92a至92c的 間的洩漏電流、短 體。 丨型薄膜電晶體8 3 成薄膜電晶體。 至92c、源區及汲 61、包含成爲施體 -74- 200933893 的雜質元素的微晶半導體膜58、以及閘極絕緣膜52b上 形成保護絕緣膜76a。保護絕緣膜76a可以與閘極絕緣膜 52a及52b同樣地形成。 接著’藉由使用利用第三光掩模而形成的抗蝕劑掩模 對保護絕緣膜76a的一部分進行蝕刻，形成接觸孔。接著 ’形成在該接觸孔中與佈線92c接觸的像素電極77。這 裏，作爲像素電極77，在藉由濺射法形成ITO之後將抗 0 蝕劑塗敷在ITO上。接著，藉由利用第四光掩模對抗蝕劑 進行曝光及顯影，以形成抗蝕劑掩模。然後，使用抗蝕劑 掩模對ITO進行蝕刻，以形成像素電極77。注意，圖 27B相當於圖30C的A-B的截面圖。 藉由上述製程，可以形成薄膜電晶體、以及具有該薄 膜電晶體且能夠用於顯示裝置的元件基板。 接著，以下示出在形成接觸孔和電容元件的情況下的 可以利用一個光掩模來形成的製程。在此，示出圖3 0 A 〇 至30C的C-D的截面圖。 在圖27A之後，如圖28A所示，在保護絕緣膜76a 上形成絕緣膜1 0 1。在此，藉由利用感光性有機樹脂來形 成絕緣膜1 0 1。接著，在利用多灰度掩模1 60使絕緣膜 101感光之後，進行顯影，而如圖28B所示，形成絕緣膜 102。該絕緣膜102包括使覆蓋薄膜電晶體的佈線的保護 絕緣膜76a露出的凹部111a、以及電容佈線51c上的凹 部111b。在此，使用多灰度掩模160。該多灰度掩模160 在薄膜電晶體的佈線中可以以100%使絕緣膜101曝光， -75- 200933893 而在電容佈線5 1 c上可以以1 0 %至7 0 %的範圍使絕緣膜 101曝光。 接著，藉由對保護絕緣膜76a以及具有凹部的絕緣膜 1 02進行整體性的鈾刻（回蝕刻），對保護絕緣膜76a的 一部分進行蝕刻，如圖29A所示，形成使佈線92c露出的 接觸孔112a，同時在電容佈線51c上形成具有凹部112b 的絕緣膜103。
接著，藉由對絕緣膜103進行灰化處理，擴大接觸孔 112a以及凹部112b的面積，以形成接觸孔113a以及凹 部113b。注意，保護絕緣膜76a不由感光性有機樹脂形 成，而由無機絕緣膜形成，因此不被灰化。因此，在佈線 上形成接觸孔113a，該接觸孔113a的上表面形狀爲雙層 的環。 此後，可以在形成像素電極77的同時，形成由電容 佈線51c、閘極絕緣膜52a和52b、保護絕緣膜76a、以 Q 及像素電極77構成的電容元件。 藉由上述製程，可以在利用一個多灰度掩模形成連接 像素電極及佈線的接觸孔的同時，形成電容元件。 此外，也可以在圖10B或圖2 6B中形成佈線71a至 7 1 c、佈線9 2 a至9 2 c之後，去除抗蝕劑掩模6 6、8 6 ’以 佈線71a至71c、佈線92a至92c爲掩模對添加有賦予一 種導電型的雜質元素的半導體膜63進行蝕刻。其結果’ 可以，形成佈線71a至71c、佈線92a至92c與源區及汲區 72、88的端部一致的薄膜電晶體。在此，圖31表示薄膜 -76- 200933893 電晶體，其中，在去除圖10B的抗蝕劑掩模66之後’以 佈線71a至71c爲掩模對添加有賦予一種導電型的雜質元 素的半導體膜63進行蝕刻，使源區及汲區89的端部與佈 線7 1 a至7 1 c的端部一致。 注意，雖然在本實施例模式中，使用通道蝕刻型的薄 膜電晶體而表示，但是可以將微晶半導體膜用於通道保護 型的薄膜電晶體的通道形成區。 0 根據本實施例模式，可以製造電特性優良的反交錯型 薄膜電晶體、以及具有其的顯示基板。 注意，雖然在本實施例模式中利用反交錯型薄膜電晶 體作爲薄膜電晶體進行說明，但是不局限於此，可以將包 含成爲施體的雜質元素的絕緣膜和微晶半導體膜的製造方 法應用於正交錯型薄膜電晶體、頂閘型薄膜電晶體等。具 體地說，當使用作底膜的絕緣膜或者微晶半導體膜包含成 爲施體的雜質元素，並且在微晶半導體膜上形成閘極絕緣 Q 膜以及閘極電極時，可以製造包括提高與絕緣膜的介面的 結晶性的微晶半導體膜的薄膜電晶體。因此，可以形成電 特性優良的薄膜電晶體。 實施例模式4 在本實施例模式中，以下示出包括實施例模式1所示 的薄膜電晶體的液晶顯示裝置作爲顯示裝置的一個方式。 在此’參照圖32至圖34說明VA (垂直取向）型液晶顯 示裝置。VA型液晶顯示裝置是控制液晶面板的液晶分子 -77- 200933893 的排列的方式之一。VA型液晶顯示裝置是當不施加電壓 時液晶分子朝向垂直於面板的方向的方式。在本實施例模 式中，特別設法將像素分爲幾個區域（子像素），並且將 分子分別放倒於不同方向上。將此稱爲多域化、或者多域 設計。在以下說明中，將說明考慮到多域設計的液晶顯示 裝置。 圖32及圖33示出VA型液晶面板的像素結構。圖33 0 是基板600的平面圖，而圖32示出相對於圖33中的切斷 線Y-Z的截面結構。在以下說明中，參照這兩個附圖進行 說明。 在該像素結構中，一個像素具有多個像素電極624、 626，並且各像素電極624、626隔著平坦化膜622連接到 薄膜電晶體628、629。各薄膜電晶體628、629以不同的 閘極信號驅動。就是說，在多域設計的像素中，獨立控制 施加到各像素電極624、626的信號。 Q 像素電極624在接觸孔623中藉由佈線618連接到薄 膜電晶體628。此外，像素電極626在接觸孔627中藉由 佈線619連接到薄膜電晶體629。薄膜電晶體628的閘極 佈線6 0 2和薄膜電晶體6 2 9的閘極佈線6 0 3彼此分離，以 便能夠提供不同的閘極信號。另一方面，薄膜電晶體628 和薄膜電晶體629共同使用用作資料線的佈線616。可以 藉由使用實施例模式3所示的方法，來製造薄膜電晶體 628及薄膜電晶體629。 像素電極624和像素電極626具有不同的形狀，並且 -78- 200933893 被狹縫625彼此分離。像素電極626形成爲圍繞擴大爲V 字型的像素電極624的外側。藉由根據薄膜電晶體62 8及 薄膜電晶體629使施加到像素電極624和像素電極626的 電壓時序不同，來控制液晶的取向。藉由對閘極佈線602 和閘極佈線603施加不同的閘極信號，可以使薄膜電晶體 62 8及薄膜電晶體629的工作時序互不相同。此外，在像 素電極62 4、626上形成有取向膜64 8。 0 在相對基板601上形成有遮光膜632、著色膜636、 相對電極640。此外，在著色膜636和相對電極640之間 形成平坦化膜63 7，以便防止液晶取向的錯亂。此外，在 相對電極640上形成取向膜646。圖34示出相對基板一 側的結構。相對電極640是在不同的像素之間共同使用的 電極並形成有狹縫641。藉由互相咬合地配置該狹縫641 和在像素電極624及像素電極626 —側的狹縫625，可以 有效地產生傾斜電場來控制液晶的取向。由此，可以根據 Q 地方使液晶的取向方向不同，從而擴大視角。 這裏，利用基板、著色膜、遮光膜以及平坦化膜構成 顏色濾光片。注意，也可以在基板上不形成遮光膜以及平 坦化膜中的任一方或者雙方。 此外，著色膜具有使可見光的波長範圍中的任意波長 範圍的光的成分較佳的地透過的功能。通常，在很多情況 下，組合使紅色波長範圍的光、藍色波長範圍的光、以及 綠色波長範圍的光分別較佳的地透過的著色膜，而用於顏 色濾光片。然而，著色膜的組合不局限於這些。 -79- 200933893 藉由使像素電極624、液晶層650、以 640重疊，形成第一液晶元件。此外，藉由 626、液晶層650、以及相對電極640重疊， 晶元件。此外，採用在一個像素中設置有第一 第二液晶元件的多域結構。 注意，雖然在此示出VA型液晶顯示裝置 示裝置，但是可以將藉由實施例模式1而形成 0 用於FFS型液晶顯示裝置、IPS型液晶顯示| 液晶顯示裝置、以及其他液晶顯示裝置。 藉由上述製程，可以製造液晶顯示裝置。 例模式的液晶顯示裝置利用截止電流少且電特 交錯型薄膜電晶體，所以可以製造對比度高且 液晶顯示裝置。 實施例模式5 ❹ 在本實施例模式中，以下示出包括實施例 的薄膜電晶體的發光顯示裝置作爲顯示裝置的 在此，說明發光顯示裝置包括的像素的結構。 示像素的俯視圖的一個方式，而圖35B表示對 中的A-B的像素的截面結構的一個方式。 作爲發光裝置，在此利用包括利用電致發 件的顯示裝置而表示。利用電致發光的發光元 材料是有機化合物還是無機化合物被區分。一 稱爲有機EL元件，而後者稱爲無機EL元件 及相對電極 使像素電極 形成第二液 液晶元件和 作爲液晶顯 的元件基板 I置、TN型 因爲本實施 性優良的反 可見度高的 模式1所示 一個方式。 圖 35A表 應於圖3 5 A 光的發光元 件根據發光 般地，前者 。另外，這 -80- 200933893 裏，作爲薄膜電晶體的製程，可以使用實施例模式1。 關於有機EL元件，藉由將電壓施加到發光元件，電 子和電洞從一對電極分別注入到包括發光有機化合物的層 中，並流過電流。並且，藉由那些載流子（電子和電洞） 複合，發光有機化合物形成激發態，並且當該激發態返回 基態時發光。由於這種機制，這種發光元件稱爲電流激發 型發光元件。
無機EL元件根據其元件結構，被分類爲分散型無機 EL元件和薄膜型無機EL元件。分散型無機EL元件是具 有將發光材料的粒子分散在粘結劑中的發光層的，其發光 機制爲利用施體能級和受體能級的施體-受體複合型發光 。薄膜型無機EL元件具有以電介質層夾住發光層並且它 被電極夾住的結構，其發光機制爲利用金屬離子的內殼層 電子躍遷的局部存在型發光。注意，這裏，使用有機EL 元件作爲發光元件進行說明。另外，雖然使用通道蝕刻型 薄膜電晶體作爲用來控制對於第一電極的信號的輸入的開 關薄膜電晶體、以及用來控制發光元件的驅動的驅動薄膜 電晶體，但是可以適當地使用通道保護型薄膜電晶體。 在圖35A及35B中，第一薄膜電晶體74a是用來控 制對於第一電極的信號的輸入的開關薄膜電晶體’而第二 薄膜電晶體74b相當於用來控制對於發光元件94的電流 或電壓的供給的驅動薄膜電晶體。 第一薄膜電晶體74a的閘極電極連接到掃描線51a， 源極及汲極中的一方連接到用作信號線的佈線713至71c -81 - 200933893 ，並且源極及汲極中的另一方連接到第二薄膜電晶體74b 的閘極電極51b。第二薄膜電晶體74b的源極及汲極中的 —方連接到電源線93a至93c，並且源極及汲極中的另一 方連接到顯示裝置的第一電極79。藉由利用第二薄膜電 晶體74b的閘極電極、閘極絕緣膜、以及電源線93a構成 電容元件96，並且第一薄膜電晶體74 a的源極及汲極中 的另一方連接到電容元件96。 Ο 注意，電容元件96相當於在第一薄膜電晶體74a截 止時保持第二薄膜電晶體74b的閘極-源極間電壓或閘極-汲極間電壓（以下稱爲閘電壓）的電容元件，並不一定需 要設置。 在本實施例模式中，可以藉由使用實施例模式1所示 的薄膜電晶體來形成第一薄膜電晶體74 a及第二薄膜電晶 體74b。此外，雖然在此第一薄膜電晶體74a及第二薄膜 電晶體74b由η通道型薄膜電晶體形成，也可以使用η通 〇 道型薄膜電晶體形成第一薄膜電晶體74a且使用ρ通道型 薄膜電晶體形成第二薄膜電晶體74b。再者’還可以使用 P通道型薄膜電晶體形成第一薄膜電晶體74a及第二薄膜 電晶體74b。 在第一薄膜電晶體74a及第二薄膜電晶體74b上形成 保護絕緣膜76，在保護絕緣膜76上形成平坦化膜78 ’在 形成於平坦化膜78以及保護絕緣膜76中的接觸孔中形成 連接到佈線93f的第一電極79。平坦化膜78較佳的使用 有機樹脂如丙烯、聚醯亞胺、聚醯胺等、或者矽氧烷聚合 -82- 200933893 物來形成。在接觸孔中，第一電極79具有凹凸，所以設 置覆蓋該區域且具有開口部的分隔壁91。以在分隔壁91 的開口部中與第一電極79接觸的方式形成EL層92 ’以 覆蓋EL層92的方式形成第二電極93，並且以覆蓋第二 電極93及分隔壁91的方式形成保護絕緣膜95。 在此，示出頂部發射結構的發光元件94作爲發光元 件。因爲頂部發射結構的發光元件94也在第一薄膜電晶 ^ 體74a、第二薄膜電晶體74b上可以發光，所以可以增大 發光面積。然而’如果在EL層92下存在的層具有凹凸 ，就在該凹凸上膜厚度的分佈成爲不均勻，第二電極93 及第一電極79短路而導致顯示缺陷。因此，較佳的設置 平坦化膜7 8。 由第一電極79及第二電極93夾住EL層92的區域 相當於發光元件94»在採用圖35A所示的像素的情況下 ，來自發光元件94的光如空心箭頭所示發射到第二電極 〇 9 3 -側。 用作陰極的第一電極7 9只要是其功函數小且反射光 的導電膜’就可以使用已知的材料。例如，較佳的使用 Ca、Al、CaF、MgAg、AlLi 等。EI^層 92 既可以由單獨 層構成’又可以由多層的疊層耩成。在由多層構成的情況 下，在用作陰極的第一電極79上按順序層疊電子注入層 、電子傳輸層、發光層、電洞傳輸層、電洞注入層。注意 ，不一定需要設置這些層的全部。用作陽極的第二電極 93使用透過光的透光·導電材料形成，例如也可以使用具 '83- 200933893 有透光性的導電膜如含有氧化鎢的銦氧化物、含有氧化鎢 的銦鋅氧化物、含有氧化鈦的銦氧化物、含有氧化鈦的銦 錫氧化物、ITO、銦鋅氧化物、添加有氧化矽的銦錫氧化 物等。 在此’示出從與基板相反一側的面取出發光的頂部發 射結構的發光元件，但是可以適當地應用從基板一側的面 取出發光的底部發射結構的發光元件、從基板一側及與基 0 板相反一側的面取出發光的雙面發射結構的發光元件。 此外，雖然在此，說明了有機EL元件作爲發光元件 ’但是也可以設置無機EL元件作爲發光元件。 注意，雖然在本實施例模式中示出控制發光元件的驅 動的薄膜電晶體（驅動薄膜電晶體）和發光元件電連接的 一例’但是也可以採用在驅動薄膜電晶體和發光元件之間 連接有電流控制薄膜電晶體的結構。 藉由上述製程，可以製造發光顯示裝置。本實施例模 ❹ 式的發光裝置使用截止電流少且電特性優良的反交錯型薄 膜電晶體’所以可以製造對比度高且可見度高的發光顯示 裝置。 實施例模式6 接著’以下示出本發明的顯示裝置的一個方式的顯示 面板的結構。 在圖36A示出另外僅形成信號線驅動電路6013且與 形成在基板6011上的像素部6012連接的顯示面板的方式 -84- 200933893 。像素部6012及掃描線驅動電路60 14利用將微晶半導體 膜用於通道形成區的薄膜電晶體形成。藉由由其電場效應 遷移率高於將微晶半導體膜用於通道形成區的薄膜電晶體 的電晶體形成信號線驅動電路，可以使信號線驅動電路的 工作穩定，該信號線驅動電路的驅動頻率需要高於掃描線 驅動電路的驅動頻率。注意，信號線驅動電路6013可以 爲將單晶半導體用於通道形成區的電晶體、將多晶半導體 0 用於通道形成區的薄膜電晶體、或將SOI用於通道形成區 的電晶體。電源的電位、各種信號等藉由F P C 6 0 1 5分別 供給給像素部60 1 2 '信號線驅動電路60 1 3、掃描線驅動 電路6014。再者，還可以在信號線驅動電路 6013和 FPC6015之間、或者在信號線驅動電路6013和像素部 6〇12之間設置保護電路。保護電路由選自薄膜電晶體、 二極體、電阻元件以及電容元件等中的一種或多種元件構 成。此外，作爲二極體，也可以使用實施例模式1或2所 〇 示的對薄膜電晶體進行二極體連接而成的二極體。 注意，也可以將信號線驅動電路及掃描線驅動電路都 形成在與像素部相同的基板上。 此外，在另外形成驅動電路的情況下，不一定需要將 形成有驅動電路的基板貼合到形成有像素部的基板上，也 可以如貼合到FPC上。在圖3 6B中表示另外僅形成信號 線驅動電路6023且與形成在基板602 1上的像素部6022 及掃描線驅動電路6024連接的顯示裝置面板的方式。像 素部6022及掃描線驅動電路6024藉由利用將微晶半導體 -85- 200933893 膜用於通道形成區的薄膜電晶體而形成。信號線驅動電路 6023藉由FPC6025連接到像素部6022。電源的電位、各 種信號等藉由FPC6025分別供給給像素部6〇22、信號線 驅動電路6023、掃描線驅動電路6024。再者，也可以在 信號線驅動電路6023及FPC6025之間、或者在信號線驅 動電路6023及像素部6022之間設置保護電路。 另外’也可以利用將微晶半導體膜用於通道形成區的 0 薄膜電晶體在與像素部相同的基板上僅形成信號線驅動電 路的一部分或掃描線驅動電路的一部分，另外形成其他部 分且與像素部電連接。在圖3 6C中表示將信號線驅動電路 所具有的類比開關6033a形成在與像素部6032、掃描線 驅動電路6034相同的基板603 1上，並且將信號線驅動電 路所具有的移位暫存器603 3b另外形成在不同的基板上， 而彼此貼合的顯示裝置面板的方式。像素部6032及掃描 線驅動電路6034利用將微晶半導體膜用於通道形成區的 Q 薄膜電晶體形成。信號線驅動電路所具有的移位暫存器 6033b藉由FPC6035連接到像素部6032。電源的電位、 各種信號等藉由FPC603 5分別供給給像素部6032、信號 線驅動電路、掃描線驅動電路6 034。再者，也可以在信 號線驅動電路6033及FPC6035之間、或者在信號線驅動 電路6033及像素部6032之間設置保護電路。 如圖36A至36C所示，可以在與像素部相同的基板 上利用將微晶半導體膜用於通道形成區的薄膜電晶體形成 本實施例模式的顯示裝置的驅動電路的一部分或全部。 -86- 200933893 注意，對另外形成的基板的連接方法沒有特別的限制 ，可以使用已知的COG方法、引線鍵合方法、或TAB方 法等。此外’連接的位置只要能夠電連接，就不限於圖 36A至36C所示的位置。另外，也可以另外形成控制器、 CPU、記億體等而連接。 注意，在本發明中使用的信號線驅動電路包括移位暫 存器和類比開關。或者’除了移位暫存器和類比開關之外 0 ’還可以包括緩衝器、位準轉移器、源極跟隨器等其他電 路。另外，不一定需要設置移位暫存器和類比開關，例如 既可以使用像解碼器電路那樣的可以選擇信號線的其他電 路代替移位暫存器’又可以使用鎖存器等代替類比開關。 實施例模式7 將根據本發明而得到的顯示裝置等可以用於主動矩陣 型顯示裝置面板。就是說，可以在將它們組裝到顯示部的 Q 所有的電子設備中實施本發明。 作爲這種電子設備’可以舉出影像拍攝裝置如攝像機 和數位相機等、頭戴式顯示器（護目鏡型顯示器）、汽車 導航系統、投影機、汽車音響、個人電腦、可檇式資訊終 端（移動電腦、行動電話或電子書等）等。圖37A至37D 示出其一例。 圖3 7 A表示電視裝置。如圖3 7 a所示，可以將顯示 面板組裝在框體中來完成電視裝置。由顯示面板形成主畫 面2003，作爲其他附屬裝置還具有揚聲器部分2〇〇9、操 -87- 200933893 作開關等。如上所述，可以完成電視裝置。 如圖3 7 A所示，在框體200 1中組裝利用顯示元件的 顯示用面板2002，並且可以由接收機2005接收普通的電 視廣播’而且藉由數據機2004連接到有線或無線方式的 通訊網絡，從而還可以進行單向（從發送者到接收者）或 雙向（在發送者和接收者之間，或者在接收者之間）的資 訊通訊。電視裝置的操作可以由組裝在框體中的開關或另 Q 外形成的遙控裝置2006進行，並且該遙控裝置2006也可 以設置有顯示輸出的資訊的顯示部2007。 另外，電視裝置還可以附加有如下結構：除了主畫面 2 003以外，使用第二顯示面板形成子畫面2008，並顯示 頻道或音量等。在這種結構中，也可以利用液晶顯示面板 形成主畫面2003，並且利用發光顯示面板形成子畫面 2008。另外，也可以採用如下結構··利用發光顯示面板形 成主畫面2003，利用發光顯示面板形成子畫面2008，並 Q 且子畫面能夠點亮和熄滅。 圖38是電視裝置的主要結構的方塊圖。像素部921 形成在顯示面板900上。也可以採用COG方式將信號線 驅動電路922和掃描線驅動電路92 3安裝在顯示面板900 上。 作爲其他外部電路的結構，在視頻信號的輸入一側具 有視頻信號放大電路925、視頻信號處理電路92 6、控制 電路927等。其中，視頻信號放大電路925放大調諧器 924所接收的信號中的視頻信號，視頻信號處理電路926 -88- 200933893 將從視頻信號放大電路925輸出的信號轉換成對應於 綠和藍各種顏色的顏色信號，控制電路927將該視頻 轉換成驅動器1C輸入規格。控制電路927將信號分 出到掃描線一側和信號線一側。在進行數位驅動的情 ，可以採用如下結構：在信號線一側設置信號分割 9 28，並將輸入數位信號劃分成m個而供給。 由調諧器924接收的信號中的音頻信號被發送到 0 信號放大電路929，並其輸出經過音頻信號處理電路 供給到揚聲器93 3。控制電路93 1從輸入部932接收 站（接收頻率）或音量的控制資訊，並將信號傳送到 器924、音頻信號處理電路930。 當然，本發明不局限於電視裝置，還可以應用於 用途如個人電腦的監視器、火車站或機場等中的資訊 幕、街頭上的廣告顯示幕等的大面積顯示媒體。 藉由在主畫面2003、子畫面2008中應用上述實 Q 模式所說明的顯示裝置，可以提高電視裝置的批量生 〇 圖37B表示行動電話23 0 1的一例。該行動電話 包括顯示部2302、操作部23 0 3等而構成。藉由在顯 2 3 02中應用上述實施例模式所說明的顯示裝置，可 高行動電話的批量生產性。 另外’圖37C所示的可檇式電腦包括主體2401 示部2402等。藉由在顯示部2402中應用上述實施例 所示的顯示裝置，可以提高電腦的批量生產性。 紅、 信號 別輸 況下 電路 音頻 930 接收 調諧 各種 顯示 施例 產性 230 1 示部 以提 、顯 模式 -89- 200933893 圖37D是桌上照明器具’包括照明部分25〇ι、燈罩 2502、可變臂2503、支柱2504、台2505和電源2506。 藉由對照明部分2501使用本發明的發光裝置來製造桌上 照明器具。注意’照明器具包括固定到天花板上的照明器 具、壁掛型照明器具等。藉由應用上述實施例模式所示的 顯示裝置’可以提高批量生產性，而可以提供廉價的桌上 照明器具。 〇 實施例1 圖39表示藉由利用SIMS測定當在玻璃基板上形成 閘極絕緣膜並利用包含成爲施體的雜質元素的氣體之一的 磷化氫進行吹洗處理之後形成微晶矽膜時的磷的峰値濃度 而得到的結果。 在如下成膜條件下，在〇.7mm的玻璃基板上利用電 漿CVD法形成厚度爲lOOnm的氧氮化矽膜：RF電源頻率 ❹ 爲13.56MHz，RF電源的功率爲50W，成膜溫度爲280 °C ，矽烷氣體的流量和一氧二氮的流量分別爲30sccm、 1 200sccm，並且壓力爲40Pa。 接著，將包含磷化氫的氣體引入於反應室內’進行吹 洗處理。以下示出此時的條件。 (條件1 ) 0_ 1%PH3 ( Ar 稀釋）的流量 5 00 seem (條件2 )
SiH4 的流量 100sccm，0.5%PH3( (Ha)稀釋）的流 -90- 200933893 量 170sccm (條件3 )
SiH4 的流量 lOOsccm，H2 的流量 153sccm，0·5%ΡΗ3/Η2 的流量17sccm 接著，在如下成膜條件下，在閘極絕緣膜上利用電漿 CVD法形成厚度爲50nm的微晶矽膜：RF電源頻率爲 13.56MHz，RF電源的功率爲50W，成膜溫度爲28〇t：， 0 矽烷氣體的流量和氫的流量分別爲1 Osccm、1 50〇SCCm， 並且壓力爲280Pa。 在從反應室搬出基板，利用氟自由基清洗反應室內之 後，再度將基板搬入於反應室中。 接著，在如下成膜條件下，在微晶矽膜上利用電漿 CVD法形成厚度爲i〇〇nm的非晶矽膜作爲緩衝層：rf電 源頻率爲13.56MHz，RF電源的功率爲60W，成膜溫度爲 280°C，矽烷氣體的流量和氫的流量分別爲28〇SCCm、 ❹ 300sccm，並且壓力爲l70Pa。圖39表示：此時，利用二 次離子質量分析法（SIM S )對在條件1至條件3下進行 吹洗處理的各基板進行從基板表面向深度方向的測定的結 果。 在圖39中’縱軸表不憐的濃度（atoms/cm3)，而橫 軸表示蝕刻樣品的深度（nm )。此外，直到大約70nm的 深度是緩衝層的非晶矽膜，直到大約70 nm至120 nm的深 度是微晶矽膜，直到大約120nm至220nm的深度是閘極 絕緣膜的氧氮化矽膜。 -91 - 200933893 在圖39中，以下示出微晶矽膜中的磷的濃度。注意 ，關於微晶矽膜及氧氮化矽膜的介面的高峰，因爲觀察到 矽的離子強度有異常，所以不考慮到該濃度。 •條件 1 的樣品···SxlObatoms/cm3 至 2xl018atoms/cm3 .條件 2 的樣品…6xl016atoms/cm3 至 3xl018atoms/cm3 .條件 3 的樣品…3xl016atoms/cm3 至 2xl017atoms/cm3 藉由上述製程，藉由在進行磷化氫吹洗處理之後，形 0 成微晶矽膜，可以形成包含磷的微晶矽膜。 實施例2 圖40表示藉由利用SIMS測定當在玻璃基板上形成 包含成爲施體的雜質元素的磷的閘極絕緣膜之後形成微晶 矽膜時的磷的峰値濃度而得到的結果。在此，在包括磷的 條件下形成氧氮化矽膜作爲第一閘極絕緣膜，而形成氧氮 化矽膜作爲第二閘極絕緣膜。 〇 在如下成膜條件下，在0.7mm的玻璃基板上利用電 黎CVD法形成厚度爲i〇nm的包含磷的氧氮化矽膜：RF 電源頻率爲13.56MHz’ RF電源的功率爲50W，成膜溫度 爲280 °C ’並且壓力爲40Pa。此外，以下示出此時的原料 氣體的流量條件。 (條件4 )
SiH4 的流量 30sccm，N2〇 的流量 I200sccm，0·5%ΡΗ3 (Η〗稀釋）的流量60sccm (條件5 ) -92- 200933893
SiH4 的流量 30sccm，N20 的流量 1200sccm，0.5%PH3 (H2稀釋）的流量6sccm 接著，在第一閘極絕緣膜上形成第二閘極絕緣膜。此 時，在如下成膜條件下，在玻璃基板上利用電漿CVD法 形成厚度爲lOOnm的氧氮化矽膜：RF電源頻率爲 13.56MHz，RF電源的功率爲50W，成膜溫度爲280 °C , 矽烷氣體的流量和一氧二氮的流量分別爲30sCcm、
1200sccm，並且壓力爲40Pa。 接著’在如下微晶矽膜的成膜條件下，在閘極絕緣膜 上利用電漿CVD法形成厚度爲50nm的微晶矽層：RF電 源頻率爲13.56MHz’ RF電源的功率爲50W，成膜溫度爲 2 8 0 °C ’矽烷氣體的流量和氫的流量分別爲1 〇 s ccin、 1 5 00sccm，並且壓力爲280Pa。 在從反應室搬出基板’利用氟自由基清洗反應室內之 後，再度將基板搬入於反應室中。 Q 接著’在如下成膜條件下，在微晶矽膜上利用電漿 CVD法形成厚度爲1 〇〇nm的非晶矽膜作爲緩衝層：RF電 源頻率爲13.56MHz ’ RF電源的功率爲60W，成膜溫度爲 280 °C，砂院氣體的流量和氫的流量分別爲280sccm、 300sccm’並且壓力爲17〇Pa。圖40表示：此時，利用二 次離子質量分析法（SIMS)對在條件4及條件5下形成 第一閘極絕緣膜的各基板進行從基板表面向深度方向的測 定的結果。 在圖40中’縱軸表不磷的濃度（at〇ms/cm3)，而橫 -93- 200933893 軸表示對樣品進行蝕刻的深度（nm)。此外，直到大約 70nm的深度是緩衝層的非晶矽膜，直到大約7〇nm至 120nm的深度是微晶矽膜，直到大約120nm至220nm的 深度是閘極絕緣膜的氧氮化矽膜。 在圖40中，以下示出微晶矽膜中的磷的濃度。注意 ’關於微晶矽膜及氧氮化矽膜的介面的高峰，因爲可以觀 察到矽的離子強度有異常，所以不考慮到該濃度。 ·條件 4 的樣品…3xl016atoms/cm3 至 7xl017atoms/cm3 •條件 5 的樣品·.·SxIOWatoms/cm3 至 2xl017atoms/cm3 在圖40中，因爲利用矽標準樣品製定分量，所以不 能測定氧氮化矽膜中的準確的磷的濃度，但是根據高峰的 形狀可以預料是否包含磷。在深度爲200nm至230nm的 區域中也有磷濃度的大高峰，所以可以知道在與微晶矽膜 離開的閘極絕緣膜中包含磷。 根據上述，可以知道：藉由在形成包含磷的閘極絕緣 Q 膜之後’形成微晶矽膜，在閘極絕緣膜及微晶矽膜中包含 磷。就是說，可以形成包含磷的閘極絕緣膜以及微晶矽膜 實施例3 圖41表示藉由利用SIMS測定當在電漿CVD裝置的 反應室內預塗保護膜之後，將玻璃基板引入於反應室內， 形成第一閘極絕緣膜、第二閘極絕緣膜、微晶矽膜、以及 用作緩衝層的非晶矽膜時的磷的峰値濃度而得到的結果。 -94- 200933893 在此’形成氮化矽膜作爲第一閘極絕緣膜，而形成氧氮化 矽膜作爲第二閘極絕緣膜。 在反應室內預塗保護膜。以下示出此時的條件。 (條件6 ) 作爲保護膜，形成包含磷的非晶矽膜。將此時的成膜 條件設定爲如下’在反應室的內牆上形成厚度爲50nm的 包括磷的非晶矽膜·· RF電源頻率爲13.56MHz，RF電源 ^ 的功率爲370W，並且壓力爲l70Pa。此外，以下示出此 時的原料氣體的流量條件。 (條件6 )
SiH4的流量 lOOsccm，0·5%ΡΗ3 ( H2稀釋）的流量 170sccm (條件7 ) 作爲保護膜，層疊氮化矽膜、氧氮化矽膜、以及非晶 矽膜。將此時的成膜條件設定爲如下，在反應室的內牆上 〇 形成厚度爲llOnm的氮化矽膜：RF電源頻率爲13.56MHz ’ RF電源的功率爲370W，矽烷流量、氫流量、氮流量、 氨流量分別爲 lOsccm、500sccm、550sccm、140sccm，並 且壓力爲lOOPa。此外，在如下成膜條件下，在氮化矽膜 上利用電獎CVD法形成厚度爲llOnm的氧氮化砍膜：rf 電源頻率爲13.56MHz，RF電源的功率爲50W，成膜溫度 爲280 °C ’矽烷氣體的流量和一氧二氮的流量分別爲 30sccm、1 200sccm，並且壓力爲40Pa。此外，在如下成 膜條件下，在氧氮化矽膜上利用電漿CVD法形成厚度爲 -95- 200933893 200nm的非晶矽膜：rf電源頻率爲 13.56MHz，RF電源 的功率爲120W，成膜溫度爲280°C，矽烷氣體爲300sccm ，並且壓力爲1 70Pa。 接著，在將基板搬入於反應室內之後，在如下第一閘 極絕緣膜的成膜條件下，在0.7mm的玻璃基板上利用電 漿CVD法形成厚度爲lOOnm的氮化矽膜：RF電源頻率爲 13.56 MHz，RF電源的功率爲370W，成膜溫度爲280 °C， ^ 砂院流量、氫流量、氮流量、氛流量分別爲lOsccm、 500sccm、550sccm、140sccm，並且壓力爲 lOOPa。 接著，在第一閘極絕緣膜上形成第二閘極絕緣膜。此 時，在如下成膜條件下，在第一閘絕緣層上利用電漿 CVD法形成厚度爲lOOnm的氧氮化矽膜：RF電源頻率爲 13.56MHz，RF電源的功率爲5 0 W，成膜溫度爲2 8 0 °C， 砂院氣體的流量和一氧二氮的流量分別爲 30sccm、 1200sccm，並且壓力爲40Pa。
接著，在如下成膜條件下，在閘極絕緣膜上利用電漿 CVD法形成厚度爲50nm的微晶矽膜：RF電源頻率爲 13.56MHz，RF電源的功率爲50W，成膜溫度爲280°C， 矽烷氣體的流量和氫的流量分別爲 lOsccm、1500sccm， 並且壓力爲280Pa。 在從反應室搬出基板，利用氟自由基清洗反應室內之 後，再度將基板搬入於反應室中。 接著，在如下成膜條件下，在微晶矽膜上利用電漿 CVD法形成厚度爲l〇〇nm的非晶矽膜作爲緩衝層：RF電 -96 - 200933893 源頻率爲13.56MHz，RF電源的功率爲60W，成膜溫度爲 280 °C ，矽烷氣體的流量和氫的流量的比例分別爲 280sccm、300sccm，並且壓力爲 170Pa。圖 41表示：此 時，利用二次離子質量分析法（SIMS )對在條件6及條 件7下在反應室上預塗的各基板進行從基板表面向深度方 向的測定的結果。 在圖41中，縱軸表示磷的濃度（atoms/cm3 )，而橫 0 軸表示對樣品進行蝕刻的深度（nm)。此外，直到大約 7 0nm的深度是緩衝層的非晶矽膜，直到大約 70nm至 120nm的深度是微晶矽膜，直到大約I20nm至220nm的 深度是閘極絕緣膜的氧氮化矽膜。 在圖41中，以下示出微晶矽膜中的磷的濃度。注意 ’關於微晶矽膜及氧氮化矽膜的介面的高峰，因爲可以觀 察到矽的離子強度有異常，所以不考慮到該濃度。 •條件 6 的樣品…5xl016atoms/cm3 至 lxl017atoms/cm3 •條件 7 的樣品··SxloMatoms/cm3 至 5xl016atoms/cm3 根據上述，可以知道：藉由在電漿CVD裝置的反應 室內預塗包含磷的非晶矽膜作爲保護膜之後，形成閘極絕 緣膜、以及微晶矽膜，在微晶矽膜中包含磷。 實施例4 在本實施例中，測定形成在絕緣膜上的微晶矽膜中的 載流子的壽命，並且以下示出微晶矽膜受到的絕緣膜的影 響。 -97- 200933893 圖42A表示樣品1的截面結構。在玻璃基板121上 形成厚度爲1 1 Onm的氮化矽膜122，在其上形成厚度爲 llOnm的氧氮化矽膜123，在其上形成厚度爲95 nm的微 晶矽膜124。 圖42B表示樣品2的截面結構。在玻璃基板121上形 成厚度爲110 nm的氮化矽膜122，在其上形成厚度爲 1 1 Onm的氧氮化矽膜123，在其上形成厚度爲lnm的氮化 0 矽膜125，在其上形成厚度爲95nm的微晶矽膜124。 圖42C表示樣品3的截面結構。在玻璃基板121上形 成厚度爲llOnm的氮化矽膜122，在其上形成厚度爲 1 1 Onm的氧氮化矽膜123，在其上形成厚度爲3 nm的氮化 矽膜126，在其上形成厚度爲95 nm的微晶矽膜124。 圖42D表示樣品4的截面結構。在玻璃基板121上 形成厚度爲1 l〇nm的氮化矽膜122，在其上形成厚度爲 1 1 Onm的氧氮化矽膜123，在其上形成厚度爲5 nm的氮化 0 矽膜127，在其上形成厚度爲95nm的微晶矽膜124。 圖42E表示樣品5的截面結構。在玻璃基板121上形 成厚度爲1 10nm的氮化矽膜122，在其上形成厚度爲 95nm的微晶砂膜124。 注意，氮化矽膜122的成膜條件是與實施例3的作爲 第一閘極絕緣膜形成的氮化矽膜同樣的條件。此外，氧氮 化矽膜1 23的成膜條件是與實施例3的作爲第二閘極絕緣 膜形成的氧氮化矽膜同樣的條件。微晶矽膜1 24的成膜條 件是與實施例3的微晶矽膜同樣的條件。氮化矽膜125至 -98- 200933893 1 27的成膜條件是與氮化矽膜1 22同樣的條件。
關於樣品1至樣品5，藉由微波光導電衰減法（ Microwave Photo Condutivity Decay : # -PCD 法）測定微 晶矽膜所包含的載流子的壽命。；tz -PCD法是如下方法： 藉由對微晶矽膜進行雷射光束的脈衝照射，測定從在微晶 矽膜中產生過剩的載流子到該載流子複合而消失的壽命。 藉由載流子的產生，微晶矽膜的導電率增加，所以照射到 微晶矽膜的微波的反射率對應於過剩的載流子密度而變化 。藉由測定該微波的反射率的減少時間，可以測定載流子 的壽命。 在本實施例中，藉由利用微波的多晶矽薄膜的結晶性 評價裝置（KOBELCO Research Institute.Inc.製造），對 樣品1至樣品5照射13.56MHz的微波以及波長爲3 49nm 的YLG鐳射的3倍波，利用測定微波的相位差的電壓計 ，來測定由於載流子的產生而變化的微波的相位差。此外 Q ，圖43表示該測定値。注意，因爲測定値的高峰陡峭， 所以不能測定由於載流子的複合的消失時間。然而，峰値 越大，載流子的壽命相對性地越長，並且結晶性良好。因 此，根據峰値，比較各樣品的載流子的壽命。 根據圖43，可以知道：對樣品1即微晶矽膜的底膜 來說，與氮化矽膜相比，氧氮化矽膜的峰値大並且載流子 的壽命長。此外，也可以知道：即使在氧氮化矽膜上形成 極薄的氮化矽膜，載流子的壽命也較長。由此，可以知道 :在微晶矽膜的基底膜爲氧氮化矽膜或者氧氮化矽膜上的 -99- 200933893 極薄的氮化矽膜的情況下，載流子的複合中心少，並缺陷 少，且結晶性高。因此，因爲採用這種疊層結構的薄膜電 晶體在導通電流上升的同時可以抑制截止電流，所以呈現 優越的電流電壓特性。 實施例5 在本實施例中，示出對於在將包含成爲施體的雜質元 0 素的微晶半導體膜用於通道形成區的薄膜電晶體中的微晶 半導體膜所包括的施體濃度及薄膜電晶體的電特性進行計 算而獲得的結果。 注意’在此’將不添加雜質元素的微晶半導體膜設定 爲# c-Si(i) ’將添加有成爲施體的雜質元素（例如，鱗 )的微晶半導體膜設定爲/zc-Si(n-)，將不添加雜質元 素的緩衝層設定爲a-Si(i) ’將添加有賦予一種導電型 的雜質元素（例如’磷）的非晶半導體膜設定爲a_Si ( n_ ❽)’將以具有導電性的程度添加有大量的賦予一種導電型 的雜質元素（例如，磷）的非晶半導體膜設定爲a_si ( n + )。 在將雜質元素添加到微晶半導體膜或者非晶半導體膜 的情況下’雜質濃度是指對於單位體積添加的雜質的原子 數。此外’藉由在添加的雜質兀素爲第五族元素或者第三 族元素的情況下’雜質濃度乘以活性化率而計算出來，定 義施體濃度或者受體濃度。注意，在採用微晶半導體膜的 丨η況下’活性化率爲4 0 %至6 0 %、典型爲5 〇 %，而在採用 -100- 200933893 爲是 型倍 &、 进\ 2 、 /0的 50度 至濃 4 豊 1施 爲的 率來 化出 性算 活計 ， 中 下例 況施 清 實 的本 膜在 SS ， 導此 半因 晶。 .三0/ TtV- 3 型 模 置 裝 。 的 度驗 濃實 値比 峰類 的行 素進 元出 質示 雜下 的以 澧 ， la°* 施著 爲接 成 旨 在裝置的類比實驗中，使用 Silvaco Data Systems Inc·製造的裝置模擬器（device simulator ) “ATLAS” 。 表1示出用於裝置的類比實驗的a-Si以及//c-Si的模型 Q 參數。在裝置的類比實驗中，a-Si以及/zc-Si的模型化主 要藉由定義狀態密度而實現。具體地說，關於a-Si的模 型參數，適當地定義如表1所示的參數，利用裝置模擬器 計算出反交錯型a-Si TFT的DC特性來。此外，關於私c_ Si的模型參數，來定義其，以使從利用裝置模擬器計算 出來的反交錯型// c-Si TFT的DC特性導出來的最大電場 效應遷移率成爲從利用裝置模擬器計算出來的反交錯型a_ Si TFT的DC特性導出來的最大電場效應遷移率的1〇倍 〇 ° -101 - 200933893 表1 a-Si ^c-Si 能隙 Eg TeVl 1.9 1.4 在傳導帶的端部的受體的狀態密度 nta [/eV] 7.4E+21 7.4E+20 在價電子帶的施體的狀態密度 ntd |7eVl 7.4E+21 7.4E+20 在傳導帶的受體的狀態密度的消光係數 wta 0.04 0.04 在價電子帶的施體的狀態密度的消光係數 wtd 0.04 0.04 在高斯分佈的受體能級的整個狀態密度 nga [/eV] 3E+16 7E+15 在高斯分佈的施體能級的整個狀態密度 ngd |7eVl 5E+18 5E+17 在高斯分佈的受體能級的高峰能量 ega [eY] 0.5 0.5 在高斯分佈的施體能級的高峰能量 egd [eV] 0.9 0.9 在高斯分佈的受體的整個狀態密度的消光係數 wga 0.4 0.4 在高斯分佈的施體的整個狀態密度的消光係數 wgd 0.3 0.3
接著，圖44表示進行類比實驗的裝置結構。 假定絕緣基板是以氧化矽（介電常數爲4.1)爲主要 Q 成分的玻璃基板（厚度爲。注意，關於絕緣基 板的厚度，雖然在實際的製程中多使用〇.5mm、0.7mm等 ，但是在以絕緣基板的下面的電場不影響到TFT特性的 程度使絕緣基板的厚度成爲十分厚的同時考慮到計算效率 進行定義。 在絕緣基板上層疊由鋁（A1 )和鉬（Mo )構成的疊 層結構（總計厚度爲1 5 Onm )的閘極電極。鉬（Mo )的 功函數爲4.6eV。注意，在圖44的裝置結構中，TFT特 性不依賴於閘極電極的下層材料（此次，鋁（A1 ))。因 -102- 200933893 此，爲了簡化計算，假定只有鉬（Mo)(厚度爲150nm )，而進行計算。 在閘極電極上層叠由氮化矽（介電常數爲7.0，厚度 爲1 1 Onm )和氧氮化矽（介電常數爲4.1，厚度爲1 1 Onm )構成的疊層結構的閘極絕緣膜。 在閘極絕緣膜上層疊V c-Si ( η-)(厚度的條件分別 爲 1 Onm、20nm、5 0nm，並且施體濃度的條件爲 1 X 1 0 15at om s/c m3 至 5 X 1 0 1 7at〇ms/cm3 )以及 // c - S i ( i )(厚 度的條件分別爲90nm、80nm、50nm )。此外，在；z c-Si (i)上，在左側層疊第一 a-Si(i)(厚度爲50nm)，而 在右側層疊第二a-Si(i)(厚度爲50nm)。 在第一 a-Si(i)和第二a-Si(i)上分別層疊第一 αεί ( n+ ) (厚度爲 50nm )和第二 a-Si(n+)(厚度爲 5 Onm )。在圖 44 中，第一a-Si(n+)和第二 a-Si(n+) 之間的距離成爲TFT的通道長度L。在此，設定通道長度 Q L= 6[// m]。此外，設定第一a-Si ( n+)和第二 a-Si ( n + )的施體濃度爲lxl〇19at〇ms/cm3，而具有高導電性。 在第一 a-Si ( n+)和第二a-Si ( Π+)上分別層疊由鉬 (Mo)和鋁（A1)構成的疊層結構（厚度爲300nm)的 源極電極及汲極電極。假定在鉬和第一 a-Si(n+)及第二 a-Si (n+)之間具有歐姆接觸。注意，在圖44的裝置結 構中，TFT特性不依賴於源極電極及汲極電極的上層材料 (此次，鋁（A1))。因此，爲了簡化計算，假定源極電 極及汲極電極只由鉬（Mo)構成（厚度爲300nm )，而 -103- 200933893 進行計算。 以下’示出進行裝置的類比實驗的結果。注意，在圖 45A至51B中’ （A)分別表示Vd爲IV時的實驗結果， 而（B)分別表示Vd爲14V時的實驗結果。 圖45A至圖51B表示當改變//c-Si(n-)和以（；-8丨（1 )的厚度、以及// c-Si (η-)的施體濃度，進行裝置的類 比實驗時的DC特性（Vg-Id特性，Vd = 1V、14V )的結 0 果。注意’在圖45A和45B中，yc-Si(n-)的厚度爲 10nm，a-Si(i)的厚度爲90nm。此外，在46A和46B中 ’ /zc-Si(n-)的厚度爲 20nm，a-Si(i)的厚度爲 80nm 。此外’在圖 47A和 47B中，/z c-Si ( η-)的厚度爲 50nm’ a-Si(i)的厚度爲50nm。此外，圖48Α至圖51Β 分別表示導通電流、臨界値電壓、S値、最大電場效應遷 移率的結果。 根據進行裝置的類比實驗而獲得的結果，以下示出 Q vg-id 特性。 藉由對半導體層添加雜質而發生的臨界値電壓的轉移 相當於在Vg-Id特性中增大施體濃度而Id曲線的在Vg軸 方向上進行的轉移負側。在表示上述計算結果的圖45 A 至圖47B中，上述傾向很顯著。此外，藉由增大添加雜質 的半導體層的厚度，Id曲線在Vg軸方向上轉移負側的量 增大。這是因爲如下緣故：因爲施體的總數增大，並且施 體能級的數量增大，所以費密能量進一步靠近傳導帶能量 Ec。換言之，這是因爲可以以更低的閘極電位形成反相層 -104- 200933893 的緣故。 根據進行裝置的類比實驗而獲得的結果，以下示出導 通電流。 如圖45A至47B所示，在導通狀態下，汲極電流Id 爲對於閘極電壓Vg的單調增加函數。這是因爲如下緣故 :閘極電壓Vg越增大，引起在閘極絕緣膜的介面的半導 體層的傳導電子數越增大。因此，考慮到藉由增大施體濃 0 度，Id曲線在Vg軸方向上轉移負側，就導通電流（閘極 電壓Vg= 20V時的汲極電流）增大。注意，考慮到雜質 散射，就汲極電流減少，然而傳導電子數的增加的貢獻更 大，所以其結果汲極電流增大。此外，藉由增大添加雜質 的半導體層的厚度，增大有助於傳導的半導體層。從而， 增大導通電流。在表示上述計算結果的圖48 A和48B中 ，上述傾向很顯著。 注意，在施體濃度爲lxl015atoms/cm3的情況下，實 Q 際上可以看作微晶半導體膜不包含施體即成爲施體的雜質 元素。根據圖48A和48B，可以知道藉由在微晶半導體膜 中包含施體，導通電流上升。 根據進行裝置的類比實驗而獲得的結果，以下示出臨 界値電壓。 藉由增大施體濃度，臨界値電壓轉移負側。在表示上 述計算結果的圖49A和圖49B中，上述傾向很顯著。此 外，藉由增大添加雜質的半導體層的厚度，臨界値電壓的 轉移負側的量增大。這是因爲如下緣故：因爲施體的總數 -105- 200933893 增大，並且施體能級的數量增大，所以費密能量進一步靠 近傳導帶能量Ec。換言之，這是因爲可以以更低的閘極 電位形成反相層的緣故。
根據進行裝置的類比實驗而獲得的結果，以下示出S 値。 由於藉由對半導體層添加雜質，發生雜質散射，因此 S値增大。在表示上述計算結果的圖5OA和5OB中，上述 0 傾向很顯著。此外，藉由增大添加雜質的半導體層的厚度 ，也S値增大。可以認爲這是因爲如下緣故：因爲雜質的 總數增大，並且施體能級的數量增大，所以更容易使傳導 電子散射。 根據進行裝置的類比實驗而獲得的結果，以下示出最 大電場效果遷移率。 爲了考察最大電場效果遷移率，需要更詳細地考慮到 電場效果遷移率。於是，考慮到圖52A所示的裝置結構 ❹ 。換言之，考慮到由絕緣基板200、閘極電極202、閘極 絕緣膜204、第一半導體層206、第二半導體層208、源 區210、汲區212、源極電極214、汲極電極216構成的 TFT ° 在圖52B中，利用虛線218表示：在TFT處於導通 狀態，即對閘極電極202施加適當的正電位，使源極電極 2 1 4成爲接地電位，對汲極電極2 1 6施加正電位的情況下 ，在汲極電極216-源極電極214之間的汲極電流流過的 路徑。 -106- ❹
200933893 汲極電流的路徑是汲極電極2 1 6、汲區2 1 2、 導體層208、第一半導體層206的閘極絕緣膜204 近、第二半導體層208、源區210、源極電極214。 表示此時的等效電路。這裏，電阻Rs主要是第二 層208的正向連接的電阻値，電阻Rd主要是耗盡 二半導體層208的電阻値’電阻Rc ( on)是反相 半導體層206的電阻値。此時’反相的第一半導體 是指處於藉由對閘極電極202施加電位而在與閘極 204之間的介面引起傳導電子的狀態的第一半導體 。注意，可以認爲電阻Rs比電阻Rd以及電阻Rc 非常小。 這裏，在實際的裝置結構中，電阻Rd典型地 爲200nm左右的第二半導體層208構成。另一方 阻Rc(on)典型地由厚度爲6//m左右的第一半 2 06構成。從而，在耗盡化的第二半導體層208的 度的電阻値大於反相的第一半導體層206的單位長 阻値的大約3 0倍的情況下，可以認爲，對於汲極 電阻Rd具有支配性。此外，在耗盡化的第二半 2 08的單位長度的電阻値小於反相的第一半導體層 單位長度的電阻値的大約3 0倍的情況下，可以認 於汲極電流，電阻R c ( ο η )具有支配性。 可以認爲，當增加閘極電壓時，電阻Rc ( on 常大於電阻Rd的値成爲與電阻Rd相同程度的値 爲非常小於電阻Rd的値。可以認爲，當電阻Rc ( 第二半 介面附 圖52C 半導體 化的第 的第一 層2 0 6 絕緣膜 層 206 (on ) 由厚度 面，電 導體層 單位長 度的電 電流， 導體層 206的 爲，對 )從非 ，還成 on )從 -107- 200933893 非常大於電阻Rd的値成爲與電阻Rd相同程度的値時， 伴隨電阻Rc ( on )的降低，汲極電流急劇增大。另一方 面，當電阻Rc ( on )成爲非常小於電阻Rd的値時，即使 降低電阻Rc ( 〇η )，也對於汲極電流的依賴變小。此外 ，可以認爲，伴隨汲極電壓的增大，電阻Rd的電阻値降 低。 可以認爲，電場效應遷移率是對於閘電壓Vg的增加 Q 的汲極電流Id的增加率。於是，當槪括上述內容時，成 爲如下。就是說，根據上述，在汲極電壓低（電阻Rd高 )的情況下，伴隨閘極電壓的增加，電場效應遷移率具有 極大値。此外，在汲極電壓高（電阻Rd低）的情況下， 伴隨閘極電壓的增加，電場效應遷移率單調增加。圖53 表示該情況。在此，考慮到最大電場效應遷移率，利用虛 線220表示在汲極電壓低的情況下的電場效應遷移率。在 汲極電壓低的情況下，最大電場效應遷移率導出圖53中 ❹ 的極大値。利用實線222表示在汲極電壓高的情況下的電 場效應遷移率。在汲極電壓高的情況下，最大電場效應遷 移率導出圖53中的Vg的最大値時的電場效應遷移率。 在如上所述的考察中，藉由增大施體濃度，Id曲線 在V g軸方向上轉移負側的事實，將說明表示上述計算結 果的圖51A和51B。 在圖51B中，在汲極電壓高（Vd=14V)的情況下， 伴隨施體濃度的增大，最大電場效應遷移率提高。若在對 圖53中的上述汲極電壓高的情況進行考察時考慮到由於 -108- 200933893 雜質添加而導致臨界値電壓的負偏移，則可以溶 明。 另一方面，如圖51A所示，在汲極電壓低 )的情況下’傾向不同。首先，在添加雜質的半 厚度薄的情況下，例如作爲圖51 A的/z c-Si ( n-2 0nm的結果，伴隨施體濃度的增大，最大電場 率降低。若在對上述汲極電壓低的情況進行考察 Ο 由於雜質散射而導致電場效應遷移率降低，則可 行說明。 此外，在添加雜質的半導體層的厚度厚的情 如作爲圖51A的jac-Si(n-) 50nm的結果，伴 度的增大’最大電場效應遷移率增大。藉由增大 的半導體層的厚度，增大有助於傳導的半導體層 增大電場效應遷移率。關於圖51A的//c-Si(n-可以認爲半導體層的厚度增加所引起的電場效應 〇 提高消除雜質散射所引起的電場效應遷移率的降 注意，在施體濃度爲lxl015atoms/cm3的情 際上可以看作微晶半導體膜不包含施體，即不包 體的雜質元素。根據圖51A和51B，可以知道藉 半導體膜中包含施體，最大電場效應遷移率上升 實施例6 因爲本發明的薄膜電晶體可以實現高速工作 以在液晶顯示裝置的工作方法中提高框頻率。在 易進彳了說 (Vd= IV 導體層的 )1 Onm、 效應遷移 時考慮到 以容易進 況下，例 隨施體濃 添加雜質 。從而， )5 0nm， 遷移率的 低。 況下，實 含成爲施 由在微晶 ，所以可 此，尋求 -109- 200933893 可以在液晶顯示裝置的像素部中製造的薄膜電晶體的特性 、以及滿足其的通道形成區中的成爲施體的雜質元素的濃 度。該液晶顯示裝置藉由將框頻率提高4倍（例如， 4 8 0Hz、40 0HZ )，並內插圖像資料，改善動畫的顯示特 性’而可以進行流利的顯示。 注意’以下示出在本模擬實驗中設想的液晶顯示裝置 的規格。
•HDTV (像素數目爲 1920x1080) 1125p 11.7 英寸 (2 7 8.4mm X 1 5 6.6mm ) • VA方式
•像素電容8 8 fF
•閘極信號線（薄層電阻0.3 Ω /□，佈線寬度7以m )電阻 11.9kQ，電容 495pF
.視頻信號線（薄層電阻0.1 4 Ω / □，佈線寬度5 /z m )電阻4.4kQ，電容126pF
.像素 TFT 的 L/W^G/zm/lSvm •閘極信號線的驅動電壓24V •視頻信號4.5V至17.5V 圖54表示用於電路模擬實驗的電路圖。設想如下像 素TFT22 8 :由於視頻信號線224及閘極信號線226的寄 生電容及佈線電阻而信號延遲成爲最大。在圖54中，Cg 、Rg、Cs、Rs分別是視頻信號線224的寄生電容、視頻 信號線224的佈線電阻、閘極信號線226的寄生電容、閘 極信號線226的佈線電阻，並且利用兩段的；r型電路進行 -110- 200933893 電路類比實驗。 在圖54的電路中’利用電路類比實驗計算出對視頻 信號線224施加高電位（24V )，並對閘極信號線226輸 入閘極信號（1 7.5 V )，而像素電極2 3 0的電位到達所希 望的電位（17.5V (閘極信號）_0.1V=17.4V)的延遲時 間。如果上述延遲時間爲3.7#s(4倍速顯示時的一個閘 極選擇時間）以內’則可以認爲滿足爲4倍速顯示而對像 Q 素TFT228要求的TFT特性。藉由在改變像素TFT22 8的 模型參數的同時反復上述操作，獲得對像素TFT228要求 的TFT特性的必要條件。 爲4倍速顯示而需要的像素TFT的特性爲如下：導 通電流爲 4·11χ10_6Α 以上（Vd=lV，Vg=20V) 、5·54χ 1(Γ4Α 以上（Vd=14V，Vg=20V)，臨界値電壓爲 0.5V 以下（Vd=lV) 、1.94V 以下（Vd=14V) ，S 値爲 0.836V/dec 以下（Vd = IV) 、〇.845V/dec 以下（Vd = 14V 〇 )，電場效應遷移率爲5.46cm2/Vs以上（Vd=lV)、 69.4cm2/Vs以上（Vd= 14V )。注意，與將非晶矽使用於 通道形成區的薄膜電晶體相比，將微晶矽模使用於通道形 成區的薄膜電晶體的臨界値變動少，所以臨界値電壓爲-3 V 以上。 在圖5 5中，利用曲線表示當在實施例5所尋求的模 型1的薄膜電晶體中設定包含成爲施體的雜質元素的微晶 矽膜的厚度（l〇nm至5 0nm)和施體濃度（lxl〇15at〇ms/cm3 至 5x 1017at〇ms/Cm3 )時滿足的臨界値。因爲根據上述 -111 - 200933893 TFT特性的必要條件，臨界値爲_3 V以上且1V以下，所 以在包含成爲施體的雜質元素的微晶矽膜的厚度爲1 0nm 至5 0nm的情況下，滿足上述範圍的施體濃度爲6χ 1015atoms/cm3 至 5 χ 1 0 17atoms/cm3。注意，在此，表示施 體濃度’並且因爲施體濃度依賴於成爲施體的雜質元素的 活性化率’所以與成爲施體的雜質元素濃度不同。 就是說’藉由在像素部中設置將施體濃度爲8χ 0 1〇15atoms/cm3至5xl017at〇mS/cm3的微晶矽膜使用於通道 形成區的薄膜電晶體，並且用作液晶元件的開關，可以製 造能夠進行4倍速顯示的液晶顯示裝置。 【圖式簡單說明】 在附圖中： 圖1A和1D是本發明的薄膜電晶體的截面圖，圖1B 、1C、1E和1F是表示疊層膜中的峰値濃度的圖；
Q 圖2A和2E是本發明的薄膜電晶體的截面圖，圖2B 至2D、2F是表示疊層膜中的峰値濃度的圖； 圖3A是本發明的薄膜電晶體的截面圖，圖3B是表 示疊層膜中的峰値濃度的圖； 圖4A和4C是本發明的薄膜電晶體的截面圖，圖4B 和4 D是表示疊層膜中的峰値濃度的圖； 圖5A是本發明的薄膜電晶體的截面圖，圖5B是表 示疊層膜中的峰値濃度的圖； 圖6是本發明的薄膜電晶體的截面圖； -112- 200933893 圖7A和7C是本發明的薄膜電晶體的截面圖，圖7B 和7D是表示疊層膜中的峰値濃度的圖； 圖8是說明形成閘極絕緣膜及微晶半導體膜的製程的 時序圖的一個例子； 圖9A至9C是說明本發明的顯示裝置的製造方法的 截面圖； 圖10A至10C是說明本發明的顯示裝置的製造方法 的截面圖； 圖11A和11B是說明本發明的顯示裝置的製造方法 的截面圖； 圖12A至12C是說明本發明的顯示裝置的製造方法 的俯視圖； 圖13是說明形成閘極絕緣膜及微晶半導體膜的製程 的時序圖的一個例子； 圖14是說明本發明的顯示裝置的製造方法的截面圖 ❹ 圖1 5是說明形成閘極絕緣膜及微晶半導體膜的製程 的時序圖的一個例子； 圖16是說明形成閘極絕緣膜及微晶半導體膜的製程 的時序圖的一個例子； 圖17A和17B是說明本發明的顯示裝置的製造方法 的截面圖； 圖18是說明形成閘極絕緣膜及微晶半導體膜的製程 的時序圖的一個例子； -113- 200933893 圖19是說明本發明的顯示裝置的製造方法的截面圖 1 圖20是說明形成閘極絕緣膜及微晶半導體膜的製程 的時序圖的一個例子； 圖21是說明本發明的顯示裝置的製造方法的截面圖 ，
圖22是表示可以應用於本發明的電漿CVD裝置的結 構的圖； 圖23是表示可以應用於本發明的電漿CVD裝置的結 構的圖； 圖24A和24B是說明本發明的顯示裝置的製造方法 的截面圖； 圖25A至25D是說明可以應用於本發明的多級灰度 掩模的圖； 圖26A至26C是說明本發明的顯示裝置的製造方法 的截面圖； 圖27A和27B是說明本發明的顯示裝置的製造方法 的截面圖； 圖28A和28B是說明本發明的顯示裝置的製造方法 的截面圖； 圖29A至29C是說明本發明的顯示裝置的製造方法 的截面圖； 圖30A至30C是說明本發明的顯示裝置的製造方法 的俯視圖； -114- 200933893 圖31是說明本發明的顯示裝置的製造方法的截面圖 圖32是說明本發明的顯示裝置的截面圖； 圖33是說明本發明的顯示裝置的俯視圖； 圖34是說明本發明的顯示裝置的俯視圖； 圖35A和35B是說明本發明的顯示裝置的截面圖及 俯視圖；
圖36A至36C是說明本發明的顯示面板的立體圖： 圖3 7A至3 7D是說明利用本發明的顯示裝置的電子 裝置的立體圖； 圖38是說明利用本發明的顯示裝置的電子裝置的圖 圖39是說明藉由SIMS測定本發明的微晶矽膜中的 磷濃度的結果的圖； 圖4 0是說明藉由S IM S測定本發明的微晶矽膜中的 Q 磷濃度的結果的圖； 圖41是說明藉由SIMS測定本發明的微晶矽膜中的 磷濃度的結果的圖； 圖4 2 A至4 2 E是說明樣品1至樣品5的結構的圖； 圖43是說明藉由# -PCD法測定微晶矽膜的載流子的 壽命的結果的圖； 圖44是說明用於類比實驗的模型的截面圖； 圖45A和45B是表示藉由模擬實驗而獲得的DC特性 的圖； -115- 200933893 圖46A和46B是表示藉由模擬實驗而獲得的DC特性 的圖； 圖47A和47B是表示藉由模擬實驗而獲得的DC特性 的圖； 圖48A和48B是表示藉由模擬實驗而獲得的導通電 流的圖； 圖49A和49B是表示藉由模擬實驗而獲得的臨界値 圖50A和5〇B是表示藉由模擬實驗而獲得的S値的 圖， 圖51A和51B是表示藉由模擬實驗而獲得的最大電 場效應遷移率的圖； 圖52A至52C是說明薄膜電晶體的元件結構及等效 電路的圖； 圖53是說明薄膜電晶體的最大電場效應遷移率的圖 〇 圖54是說明用於電路類比實驗的電路圖的圖；以及 圖55是說明微晶矽膜的厚度、施體濃度、以及臨界 値的圖。 【主要元件符號說明】 3 3 :曲線 34 :曲線 35 :曲線 -116- 200933893 3 6 :曲線 3 7 :曲線 41 :曲線 42 :曲線 4 3 :曲線 44 :曲線 45 :曲線
46 :曲線 47 :曲線 48 :曲線 49 :曲線 50 :基板 5 1 :閘極電極 53 :微晶半導體膜 5 4 :緩衝層 55 :半導體膜 56 :抗蝕劑掩模 5 7 :微晶半導體膜 5 8 :微晶半導體膜 59 :閘極絕緣膜 61 :微晶半導體膜 62 :緩衝層 63 :半導體膜 64 :微晶半導體膜 -117- 200933893 6 6: 67 ： 72 ： 72 : 73 ： 74 ： 76 ：
78 ： 79 ： 80 : 81 ： 83 ： 86 ： 87 ： 〇 88: 89 ： 91 ： 92 ： 93 ： 94 ： 9 5 ·· 96 ： 10 1 抗蝕劑掩模 微晶半導體膜 半導體膜 源區及汲區 緩衝層 薄膜電晶體 保護絕緣層 像素電極 平坦化膜 第一電極 抗蝕劑 抗蝕劑掩模 薄膜電晶體 抗鈾劑掩模 緩衝層 源區及汲區 源區及汲區 分隔壁 EL層 第二電極 發光元件 保護絕緣膜 電容元件 :絕緣膜 -118- 200933893 ❹ :絕緣膜 :絕緣膜 :玻璃基板 =氮化矽膜 :氧氮化矽膜 :微晶矽膜 =氮化矽膜 =氮化矽膜 :氮化矽膜 :多灰度掩模 :多灰度掩模 :基板 =遮光部 :衍射光閘 :光透過率 :半透過部 :遮光部 :光透過率 :絕緣基板 :閘極電極 :閘極絕緣膜 :半導體層 :半導體層 :源區 -119 200933893 2 1 2 :汲區 2 1 4 :源極電極 2 1 6 :汲極電極 2 1 8 :虛線 220 :虛線 222 :實線 2 2 4 :視頻信號線
226 :閘極信號線
228 ：像素 TFT 2 3 0 :像素電極 403 :高頻電力供給單元 4 0 4 :高頻電源 406 :匹配器 408 :氣體供給單元 4 1 0 :汽缸 4 1 2 :停止閥 4 1 3 :質量流量控制器 417 :蝶閥 4 1 8 :導氣閥 4 1 9 :渦輪分子泵 420 :乾燥泵 4 2 1 ·低溫栗 422 :裝載/卸載室 4 2 3 :公共室 -120- 200933893 425 :閘閥 426 :搬送機構 43 0 :排氣單元 440 :真空排氣 441 :預塗處理 442 :基板搬入 444 :真空排氣處理
446 :真空排氣處理 447 :吹洗處理 448 :成膜處理 449 :基板搬出 4 5 2 :預塗處理 459:真空排氣處理 4 6 1 ·虛線 462 ·虛線 463 :虛線 5 1 a :掃描線 5 1 b :閘極電極 5 1 c :電容佈線 52a :閘極絕緣膜 52b :閘極絕緣膜 5 2 c :聞極絕緣膜 58a :微晶半導體膜 5 8b :微晶半導體膜 -121 - 200933893 Ο :閘極絕緣膜 :閘極絕緣膜 =閘極絕緣膜 :基板 :相對基板 :閘極佈線 =閘極佈線 :佈線 :佈線 :佈線 :平坦化膜 :接觸孔 :像素電極 :狹縫 :像素電極 :接觸孔 :薄膜電晶體 :薄膜電晶體 :遮光膜 :著色膜 :平坦化膜 :相對電極 :狹縫 646 :取向膜 200933893 6 5 0 :液晶層 65a :導電膜 65b :導電膜 6 5 c :導電膜 7 1 a :佈線 71b :導電膜 7 1 c :佈線
〇 74a :薄膜電晶體 74b :薄膜電晶體 76a :保護絕緣膜 85a至85c :導電膜 900 :顯示面板 921 :像素部 9 2 2 :信號線驅動電路 9 2 3 :掃描線驅動電路 924 :調諧器 925 :視頻信號放大電路 926 :視頻信號處理電路 9 2 7 :控制電路 928 :信號分割電路 929 :音頻信號放大電路 9 2 a :佈線 9 2 b :佈線 9 2 c :佈線 -123- 200933893 93 0:音頻信號處理電路 9 3 1 :控制電路 9 3 2 :輸入部 93 3 :揚聲器 93a至93c:電源線 1 1 1 a :凹部 1 1 1 b :凹部
1 1 2 a ·接觸孔 1 1 2 b :凹部 1 1 3 a :接觸孔 1 1 3 b :凹部 159a:灰度色調掩模 1 5 9 b :半色調掩模 200 1 :框體 2002·顯不用面板 2003 :主畫面 2004 :數據機 2 0 0 5 :接收機 2006 :遙控裝置 2007 :顯示部 2 0 0 8 :子畫面 2009 :揚聲器部分 23 0 1 ：行動電話 2302 ：顯示部 -124 200933893 2 3 03 :操作部 240 1 :主體 2402 :顯示部 250 1 :照明部分 2502 ：燈罩 25 03 :可變臂 2504 ：支柱
2505 ：台 2 5 0 6 :電源 400a :反應室 400b :反應室 400c :反應室 4〇〇d :反應室 408a :氣體供給單元 408b :氣體供給單元 408f :氣體供給單元 408g :氣體供給單元 408i :氣體供給單元 408η :氣體供給單元 52ab :閘極絕緣膜 6 0 1 1 :基板 6012 :像素部 6 0 1 3 :信號線驅動電路 6 01 4 :掃描線驅動電路 -125 200933893
6015： FPC 6 0 2 1 :基板 6 0 2 2 :像素部 6 0 2 3 :信號線驅動電路 6024:掃描線驅動電路 6025 : FPC 6 0 3 1 :基板 6 0 3 2 :像素部 6 03 3 ：信號線驅動電路 6 0 3 4 :掃描線驅動電路 603 3b :移位暫存器
-126-
Claims (1)
- 200933893 十、申請專利範圍 l一種薄膜電晶體，包含： 形成在一閘極電極上且包括成爲施體的一雜質元素的 一閘極絕緣膜； 形成在該包括成爲施體的雜質元素的閘極絕緣膜上的 一微晶半導體膜； 形成在該微晶半導體膜上的一對緩衝層； 0 形成在該對緩衝層上的添加有賦予一種導電型的雜質 元素的一對半導體膜；以及 形成在該添加有賦予一種導電型的雜質元素的該對半 導體膜上的佈線。 2. —種薄膜電晶體，包含： 形成在一閘極電極上的一閘極絕緣膜； 形成在該閘極絕緣膜上且包括成爲施體的雜質元素的 一微晶半導體膜； Q 形成在該包括成爲施體的雜質元素的微晶半導體膜上 的一對緩衝層； 形成在該對緩衝層上的添加有賦予一種導電型的雜質 元素的一對半導體膜；以及 形成在該添加有賦予一種導電型的雜質元素的該對半 導體膜上的佈線。 3 . —種薄膜電晶體，包含： 形成在一閘極電極上的一閘極絕緣膜； 形成在該閘極絕緣膜上且包括成爲施體的雜質元素的 -127- 200933893 第一微晶半導體膜； 形成在該包括成爲施體的雜質元素的第一微晶半導體 膜上的第二微晶半導體膜； 形成在該第二微晶半導體膜上的一對緩衝層； 形成在該對緩衝層上的添加有賦予一種導電型的雜質 元素的一對半導體膜；以及 〇 形成在該添加有賦予一種導電型的雜質元素的該對半 導體膜上的佈線。 4. 如申請專利範圍第3項的薄膜電晶體，其中該第二 微晶半導體膜不包括濃度高於二次離子質量分析法（ SIMS)的檢測限度的成爲施體的雜質元素。 5. —種薄膜電晶體，包含： 形成在一閘極電極上且包括成爲施體的雜質元素的一 閘極絕緣膜； 形成在該包括成爲施體的雜質元素的閘極絕緣膜上且 Q 包括成爲施體的雜質元素的一微晶半導體膜； 形成在該包括成爲施體的雜質元素的微晶半導體膜上 的一對緩衝層； 形成在該對緩衝層上的添加有賦予一種導電型的雜質 元素的一對半導體膜；以及 形成在該添加有賦予一種導電型的雜質元素的該對半 導體膜上的佈線。 6.如申請專利範圍第1項的薄膜電晶體，其中該包括 成爲施體的雜質元素的閘極絕緣膜、該包括成爲施體的雜 -128- 200933893 質元素的微晶半導體膜、 的該第一微晶半導體膜月 素的由二次離子質量分析 xl015atoms/cm3 以上且 3 7 ·如申請專利範圍第 成爲施體的雜質元素的_ 質元素的微晶半導體膜、 0 的該第一微晶半導體膜用 由二次離子質量分析法 1015atoms/cm3 以上且 3χ 8 ·如申請專利範圍第 成爲施體的雜質元素的聞 質元素的微晶半導體膜、 的該第一微晶半導體膜戶ϋ由二次離子質量分析法 1015atoms/cm3 以上且 3χ 9.如申請專利範圍第 成爲施體的雜質元素的 質元素的微晶半導體膜、 的該第一微晶半導體膜戶J 由二次離子質量分析法 1015atoms/cm3 以上且 3χ 10.如申請專利範圍 爲施體的雜質元素爲磷、 或者該包括成爲施體的雜質元素 ί包括包括的該成爲施體的雜質元 ί1法（SIMS)分析的峰値濃度爲6 xl〇18atoms/cm3 以下。 2項的薄膜電晶體，其中該包括 ^極絕緣膜、該包括成爲施體的雜 或者該包括成爲施體的雜質元素 f包括的該成爲施體的雜質元素的 (SIMS )分析的峰値濃度爲6x 1 0 18 a t o m s / c m3 以下。 3項的薄膜電晶體，其中該包括 丨極絕緣膜、該包括成爲施體的雜 或者該包括成爲施體的雜質元素 :包括的該成爲施體的雜質元素的 (SIMS)分析的峰値濃度爲6χ I018atoms/cm3 以下。 5項的薄膜電晶體，其中該包括 丨極絕緣膜、該包括成爲施體的雜 或者該包括成爲施體的雜質元素 包括的該成爲施體的雜質元素的 (SIMS )分析的峰値濃度爲 6χ I018atoms/cm3 以下。 春1項的薄膜電晶體，其中該成 砷、或者銻。 -129- 200933893 11.如申請專利範圍第2項的薄膜電晶體，其中該成 爲施體的雜質元素爲磷、砷、或者銻。 1 2 .如申請專利範圍第3項的薄膜電晶體，其中該成 爲施體的雜質兀素爲磷、砷、或者錄。 1 3 ·如申請專利範圍第5項的薄膜電晶體，其中該成 爲施體的雜質兀素爲磷、砷、或者鍊。 14· —種顯示裝置，包含一像素電極，該像素電極與 0 如申請專利範圍第1項的薄膜電晶體中的該佈線之一接觸 〇 15. —種顯示裝置，包含一像素電極，該像素電極與 如申請專利範圍第2項的薄膜電晶體中的該佈線之一接觸 〇 16. —種顯示裝置，包含一像素電極，該像素電極與 如申請專利範圍第3項的薄膜電晶體中的該佈線之一接觸 〇 Q 17.—種顯示裝置，包含一像素電極’該像素電極與 如申請專利範圍第5項的薄膜電晶體中的該佈線之一接觸 -130-
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