KR20080056493A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

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KR20080056493A
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Abstract

본 발명은 구조가 간단하며 개구율을 향상시킬수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 기판은 제1 및 제2 게이트 라인과 데이터 라인; 제1 및 제2 부화소 전극; 상기 제1 게이트 라인, 데이터 라인 및 상기 제1 부화소 전극과 각각 연결된 세개의 단자를 포함하는 제1 박막 트랜지스터; 상기 제1 게이트 라인, 데이터 라인 및 상기 제2 부화소 전극과 각각 연결된 세개의 단자를 포함하는 제2 박막 트랜지스터; 상기 제2 부화소 전극과 절연층을 사이에 두고 형성된 커플링 전극; 및 상기 제2 게이트 라인, 상기 제2 부화소 전극 및 상기 커플링 전극과 각각 연결된 세개의 포함하는 제3 박막 트랜지스터를 포함한다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 2는 도 1에서 선 Ⅰ-Ⅰ’, Ⅱ-Ⅱ’, Ⅲ-Ⅲ’를 따라 절취한 박막 트랜지스터 기판에서 한 서브 화소를 도시한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 4는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 5는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 6은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에서 한 서브 화소의 등가회로를 도시한 도면이다.
도 7은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에서 한 서브 화소의 구동 동작을 설명하기 위해 도시한 도면이다.
도 8a 및 도 8b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 11은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판 제조 방법 중 보호막의 제조 방법을 설명하기 위한 단면도이다.
도 12a 및 도 12f는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 콘택홀 및 커패시터홈의 제조 방법을 설명하기 위한 단면도이다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제5 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 14는 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 15는 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
<도면 부호의 간단한 설명>
11, 13, 211, 213 : 게이트 라인 15, 17, 215, 217 : 스토리지 라인
19, 219 : 스토리지 전극 30, 230 : 데이터 라인
40, 60, 70, 240, 260, 270 : 박막 트랜지스터
49, 69, 79, 249, 269, 279 : 콘택홀
77, 277 : 커플링 전극
91, 93, 95, 291, 293, 295 : 커패시터홈
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 특히 구조가 간단하며 개구율을 향상시킬수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(Liquid Crystal Display : LCD)는 액정 표시 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투광율을 조절하게 함으로써 화상을 표시하게 된다. 액정 표시 장치는 화면을 바라보는 위치에 따라 이미지가 왜곡되어 보이는 시야각 한계점을 극복하기 위하여 광시야각 기술로 발전하고 있다.
액정 표시 장치의 대표적인 광시야각 기술로는 수직 배향(Vertical Alignment : 이하 VA) 모드가 이용된다. VA 모드는 음의 유전율 이방성을 갖는 액정 분자들이 수직으로 배향되고 전계 방향에 수직하게 구동되어 광투과율을 조절한다. 이러한 VA 모드 기술은 도메인 형성 방법에 따라 MVA(Multi-domain VA: 이하 MVA) 기술, PVA(Patterned-ITO VA : 이하 PVA) 기술 및 S-PVA(S-Patterned-ITO VA : 이하 S-PVA) 기술로 구분된다.
MVA 기술은 돌기를 이용한 VA 모드로서 상/하판에 돌기를 형성하여 액정 분자들이 그 돌기를 기준으로 대칭되어 프리-틸티(Pre-tilt)된 상태에서 전압을 인가하여 프리-틸티된 방향으로 구동되게 함으로써 멀티-도메인을 형성한다.
PVA 기술은 슬릿 패턴을 이용한 VA 모드로서, 상/하판의 공통 전극 및 화소 전극에 슬릿을 형성하여 그 슬릿에 의해 발생된 프린지 전계(Fringe Electric Field)를 이용하여 액정 분자들이 슬릿을 기준으로 대칭적으로 구동되게 함으로써 멀티-도메인을 형성한다.
S-PVA 기술은 한 화소를 서로 다른 감마 커브(Gamma-curve)에 의해 데이터를 표현하는 고계조 서브 화소와 저계조 서브 화소로 구분하고, 각 서브 화소를 고계조 박막 트랜지스터를 통하여 독립적으로 구동한다.
S-PVA의 대표적인 구동 방법으로는 하나의 게이트 라인과 두 데이터 라인(1Gate Line - 2Data Line : 이하 1G-2D) 방식, 커패시터 스윙(Cst Swing : 이항 Cst Swing) 방식과, 커플링 커패시터(Cap Coupling : 이하 CC) 방식으로 구분된다. 그러나, 1G-2D 방식은 데이터 라인을 두 라인 사용하여 개구율이 감소하고 데이터 드라이버 비용이 증가하는 문제점이 발생한다. 그리고, Cst Swing 방식은 저항 및 커패시터가 크게 작용하므로 소비전력이 많이 소비되며 고정세화 될수록 구동이 어려워지는 문제점이 발생한다. CC 방식은 저계조에서는 두 화소 간의 전압 차이가 작아 시인성이 좋지 않고 투과율이 떨어지는 문제점이 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 및 스토리지 전극과 커플링 전극을 구비하여 구조가 간단하고 개구율을 향상시킬수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 제1 및 제2 게이트 라인과 데이터 라인; 제1 및 제2 부화소 전극; 상기 제1 게이트 라인, 데이터 라인 및 상기 제1 부화소 전극과 각각 연결된 세개의 단자를 포함하는 제1 박막 트랜지스터; 상기 제1 게이트 라인, 데이터 라인 및 상기 제2 부화소 전극과 각각 연결된 세개의 단자를 포함하는 제2 박막 트랜지스터; 상기 제2 부화소 전극과 보호막을 사이에 두고 형성된 커플링 전극; 및 상기 제2 게이트 라인, 상기 제2 부화소 전극 및 상기 커플링 전극과 각각 연결된 세개의 포함하는 제3 박막 트랜지스터를 포함한다.
이러한, 상기 보호막은 무기 물질로 형성되는 무기 보호막; 및 상기 무기 보호막 상에 유기 물질로 형성되는 유기 보호막을 포함하는 것을 특징으로 한다.
그리고, 상기 제3 박막 트랜지스터는 상기 제2 게이트 라인에 접속되는 게이트 전극과; 상기 제1 부화소 전극과 접속되는 소스 전극과; 상기 소스 전극과 서로 마주보며 형성되는 드레인 전극; 및 상기 소스 전극 및 드레인 전극과 접속하는 반 도체층을 포함하는 것을 특징으로 한다.
이러한, 상기 제3 박막 트랜지스터는 상기 제2 게이트 라인 상에 형성되는 것을 특징으로 한다.
한편, 상기 제1 및 제2 부화소 전극은 세브론(chevron) 형상을 가지는 것을 특징으로 한다.
그리고, 상기 제1 부화소 전극의 면적이 제2 부화소 전극의 면적보다 넓은 것을 특징으로 한다.
이러한, 상기 제2 부화소 전극과 제1 부화소 전극의 면적비는 1 : 2로 이루어지는 것을 특징으로 한다.
또한, 상기 제1 및 제2 부화소 전극과 중첩되는 제1 스토리지 라인을 더 포함하는 것을 특징으로 한다.
그리고, 상기 무기 보호막을 사이에 두고 제1 스토리지 라인과 제1 부화소 전극이 중첩되어 형성되는 제1 스토리지 커패시터; 상기 무기 보호막을 사이에 두고 제1 스토리지 라인과 제2 부화소 전극이 중첩되어 형성되는 제2 스토리지 커패시터를 더 포함하는 것을 특징으로 한다.
한편, 상기 커플링 전극과 중첩되는 제2 스토리지 라인을 더 포함하는 것을 특징으로 한다.
여기서, 상기 커플링 전극과 게이트 절연막을 사이에 두고 형성되는 스토리지 전극을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제1 박막 트랜지스터의 소스 전극과 상기 제2 박막 트랜지스터 의 소스 전극은 일부 중첩되어 형성되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인과 게이트 전극 및 스토리지 라인을 포함하는 게이트 금속패턴을 형성하는 단계와; 상기 게이트 금속패턴 상에 게이트 절연막 및 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴이 형성된 게이트 절연막 상에 데이터 라인과 소스 전극 및 드레인 전극을 포함하는 데이터 금속패턴을 형성하는 단계와; 상기 게이트 절연막 및 데이터 금속패턴 상에 보호막을 형성하는 단계와; 상기 보호막을 제거하여 게이트 금속패턴과 데이터 금속패턴을 노출시키는 콘택홀 및 상기 보호막을 일부 제거하여 커패시터홈을 형성하는 단계; 및 상기 보호막과 콘택홀 및 커패시터홈 상에 제1 부화소 전극 및 제2 부화소 전극을 형성하는 단계를 포함한다.
이러한, 상기 보호막을 형성하는 단계는 상기 게이트 절연막 및 데이터 금속패턴 상에 무기 물질로 이루어진 무기 보호막을 형성하는 단계; 상기 무기 보호막 상에 유기 물질로 이루어진 유기 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 콘택홀 및 커패시터홈을 형성하는 단계는 상기 유기 보호막 상에 포토레지스트 패턴이 제거된 개방 영역 및 포토레지스트 패턴이 일부 제거된 중간 영역을 포함하는 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴의 개방 영역에 의해 상기 유기 보호막 및 무기 보호막을 제거하여 콘택홀을 형성하는 단계와; 상기 포토레지스트 패턴의 노출 영역의 포토레지스트 패턴을 제거 하는 단계와; 상기 포토레지스트 패턴의 노출 영역에 의해 유기 보호막을 제거하여 커패시터홈을 형성하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 콘택홀 및 커패시터홈을 형성하는 단계에서는 슬릿 마스크를 이용하는 것을 특징으로 한다.
한편, 상기 콘택홀 및 커패시터홈을 형성하는 단계에서는 반투과 마스크를 이용하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 제1 및 제2 게이트 라인과 데이터 라인; 제1 및 제2 부화소 전극; 상기 제1 게이트 라인, 데이터 라인 및 상기 제1 부화소 전극과 각각 연결된 세개의 단자를 포함하는 제1 박막 트랜지스터; 상기 제1 게이트 라인, 데이터 라인 및 상기 제2 부화소 전극과 각각 연결된 세개의 단자를 포함하는 제2 박막 트랜지스터; 상기 데이터 라인과 제1, 2, 3 박막 트랜지스터를 덮는 보호막과; 상기 보호막 상에 형성되는 컬러필터와; 상기 제2 부화소 전극과 절연층을 사이에 두고 형성된 커플링 전극; 및 상기 제2 게이트 라인, 상기 제2 부화소 전극 및 상기 커플링 전극과 각각 연결된 세개의 포함하는 제3 박막 트랜지스터를 포함한다.
여기서, 상기 보호막은 무기 물질로 형성되는 무기 보호막인 것을 특징으로 한다.
그리고, 상기 제3 박막 트랜지스터는 상기 제2 게이트 라인에 접속되는 게이트 전극과; 상기 제1 부화소 전극과 접속되는 소스 전극과; 상기 소스 전극과 서로 마주보며 형성되는 드레인 전극; 및 상기 소스 전극 및 드레인 전극과 접속하는 반도체층을 포함하는 것을 특징으로 한다.
이러한, 상기 제3 박막 트랜지스터는 상기 제2 게이트 라인 상에 형성되는 것을 특징으로 한다.
한편, 상기 제1 및 제2 부화소 전극은 세브론(chevron) 형상을 가지는 것을 특징으로 한다.
그리고, 상기 제1 부화소 전극의 면적이 제2 부화소 전극의 면적보다 넓은 것을 특징으로 한다.
이러한, 상기 제2 부화소 전극과 제1 부화소 전극의 면적비는 1 : 2로 이루어지는 것을 특징으로 한다.
또한, 상기 제1 및 제2 부화소 전극과 중첩되는 제1 스토리지 라인을 더 포함하는 것을 특징으로 한다.
그리고, 상기 무기 보호막을 사이에 두고 제1 스토리지 라인과 제1 부화소 전극이 중첩되어 형성되는 제1 스토리지 커패시터; 상기 무기 보호막을 사이에 두고 제1 스토리지 라인과 제2 부화소 전극이 중첩되어 형성되는 제2 스토리지 커패시터를 더 포함하는 것을 특징으로 한다.
한편, 상기 커플링 전극과 중첩되는 제2 스토리지 라인을 더 포함하는 것을 특징으로 한다.
여기서, 상기 커플링 전극과 게이트 절연막을 사이에 두고 형성되는 스토리지 전극을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제1 박막 트랜지스터의 소스 전극과 상기 제2 박막 트랜지스터의 소스 전극은 일부 중첩되어 형성되는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 1 내지 도 15를 참조하여 상세하게 설명하기로 한다.
도 1 및 도 2를 참조하면, 박막 트랜지스터 기판(190)에서 한 서브 화소는 제1 및 제2 게이트 라인(11, 13), 게이트 절연막(20), 데이터 라인(30), 제1, 제2, 제3 박막 트랜지스터(40, 60, 70), 제1 및 제2 스토리지 라인(15, 17), 보호막(110), 제1 및 제2 부화소 전극(150, 160)을 포함한다. 이러한, 박막 트랜지스터 기판(190)에서 한 서브 화소는 시인성 향상을 위하여 고계조 영역 및 저계조 영역으로 분할된다.
박막 트랜지스터 기판(190)은 한 서브 화소를 구동하기 위해 제1 및 제2 게이트 라인(11, 13)과 데이터 라인(30)을 구비한다. 이러한, 제1 게이트 라인(11)과 제2 게이트 라인(13)은 평행하게 형성된다. 제1 및 제2 게이트 라인(11, 13)은 기판(5) 상에 형성된다. 한편, 제1 게이트 라인(11)은 제1 및 제2 박막 트랜지스터(40, 60) 각각의 게이트 전극(41, 61)과 접속되며, 제2 게이트 라인(13)은 제3 박막 트랜지스터(70)의 게이트 전극(71)과 접속된다. 그리고, 제1 및 제2 게이트 라인(11, 13)은 제1, 제2, 제3 박막 트랜지스터(40, 60, 70) 각각의 게이트 전극(41, 61, 71)에 게이트 신호를 공급한다.
스토리지 라인은 기판(5) 상에 게이트 라인(11, 13)과 나란하게 형성된다. 이러한 스토리지 라인은 각 서브 화소의 중앙부를 단축방향으로 경유하면서 데이터 라인(30)과 교차하게 형성되는 제1 스토리지 라인(15)과 제3 박막 트랜지스터(70)의 드레인 전극(75)과 교차하게 형성되는 제2 스토리지 라인(17)을 포함한다.
게이트 절연막(20)은 제1 및 제2 게이트 라인(11, 13) 및 제1, 제2, 제3 게이트 전극(41, 61, 71)을 포함하는 게이트 패턴과, 데이터 라인(30), 제1, 제2, 제3 소스 전극(43, 63, 73) 및 제1, 제2, 제3 드레인 전극(45, 65, 75)을 포함하는 데이터 패턴을 절연시킨다.
데이터 라인(30)은 제1, 제2, 제3 박막 트랜지스터(40, 60, 70) 각각의 소스 전극(43, 63, 73)에 화소 전압 신호를 공급한다. 이 데이터 라인(30)은 게이트 절연막(20)을 사이에 두고 제1 및 제2 게이트 라인(11, 13)과 교차되게 형성되어 화소 영역을 정의한다.
제1 및 제2 박막 트랜지스터(40, 60)는 제1 게이트 라인(11)의 게이트 신호에 응답하며 제3 박막 트랜지스터(70)는 제2 게이트 라인(13)의 게이트 신호에 응답하여 데이터 라인(30)의 화소 전압 신호가 제1 및 제2 부화소 전극(150, 160)에 충전되어 유지되게 한다. 구체적으로, 제1 박막 트랜지스터(40)는 제1 부화소 전극(150)에 접속되어 저계조 영역을 구동하며 제2 및 제3 박막 트랜지스터(70)는 제2 부화소 전극(160)에 접속되어 고계조 영역을 구동한다. 제1 및 제2 박막 트랜지 스터(40, 60)는 제1 게이트 라인(11)에 돌출되어 형성된 제1 및 제2 게이트 전극(41, 61)과, 데이터 라인(30)에 접속되며 제1 및 제2 드레인 전극(45, 65)의 일부를 감싸도록 형성된 제1 및 제2 소스 전극(43, 63)을 포함한다. 이러한, 제1 및 제2 소스 전극(43, 63)은 제1 및 제2 박막 트랜지스터(40, 60)가 차지하는 면적을 최소화하기 위해 일부 중첩되어 형성된다. 또한, 제1 박막 트랜지스터(40)는 제1 소스 전극(43)과 마주하며 제1 부화소 전극(150)에 접속된 제1 드레인 전극(45)을 포함하며, 제2 박막 트랜지스터(60)는 제2 소스 전극(63)과 마주하며 제2 부화소 전극(160)에 접속된 제2 드레인 전극(65)을 포함한다. 그리고, 제3 박막 트랜지스터(70)는 제2 게이트 라인(13) 상에 형성되는 제3 게이트 전극(71)과, 제1 부화소 전극(150)과 접속하는 제3 소스 전극(73)과, 제3 소스 전극(73)과 마주보는 제3 드레인 전극(75)을 포함한다.
이러한, 제1 박막 트랜지스터(40)는 제1 게이트 라인(11)에서 인가되는 게이트 신호를 제1 부화소 전극(150)에 전달하며 제2 박막 트랜지스터(60)는 제1 게이트 라인(11)에서 인가받은 게이트 신호를 제2 부화소 전극(160)에 전달한다. 이때, 제1 및 제2 박막 트랜지스터(40, 60)는 동일한 게이트 신호를 인가받는다. 그리고, 제3 박막 트랜지스터(70)는 제2 게이트 라인(13)에서 인가받은 게이트 신호를 제1 및 제2 부화소 전극(150, 160)에 전달한다.
또한, 제1, 제2, 제3 박막 트랜지스터(40, 60, 70)는 제1, 제2, 제3 소스 전극(43, 63, 73)과 드레인 전극(45, 63, 73) 사이에 채널을 형성하는 제1, 제2, 제3 반도체 패턴(50, 55, 80)을 구비한다. 제1, 제2, 제3 반도체 패턴(50, 55, 80)은 제1, 제2, 제3 소스 전극(43, 63, 73)과 드레인 전극(45, 63, 73) 사이에 채널을 형성하는 제1, 제2, 제3 활성층(51, 57, 81)을 포함한다. 또한, 제1, 제2, 제3 반도체 패턴(50, 55, 80)은 제1, 제2, 제3 활성층(51, 57, 81)과 제1, 제2, 제3 소스 전극(43, 63, 73)과 드레인 전극(45, 63, 73)과 오믹 접촉을 위한 제1, 제2, 제3 오믹 접촉층(53, 59, 83)을 구비한다.
보호막(110)은 데이터 라인(30)과 제1, 제2, 제3 박막 트랜지스터(40, 60, 70)를 보호하며 무기 보호막(100)과 유기 보호막(105)을 포함한 이중 구조로 형성된다. 무기 보호막(100)은 유기 보호막(105)과 제1, 제2, 제3 박막 트랜지스터(40, 60, 70)의 활성층의 접촉을 차단하여 유기 보호막(105)과 활성층의 화학 반응으로 인한 제1, 제2, 제3 박막 트랜지스터(40, 60, 70)의 특성 열화를 방지한다. 이러한 유기 보호막(105)은 무기 보호막(100)보다 유전율이 높고 두껍게 형성되어 커패시터의 영향 없이 제1 및 제2 부화소 전극(150, 160)이 게이트 라인(11, 13) 및 데이터 라인(30)과 중첩 가능하게 함으로써 제1 및 제2 부화소 전극(150, 160)의 개구율이 향상되게 한다.
화소 전극은 저계조 영역을 형성하는 제1 부화소 전극(150)과, 고계조 영역을 형성하는 제2 부화소 전극(160)을 포함한다. 이러한, 제1 부화소 전극(150)은 보호막(110)을 관통하는 제1 콘택홀(49)을 통해 제1 박막 트랜지스터(40)의 드레인 전극(45)과 접속되며 제3 콘택홀(79)을 통해 제3 박막 트랜지스터(70)의 소스 전극(73)과 접속된다. 제2 부화소 전극(160)은 보호막(110)을 관통하는 제2 콘택홀(69)을 통해 제2 박막 트랜지스터(60)의 드레인 전극(65)과 접속된다.
제1 및 제2 부화소 전극(150, 160)은 세브론(chevron) 형상으로 형성된다. 그리고, 제1 부화소 전극(150)의 면적은 제2 부화소 전극(160)의 면적보다 넓게 형성된다. 구체적으로, 제2 부화소 전극(160)과 제1 부화소 전극(150)의 면적비는 시인성 향상을 위해 1 : 2로 분할되어 형성되는 것이 바람직하다.
이러한, 제2 부화소 전극(160)은 제1 부화소 전극(150)의 우측의 중앙에 형성되며 단축 방향 즉 제1 스토리지 라인(15)을 기준으로 세브론(chevron) 형상으로 형성된다. 제1 부화소 전극(150)은 시계 방향으로 90도 회전된 세브론(chevron) 형상으로 형성된다. 구체적으로, 제1 부화소 전극(150)은 제2 부화소 전극(160)을 감싸며 제1 스토리지 라인(15)을 기준으로 하여 대칭적으로 지그-재그 형상을 갖는다. 한편, 제2 부화소 전극(160)은 도 3에 도시된 바와 같이 제2 부화소 전극(160)의 좌측 중앙에 형성되며 제1 부화소 전극(150)은 제2 부화소 전극(160)을 감싸는 형태로 형성된다.
그리고, 도 4를 참조하면, 제2 부화소 전극(160)은 제1 부화소 전극(150)의 좌측 중앙에 형성되며 세브론(chevron) 형상으로 형성된다. 제1 부화소 전극(150)은 반시계 방향으로 90도 회전된 세브론(chevron) 형상으로 형성된다. 구체적으로, 제1 부화소 전극(150)은 제2 부화소 전극(160)을 감싸며 제1 스토리지 라인(15)을 기준으로 하여 대칭적으로 지그-재그 형상을 갖는다. 한편, 제2 부화소 전극(160)은 도 5에 도시된 바와 같이 제2 부화소 전극(160)의 우측 중앙에 형성되며 제1 부화소 전극(150)은 제2 부화소 전극(160)을 감싸는 형태로 형성된다.
제1 부화소 전극(150)은 제1 스토리지 라인(15)과 중첩되어 제1 스토리지 커 패시터(Cst1)를 형성한다. 그리고, 제2 부화소 전극(160)은 제1 스토리지 라인(15)과 중첩되어 제2 스토리지 커패시터(Cst2)을 형성한다. 또한, 제2 부화소 전극(160)은 커플링 전극(77)과 중첩되어 전압 변경 커패시터(Cvc)을 형성하며 커플링 전극(77)은 스토리지 전극(19)과 중첩되어 전압 유지 커패시터(Cvs)를 형성한다.
이러한, 제1 및 제2 스토리지 커패시터(Cst1, Cst2)와 전압 변경 커패시터(Cvc)은 유기 보호막(105)이 제거되고 무기 보호막(100)과 중첩된다. 그리고, 제1 및 제2 스토리지 커패시터(Cst1, Cst2)와, 전압 변경 커패시터(Cvc)은 각각의 커패시터홈(91, 93, 95)에 형성된다. 구체적으로, 제1 스토리지 커패시터(Cst1)는 게이트 절연막(20) 및 무기 보호막(100)을 사이에 두고 제1 스토리지 라인(15)과 제1 부화소 전극(150)과 중첩되어 형성된다. 그리고, 제2 스토리지 커패시터(Cst2)는 게이트 절연막(20) 및 무기 보호막(100)을 사이에 두고 제1 스토리지 라인(15)과 제2 부화소 전극(160)과 중첩되어 형성된다. 또한, 전압 변경 커패시터(Cvc)은 무기 보호막(100)을 사이에 두고 제2 부화소 전극(160)과 제3 박막 트랜지스터(70)의 드레인 전극(75)이 중첩되어 형성된다. 그리고, 전압 유지 커패시터(Cvs)는 게이트 절연막(20)을 사이에 두고 제2 스토리지 라인(17)과 제3 박막 트랜지스터(70)의 드레인 전극(75)과 중첩되어 형성된다.
박막 트랜지스터 기판(190)에서 한 서브 화소의 구동 방법은 도 6 및 도 7에 도시된 바와 같이 제1 게이트 라인(11)에 게이트 신호가 인가되면 제1 및 제2 박막 트랜지스터(40, 60)는 활성화되어 데이터 라인(30)의 신호 전압이 제1 및 제2 부화 소 전극(150, 160)에 공급된다. 그리고, 박막 트랜지스터 기판(190)은 제1 게이트 라인(11)의 게이트 신호가 오프되면 제2 게이트 라인(13)에 게이트 신호가 인가되어 제1 및 제2 부화소 전극(150, 160)의 전압 차이로 인해 구동된다. 이때, 신호 전압은 양(+)전압이 인가된 경우를 예를 들어 설명하기로 한다.
구체적으로, 제1 게이트 라인(11)을 통해 게이트 신호가 인가되면 제1 박막 트랜지스터(40)를 활성화시킨다. 그리고, 데이터 라인의 신호 전압이 제1 박막 트랜지스터(40)의 드레인 전극(45)을 통해 제1 부화소 전극(150)으로 전달된다. 또한, 제1 게이트 라인(11)의 게이트 신호는 제1 박막 트랜지스터(40)와 동시에 제2 박막 트랜지스터(60)를 활성화시킨다. 이에 따라, 제1 박막 트랜지스터(40)에 연결된 액정 커패시터(Clc-l)와 제1 스토리지 커패시터(Cst1)는 양(+)전압이 충전된다. 또한, 제2 박막 트랜지스터(60)에 연결된 액정 커패시터(Clc-h), 제2 스토리지 커패시터(Cst2)도 양(+)전압으로 충전된다. 따라서, 동일한 전압이 제1 및 제2 부화소 전극(150, 160)에 인가된다. 이후, 저계조 및 고계조 화소 전압은 제1 게이트 라인(11)의 게이트 신호가 오프되면 킥백 전압에 의해 하강하게 된다. 양(+)전압이 충전되었던 제1 및 제2 스토리지 커패시터(Cst1, Cst2)는 제1 게이트 라인(11)의 게이트 신호가 오프되면서 리플레쉬 차징(refresh charging)되어 음(-)전압이 충전된다.
그리고, 제2 게이트 라인(13)의 게이트 신호에 의해 제3 박막 트랜지스터(70)는 활성화된다. 이때, 제1 부화소 전극(150)의 전하는 리플레쉬 차징(refresh charging)되면서 충전된 음(-)전하가 제3 박막 트랜지스터(70)의 소스 전극(73)과 반도체 패턴(80)을 통해 드레인 전극(75)을 거쳐 전압 유지 커패시터(Cvs)를 리플레쉬 차징(refresh charging)시킨다. 이에 따라, 전압 유지 커패시터(Cvs)는 제1 부화소 전극(150)의 음(-)전압이 충전된다. 제3 박막 트랜지스터(70)에 연결된 전압 변경 커패시터(Cvc)은 양(+)전압이 충전되어 제2 부화소 전극(160)의 전압을 상승시킨다(a). 그리고, 제3 박막 트랜지스터(70)에 연결된 제1 스토리지 커패시터(Cst1)는 제2 게이트 라인(13)의 게이트 신호를 공급받아도 리플레쉬 차징(refresh charging)된 음(-)전압에 의해 제1 부화소 전극(150)의 전압은 하강된다(b). 따라서, 제1 부화소 전극(150)과 제2 부화소 전극(160) 간의 전위차가 발생하게 되는데, 제2 부화소 전극(160)이 상승되는 양이 많기 때문에 인가했던 전압보다 높은 전압이 인가된다. 이에 따라, 노멀리 블랙 모드(Normal Black Mide)인 S-PVA에서 동일한 개구율을 가질 경우 밝기가 더 밝아지는 효과가 발생한다. 이후, 제2 게이트 라인(13)의 게이트 신호가 오프되면 제1 및 제2 부화소 전극(150, 160)은 모두 킥백 전압이 발생하며 제1 부화소 전극(150) 및 제2 부화소 전극(160)의 전위 상태는 제1 게이트 라인(11)의 게이트 신호가 인가될 때까지 유지된다.
그리고, 본 발명에 따른 액정 표시 장치의 박막 트랜지스터 기판 제조 방법을 도 8a내지 도 13b를 구체적으로 살펴보면 다음과 같다.
도 8a 및 도 8b를 참조하면, 제1 마스크 공정으로 절연 기판(5) 상에 제1 및 제2 게이트 라인(11, 13), 제1 및 제2 게이트 라인(11, 13)과 접속된 제1, 제2, 제3 게이트 전극(41, 61, 71)이 형성된다. 그리고, 게이트 라인(11, 13)과 나란히 형성되는 스토리지 전극(19)과 제1 및 제2 스토리지 라인(15, 17)을 포함하는 게이트 금속 패턴이 형성된다. 구체적으로, 절연 기판(5) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 등과, 이들의 합금이 단일층 또는 복층 구조로 적층되어 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 제1 및 제2 게이트 라인(11, 13) 및 제1, 제2, 제3 게이트 전극(41, 61, 71)과, 제1 및 제2 스토리지 라인(15, 17)과, 스토리지 전극(19)을 포함하는 게이트 금속 패턴이 형성된다.
도 9a 및 도 9b를 참조하면, 게이트 금속 패턴이 형성된 절연 기판(5) 상에 게이트 절연막(20)이 형성되고, 그 위에 제2 마스크 공정으로 활성층(51, 57, 81) 및 오믹 접촉층(53, 59, 83)을 포함하는 반도체 패턴(50, 55, 80)이 제1 및 제2 게이트 라인(11, 13) 및 제1, 제2, 제3 게이트 전극(41, 61, 71)의 일부와 중첩되게 형성된다. 구체적으로, 게이트 금속 패턴이 형성된 절연 기판(5) 상에 PECVD 등의 증착 방법으로 게이트 절연막(20), 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 n+ 비정질 실리콘층 및 비정질 실리콘층이 패터닝됨으로써 활성층(51, 57, 81) 및 오믹 접촉층(53, 59, 83)을 포함하는 반도체 패턴(50, 55, 80)이 형성된다. 게이트 절연막(20)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다.
도 10a 및 도 10b를 참조하면, 제3 마스크 공정으로 반도체 패턴(50, 55, 80)이 형성된 게이트 절연막(20) 위에 데이터 라인(30), 소스 전극(43, 63, 73), 드레인 전극(45, 65, 75) 및 커플링 전극(77)을 포함하는 소스/드레인 금속 패턴이 형성된다. 구체적으로, 반도체 패턴(50, 55, 80)이 형성된 게이트 절연막(20) 위에 소스/드레인 금속층이 스퍼터링 방법으로 형성된다. 이어서 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(30), 소스 전극(43, 63, 73), 드레인 전극(45, 65, 75) 및 커플링 전극(77)을 포함하는 소스/드레인 금속 패턴이 형성된다. 그리고 소스 전극(43, 63, 73) 및 드레인 전극(45, 65, 75) 사이로 노출된 오믹 접촉층(53, 59, 83)를 제거하여 소스 전극(43, 63, 73) 및 드레인 전극(45, 65, 75)과 접속된 오믹 접촉층(53, 59, 83)을 분리시킨다. 이 결과, 제1 게이트 라인(11) 및 데이터 라인(30)과 접속된 제1 및 제2 박막 트랜지스터(40, 60)가 형성된다. 이러한, 제1 및 제2 박막 트랜지스터(40, 60)의 소스 전극(43, 63)은 일부 중첩되어 형성된다. 그리고, 제2 게이트 라인(13) 상에 형성되는 제3 박막 트랜지스터(70)가 형성된다. 여기서, 반도체 패턴(50, 55, 80)과 소스/드레인 금속 패턴은 회절 노광 마스크 또는 하프톤(Half-tone) 마스크를 이용하여 하나의 마스크 공정으로 형성되기도 한다.
도 11을 참조하면, 소스/드레인 금속 패턴이 형성된 게이트 절연막(20) 상에 무기 보호막(100) 및 유기 보호막(105)이 형성된다. 구체적으로, 소스/드레인 금속 패턴이 형성된 게이트 절연막(20) 상에 PECVD 등의 증착 방법으로 무기 보호막(100)이 형성되고 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 유기 보호막(105)이 형성된다. 무기 보호막(100)으로는 전술한 게 이트 절연막(20)과 같은 무기 절연 물질이 이용되고, 유기 보호막(150)으로는 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 12a에 도시된 바와 같이 유기 보호막(105) 상에 포토레지스트가 도포된 다음, 반투과 마스크 또는 슬릿 마스크(10)를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 서로 다른 두께를 갖는 제1 및 제2 포토레지스트 패턴(182, 184)이 형성된다. 구체적으로, 슬릿 마스크(170)는 석영 기판(172) 상에 차단층(176)이 형성된 차단 영역(S11)과, 석영 기판(172) 상에 다수개의 슬릿들(146)이 형성된 슬릿 영역(S12)과, 석영 기판(172)만 존재하는 투과 영역(S13)을 구비한다. 차단 영역(S11)은 노광 공정시 자외선을 차단함으로써 현상 공정 후 도 12c에 도시된 바와 같이 제1 포토레지스트 패턴(182)이 남게 된다. 슬릿 영역(S12)은 커패시터홈(91, 93, 95)이 형성될 영역에 위치하여 노광 공정시 자외선을 회절시킴으로써 현상 공정 후 도 12d에 도시된 바와 같이 제2 포토레지스트 패턴(184)보다 두께가 두꺼운 제1 포토레지스트 패턴(182)이 남게 된다. 그리고, 투과영역(S13)은 콘택홀(49, 69, 79)이 형성될 영역에 위치하여 자외선을 모두 투과시킴으로써 현상 후 포토레지스트가 제거된다.
도 12b에 도시된 바와 같이 제1 및 제2 포토레지스트 패턴(182, 184)을 마스크로 이용한 제1 식각 공정으로 패터닝됨으로써 투과 영역에서는 유기 및 무기 보호막(100, 105)이 제거된다. 이어서, 도 12c에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 애칭 공정으로 제1 포토레지스트 패턴(182)의 두께는 얇아지게 되고, 제2 포토레지스트 패턴(184)은 제거된다. 도 12d에 도시된 바와 같이 제1 포토레지스트 패턴(182)만 남게된다. 그리고, 도 12e에 도시된 바와 같이 애칭된 제1 포토레지스트 패턴(212a)을 마스크로 이용한 제2 식각 공정으로 노출된 유기 보호막(105)이 제거된다. 이후, 도 12f에 도시된 바와 같이 유기 보호막(105) 상에 형성된 제1 포토레지스트 패턴(182)이 스트립 공정으로 제거된다.
도 13a 및 도 13b를 참조하면, 제5 마스크 공정으로 유기 보호막(105) 위에 제1 및 제2 부화소 전극(150, 160)을 포함하는 투명 도전 패턴이 형성된다. 제1 및 제2 부화소 전극(150, 160)을 유기 보호막(105) 위에 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO 등과 같은 투명 도전 물질을 스퍼터링 등과 같은 증착 방법으로 도포한 다음 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 제1 부화소 전극(150)은 제1 콘택홀(49)을 통해 제1 박막 트랜지스터(40)의 드레인 전극(45)과 접속되며 제3 콘택홀(79)을 통해 제3 박막 트랜지스터(70)의 소스 전극(73)과 접속된다. 그리고, 제2 부화소 전극(160)은 제2 콘택홀(69)을 통해 제2 박막 트랜지스터(60)의 드레인 전극(65)과 접속된다.
도 14 및 도 15에 도시된 박막 트랜지스터 기판(390)은 도 2 및 도 3에 도시된 박막 트랜지스터 기판(390)과 대비하여 유기 보호막(305) 대신 컬러필터(320)가 형성된 것을 제외하고는 동일한 구성 요소들을 구비하므로 간단하게 설명하기로 한다.
도 14 및 도 15에 도시된 박막 트랜지스터 기판(390)의 한 서브 화소에는 제 1 및 제2 게이트 라인(202)과 데이터 라인(204)이 게이트 절연막(220)을 사이에 두고 교차하는 구조로 형성되어 제1 및 제2 부화소 전극(350, 360)이 형성되는 서브 화소 영역을 정의하고, 제1 게이트 라인(211) 및 데이터 라인(230)의 교차부에 제1 및 제2 박막 트랜지스터(240, 260)가 형성된다. 그리고, 제2 게이트 라인(213) 상에 제3 박막 트랜지스터(70)가 형성된다. 이러한, 제1 및 제2 박막 트랜지스터(240, 260) 각각은 제1 게이트 라인(211)에 돌출되어 형성되는 게이트 전극(241, 261)과, 데이터 라인(230)과 접속되는 소스 전극(243, 263)을 포함한다. 이러한, 제1 및 제2 소스 전극(243, 263)은 제1 및 제2 박막 트랜지스터(240, 260)가 차지하는 면적을 최소화하기 위해 일부 중첩되어 형성된다. 그리고, 제1 박막 트랜지스터(240)는 소스 전극(243)과 마주하며 제1 부화소 전극(350)과 접속하는 제1 드레인 전극(245)을 포함하며 제2 박막 트랜지스터(260)는 제2 부화소 전극(360)과 접속하는 제2 드레인 전극(265)을 포함한다. 제3 박막 트랜지스터(270)는 제2 게이트 라인(213)과 접속하는 게이트 전극(271)과, 제1 부화소 전극(350)과 접속하는 소스 전극(273)과, 소스 전극(273)과 마주하는 드레인 전극(275)을 포함한다. 또한, 제1, 제2, 제3 박막 트랜지스터(240, 260, 270) 각각은 게이트 절연막(230)을 사이에 두고 게이트 전극(241, 261, 271)과 중첩되어 소스 전극(243, 263, 273)과 드레인 전극(245, 265, 275) 사이에 채널을 형성하는 활성층(251, 257, 281), 소스 전극(243, 263, 273) 및 드레인 전극(245, 265, 275)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(251, 257, 281) 위에 형성된 오믹 접촉층(253, 259, 283)을 구비한다.
또한, 데이터 라인(230)과 제1, 제2, 제3 박막 트랜지스터(240, 260, 270)를 보호하는 보호막(310)으로 무기 보호막(300)이 형성되고, 무기 보호막(300) 위에 R, G, B 컬러필터(320)가 각 서브 화소 영역별로 형성된다. 이러한 컬러필터(320)는 R, G, B 각각의 안료가 혼합된 포토레지스트나 컬러 레진을 이용하므로 전술한 유기 보호막(305)의 역할도 하게 된다. R, G, B 컬러필터(320) 각각은 서브 화소 단위의 도트 형태 또는 칼럼 라인 단위의 스트라이프 형태로 형성된다.
화소 전극은 저계조 영역을 정의하는 제1 부화소 전극(350)과, 고계조 영역을 정의하는 제2 부화소 전극(360)을 포함하며, R, G, B 컬러필터(320) 위에 서브 화소 단위로 분리되어 형성된다. 이러한 제1 부화소 전극(350)은 컬러필터(320) 및 무기 보호막(300)을 관통하는 제1 콘택홀(349)을 통해 제1 드레인 전극(245)과 접속하며 제3 콘택홀(279)을 통해 제3 소스 전극(275)과 접속된다. 그리고, 제2 부화소 전극(360)은 컬러필터(320) 및 무기 보호막(300)을 관통하는 제2 콘택홀(269)을 통해 제2 드레인 전극(265)과 접속한다. 그리고, 제1 및 제2 부화소 전극(350, 360)은 게이트 라인(311, 313)과 나란하게 형성된 제1 스토리지 라인(315)과 게이트 절연막(320) 및 무기 보호막(300)을 사이에 두고 중첩되어 제1 및 제2 스토리지 캐패시터(Cst1, Cst2)를 형성한다. 그리고, 제2 부화소 전극(360)은 무기 보호막(300)을 사이에 두고 커플링 전극(77)과 중첩되어 형성되는 전압 변경 커패시터(Cvc)을 포함한다. 또한, 커플링 전극(77)은 게이트 절연막(220)을 사이에 두고 스토리지 전극(19)과 중첩되어 형성되는 전압 유지 커패시터(Cvs)를 포함한다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 이의 제조 방법은 박막 트랜지스터를 하나 더 구비하고 전압 유지 커패시터 및 커플링 전극을 구비하여 S-PVA를 구동함으로써 구조가 간단해진다. 그리고, 박막 트랜지스터는 데이터 드라이버의 비용이 절감되고 개구율이 향상되는 효과가 발생한다. 또한, 제1 부화소 전극과 제2 부화소 전극의 전위차가 발생하여 박막 트랜지스터 기판에 인가했던 전압보다 더 높은 전압이 인가되므로 동일한 개구율을 가지더라도 더 밝은 화소 영역을 구현할 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 자명하다.

Claims (29)

  1. 제1 및 제2 게이트 라인과 데이터 라인;
    제1 및 제2 부화소 전극;
    상기 제1 게이트 라인, 데이터 라인 및 상기 제1 부화소 전극과 각각 연결된 세개의 단자를 포함하는 제1 박막 트랜지스터;
    상기 제1 게이트 라인, 데이터 라인 및 상기 제2 부화소 전극과 각각 연결된 세개의 단자를 포함하는 제2 박막 트랜지스터;
    상기 제2 부화소 전극과 보호막을 사이에 두고 형성된 커플링 전극; 및
    상기 제2 게이트 라인, 상기 제2 부화소 전극 및 상기 커플링 전극과 각각 연결된 세개의 포함하는 제3 박막 트랜지스터를 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 보호막은 무기 물질로 형성되는 무기 보호막; 및
    상기 무기 보호막 상에 유기 물질로 형성되는 유기 보호막을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 제3 박막 트랜지스터는
    상기 제2 게이트 라인에 접속되는 게이트 전극과;
    상기 제1 부화소 전극과 접속되는 소스 전극과;
    상기 소스 전극과 서로 마주보며 형성되는 드레인 전극; 및
    상기 소스 전극 및 드레인 전극과 접속하는 반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제3항에 있어서,
    상기 제3 박막 트랜지스터는 상기 제2 게이트 라인 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제3항에 있어서,
    상기 제1 및 제2 부화소 전극은 세브론(chevron) 형상을 가지는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제5항에 있어서,
    상기 제1 부화소 전극의 면적이 제2 부화소 전극의 면적보다 넓은 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제7항에 있어서,
    상기 제2 부화소 전극과 제1 부화소 전극의 면적비는 1 : 2로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제3항에 있어서,
    상기 제1 및 제2 부화소 전극과 중첩되는 제1 스토리지 라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제8항에 있어서,
    상기 무기 보호막을 사이에 두고 제1 스토리지 라인과 제1 부화소 전극이 중첩되어 형성되는 제1 스토리지 커패시터;
    상기 무기 보호막을 사이에 두고 제1 스토리지 라인과 제2 부화소 전극이 중첩되어 형성되는 제2 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제3항에 있어서,
    상기 커플링 전극과 중첩되는 제2 스토리지 라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제10항에 있어서,
    상기 커플링 전극과 게이트 절연막을 사이에 두고 형성되는 스토리지 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  12. 제3항에 있어서,
    상기 제1 박막 트랜지스터의 소스 전극과 상기 제2 박막 트랜지스터의 소스 전극은 일부 중첩되어 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  13. 기판 상에 게이트 라인과 게이트 전극 및 스토리지 라인을 포함하는 게이트 금속패턴을 형성하는 단계와;
    상기 게이트 금속패턴 상에 게이트 절연막 및 반도체 패턴을 형성하는 단계와;
    상기 반도체 패턴이 형성된 게이트 절연막 상에 데이터 라인과 소스 전극 및 드레인 전극을 포함하는 데이터 금속패턴을 형성하는 단계와;
    상기 게이트 절연막 및 데이터 금속패턴 상에 보호막을 형성하는 단계와;
    상기 보호막을 제거하여 게이트 금속패턴과 데이터 금속패턴을 노출시키는 콘택홀 및 상기 보호막을 일부 제거하여 커패시터홈을 형성하는 단계; 및
    상기 보호막과 콘택홀 및 커패시터홈 상에 제1 부화소 전극 및 제2 부화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에 있어서,
    상기 보호막을 형성하는 단계는
    상기 게이트 절연막 및 데이터 금속패턴 상에 무기 물질로 이루어진 무기 보호막을 형성하는 단계;
    상기 무기 보호막 상에 유기 물질로 이루어진 유기 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제14항에 있어서,
    상기 콘택홀 및 커패시터홈을 형성하는 단계는
    상기 유기 보호막 상에 포토레지스트 패턴이 제거된 개방 영역 및 포토레지스트 패턴이 일부 제거된 중간 영역을 포함하는 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴의 개방 영역에 의해 상기 유기 보호막 및 무기 보호막을 제거하여 콘택홀을 형성하는 단계와;
    상기 포토레지스트 패턴의 노출 영역의 포토레지스트 패턴을 제거하는 단계와;
    상기 포토레지스트 패턴의 노출 영역에 의해 유기 보호막을 제거하여 커패시터홈을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제15항에 있어서,
    상기 콘택홀 및 커패시터홈을 형성하는 단계에서는 슬릿 마스크를 이용하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  17. 제15항에 있어서,
    상기 콘택홀 및 커패시터홈을 형성하는 단계에서는 반투과 마스크를 이용하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제1 및 제2 게이트 라인과 데이터 라인;
    제1 및 제2 부화소 전극;
    상기 제1 게이트 라인, 데이터 라인 및 상기 제1 부화소 전극과 각각 연결된 세개의 단자를 포함하는 제1 박막 트랜지스터;
    상기 제1 게이트 라인, 데이터 라인 및 상기 제2 부화소 전극과 각각 연결된 세개의 단자를 포함하는 제2 박막 트랜지스터;
    상기 데이터 라인과 제1, 2, 3 박막 트랜지스터를 덮는 보호막과;
    상기 보호막 상에 형성되는 컬러필터와;
    상기 제2 부화소 전극과 보호막을 사이에 두고 형성된 커플링 전극; 및
    상기 제2 게이트 라인, 상기 제2 부화소 전극 및 상기 커플링 전극과 각각 연결된 세개의 포함하는 제3 박막 트랜지스터를 포함하는 박막 트랜지스터 기판.
  19. 제19항에 있어서,
    상기 보호막은 무기 물질로 형성되는 무기 보호막인 것을 특징으로 하는 박막 트랜지스터 기판.
  20. 제19항에 있어서,
    상기 제3 박막 트랜지스터는
    상기 제2 게이트 라인에 접속되는 게이트 전극과;
    상기 제1 부화소 전극과 접속되는 소스 전극과;
    상기 소스 전극과 서로 마주보며 형성되는 드레인 전극; 및
    상기 소스 전극 및 드레인 전극과 접속하는 반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  21. 제20항에 있어서,
    상기 제3 박막 트랜지스터는 상기 제2 게이트 라인 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  22. 제20항에 있어서,
    상기 제1 및 제2 부화소 전극은 세브론(chevron) 형상을 가지는 것을 특징으로 하는 박막 트랜지스터 기판.
  23. 제22항에 있어서,
    상기 제1 부화소 전극의 면적이 제2 부화소 전극의 면적보다 넓은 것을 특징으로 하는 박막 트랜지스터 기판.
  24. 제23항에 있어서,
    상기 제2 부화소 전극과 제1 부화소 전극의 면적비는 1 : 2로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
  25. 제20항에 있어서,
    상기 제1 및 제2 부화소 전극과 중첩되는 제1 스토리지 라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  26. 제25항에 있어서,
    상기 무기 보호막을 사이에 두고 제1 스토리지 라인과 제1 부화소 전극이 중첩되어 형성되는 제1 스토리지 커패시터;
    상기 무기 보호막을 사이에 두고 제1 스토리지 라인과 제2 부화소 전극이 중첩되어 형성되는 제2 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  27. 제20항에 있어서,
    상기 커플링 전극과 중첩되는 제2 스토리지 라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  28. 제27항에 있어서,
    상기 커플링 전극과 게이트 절연막을 사이에 두고 형성되는 스토리지 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  29. 제20항에 있어서,
    상기 제1 박막 트랜지스터의 소스 전극과 상기 제2 박막 트랜지스터의 소스 전극은 일부 중첩되어 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
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