JPH10261801A - 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 - Google Patents
薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法Info
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- JPH10261801A JPH10261801A JP9065888A JP6588897A JPH10261801A JP H10261801 A JPH10261801 A JP H10261801A JP 9065888 A JP9065888 A JP 9065888A JP 6588897 A JP6588897 A JP 6588897A JP H10261801 A JPH10261801 A JP H10261801A
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Abstract
(57)【要約】 （修正有）
【課題】 薄膜トランジスタにて、製造過程で混入され
る不純物による特性の劣化を防止し、大画面、高密度、
高精細の液晶表示装置への適用可能な高信頼性の高い薄
膜トランジスタを得る。 【解決手段】 ガラス基板１１上にてチャネル領域１８
及びゲート電極１７との間に介在されるゲート絶縁膜１
７を、低イオン濃度部１６ａ及び高イオン濃度部１６ｂ
と成るようリン（Ｐ）イオンをドーピングして成る酸化
シリコン（ＳｉＯ2 ）膜にて形成し、混入されたナトリ
ウム（Na）イオン等の不純物を可動しないようトラップ
し、不純物がチャネル領域１８に与える影響を低減し、
ｐ−ＳｉＴＦＴ１０の特性の劣化を防止する。
る不純物による特性の劣化を防止し、大画面、高密度、
高精細の液晶表示装置への適用可能な高信頼性の高い薄
膜トランジスタを得る。 【解決手段】 ガラス基板１１上にてチャネル領域１８
及びゲート電極１７との間に介在されるゲート絶縁膜１
７を、低イオン濃度部１６ａ及び高イオン濃度部１６ｂ
と成るようリン（Ｐ）イオンをドーピングして成る酸化
シリコン（ＳｉＯ2 ）膜にて形成し、混入されたナトリ
ウム（Na）イオン等の不純物を可動しないようトラップ
し、不純物がチャネル領域１８に与える影響を低減し、
ｐ−ＳｉＴＦＴ１０の特性の劣化を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁性基板上に薄
膜トランジスタを形成して成る薄膜トランジスタ装置及
び薄膜トランジスタ装置の製造方法に関する。
膜トランジスタを形成して成る薄膜トランジスタ装置及
び薄膜トランジスタ装置の製造方法に関する。
【０００２】
【従来の技術】近年、大画面、高密度、高精細化を実現
するアクティブマトリクス型の液晶表示装置の画素部の
スイッチング素子としてあるいは、画素部スイッチング
素子の駆動回路として、多結晶シリコン（以下ｐ−Ｓｉ
と略称する。）をチャネル領域に使用して成る薄膜トラ
ンジスタ（以下ＴＦＴと略称する。）が多用されてい
る。そしてこのようなｐ−ＳｉＴＦＴにあっては、一般
に不純物を出来るだけ含まない高純度ｐ−Ｓｉを用いる
事がＴＦＴ特性の向上につながるとされている。しかし
ながらナトリウム（Na）に代表されるアルカリ金属等の
不純物は、大気、ガラス基板、製造装置等様々な汚染源
からＴＦＴに混入し、ｐ−ＳｉＴＦＴの性能を劣化させ
るという問題を有していた。
するアクティブマトリクス型の液晶表示装置の画素部の
スイッチング素子としてあるいは、画素部スイッチング
素子の駆動回路として、多結晶シリコン（以下ｐ−Ｓｉ
と略称する。）をチャネル領域に使用して成る薄膜トラ
ンジスタ（以下ＴＦＴと略称する。）が多用されてい
る。そしてこのようなｐ−ＳｉＴＦＴにあっては、一般
に不純物を出来るだけ含まない高純度ｐ−Ｓｉを用いる
事がＴＦＴ特性の向上につながるとされている。しかし
ながらナトリウム（Na）に代表されるアルカリ金属等の
不純物は、大気、ガラス基板、製造装置等様々な汚染源
からＴＦＴに混入し、ｐ−ＳｉＴＦＴの性能を劣化させ
るという問題を有していた。
【０００３】そこで従来は、図５に示す様に、ガラス基
板１上にチッ化シリコン（SiNx）膜２及び酸化シリコン
（ＳｉＯ2 ）膜３を積層して成るバリア層４を形成し、
このバリア層４にてガラス基板１から放出されるナトリ
ウム（Na）イオンをブロックし、その上にｐ−Ｓｉから
なるチャネル層６、酸化シリコン（ＳｉＯ2 ）からなる
ゲート絶縁膜７及びゲート電極８を順次形成してｐ−Ｓ
ｉＴＦＴ９を形成したり、あるいは、ｐ−ＳｉＴＦＴ９
形成後その表面をボロン（Ｂ）及びリン（Ｐ）の混合イ
オン、もしくはリン（Ｐ）イオンを含有して成る酸化シ
リコン（ＳｉＯ2 ）膜からなる層間絶縁膜にて被覆し、
大気からのナトリウム（Na）イオンの混入を防止する等
し、不純物によるｐ−ＳｉＴＦＴ９の特性の劣化を防止
していた。
板１上にチッ化シリコン（SiNx）膜２及び酸化シリコン
（ＳｉＯ2 ）膜３を積層して成るバリア層４を形成し、
このバリア層４にてガラス基板１から放出されるナトリ
ウム（Na）イオンをブロックし、その上にｐ−Ｓｉから
なるチャネル層６、酸化シリコン（ＳｉＯ2 ）からなる
ゲート絶縁膜７及びゲート電極８を順次形成してｐ−Ｓ
ｉＴＦＴ９を形成したり、あるいは、ｐ−ＳｉＴＦＴ９
形成後その表面をボロン（Ｂ）及びリン（Ｐ）の混合イ
オン、もしくはリン（Ｐ）イオンを含有して成る酸化シ
リコン（ＳｉＯ2 ）膜からなる層間絶縁膜にて被覆し、
大気からのナトリウム（Na）イオンの混入を防止する等
し、不純物によるｐ−ＳｉＴＦＴ９の特性の劣化を防止
していた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
様に、バリア層によりガラス基板からのナトリウム（N
a）イオンの混入を防止したり、層間絶縁膜により大気
からのナトリウム（Na）イオンの混入を防止したとして
も、ｐ−ＳｉＴＦＴの製造過程におけるナトリウム（N
a）の混入を防止出来ず、製造時に酸化シリコン（Ｓｉ
Ｏ2 ）からなるゲート絶縁膜中にナトリウム（Na）イオ
ンが混入すると、可動イオンとなり、ｐ−ＳｉＴＦＴの
特性に多大な影響を与え、図６の電流−電圧特性に示す
様に、（イ）に示す初期特性に対し、（ロ）に示す様に
特性の著しい劣化を生じてしまうという問題を依然とし
て残していた。
様に、バリア層によりガラス基板からのナトリウム（N
a）イオンの混入を防止したり、層間絶縁膜により大気
からのナトリウム（Na）イオンの混入を防止したとして
も、ｐ−ＳｉＴＦＴの製造過程におけるナトリウム（N
a）の混入を防止出来ず、製造時に酸化シリコン（Ｓｉ
Ｏ2 ）からなるゲート絶縁膜中にナトリウム（Na）イオ
ンが混入すると、可動イオンとなり、ｐ−ＳｉＴＦＴの
特性に多大な影響を与え、図６の電流−電圧特性に示す
様に、（イ）に示す初期特性に対し、（ロ）に示す様に
特性の著しい劣化を生じてしまうという問題を依然とし
て残していた。
【０００５】そこで本発明は上記課題を除去するもの
で、ＴＦＴの製造過程において混入される不純物による
影響を低減し、ＴＦＴの特性向上を図り、大画面、高密
度、高精細の液晶表示装置の駆動素子としての適用を可
能とする薄膜トランジスタ装置及び薄膜トランジスタ装
置の製造方法を提供することを目的とする。
で、ＴＦＴの製造過程において混入される不純物による
影響を低減し、ＴＦＴの特性向上を図り、大画面、高密
度、高精細の液晶表示装置の駆動素子としての適用を可
能とする薄膜トランジスタ装置及び薄膜トランジスタ装
置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記課題を解決
するため、絶縁基板上に形成され半導体材料からなるチ
ャネル領域及びゲート電極の間にゲート絶縁膜を介して
成る薄膜トランジスタ装置において、前記ゲート絶縁膜
が、ボロン（Ｂ）及びリン（Ｐ）の混合イオン、もしく
はリン（Ｐ）イオンを含有する酸化シリコン（Ｓｉ
Ｏ2 ）膜から成るものである。
するため、絶縁基板上に形成され半導体材料からなるチ
ャネル領域及びゲート電極の間にゲート絶縁膜を介して
成る薄膜トランジスタ装置において、前記ゲート絶縁膜
が、ボロン（Ｂ）及びリン（Ｐ）の混合イオン、もしく
はリン（Ｐ）イオンを含有する酸化シリコン（Ｓｉ
Ｏ2 ）膜から成るものである。
【０００７】又本発明は上記課題を解決するため、絶縁
基板上にてゲート絶縁膜を介しチャネル領域上方にゲー
ト電極を形成する薄膜トランジスタ装置の製造方法にお
いて、前記チャネル領域を形成する工程と、前記チャネ
ル領域上面に酸化シリコン（ＳｉＯ2 ）膜を成膜する工
程と、前記酸化シリコン（ＳｉＯ2 ）膜にボロン（Ｂ）
及びリン（Ｐ）の混合イオン、もしくはリン（Ｐ）イオ
ンをドーピングする工程とを実施するものである。
基板上にてゲート絶縁膜を介しチャネル領域上方にゲー
ト電極を形成する薄膜トランジスタ装置の製造方法にお
いて、前記チャネル領域を形成する工程と、前記チャネ
ル領域上面に酸化シリコン（ＳｉＯ2 ）膜を成膜する工
程と、前記酸化シリコン（ＳｉＯ2 ）膜にボロン（Ｂ）
及びリン（Ｐ）の混合イオン、もしくはリン（Ｐ）イオ
ンをドーピングする工程とを実施するものである。
【０００８】又本発明は上記課題を解決するため、絶縁
基板上にてゲート絶縁膜を介しチャネル領域上方にゲー
ト電極を形成する薄膜トランジスタ装置の製造方法にお
いて、前記チャネル領域を形成する工程と、前記チャネ
ル領域上面にボロン（Ｂ）及びリン（Ｐ）の混合イオ
ン、もしくはリン（Ｐ）イオンを含有する酸化シリコン
（ＳｉＯ2 ）膜を成膜する工程と、前記酸化シリコン
（ＳｉＯ2 ）膜上にゲート電極を形成する工程とを実施
するものである。
基板上にてゲート絶縁膜を介しチャネル領域上方にゲー
ト電極を形成する薄膜トランジスタ装置の製造方法にお
いて、前記チャネル領域を形成する工程と、前記チャネ
ル領域上面にボロン（Ｂ）及びリン（Ｐ）の混合イオ
ン、もしくはリン（Ｐ）イオンを含有する酸化シリコン
（ＳｉＯ2 ）膜を成膜する工程と、前記酸化シリコン
（ＳｉＯ2 ）膜上にゲート電極を形成する工程とを実施
するものである。
【０００９】又本発明は上記課題を解決するため、絶縁
基板上にてゲート絶縁膜を介しゲート電極上方にチャネ
ル領域を形成する薄膜トランジスタ装置の製造方法にお
いて、前記ゲート電極を形成する工程と、前記ゲート電
極上面にボロン（Ｂ）及びリン（Ｐ）の混合イオン、も
しくはリン（Ｐ）イオンを含有する酸化シリコン（Ｓｉ
Ｏ2 ）膜を成膜する工程と、前記酸化シリコン（Ｓｉ）
膜上にチャネル領域を形成する工程とを実施するもので
ある。
基板上にてゲート絶縁膜を介しゲート電極上方にチャネ
ル領域を形成する薄膜トランジスタ装置の製造方法にお
いて、前記ゲート電極を形成する工程と、前記ゲート電
極上面にボロン（Ｂ）及びリン（Ｐ）の混合イオン、も
しくはリン（Ｐ）イオンを含有する酸化シリコン（Ｓｉ
Ｏ2 ）膜を成膜する工程と、前記酸化シリコン（Ｓｉ）
膜上にチャネル領域を形成する工程とを実施するもので
ある。
【００１０】そして本発明は上記構成により、ゲート絶
縁膜として、ボロン（Ｂ）及びリン（Ｐ）の混合イオ
ン、もしくはリン（Ｐ）イオンを含有する酸化シリコン
（ＳｉＯ2 ）膜を用いる事により、ＴＦＴの製造過程で
酸化シリコン（ＳｉＯ2 ）膜に不純物が混入しても、可
動イオンと成らず、ＴＦＴ特性を劣化させる事無く、信
頼性の高いＴＦＴを得られ、大画面、高密度、高精細の
液晶表示装置の駆動素子への適用を可能とするものであ
る。
縁膜として、ボロン（Ｂ）及びリン（Ｐ）の混合イオ
ン、もしくはリン（Ｐ）イオンを含有する酸化シリコン
（ＳｉＯ2 ）膜を用いる事により、ＴＦＴの製造過程で
酸化シリコン（ＳｉＯ2 ）膜に不純物が混入しても、可
動イオンと成らず、ＴＦＴ特性を劣化させる事無く、信
頼性の高いＴＦＴを得られ、大画面、高密度、高精細の
液晶表示装置の駆動素子への適用を可能とするものであ
る。
【００１１】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１乃至図３を参照して説明する。図１はｐ−ＳｉＴ
ＦＴ１０の製造工程を示し、図１（ａ）に示す様にガラ
ス基板１１上にチッ化シリコン（SiNx）膜１２ａ、酸化
シリコン（ＳｉＯ2 ）膜１２ｂを順次積層成膜し、２０
００オングストローム厚のバリア層１２を形成した後、
非晶質シリコン（以下ａ−Ｓｉと略称する。）膜を成膜
し、レーザアニーリングによりａ−Ｓｉ膜を結晶化し、
ｐ−Ｓｉ膜１４とした後、パターニング形成する。
を図１乃至図３を参照して説明する。図１はｐ−ＳｉＴ
ＦＴ１０の製造工程を示し、図１（ａ）に示す様にガラ
ス基板１１上にチッ化シリコン（SiNx）膜１２ａ、酸化
シリコン（ＳｉＯ2 ）膜１２ｂを順次積層成膜し、２０
００オングストローム厚のバリア層１２を形成した後、
非晶質シリコン（以下ａ−Ｓｉと略称する。）膜を成膜
し、レーザアニーリングによりａ−Ｓｉ膜を結晶化し、
ｐ−Ｓｉ膜１４とした後、パターニング形成する。
【００１２】次いで図１（ｂ）に示す様に、常圧Ｃｈｅ
ｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ（以下
ＣＶＤと略称する。）法により酸化シリコン（Ｓｉ
Ｏ2 ）膜を成膜し、イオンドーピング装置によりホスフ
ィンガス（ＰＨ3 ）を用いて、酸化シリコン（Ｓｉ
Ｏ2 ）膜表面から２００オングストロームの地点に投影
飛程（Ｒｐ）が来るようにして、加速電圧３０ｋｅＶ、
ドーズ量５Ｅ＋１５cm-2にてリン（Ｐ）イオンをドーピ
ングし、図２に示すリン（Ｐ）濃度分布を有する、酸化
シリコン（ＳｉＯ2 ）膜からなるゲート絶縁膜１６を形
成する。
ｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ（以下
ＣＶＤと略称する。）法により酸化シリコン（Ｓｉ
Ｏ2 ）膜を成膜し、イオンドーピング装置によりホスフ
ィンガス（ＰＨ3 ）を用いて、酸化シリコン（Ｓｉ
Ｏ2 ）膜表面から２００オングストロームの地点に投影
飛程（Ｒｐ）が来るようにして、加速電圧３０ｋｅＶ、
ドーズ量５Ｅ＋１５cm-2にてリン（Ｐ）イオンをドーピ
ングし、図２に示すリン（Ｐ）濃度分布を有する、酸化
シリコン（ＳｉＯ2 ）膜からなるゲート絶縁膜１６を形
成する。
【００１３】これによりゲート絶縁膜１６のｐ−Ｓｉ膜
１４側の低イオン濃度部１６ａは、リン（Ｐ）の濃度分
布が１Ｅ＋１７atoms ／cc以下とされる一方、ゲート絶
縁膜１６のゲート電極１７が形成される表面側の高イオ
ン濃度部１６ｂは、リン（Ｐ）の濃度分布が１Ｅ＋１８
atoms ／cc以上とされている。
１４側の低イオン濃度部１６ａは、リン（Ｐ）の濃度分
布が１Ｅ＋１７atoms ／cc以下とされる一方、ゲート絶
縁膜１６のゲート電極１７が形成される表面側の高イオ
ン濃度部１６ｂは、リン（Ｐ）の濃度分布が１Ｅ＋１８
atoms ／cc以上とされている。
【００１４】次に、ゲート絶縁膜１６上にモリブデンタ
ングステン（ＭｏＷ）膜を２０００オングストローム成
膜し、更にパターニングして図１（ｃ）に示す様にゲー
ト電極１７を形成する。この後、図１（ｄ）に示す様に
ゲート電極１７をマスクにしてホスフィンガス（ＰＨ3
）を用い、パターニングされたｐ−Ｓｉ膜１４にリン
（Ｐ）イオンをドーピングし、チャネル領域１８を挟み
ｐ−Ｓｉ膜１４両側に不純物高濃度領域２０ａ、２０ｂ
を形成する。更に常圧ＣＶＤ法により、層間絶縁膜２１
を成膜した後、コンタクトホールを形成し、図１（ｅ）
に示す様にアルミニウム（Al）成膜後、エッチングによ
り信号線２２、２３をパターン形成して、ｐ−ＳｉＴＦ
Ｔ１０を製造する。
ングステン（ＭｏＷ）膜を２０００オングストローム成
膜し、更にパターニングして図１（ｃ）に示す様にゲー
ト電極１７を形成する。この後、図１（ｄ）に示す様に
ゲート電極１７をマスクにしてホスフィンガス（ＰＨ3
）を用い、パターニングされたｐ−Ｓｉ膜１４にリン
（Ｐ）イオンをドーピングし、チャネル領域１８を挟み
ｐ−Ｓｉ膜１４両側に不純物高濃度領域２０ａ、２０ｂ
を形成する。更に常圧ＣＶＤ法により、層間絶縁膜２１
を成膜した後、コンタクトホールを形成し、図１（ｅ）
に示す様にアルミニウム（Al）成膜後、エッチングによ
り信号線２２、２３をパターン形成して、ｐ−ＳｉＴＦ
Ｔ１０を製造する。
【００１５】このようにして成るｐ−ＳｉＴＦＴ１０の
ゲート絶縁膜１６にあっては、酸化シリコン（Ｓｉ）に
含有されるリン（Ｐ）イオンが酸化シリコン（Ｓｉ
Ｏ2 ）の網目構造に入り、リン（Ｐ）と酸素（Ｏ）との
親和力差から、負に帯電した酸素（Ｏ）原始がクーロン
相互作用でナトリウム（N a ＋）イオンをトラップす
る。これにより製造過程においてゲート絶縁膜１６に入
ったナトリウム（Na）イオンは、可動イオンの動作をし
なくなり、チャネル領域１８への影響が低減される。
ゲート絶縁膜１６にあっては、酸化シリコン（Ｓｉ）に
含有されるリン（Ｐ）イオンが酸化シリコン（Ｓｉ
Ｏ2 ）の網目構造に入り、リン（Ｐ）と酸素（Ｏ）との
親和力差から、負に帯電した酸素（Ｏ）原始がクーロン
相互作用でナトリウム（N a ＋）イオンをトラップす
る。これにより製造過程においてゲート絶縁膜１６に入
ったナトリウム（Na）イオンは、可動イオンの動作をし
なくなり、チャネル領域１８への影響が低減される。
【００１６】尚、本実施の形態にて製造されたｐ−Ｓｉ
ＴＦＴ１０にてその電流−電圧特性を測定したところ、
ノンドープの酸化シリコン（ＳｉＯ2 ）膜をゲート絶縁
膜とする従来のＴＦＴにあっては、図６に示す様に実線
（イ）に示す初期特性に対し、ゲート絶縁膜中の可動イ
オンにより特性が著しく劣化されて点線（ロ）に示す様
に低減されたの比し、本実施の形態におけるｐ−ＳｉＴ
ＦＴ１０にあっては、図３に示す様に（イ）に示す初期
特性に対し、ゲート絶縁膜中に可動イオンを生じない事
から、（ロ）に示す様に特性の劣化改善された。
ＴＦＴ１０にてその電流−電圧特性を測定したところ、
ノンドープの酸化シリコン（ＳｉＯ2 ）膜をゲート絶縁
膜とする従来のＴＦＴにあっては、図６に示す様に実線
（イ）に示す初期特性に対し、ゲート絶縁膜中の可動イ
オンにより特性が著しく劣化されて点線（ロ）に示す様
に低減されたの比し、本実施の形態におけるｐ−ＳｉＴ
ＦＴ１０にあっては、図３に示す様に（イ）に示す初期
特性に対し、ゲート絶縁膜中に可動イオンを生じない事
から、（ロ）に示す様に特性の劣化改善された。
【００１７】この様に構成すれば、ｐ−ＳｉＴＦＴ１０
の製造過程において、ゲート絶縁膜１６にナトリウム
（Na）イオンが混入しても、ゲート絶縁膜１６が、リン
（Ｐ）イオンをドーピングして成る酸化シリコン（Ｓｉ
Ｏ2 ）膜から形成される事から、ゲート絶縁膜１６中で
ナトリウム（Na＋）イオンはトラップされ、可動イオン
の動作をしなく成り、ｐ−ＳｉＴＦＴ１０の特性の劣化
を防止出来、不純物の混入にかかわらず、良好な特性を
有するｐ−ＳｉＴＦＴ１０を得られ、大画面、高密度、
高精細の液晶表示装置の駆動素子への適用を可能とする
ものである。
の製造過程において、ゲート絶縁膜１６にナトリウム
（Na）イオンが混入しても、ゲート絶縁膜１６が、リン
（Ｐ）イオンをドーピングして成る酸化シリコン（Ｓｉ
Ｏ2 ）膜から形成される事から、ゲート絶縁膜１６中で
ナトリウム（Na＋）イオンはトラップされ、可動イオン
の動作をしなく成り、ｐ−ＳｉＴＦＴ１０の特性の劣化
を防止出来、不純物の混入にかかわらず、良好な特性を
有するｐ−ＳｉＴＦＴ１０を得られ、大画面、高密度、
高精細の液晶表示装置の駆動素子への適用を可能とする
ものである。
【００１８】尚、リン（Ｐ）やボロン（Ｂ）を大量に含
有した酸化シリコン（ＳｉＯ2 ）膜は、膜中に準位を形
成するため、絶縁性を劣化させると共に、トラップ電荷
によるしきい値電圧の変化を生じてしまうが、ゲート絶
縁膜１６中に低イオン濃度部１６ａを設ける事により、
絶縁性の劣化を低減する一方、ゲート電極１７側を高イ
オン濃度部１６ｂとし、チャネル領域１８側を低イオン
濃度部１６ａとすることにより、ゲート絶縁膜１６中の
リン（Ｐ）イオンがチャネル領域１８に影響し、しきい
値電圧に影響を及ぼすのを低減出来る。
有した酸化シリコン（ＳｉＯ2 ）膜は、膜中に準位を形
成するため、絶縁性を劣化させると共に、トラップ電荷
によるしきい値電圧の変化を生じてしまうが、ゲート絶
縁膜１６中に低イオン濃度部１６ａを設ける事により、
絶縁性の劣化を低減する一方、ゲート電極１７側を高イ
オン濃度部１６ｂとし、チャネル領域１８側を低イオン
濃度部１６ａとすることにより、ゲート絶縁膜１６中の
リン（Ｐ）イオンがチャネル領域１８に影響し、しきい
値電圧に影響を及ぼすのを低減出来る。
【００１９】次に本発明を図４に示す第２の実施の形態
を参照して説明する。尚本実施の形態は、第１の実施の
形態における、ゲート絶縁膜の構造及びその製造方法が
異なるものの、他は第１の実施の形態と同一である事か
ら第１の実施の形態と同一部分４（ａ）に示す様にガラ
ス基板１１上にチッ化シリコン（SiNx）膜１２ａ、酸化
シリコン（ＳｉＯ2 ）膜１２ｂからなる２０００オング
ストローム厚のバリア層１２を形成し、ｐ−Ｓｉ膜１４
をパターン形成する。
を参照して説明する。尚本実施の形態は、第１の実施の
形態における、ゲート絶縁膜の構造及びその製造方法が
異なるものの、他は第１の実施の形態と同一である事か
ら第１の実施の形態と同一部分４（ａ）に示す様にガラ
ス基板１１上にチッ化シリコン（SiNx）膜１２ａ、酸化
シリコン（ＳｉＯ2 ）膜１２ｂからなる２０００オング
ストローム厚のバリア層１２を形成し、ｐ−Ｓｉ膜１４
をパターン形成する。
【００２０】次いで図４（ｂ）に示す様に、常圧ＣＶＤ
法によりノンドープト酸化シリコン（ＳｉＯ2 ）膜を５
００オングストローム厚に成膜し、大気に晒す事無く連
続して常圧ＣＶＤ法により濃度１Ｅ＋２１atoms ／ccの
リン（Ｐ）ドープト酸化シリコン（ＳｉＯ2 ）膜を１０
００オングストローム厚に成膜し、ノンドープト部３０
ａ及びドープト部３０ｂから成るゲート絶縁膜３０を形
成する。
法によりノンドープト酸化シリコン（ＳｉＯ2 ）膜を５
００オングストローム厚に成膜し、大気に晒す事無く連
続して常圧ＣＶＤ法により濃度１Ｅ＋２１atoms ／ccの
リン（Ｐ）ドープト酸化シリコン（ＳｉＯ2 ）膜を１０
００オングストローム厚に成膜し、ノンドープト部３０
ａ及びドープト部３０ｂから成るゲート絶縁膜３０を形
成する。
【００２１】次に、図４（ｃ）に示す様に、ゲート絶縁
膜３０上にモリブデンタングステン（ＭｏＷ）からなる
厚さ２０００オングストロームのゲート電極１７を形成
し、図４（ｄ）に示す様にゲート電極１７をマスクにし
てｐ−Ｓｉ膜１４にリン（Ｐ）イオンをドーピングし、
チャネル領域１８を挟み不純物高濃度領域２０ａ、２０
ｂを形成する。更に図４（ｅ）に示す様に常圧ＣＶＤ法
により、層間絶縁膜２１を成膜した後信号線２２、２３
をパターン形成して、ｐ−ＳｉＴＦＴ３１を製造する。
膜３０上にモリブデンタングステン（ＭｏＷ）からなる
厚さ２０００オングストロームのゲート電極１７を形成
し、図４（ｄ）に示す様にゲート電極１７をマスクにし
てｐ−Ｓｉ膜１４にリン（Ｐ）イオンをドーピングし、
チャネル領域１８を挟み不純物高濃度領域２０ａ、２０
ｂを形成する。更に図４（ｅ）に示す様に常圧ＣＶＤ法
により、層間絶縁膜２１を成膜した後信号線２２、２３
をパターン形成して、ｐ−ＳｉＴＦＴ３１を製造する。
【００２２】この様に構成すれば、第１の実施の形態と
同様、ｐ−ＳｉＴＦＴ３１の製造過程において、ゲート
絶縁膜３０にナトリウム（Na）イオンが混入しても、ゲ
ート絶縁膜３０のドープト部３０ｂにてナトリウム（Na
＋）イオンがトラップされ、可動イオンの動作をしなく
成ることから、ｐ−ＳｉＴＦＴ３１の特性の劣化を防止
出来、不純物の混入にかかわらず、良好な特性を有する
ｐ−ＳｉＴＦＴ３１を得られ、大画面、高密度、高精細
の液晶表示装置の駆動素子への適用を可能とするもので
ある。
同様、ｐ−ＳｉＴＦＴ３１の製造過程において、ゲート
絶縁膜３０にナトリウム（Na）イオンが混入しても、ゲ
ート絶縁膜３０のドープト部３０ｂにてナトリウム（Na
＋）イオンがトラップされ、可動イオンの動作をしなく
成ることから、ｐ−ＳｉＴＦＴ３１の特性の劣化を防止
出来、不純物の混入にかかわらず、良好な特性を有する
ｐ−ＳｉＴＦＴ３１を得られ、大画面、高密度、高精細
の液晶表示装置の駆動素子への適用を可能とするもので
ある。
【００２３】また、ゲート絶縁膜３０中にノンドープト
部３０ａを設ける事により、ゲート絶縁膜３０の絶縁性
の劣化を防止する一方、ゲート電極１７側をドープト部
３０ｂとし、チャネル領域１８側をノンドープト部３０
ａとしていることから、ゲート絶縁膜３０中のリン
（Ｐ）イオンがチャネル領域１８における影響が小さ
く、しきい値電圧への影響を低減出来る。
部３０ａを設ける事により、ゲート絶縁膜３０の絶縁性
の劣化を防止する一方、ゲート電極１７側をドープト部
３０ｂとし、チャネル領域１８側をノンドープト部３０
ａとしていることから、ゲート絶縁膜３０中のリン
（Ｐ）イオンがチャネル領域１８における影響が小さ
く、しきい値電圧への影響を低減出来る。
【００２４】尚本発明は上記実施の形態に限られるもの
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えば、酸化シリコン（ＳｉＯ2 ）膜中に含有され
る物質はリン（Ｐ）イオンに限定されず、ボロン（Ｂ）
等あるいはその混合であっても良いし、酸化シリコン
（ＳｉＯ2 ）中に含有される物質の含有濃度も任意であ
るが、ナトリウム（Na）イオン等の不純物をより確実に
トラップするには含有物質の含有濃度が１Ｅ＋１８atom
s ／cc以上である事が好ましい。又ゲート絶縁膜の厚さ
等も任意である。
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えば、酸化シリコン（ＳｉＯ2 ）膜中に含有され
る物質はリン（Ｐ）イオンに限定されず、ボロン（Ｂ）
等あるいはその混合であっても良いし、酸化シリコン
（ＳｉＯ2 ）中に含有される物質の含有濃度も任意であ
るが、ナトリウム（Na）イオン等の不純物をより確実に
トラップするには含有物質の含有濃度が１Ｅ＋１８atom
s ／cc以上である事が好ましい。又ゲート絶縁膜の厚さ
等も任意である。
【００２５】更にＴＦＴの構造もトップゲート型に限定
されず、ゲート絶縁膜を介しゲート電極上方にチャネル
領域を設けるものであってもよく、第１及び第２の実施
の形態において、ガラス基板に成膜されるバリア層上に
ゲート電極を形成した後ゲート絶縁膜を成膜し、その上
にチャネル領域を形成する等しても良い。また、酸化シ
リコン（ＳｉＯ2 ）膜にボロン（Ｂ）及びリン（Ｐ）の
混合イオン、もしくはリン（Ｐ）イオンをドーピングす
る際の使用ガスも限定されず、ジボラン（Ｂ2Ｈ6 ）等
を用いる等してもよい。
されず、ゲート絶縁膜を介しゲート電極上方にチャネル
領域を設けるものであってもよく、第１及び第２の実施
の形態において、ガラス基板に成膜されるバリア層上に
ゲート電極を形成した後ゲート絶縁膜を成膜し、その上
にチャネル領域を形成する等しても良い。また、酸化シ
リコン（ＳｉＯ2 ）膜にボロン（Ｂ）及びリン（Ｐ）の
混合イオン、もしくはリン（Ｐ）イオンをドーピングす
る際の使用ガスも限定されず、ジボラン（Ｂ2Ｈ6 ）等
を用いる等してもよい。
【００２６】
【発明の効果】以上説明したように本発明によれば、チ
ャネル領域及びゲート電極間のゲート絶縁膜として、ボ
ロン（Ｂ）及びリン（Ｐ）の混合イオン、もしくはリン
（Ｐ）イオンが含有される酸化シリコン（ＳｉＯ2 ）膜
を用いる事により、ＴＦＴの製造過程にて不純物が混入
されても不純物は、ゲート絶縁膜内でトラップされ、可
動イオンの動作をしなく成ることから、従来の様に可動
イオンによりＴＦＴの特性が損なわれる事が無く、信頼
性の高いＴＦＴを得られ、大画面、高密度、高精細の液
晶表示装置の駆動素子への適用を図れ、大型、高精細な
アクティブマトリクス型の液晶表示装置の実現が可能と
なる。
ャネル領域及びゲート電極間のゲート絶縁膜として、ボ
ロン（Ｂ）及びリン（Ｐ）の混合イオン、もしくはリン
（Ｐ）イオンが含有される酸化シリコン（ＳｉＯ2 ）膜
を用いる事により、ＴＦＴの製造過程にて不純物が混入
されても不純物は、ゲート絶縁膜内でトラップされ、可
動イオンの動作をしなく成ることから、従来の様に可動
イオンによりＴＦＴの特性が損なわれる事が無く、信頼
性の高いＴＦＴを得られ、大画面、高密度、高精細の液
晶表示装置の駆動素子への適用を図れ、大型、高精細な
アクティブマトリクス型の液晶表示装置の実現が可能と
なる。
【図１】本発明の第１の実施の形態のｐ−ＳｉＴＦＴの
製造工程を示す概略説明図であり、（ａ）はそのガラス
基板上にバリア層、ｐ−Ｓｉ膜を形成した状態を示す説
明図で有り、（ｂ）は、ｐ−Ｓｉ膜上にゲート絶縁膜を
形成した状態を示す説明図であり、（ｃ）はゲート電極
を形成した状態を示す説明図で有り、（ｄ）は、チャネ
ル領域両側に不純物高濃度領域を形成する状態を示す説
明図であり、（ｅ）は、ガラス基板上にｐ−ＳｉＴＦＴ
を形成した状態を示す説明図である。
製造工程を示す概略説明図であり、（ａ）はそのガラス
基板上にバリア層、ｐ−Ｓｉ膜を形成した状態を示す説
明図で有り、（ｂ）は、ｐ−Ｓｉ膜上にゲート絶縁膜を
形成した状態を示す説明図であり、（ｃ）はゲート電極
を形成した状態を示す説明図で有り、（ｄ）は、チャネ
ル領域両側に不純物高濃度領域を形成する状態を示す説
明図であり、（ｅ）は、ガラス基板上にｐ−ＳｉＴＦＴ
を形成した状態を示す説明図である。
【図２】本発明の第１の実施の形態のゲート絶縁膜のリ
ン（Ｐ）濃度分布を示すグラフである。
ン（Ｐ）濃度分布を示すグラフである。
【図３】本発明の第１の実施の形態のｐ−ＳｉＴＦＴの
電流−電圧特性の劣化を示すグラフである。
電流−電圧特性の劣化を示すグラフである。
【図４】本発明の第２の実施の形態のｐ−ＳｉＴＦＴの
製造工程を示す概略説明図であり、（ａ）はそのガラス
基板上にバリア層、ｐ−Ｓｉ膜を形成した状態を示す説
明図で有り、（ｂ）は、ｐ−Ｓｉ膜上にゲート絶縁膜を
形成した状態を示す説明図であり、（ｃ）はゲート電極
を形成した状態を示す説明図で有り、（ｄ）は、チャネ
ル領域両側に不純物高濃度領域を形成する状態を示す説
明図であり、（ｅ）は、ガラス基板上にｐ−ＳｉＴＦＴ
を形成した状態を示す説明図である。
製造工程を示す概略説明図であり、（ａ）はそのガラス
基板上にバリア層、ｐ−Ｓｉ膜を形成した状態を示す説
明図で有り、（ｂ）は、ｐ−Ｓｉ膜上にゲート絶縁膜を
形成した状態を示す説明図であり、（ｃ）はゲート電極
を形成した状態を示す説明図で有り、（ｄ）は、チャネ
ル領域両側に不純物高濃度領域を形成する状態を示す説
明図であり、（ｅ）は、ガラス基板上にｐ−ＳｉＴＦＴ
を形成した状態を示す説明図である。
【図５】従来のｐ−ＳｉＴＦＴを示す説明図で有る。
【図６】従来のＴＦＴの電流−電圧特性の劣化を示すグ
ラフである。
ラフである。
１０…ｐ−ＳｉＴＦＴ １１…ガラス基板 １２…バリア層 １４…ｐ−Ｓｉ膜 １６…ゲート絶縁膜 １６ａ…低イオン濃度部 １６ｂ…高イオン濃度部 １７…ゲート電極 １８…チャネル領域
Claims (7)
- 【請求項１】 絶縁基板上に形成され半導体材料からな
るチャネル領域及びゲート電極の間にゲート絶縁膜を介
して成る薄膜トランジスタ装置において、前記ゲート絶
縁膜が、ボロン（Ｂ）及びリン（Ｐ）の混合イオン、も
しくはリン（Ｐ）イオンを含有する酸化シリコン（Ｓｉ
Ｏ2 ）膜から成る事を特徴とする薄膜トランジスタ装
置。 - 【請求項２】 酸化シリコン（ＳｉＯ2 ）膜が含有す
る、ボロン（Ｂ）及びリン（Ｐ）の混合イオン、もしく
はリン（Ｐ）イオンの濃度分布の少なくとも一部が１Ｅ
＋１８atoms ／cc以上である事を特徴とする請求項１に
記載の薄膜トランジスタ装置。 - 【請求項３】 酸化シリコン（ＳｉＯ2 ）膜が含有する
ボロン（Ｂ）及びリン（Ｐ）の混合イオン、もしくはリ
ン（Ｐ）イオンの濃度分布が酸化シリコン（ＳｉＯ2 ）
膜の厚さ方向に異なり、前記濃度分布が、チャネル領域
側に比し、絶縁基板側の方が濃い事を特徴とする請求項
１又は請求項２のいずれかに記載の薄膜トランジスタ装
置。 - 【請求項４】 酸化シリコン（ＳｉＯ2 ）膜が含有す
る、ボロン（Ｂ）及びリン（Ｐ）の混合イオン、もしく
はリン（Ｐ）イオンの濃度分布がチャネル領域側では１
Ｅ＋１７atoms ／cc以下であり、絶縁基板側では１Ｅ＋
１８atoms ／cc以上である事を特徴とする請求項３に記
載の薄膜トランジスタ装置。 - 【請求項５】 絶縁基板上にてゲート絶縁膜を介しチャ
ネル領域上方にゲート電極を形成する薄膜トランジスタ
装置の製造方法において、 前記チャネル領域を形成する工程と、前記チャネル領域
上面に酸化シリコン（ＳｉＯ2 ）膜を成膜する工程と、
前記酸化シリコン（ＳｉＯ2 ）膜にボロン（Ｂ）及びリ
ン（Ｐ）の混合イオン、もしくはリン（Ｐ）イオンをド
ーピングする工程とを実施する事を特徴とする薄膜トラ
ンジスタ装置の製造方法。 - 【請求項６】 絶縁基板上にてゲート絶縁膜を介しチャ
ネル領域上方にゲート電極を形成する薄膜トランジスタ
装置の製造方法において、 前記チャネル領域を形成する工程と、前記チャネル領域
上面にボロン（Ｂ）及びリン（Ｐ）の混合イオン、もし
くはリン（Ｐ）イオンを含有する酸化シリコン（ＳｉＯ
2 ）膜を成膜する工程と、前記酸化シリコン（Ｓｉ
Ｏ2 ）膜上にゲート電極を形成する工程とを実施する事
を特徴とする薄膜トランジスタ装置の製造方法。 - 【請求項７】 絶縁基板上にてゲート絶縁膜を介しゲー
ト電極上方にチャネル領域を形成する薄膜トランジスタ
装置の製造方法において、 前記ゲート電極を形成する工程と、前記ゲート電極上面
にボロン（Ｂ）及びリン（Ｐ）の混合イオン、もしくは
リン（Ｐ）イオンを含有する酸化シリコン（ＳｉＯ2 ）
膜を成膜する工程と、前記酸化シリコン（ＳｉＯ2 ）膜
上にチャネル領域を形成する工程とを実施する事を特徴
とする薄膜トランジスタ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9065888A JPH10261801A (ja) | 1997-03-19 | 1997-03-19 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9065888A JPH10261801A (ja) | 1997-03-19 | 1997-03-19 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261801A true JPH10261801A (ja) | 1998-09-29 |
Family
ID=13299972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9065888A Pending JPH10261801A (ja) | 1997-03-19 | 1997-03-19 | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10261801A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269513A (ja) * | 1999-01-14 | 2000-09-29 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6424012B1 (en) | 1999-04-20 | 2002-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a tantalum oxide blocking film |
| US6570184B2 (en) | 2001-08-28 | 2003-05-27 | Hitachi, Ltd. | Thin film transistor and method for manufacturing the same |
| US7078274B2 (en) | 2001-03-30 | 2006-07-18 | Sanyo Electric Co., Ltd. | Method of forming active matrix type display including a metal layer having a light shield function |
| JP2009111365A (ja) * | 2007-10-05 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置、ならびにそれらの作製方法 |
| JP2011035416A (ja) * | 1999-01-14 | 2011-02-17 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2011138595A (ja) * | 2009-10-09 | 2011-07-14 | Semiconductor Energy Lab Co Ltd | シフトレジスタ及び表示装置 |
-
1997
- 1997-03-19 JP JP9065888A patent/JPH10261801A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011035416A (ja) * | 1999-01-14 | 2011-02-17 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2011101029A (ja) * | 1999-01-14 | 2011-05-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2011049572A (ja) * | 1999-01-14 | 2011-03-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2000269513A (ja) * | 1999-01-14 | 2000-09-29 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6677221B2 (en) | 1999-04-20 | 2004-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and the fabricating method therefor |
| US6424012B1 (en) | 1999-04-20 | 2002-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a tantalum oxide blocking film |
| US7078274B2 (en) | 2001-03-30 | 2006-07-18 | Sanyo Electric Co., Ltd. | Method of forming active matrix type display including a metal layer having a light shield function |
| CN1310335C (zh) * | 2001-08-28 | 2007-04-11 | 株式会社日立制作所 | 薄膜晶体管及其制造方法 |
| US6861299B2 (en) | 2001-08-28 | 2005-03-01 | Hitachi, Ltd. | Process for manufacturing thin film transistor on unannealed glass substrate |
| US6570184B2 (en) | 2001-08-28 | 2003-05-27 | Hitachi, Ltd. | Thin film transistor and method for manufacturing the same |
| JP2009111365A (ja) * | 2007-10-05 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置、ならびにそれらの作製方法 |
| US8945962B2 (en) | 2007-10-05 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, display device having thin film transistor, and method for manufacturing the same |
| JP2011138595A (ja) * | 2009-10-09 | 2011-07-14 | Semiconductor Energy Lab Co Ltd | シフトレジスタ及び表示装置 |
| US9171640B2 (en) | 2009-10-09 | 2015-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and display device |
| US10181359B2 (en) | 2009-10-09 | 2019-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and display device |
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